KR102406105B1 - 대칭 커패시터 절연체 구조를 가진 mim 커패시터 - Google Patents

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Abstract

본 출원의 다양한 실시예는 금속-절연체-금속(MIM) 커패시터에 관한 것이다. MIM 커패시터는 반도체 기판 위에 배치된 하부 전극을 포함한다. 상부 전극은 하부 전극 위에 배치되고 그 위에 놓인다. 커패시터 절연체 구조가 하부 전극과 상부 전극 사이에 배치된다. 커패시터 절연체 구조는 서로 수직으로 적층된 적어도 3 개의 유전체 구조들을 포함한다. 커패시터 절연체 구조의 하부 절반은 유전체 구조들의 유전체 재료 측면에서 커패시터 절연체 구조의 상부 절반의 미러 이미지이다.

Description

대칭 커패시터 절연체 구조를 가진 MIM 커패시터{MIM CAPACITOR WITH A SYMMETRICAL CAPACITOR INSULATOR STRUCTURE}
본 발명은 대칭 커패시터 절연체 구조를 가진 금속-절연체-금속(MIM) 커패시터에 관한 것이다.
집적 회로(IC)는 수백만 또는 수십억 개의 트랜지스터 소자를 포함하는 반도체 다이 상에 형성된다. 트랜지스터 소자는 논리적 기능을 가능하게 하기 위해 스위치로 작용하도록 및/또는 전력 이득을 생성하도록 구성된다. IC는 또한 이득, 시간 상수 및 기타 IC 특성을 제어하는데 사용되는 수동 소자를 포함한다. 수동 소자의 한 유형으로 금속-절연체-금속(metal-insulator-metal)(MIM) 커패시터가 있다. MIM 커패시터는 무엇보다도 고성능 컴퓨팅(high performance computing)(HPC)을 위한 디커플링(decoupling) 커패시터로서 용도(application)를 발견한다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 대칭 커패시터 절연체 구조를 갖는 금속-절연체-금속(MIM) 커패시터의 일부 실시형태의 단면도를 도시한다.
도 2는 일부 실시형태에 따른 도 1의 MIM 커패시터의 에너지 밴드 다이어그램을 도시한다.
도 3a 내지 3b는 일부 실시형태에 따른 도 1의 MIM 커패시터의 다양한 에너지 밴드 다이어그램을 도시한다.
도 4는 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 5는 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 6은 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 7a 내지 7b는 일부 실시형태에 따른 도 6의 MIM 커패시터의 다양한 에너지 밴드 다이어그램을 도시한다.
도 8은 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 9는 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 10은 도 1의 MIM 커패시터의 일부 실시형태의 단면도를 도시한다.
도 11은 도 1의 MIM 커패시터의 일부 실시형태가 임베디드 된 인터커넥트 구조를 포함하는 집적 칩(IC)의 일부 실시형태의 단면도를 도시한다.
도 12는 도 11의 IC의 일부 다른 실시형태의 단면도를 도시한다.
도 13은 도 11의 IC의 일부 다른 실시형태의 단면도를 도시한다.
도 14는 도 11의 IC의 일부 다른 실시형태의 단면도를 도시한다.
도 15는 도 11의 IC의 일부 다른 실시형태의 단면도를 도시한다.
도 16은 도 11의 IC의 일부 더욱 상세한 실시형태의 단면도를 도시한다.
도 17은 도 11의 IC의 일부 더욱 상세한 실시형태의 단면도를 도시한다.
도 18 내지 26은 대칭인 커패시터 절연체 구조를 갖는 MIM 커패시터를 포함하는 IC를 형성하기 위한 방법의 일부 실시형태의 일련의 단면도를 도시한다.
도 27은 대칭인 커패시터 절연체 구조를 갖는 MIM 커패시터를 포함하는 IC를 형성하기 위한 방법의 일부 실시형태의 흐름도를 도시한다.
본 개시는 발명의 다양한 피쳐들(features)을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피쳐를 제2 피쳐 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같이 한 구성요소 또는 피쳐의 다른 구성요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 묘사된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
금속-절연체-금속(MIM) 커패시터는 하부 전극, 상기 하부 전극 위의 상부 전극, 및 상기 하부 전극과 상부 전극 사이의 커패시터 절연체 구조를 포함한다. MIM 커패시터를 형성하는 방법은, 예를 들어, 1) 하부 전극층을 증착하는 단계; 2) 상기 하부 전극층 위에 다층 고 유전상수(high-k) 유전체 필름을 1 회 이상 증착하는 단계; 3) 상기 다층 고 유전상수 유전체 필름의 하나 이상의 인스턴스(instances) 위에 상부 전극층을 증착하는 단계; 및 4) 상기 상부 및 하부 전극층 및 다층 고 유전상수 유전체 필름의 인스턴스(들)을 MIM 커패시터로 패터닝하는 단계, 를 포함한다. 상부 및 하부 전극층은 상부 및 하부 전극으로 패터닝되고, 다층 고 유전상수 유전체 필름의 인스턴스(들)는 커패시터 절연체 구조로 패터닝된다. 상부 및 하부 전극은 공통의 금속을 공유하므로 동일한 금속 일 함수(work functions)를 갖는다. 다층 고 유전상수 유전체 필름은 하부 고 유전상수 유전체 구조 및 상기 하부 고 유전상수 유전체 구조 위에 놓인 상부 고 유전상수 유전체 구조를 포함한다.
하부 고 유전상수(high-k) 유전체 구조는 MIM 커패시터의 누설 성능(leakage performance)을 개선(예를 들어, 누설 전류 감소)하도록 구성된다. 하부 고 유전상수 유전체 구조는 상기 하부 고 유전상수 유전체 구조가 비정질 고체인 것으로 인해 누설 전류를 개선할 수 있다(예를 들어, 비정질 고체는 누설 전류가 상부 고 유전상수 유전체 구조의 결정입계(grain boundaries)를 통과하는 것을 방지할 수 있음). 따라서, 하부 고 유전상수 유전체 구조는 (예를 들면, 하부 고 유전상수 유전체 구조가 비정질 고체인 것을 보장하기 위해) 상부 고 유전상수 유전체 구조와는 상이한 고 유전상수 재료를 포함한다. 하부 고 유전상수 유전체 구조와 상부 고 유전상수 유전체 구조가 서로 다른 고 유전상수 유전체 재료를 포함하기 때문에, 하부 고 유전상수 유전체 구조와 상부 고 유전상수 유전체 구조는 서로 다른 전자 친화도(electron affinities)를 갖는다. 일반적으로, 하부 고 유전상수 유전체 구조와 상부 고 유전상수 유전체 구조의 전자 친화도 사이의 차이는 크다(예를 들어, 약 1.4 볼트(V) 이상).
MIM 커패시터의 문제점은 커패시터 절연체 구조가 비대칭이라는 것이다. 하부 고 유전상수 유전체 구조는 하부 전극에 있고 상부 고 유전상수 유전체 구조는 상부 전극에 있으므로, 유전체 재료 측면에서 커패시터 절연체 구조의 하부 절반은 커패시터 절연체 구조의 상부 절반의 미러 이미지가 아니다. 커패시터 절연체 구조가 비대칭이기 때문에, MIM 커패시터가 순방향 및 역방향 바이어스 일 때 MIM 커패시터의 항복 전압(breakdown voltage)이 다르다. 즉, MIM 커패시터가 순방향 바이어스 되면 MIM 커패시터는 순방향 바이어스 항복 전압을 가지며, MIM 커패시터가 역방향 바이어스 되면 MIM 커패시터는 순방향 바이어스 항복 전압과 상이한 역방향 바이어스 항복 전압을 갖는다. 또한, 커패시터 절연체 구조가 비대칭이기 때문에, 그리고 하부 고 유전상수 유전체 구조와 상부 고 유전상수 유전체 구조의 전자 친화도 사이의 차이가 크기 때문에, MIM 커패시터의 순방향 바이어스 항복 전압과 MIM 커패시터의 역방향 바이어스 항복 전압 사이의 차가 크다.
예를 들어, 순방향 바이어스 되는 동안, MIM 커패시터의 항복(breakdown)은 전자가 하부 전극의 페르미(fermi) 레벨로부터 하부 고 유전상수 유전체 구조의 전도 밴드(conduction band) 에지(edge)까지의 에너지 배리어 높이를 극복할 만큼 전기장이 충분히 강한 경우 발생할 수 있다. 역 바이어스 되는 동안, MIM 커패시터의 항복은 전자가 상부 전극의 페르미 레벨로부터 상부 고 유전상수 유전체 구조의 전도성 밴드 에지까지의 에너지 배리어 높이를 극복할 수 있을 만큼 전기장이 충분히 강한 경우 발생할 수 있다. 상부 및 하부 전극은 동일한 일 함수를 가지며 하부 및 상부 고 유전상수 유전체 구조는 상이한 전자 친화도를 갖기 때문에, 하부 전극의 페르미 레벨에서 하부 고 유전상수 유전체 구조의 전도 밴드까지의 에너지 배리어 높이는 상부 전극의 페르미 레벨에서 상부 고 유전상수 유전체 구조의 전도성 밴드 에지까지의 에너지 배리어 높이와 다르다. 이와 같이, 하부 고 유전상수 유전체 구조는 MIM 커패시터가 순방향 바이어스 되는 동안의 항복 전압을 적어도 부분적으로 정의할 수 있는 반면, 상부 고 유전상수 유전체 구조는 MIM 커패시터가 역방향 바이어스 되는 동안의 항복 전압을 적어도 부분적으로 정의할 수 있다. 따라서, MIM 커패시터의 순방향 바이어스 항복 전압은 MIM 커패시터의 역방향 바이어스 항복 전압과 상이하다. 또한, 하부 고 유전상수 유전체 구조와 상부 고 유전상수 유전체 구조의 전자 친화도 사이의 차가 크기 때문에, MIM 커패시터의 순방향 바이어스 항복 전압과 MIM 커패시터의 역방향 바이어스 항복 전압의 차이가 크다.
MIM 커패시터의 순방향 바이어스 항복 전압이 MIM 커패시터의 역방향 바이어스 항복 전압과 다르기 때문에, MIM 커패시터의 유틸리티가 특정 용도에서 사용될 때 제한될 수 있다. 보다 구체적으로, MIM 커패시터의 순방향 바이어스 항복 전압과 MIM 커패시터의 역방향 바이어스 항복 전압의 차이가 크기 때문에, 바이폴라(bipolar) 용도로 사용할 경우 MIM 커패시터의 유틸리티가 제한될 수 있다. 예를 들어, 고성능 컴퓨팅(HPC)을 위한 디커플링(decoupling) 커패시터로 사용되는 경우, MIM 커패시터는 두 항복 전압 중 더 작은 값에 의해 제한될 수 있다(예를 들어, MIM 커패시터의 순방향 바이어스 항복 전압이 역방향 바이어스 전압보다 작은 경우, MIM 커패시터는 상기 MIM 커패시터의 더 작은 순방향 바이어스 항복 전압에 의해 제한될 수 있다).
본 출원의 다양한 실시형태는 대칭(symmetrical) 커패시터 절연체 구조를 포함하는 MIM 커패시터에 관한 것이다. 커패시터 절연체 구조는 상부 전극과 하부 전극 사이에 배치된다. 커패시터 절연체 구조는 서로 수직으로 적층된 적어도 3 개의 유전체 구조들을 포함한다. 커패시터 절연체 구조의 하부 절반은 유전체 구조들의 유전체 재료 측면에서 커패시터 절연체 구조의 상부 절반의 미러 이미지이다. 커패시터 절연체 구조의 하부 절반이 유전체 구조의 유전체 재료 측면에서 커패시터 절연체 구조의 상부 절반의 미러 이미지이기 때문에, 커패시터 절연체 구조는 대칭이다. 커패시터 절연체 구조가 대칭이기 때문에, MIM 커패시터의 순방향 바이어스 항복 전압과 MIM 커패시터의 역방향 바이어스 항복 전압 사이의 차이가 상대적으로 작다(예를 들어, 비대칭 커패시터 절연체 구조를 갖는 MIM 커패시터의 순방향 바이어스 항복 전압과 역방향 바이어스 항복 전압 간의 큰 차이보다 작음). 따라서, 대칭 커패시터 절연체 구조는 MIM 커패시터의 유틸리티를 향상(예를 들어, 증가)시킬 수 있다. 보다 구체적으로, 대칭 커패시터 절연체 구조는 바이폴라 용도 (예를 들어, HPC 용 디커플링 커패시터)로 사용될 때 MIM 커패시터의 유틸리티를 개선(예를 들어, 증가)시킬 수 있다.
도 1은 대칭 커패시터 절연체 구조를 갖는 금속-절연체-금속(MIM) 커패시터(102)에 대한 일부 실시형태의 단면도(100)를 도시한다.
도 1의 단면도(100)에 도시된 바와 같이, MIM 커패시터(102)는 하부 전극(106)과 상부 전극(108) 사이에 배치된 커패시터 절연체 구조(104)를 포함한다. 상기 상부 전극(108)은 하부 전극(106) 위에 놓인다. 상기 커패시터 절연체 구조(104)는 하부 전극(106) 위에 놓이고, 상부 전극(108)은 상기 커패시터 절연체 구조(104) 위에 놓인다. 상부 전극(108)은 MIM 커패시터(102)의 제1 터미널(T1)을 정의하거나 그렇지 않으면 이에 전기적으로 결합되고, 하부 전극(106)은 MIM 커패시터(102)의 제2 터미널(T2)을 정의하거나 그렇지 않으면 이에 전기적으로 결합된다.
하부 전극(106) 및 상부 전극(108)은 전도성이고, 예를 들어 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 기타 전도성 재료 또는 이들의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 하부 전극(106) 및 상부 전극(108)은 동일한 재료이거나 동일한 재료를 포함한다. 예를 들어, 일부 실시형태에서, 상부 전극(108) 및 하부 전극(106)은 모두 티타늄 나이트라이드(TiN)이거나 이를 포함한다.
커패시터 절연체 구조(104)는 제1 복수의 유전체 구조(110)를 포함한다. 예를 들어, 커패시터 절연체 구조(104)는 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)를 포함한다. 커패시터 절연체 구조(104)는 또한 제3 유전체 구조(112)를 포함한다. 상기 제3 유전체 구조(112)는 제1 유전체 구조(110a)와 제2 유전체 구조(110b) 사이에 있다. 상기 제3 유전체 구조(112)는 MIM 커패시터(102)의 누설 성능을 개선(예를 들어, 누설 전류 감소)하도록 구성된다. 제1 유전체 구조(110a)는 하부 전극(106) 위에 놓이고, 제3 유전체 구조(112)는 제1 유전체 구조(110a) 위에 놓이며, 제2 유전체 구조(110b)는 제3 유전체 구조(112) 위에 놓인다.
제1 유전체 구조(110a)는 하부 전극(106)에 제2 유전체 구조(110b) 및 제3 유전체 구조(112) 둘 다보다 더 가깝다. 제2 유전체 구조(110b)는 상부 전극(108)에 제1 유전체 구조(110a) 및 제3 유전체 구조(112) 둘 다보다 더 가깝다. 일부 실시형태에서, 제3 유전체 구조(112)는 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)와 접촉(예를 들어, 직접 접촉)한다. 추가 실시형태에서, 제1 유전체 구조(110a)는 하부 전극(106)과 접촉(예를 들어, 직접 접촉)한다. 또 다른 실시 형태에서, 제2 유전체 구조(110b)는 상부 전극(108)과 접촉(예를 들어, 직접 접촉)한다.
제1 복수의 유전체 구조(110)는, 예를 들면, 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)는 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등) 이거나 이를 포함하고, 및/또는 고 유전상수(high-k) 유전체이거나 이를 포함한다. 고 유전상수 유전체는, 예를 들어 약 3.9 보다 큰 유전상수를 가지거나 어떤 다른 적절한 값을 갖는 유전체 물질일 수 있다.
제3 유전체 구조(112)는, 예를 들어 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제3 유전체 구조(112)는 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고, 및/또는 고 유전상수 유전체이거나 이를 포함한다. 일부 실시형태에서, 제3 유전체 구조(112)는 비정질 고체(예를 들어, 비정질 ZrO2, Al2O3, HfO2, Ta2O5 등)이다.
제1 복수의 유전체 구조(110)는 동일한 유전체 재료이거나 이를 포함한다. 예를 들어, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b) 모두는 제1 유전체 재료이거나 이를 포함한다. 제3 유전체 구조(112)는 제1 유전체 재료와는 상이한 제2 유전체 재료이거나 이를 포함한다. 예를 들어, 일부 실시형태에서, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)는 모두 지르코늄 옥사이드(ZrO2)이거나 이를 포함하고, 제3 유전체 구조(112)는 알루미늄 옥사이드(Al2O3)이거나 이를 포함한다. 이러한 실시형태에서, 커패시터 절연체 구조(104)는 유전체 구조들의 ZAZ 스택을 갖는다고 말할 수 있는데, 여기서 "Z"는 제1 유전체 재료(예를 들어, ZrO2)의 첫 번째 문자에 해당하고 "A"는 제2 유전체 재료(예를 들어, Al2O3)의 첫 번째 문자에 해당한다. 커패시터 절연체 구조(104)는 AZA, HZH, ZHZ, ZTZ, TZT 등과 같이 유전체 구조들의 다른 구성의 스택을 가질 수 있음이 이해될 것이다.
커패시터 절연체 구조(104)는 대칭적이다. 커패시터 절연체 구조(104)는, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료 측면에서, 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이기 때문에 대칭이다. 예를 들면, 대칭 축(114)은 제3 유전체 구조(112)를 통해 측 방향으로 연장된다. 따라서, 커패시터 절연체 구조(104)의 하부 절반은 제1 유전체 구조(110a) 및 제3 유전체 구조(112)의 제1 부분(예를 들어, 하부 절반)을 포함하고, 커패시터 절연체 구조(104)의 상부 절반은 제2 유전체 구조(110b) 및 제3 유전체 구조(112)의 제2 부분(예를 들어, 상부 절반)을 포함한다. 제1 및 제2 유전체 구조(110a, 110b)는 제1 유전체 재료이거나 이를 포함하고, 제3 유전체 구조(112)는 제2 유전체 재료이거나 이를 포함한다. 따라서, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료 측면에서, 커패시터 절연체 구조(104)의 하부 절반은 대칭 축(114)을 가로질러 커패시터 절연체 구조(104)의 상부 절반의 거울 이미지이다.
커패시터 절연체 구조(104)가 대칭이기 때문에, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 차이가 작다(예를 들어, 약 0.9 볼트(V) 이하). 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다. 보다 구체적으로, 커패시터 절연체 구조(104)는 바이폴라 용도(예를 들어, HPC 용 디커플링 커패시터)로 사용될 때 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다. 일부 실시형태에서, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 차이는, 바이폴라 용도로 사용되는 일반적인 MIM 커패시터(예를 들어, 비대칭 커패시터 절연체 구조를 갖는 MIM 커패시터)의 순방향 바이어스 항복 전압 및 역방향 바이어스 항복 전압 사이의 차이에 대해 약 35 % 개선(예를 들어, 일반적인 MIM 커패시터의 상기 항복전압 차이보다 35 % 작음)된다.
도 2는 일부 실시형태에 따른 도 1의 MIM 커패시터(102)의 에너지 밴드 다이어그램(200)을 도시한다. 도 2의 에너지 밴드 다이어그램(200)은 MIM 커패시터(102)가 평형에 있을 때(예를 들어, 순방향 바이어스도 역방향 바이어스도 아님)를 나타낸다.
도 2의 에너지 밴드 다이어그램(200)에 도시된 바와 같이, 에너지 밴드 다이어그램(200)은 하부 전극(106), 상부 전극(108), 제1 유전체 구조(110a), 제2 유전체 구조(110b) 및 제3 유전체 구조(112)의 밴드 구조가 진공 레벨 Evac을 따라 (예를 들어, 동일한 에너지 레벨에서) 정렬되도록 구성된다.
하부 전극(106)은 하부 전극(106)의 재료에 적어도 부분적으로 의존하는 일 함수(work function)(202)를 갖는다. 하부 전극(106)의 일 함수(202)는 하부 전극(106)의 페르미 레벨과 진공 레벨(Evac) 사이의 에너지 차이이다. 상부 전극(108)은 상부 전극(108)의 재료에 적어도 부분적으로 의존하는 일 함수(204)를 갖는다. 상부 전극(108)의 일 함수(204)는 상부 전극(108)의 페르미 레벨과 진공 레벨(Evac) 사이의 에너지 차이이다. 일부 실시형태에서, 하부 전극(106)의 일 함수(202)는 상부 전극(108)의 일 함수(204)와 실질적으로 동일하다. 예를 들어, 일부 실시형태에서, 상부 및 하부 전극(108, 106)은 동일한 재료(예를 들어, TiN)이거나 이를 포함하고, 따라서 하부 전극(106)의 일 함수(202)는 상부 전극(108)의 일 함수(204)와 실질적으로 동일하다.
제1 유전체 구조(110a)는 제1 유전체 구조(110a)의 재료에 적어도 부분적으로 의존하는 전자 친화도(electron affinity)(206)를 갖는다. 제1 유전체 구조(110a)의 전자 친화도(206)는 제1 유전체 구조(110a)의 전도 밴드 에지와 진공 레벨(Evac) 사이의 에너지 차이이다. 제2 유전체 구조(110b)는 제2 유전체 구조(110b)의 재료에 적어도 부분적으로 의존하는 전자 친화도(208)를 갖는다. 제2 유전체 구조(110b)의 전자 친화도(208)는 제2 유전체 구조(110b)의 전도 밴드 에지와 진공 레벨(Evac) 사이의 에너지 차이이다. 제1 유전체 구조(110a)의 전자 친화도(206)는 제2 유전체 구조(110b)의 전자 친화도(208)와 실질적으로 동일하다. 일부 실시형태에서, 제1 유전체 구조(110a)의 전자 친화도(206) 및 제2 유전체 구조(110b)의 전자 친화도(208)는, 적어도 부분적으로, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)가 동일한 유전체 재료(예: ZrO2)이거나 동일한 유전체 재료를 포함하기 때문에, 실질적으로 동일하다.
도 3a 내지 3b는 일부 실시형태에 따른 도 1의 MIM 커패시터(102)의 다양한 에너지 밴드 다이어그램을 도시한다.
도 3a는 MIM 커패시터(102)가 순방향 바이어스(예를 들어, 제2 터미널(T2)이 주입 부위 임)일 때 MIM 커패시터(102)에 대한 일부 실시형태의 에너지 밴드 다이어그램(300a)을 도시한다.
도 3a의 에너지 밴드 다이어그램(300a)에 도시된 바와 같이, MIM 커패시터(102)가 순방향 바이어스될 때, 제1 밴드 오프셋(ΦB1)은 하부 전극(106)과 제1 유전체 구조(110a) 사이에 존재한다. 제1 밴드 오프셋(ΦB1)은 MIM 커패시터(102)가 순방향 바이어스될 때 하부 전극(106)의 페르미(fermi) 레벨과 제1 유전체 구조(110a)의 전도 밴드 에지 사이의 에너지 차이이다. 즉, 제1 밴드 오프셋(ΦB1)은 MIM 커패시터(102)가 순방향 바이어스될 때 하부 전극(106)의 일 함수(202)와 제1 유전체 구조(110a)의 전자 친화도(206) 사이의 에너지 차이이다.
MIM 캐패시터(102)가 순방향 바이어스될 때, MIM 캐패시터(102)는 순방향 바이어스 항복 전압(예를 들어, 커패시터 절연체 구조(104)의 일부가 전기 전도성이 되도록 하는 최소 전압)을 갖는다. MIM 커패시터(102)를 순방향 바이어스하고 순방향 바이어스 항복 전압을 초과(또는 근접)하는 전압이 MIM 커패시터(102)에 인가되면, MIM 커패시터(102)는 (예를 들어, 커패시터 절연체 구조(104)의 전기적 항복으로 인해) 고장(fail)날 수 있다. 순방향 바이어스 항복 전압은 제1 밴드 오프셋(ΦB1)에 적어도 부분적으로 의존한다. 예를 들어, MIM 커패시터(102)를 순방향 바이어스 하고 순방향 바이어스 항복 전압을 초과(또는 근접)하는 전압이 MIM 커패시터(102)에 인가되면, 하나 이상의 전자(도 3a 및 3b에서 검은색 점으로 표시됨)가 제1 밴드 오프셋(ΦB1)을 극복 (및/또는 제1 유전체 구조(110a)의 전도 밴드 에지에 접근)하기에 충분한 에너지를 가질 수 있고, 이에 따라 (예를 들면, 전자 호핑(hopping), 전자 터널링 등 하나 이상의 항복 메커니즘으로 인해) 커패시터 절연체 구조(104)의 전기적 항복(breakdown)을 유발할 수 있다.
도 3b는 MIM 커패시터(102)가 역방향 바이어스될 때(예를 들어, 제1 터미널(T1)이 주입 부위임) MIM 커패시터(102)의 일부 실시형태의 에너지 밴드 다이어그램(300b)을 도시한다.
도 3b의 에너지 밴드 다이어그램(300b)에 도시된 바와 같이, MIM 커패시터(102)가 역방향 바이어스될 때, 제2 밴드 오프셋(ΦB2)은 상부 전극(108)과 제2 유전체 구조(110b) 사이에 존재한다. 제2 밴드 오프셋(ΦB2)은, MIM 커패시터(102)가 역 바이어스될 때, 상부 전극(108)의 페르미 레벨과 제2 유전체 구조(110b)의 전도 밴드 에지 사이의 에너지 차이이다. 즉, 제2 밴드 오프셋(ΦB2)은 MIM 커패시터(102)가 역 바이어스될 때 상부 전극(108)의 일 함수(204)와 제2 유전체 구조(110b)의 전자 친화도(208) 사이의 에너지 차이이다.
MIM 커패시터(102)가 역방향 바이어스될 때, MIM 커패시터(102)는 역방향 바이어스 항복 전압(예를 들어, 커패시터 절연체 구조(104)의 일부가 전기 전도성이 되도록 하는 최소 전압)을 갖는다. MIM 커패시터(102)를 역방향 바이어스 하고 역방향 바이어스 항복 전압을 초과(또는 근접)하는 전압이 MIM 커패시터(102)에 인가되면, MIM 커패시터(102)는 (예를 들어, 커패시터 절연체 구조(104)의 전기적 항복으로 인해) 고장날 수 있다. 역방향 바이어스 항복 전압은 적어도 부분적으로 제2 밴드 오프셋(ΦB2)에 의존한다. 예를 들어, MIM 커패시터(102)를 역방향 바이어스하고 역방향 바이어스 항복 전압을 초과(또는 근접)하는 전압이 MIM 커패시터(102)에 인가되면, 하나 이상의 전자가 제2 밴드 오프셋(ΦB2)을 극복 (및/또는 제2 유전체 구조(110b)의 전도 밴드 에지에 접근)하기에 충분한 에너지를 가질 수있고, 이에 따라 (예를 들면, 전자 호핑, 전자 터널링 등과 같은 하나 이상의 항복 메커니즘으로 인해) 커패시터 절연체 구조(104)의 전기적 항복을 유발할 수 있다.
커패시터 절연체 구조(104)는 대칭이기 때문에, 제1 밴드 오프셋(ΦB1)은 제2 밴드 오프셋(ΦB2)과 실질적으로 동일하다. 따라서, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 차이가 작다. 이에 따라, 커패시터 절연체 구조(104)가 바이폴라 용도로 (예를 들어, HPC 용 디커플링 커패시터로서) 사용될 때, MIM 커패시터(102)의 유틸리티를 개선(예를 들면, 증가)할 수 있다. 예를 들어, 바이폴라 용도로 사용될 때, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 중 더 작은 것이 바이폴라 용도를 위한 MIM 커패시터(102)의 유틸리티를 제한할 수 있기 때문에, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향으로 바이어스 항복 전압간의 작은 차이는 일반적인 MIM 커패시터 (예를 들어, 비대칭 커패시터 절연체 구조를 갖는 MIM 커패시터)에 비해 MIM 커패시터(102)의 유틸리티를 향상(예를 들면, 증가)할 수 있다. 보다 구체적으로, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 작은 차이는 일반적인 MIM 커패시터에 비해 커패시터 절연체 구조(104)의 유효 배리어(effective barrier) 높이를 증가(예를 들어, 약 1.6 전자볼트(eV)에서 약 3.0eV 로 증가)시킬 수 있다.
제3 유전체 구조(112)는 제3 유전체 구조(112)의 재료에 적어도 부분적으로 의존하는 전자 친화도(210)를 갖는다. 제3 유전체 구조(112)의 전자 친화도(210)는 제3 유전체 구조(112)의 전도 밴드 에지와 진공 레벨(Evac) 사이의 에너지 차이이다. 일부 실시형태에서, 제3 유전체 구조(112)의 전자 친화도(210)는 제1 유전체 구조(110a)의 전자 친화도(206) 및 제2 유전체 구조(110b)의 전자 친화도(208)와는 상이하다. 일부 실시형태에서, 제3 유전체 구조(112)의 전자 친화도(210)는, 적어도 부분적으로, 제3 유전체 구조(112)가 제1 및 제2 유전체 구조(110a, 110b)의 유전체 재료(예를 들어, ZrO2)와는 상이한 유전체 재료(예를 들어, Al2O3)이거나 이를 포함함으로 인해, 제1 유전체 구조(110a)의 전자 친화도(206) 및 제2 유전체 구조(110b)의 전자 친화도(208)와는 상이하다. 다른 실시형태에서, 제3 유전체 구조(112)의 전자 친화도(210)는 제1 유전체 구조(110a)의 전자 친화도(206) 및 제2 유전체 구조(110b)의 전자 친화도(208)보다 작다. 일부 실시형태에서, 제3 유전체 구조(112)의 전자 친화도(210)는 제1 유전체 구조(110a)의 전자 친화도(206) 및 제2 유전체 구조(110b)의 전자 친화도(208)보다 작기 때문에, 제3 유전체 구조(112)는 (예를 들어, 하나 이상의 전자가 커패시터 절연체 구조(104)를 통해 터널링할 가능성을 감소시킴으로써) MIM 커패시터(102)의 누설 성능을 향상(예를 들어, 누설 전류를 감소)시킬 수 있다.
일부 실시형태에서, 제3 유전체 구조(112)의 전자 친화도(210)는 또한 제3 유전체 구조(112)의 내부 원자 구조에 적어도 부분적으로 의존할 수 있다. 예를 들어, 제3 유전체 구조(112)는 비정질 고체(예를 들어, 비정질 Al2O3)일 수 있고, 따라서 제3 유전체 구조(112)는 전자 친화도(210)를 갖는다. 따라서, 일부 실시형태에서, 제3 유전체 구조(112)는, 적어도 부분적으로 제3 유전체 구조(112)가 비정질 고체임으로 인해, MIM 커패시터(102)의 누설 성능을 향상시킬 수 있다.
도 4는 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(400)를 도시한다.
도 4의 단면도(400)에 도시된 바와 같이, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)는 모두 제1 두께(402)를 갖는다. 제1 두께(402)는 약 10 옹스트롬(Å) 및 약 35Å 사이이다. 제1 두께(402)가 약 10Å 미만이면, MIM 커패시터(102)의 커패시턴스 밀도가 너무 작아서 HPC를 위한 디커플링 커패시터로서 확실하게 기능할 수 없다. 제1 두께(402)가 약 35Å보다 크면, MIM 커패시터(102)의 누설 성능이 너무 불량하여(예를 들어, 누설이 너무 높음) HPC를 위한 디커플링 커패시터로서 확실하게 기능할 수 없다.
제3 유전체 구조(112)는 제1 두께(402)보다 작거나 같은 제2 두께(404)를 갖는다. 제2 두께(404)는 약 5Å보다 크다. 제2 두께(404)가 약 5Å 미만이면, MIM 커패시터(102)의 누설 성능은 HPC를 위한 디커플링 커패시터로서 확실하게 기능하기에는 너무 불량할 수 있다. 제2 두께(404)가 제1 두께(402)보다 크면, 어떠한 분명한 성능의 이점없이 제조 비용이 증가할 수 있다. 일부 실시형태에서, 제1 두께(402)는 약 20Å이고 제2 두께(404)는 약 20Å이고; 제1 두께(402)는 약 25Å이고 제2 두께(404)는 약 5Å이고; 제1 두께(402)는 약 31Å이고 제2 두께(404)는 약 6Å이고; 또는 제1 두께(402)는 약 25Å이고 제2 두께(404)는 약 5Å이다. 일부 실시형태에서, 커패시터 절연체 구조(104)의 전체 두께(예를 들어, 커패시터 절연체 구조(104)의 유전체 구조들의 모든 두께의 합)는 약 60Å 및 90Å 사이이다.
일부 실시형태에서, 커패시터 절연체 구조(104)는, 커패시터의 절연체 구조(104)의 유전체 구조들의 두께 측면에서, 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조의 상부 절반의 거울 이미지이기 때문에, 대칭적이다. 예를 들어, 대칭 축(114)은 제3 유전체 구조(112)를 통해 측 방향으로 연장된다. 따라서, 커패시터 절연체 구조(104)의 하부 절반은 제1 유전체 구조(110a) 및 제3 유전체 구조(112)의 제1 부분(예를 들어, 하부 절반)을 포함하고, 커패시터 절연체 구조(104)의 상부 절반은 제2 유전체 구조(110b) 및 제3 유전체 구조(112)의 제2 부분(예를 들어, 상부 절반)을 포함한다. 제1 및 제2 유전체 구조(110a, 110b)는 제1 두께(402)를 가지며, 제3 유전체 구조(112)는 제2 두께(404)를 가진다. 따라서, 커패시터 절연체 구조(104)의 유전체 구조들의 두께 측면에서, 커패시터 절연체 구조(104)의 하부 절반은 대칭축(114)을 가로질러 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이다.
일부 실시형태에서, 제1 유전체 구조(110a)의 전자 친화도(206), 제2 유전체 구조(110b)의 전자 친화도(208), 및 제3 유전체 구조(112)의 전자 친화도(210)은 적어도 부분적으로 제1 유전체 구조(110a), 제2 유전체 구조(110b) 및 제3 유전체 구조(112)의 두께에 각각 의존한다. 따라서, 제1 밴드 오프셋(ΦB1) 및 제2 밴드 오프셋(ΦB2)은 적어도 부분적으로 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)의 두께에 각각 의존한다. 이에 따라, 커패시터 절연체 구조(104)는 또한 커패시터 절연체 구조(104)의 유전체 구조들의 두께 측면에서 대칭이기 때문에, MIM 커패시터(102)의 유틸리티는 (예를 들어, 제1 밴드 오프셋(ΦB1)과 제2 밴드 오프셋(ΦB2) 사이의 더 작은 차이로 인해) 바이폴라 용도로 사용될 때 더욱 향상될 수 있다.
도 5는 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(500)를 도시한다.
도 5의 단면도(500)에 도시된 바와 같이, 제1 복수의 유전체 구조(110)는 하나 이상의 결정(crystals)(502)을 포함한다(예를 들어, 제1 복수의 유전체 구조(110)는 단결정 고체 및/또는 다결정 고체이다). 하나 이상의 결정(502)(예를 들어, 결정영역(crystallites))은 각각 결정 격자(crystalline lattice)를 갖는다. 하나 이상의 결정(502)의 결정 격자는, 예를 들어 단사정계(monoclinic), 정방정계(tetragonal), 등축정계(cubic) 등 일 수 있다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)가 하나 이상의 결정(502)을 포함하기 때문에, MIM 커패시터(102)는 더 나은(예를 들어, 더 높은) 커패시턴스 밀도를 가질 수 있다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)는 하나 이상의 결정(502)을 포함하는 반면, 제3 유전체 구조(112)는 비정질 고체이다. 추가적인 실시형태에서, 제1 복수의 유전체 구조(110)는 하나 이상의 결정(502)을 포함하고, 제3 유전체 구조(112)는 비정질 고체이기 때문에, MIM 커패시터(102)는 높은 커패시턴스 밀도 및 우수한 누설 성능(예를 들어, 낮은 누설)을 가질 수 있다.
일부 실시형태에서, 제1 유전체 구조(110a)의 하나 이상의 결정(502)은 상이한 결정 격자들을 갖는다. 예를 들어, 제1 유전체 구조(110a)의 하나 이상의 결정(502)은 약 20 중량%(wt%) 이하의 단사정계(monoclinic) 결정, 약 20 wt% 이하의 등축정계(cubic) 결정 및 약 40 wt% 및 80 wt% 사이의 정방정계(tetragonal) 결정이다. 다른 실시형태에서, 제1 유전체 구조(110a)의 하나 이상의 결정(502)의 결정 격자들은 동일(예를 들면, 정방정계)할 수 있다. 일부 실시형태에서, 제1 유전체 구조(110a)의 하나 이상의 결정(502)은 약 20 중량%(wt%) 이하의 단사정계 결정, 약 20 wt% 이하의 등축정계 결정, 및 약 40 wt% 및 80 wt% 사이의 정방정계 결정이기 때문에, MIM 커패시터(102)는 더 나은(예를 들어, 더 높은) 커패시턴스 밀도 및 더 나은(예를 들어, 더 높은) 누설 성능(예를 들어, 더 낮은 누설)을 가질 수 있다.
일부 실시형태에서, 제2 유전체 구조(110b)의 하나 이상의 결정(502)은 상이한 결정 격자들을 갖는다. 예를 들어, 제2 유전체 구조(110b)의 하나 이상의 결정(502)은 약 20 wt% 이하의 단사정계 결정, 약 20 wt% 이하의 등축정계 결정, 및 약 40 wt% 및 80 wt% 사이의 정방정계 결정이다. 다른 실시형태에서, 제2 유전체 구조(110b)의 하나 이상의 결정(502)의 결정 격자들은 동일(예를 들어, 정방정계)할 수 있다. 일부 실시형태에서, 제2 유전체 구조(110b)의 하나 이상의 결정(502)이 약 20 wt% 이하의 단사정계 결정, 약 20 wt% 이하의 등축정계 결정 및 약 40 wt% 및 80 wt% 사이의 정방정계 결정이기 때문에, MIM 커패시터(102)는 더 나은(예를 들어, 더 높은) 커패시턴스 밀도 및 더 나은(예를 들어, 더 높은) 누설 성능(예를 들어, 더 낮은 누설)을 가질 수 있다.
일부 실시형태에서, 제2 유전체 구조(110b)의 하나 이상의 결정(502)의 결정 격자들은 제1 유전체 구조(110a)의 하나 이상의 결정(502)의 결정 격자들과 실질적으로 동일할 수 있다. 예를 들어, 제2 유전체 구조(110b)의 하나 이상의 결정(502)은 제1 유전체 구조(110a)와 실질적으로 동일한 퍼센티지의 단사정계 결정, 정방정계 결정 및 등축정계 결정을 포함할 수 있다. 이러한 실시형태에서, MIM 커패시터(102)는 순방향 및 역방향 바이어스 둘 다에서 양호한 커패시턴스 밀도(예를 들어, 미리 정의된 해당 전압에서 순방향 바이어스 및 역방향 바이어스될 때 동일한 커패시턴스 밀도 값)를 가질 수 있다.
도 6은 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(600)를 도시한다.
도 6의 단면도(600)에 도시된 바와 같이, 제1 커패시터 절연체 구조(104)와 하부 전극(106) 사이에 제1 커패시터 계면층(602)이 배치된다. 일부 실시형태에서, 제1 커패시터 계면층(602)은 하부 전극(106)과 접촉(예를 들면, 직접 접촉)한다, 추가 실시형태에서, 제1 커패시터 계면층(602)은 커패시터 절연체 구조(104)와 접촉(예를 들어, 직접 접촉)한다. 또 다른 실시형태에서, 제1 커패시터 계면층(602)은 제1 유전체 구조(110a)와 접촉(예를 들어, 직접 접촉)한다 .
제1 커패시터 계면층(602)은 금속 원소(예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등) 및 비금속 원소(예를 들어, 질소(N), 산소(O) 등)를 포함한다. 하부 전극(106)은 제1 커패시터 계면층(602)의 금속 원소를 포함한다. 일부 실시형태에서, 제1 커패시터 계면층(602)은 금속 원소, 비금속 원소 및 산소(O)를 포함한다. 예를 들어, 하부 전극(106)은 티타늄 나이트라이드(TiN)이거나 이를 포함하고, 제1 커패시터 계면층(602)은 티타늄 옥시나이트라이드(TiON)이거나 이를 포함한다. 제1 커패시터 계면층(602)은 제1 유전체 구조(110a)의 전자 친화도(206)와는 상이한(예를 들어, 보다 작은) 전자 친화도를 갖는다.
도 7a 내지 7b는 일부 실시형태에 따른 도 6의 MIM 커패시터(102)의 다양한 에너지 밴드 다이어그램을 도시한다.
도 7a는 MIM 커패시터(102)가 순방향 바이어스될 때 MIM 커패시터(102)의 일부 실시형태의 에너지 밴드 다이어그램(700a)을 도시한다.
도 7a의 에너지 밴드 다이어그램(700a)에 도시된 바와 같이, MIM 커패시터(102)가 순방향 바이어스될 때, 제3 밴드 오프셋(ΦB3)이 하부 전극(106)과 제1 커패시터 계면층(602) 사이에 존재한다. 제3 밴드 오프셋(ΦB3)은 MIM 커패시터(102)가 순방향 바이어스될 때 하부 전극(106)의 페르미 레벨과 제1 커패시터 계면층(602)의 전도 밴드 에지 사이의 에너지 차이이다. 즉, 제3 밴드 오프셋(ΦB3)은 MIM 커패시터(102)가 순방향 바이어스될 때 하부 전극(106)의 일 함수(202)와 제1 커패시터 계면층(602)의 전자 친화도 간의 에너지 차이이다. MIM 커패시터(102)의 순방향 바이어스 항복 전압은 제3 밴드 오프셋(ΦB3)에 의존할 수 있다.
도 7b는 MIM 커패시터(102)가 역방향 바이어스될 때 MIM 커패시터(102)의 일부 실시형태의 에너지 밴드 다이어그램(700b)을 도시한다.
도 7b의 에너지 밴드 다이어그램(700b)에 도시된 바와 같이, MIM 커패시터(102)가 역방향 바이어스될 때, 제2 밴드 오프셋(ΦB2)은 상부 전극(108)과 제2 유전체 구조(110b) 사이에 존재한다. 일부 실시형태에서, 제3 밴드 오프셋(ΦB3)은 제2 밴드 오프셋(ΦB2)보다 작을 수 있다. 역방향 바이어스 항복 전압은 적어도 부분적으로 제2 밴드 오프셋(ΦB2)에 의존한다.
제3 밴드 오프셋(ΦB3)이 제2 밴드 오프셋(ΦB2)보다 작을 수 있지만, 제3 밴드 오프셋(ΦB3)과 제2 밴드 오프셋(ΦB2) 사이의 차이는 여전히 비대칭 커패시터 절연체 구조를 갖는 대응 MIM 커패시터(예를 들어, 비대칭 커패시터 절연체 구조와 하부 전극 사이에 배치된 계면층을 갖는 비대칭 커패시터 절연체 구조를 갖는 MIM 커패시터)보다 상대적으로 작다. 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 순방향 바이어스 항복 전압과 역방향 바이어스 항복 전압 간 더 작은 차이를 가짐으로써, 바이폴라 용도(예를 들면, HPC를 위한 디커플링 커패시터)로 사용될 때 MIM 커패시터(102)의 유틸리티를 향상(예: 증가)할 수 있다.
도 8은 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(800)를 도시한다.
도 8의 단면도(800)에 도시된 바와 같이, 제2 커패시터 계면층(802)이 커패시터 절연체 구조(104)와 상부 전극(108) 사이에 배치되고, 커패시터 절연체 구조(104)와 하부 전극(106) 사이에 제1 커패시터 계면층(602)이 배치된다. 일부 실시형태에서, 제2 커패시터 계면층(802)은 상부 전극(108)과 접촉(예를 들어, 직접 접촉)한다. 추가적인 실시형태에서, 제2 커패시터 계면층(802)은 커패시터 절연체 구조(104)와 접촉(예를 들어, 직접 접촉)한다. 추가 실시형태에서, 제2 커패시터 계면층(802)은 제2 유전체 구조(110b)와 접촉(예를 들어, 직접 접촉)한다.
제2 커패시터 계면층(802)은 금속 원소(예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등) 및 비금속 원소(예를 들어, 질소(N), 산소(O) 등)를 포함한다. 상부 전극(108)은 제2 커패시터 계면층(802)의 금속 원소를 포함한다. 일부 실시형태에서, 제2 커패시터 계면층(802)은 금속 원소, 비금속 원소 및 산소(O)를 포함한다. 예를 들어, 상부 전극(108)은 티타늄 나이트라이드(TiN)이거나 이를 포함하고, 제2 커패시터 계면층(802)은 티타늄 옥시나이트라이드(TiON)이거나 이를 포함한다. 제2 커패시터 계면층(802)은 제2 유전체 구조(110b)의 전자 친화도(208)와는 상이한(예를 들어, 보다 작은) 전자 친화도를 갖는다.
일부 실시형태에서, 제2 커패시터 계면층(802) 및 제1 커패시터 계면층(602)은 동일한 재료(예를 들어, TiON)이다. 추가 실시형태에서, 제2 커패시터 계면층(802)의 전자 친화도는 제1 커패시터 계면층(602)의 전자 친화도와 실질적으로 동일할 수 있다. 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 순방향 바이어스 항복 전압과 역방향 바이어스 항복 전압 간 더 작은 차이를 가짐으로써, 바이폴라 용도로 사용될 때 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)시킬 수 있다. 추가 실시형태에서, 제2 커패시터 계면층(802)의 두께는 제1 커패시터 계면층(602)의 두께와 실질적으로 동일하다. 이러한 실시형태에서, 제2 커패시터 계면층(802)의 전자 친화도는 제1 커패시터 계면층(602)의 전자 친화도에 훨씬 더 근접할 수 있다. 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 순방향 바이어스 항복 전압과 역방향 바이어스 항복 전압 간 훨씬 더 작은 차이를 가짐으로써 바이폴라 용도로 사용될 때 MIM 커패시터(102)의 유틸리티를 향상시킬 수 있다.
도 9는 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(900)를 도시한다.
도 9의 단면도(900)에 도시된 바와 같이, 커패시터 절연체 구조(104)는 제1 복수의 유전체 구조(110) 및 제2 복수의 유전체 구조(902)를 포함한다. 제1 복수의 유전체 구조(110) 및 제2 복수의 유전체 구조(902)는 서로 수직으로 적층된다(vertically stacked). 각각의 제1 복수의 유전체 구조(110)는 제2 복수의 유전체 구조(902) 중 하나에 의해 서로 분리되고, 그 반대도 마찬가지이다.
일부 실시형태에서, 제1 복수의 유전체 구조(110)는 제1 유전체 구조(110a), 제2 유전체 구조(110b) 및 제4 유전체 구조(110c)를 포함한다. 일부 실시형태에서, 제4 유전체 구조(110c)는 제1 복수의 유전체 구조(110)의 중간 유전체 구조이다. 예를 들어, 제4 유전체 구조(110c)는 제1 유전체 구조(110a)와 제2 유전체 구조(110b) 사이에 수직으로 배치된다. 일부 실시형태에서, 제2 복수의 유전체 구조(902)는 제5 유전체 구조(902a) 및 제6 유전체 구조(902b)를 포함한다. 추가 실시형태에서, 제2 복수의 유전체 구조(902)는 비정질 고체이다.
제1 복수의 유전체 구조(110)는 N 개의 유전체 구조를 포함하며, 여기서 N은 2보다 크거나 같다. 제2 복수의 유전체 구조(902)는 M 개의 유전체 구조를 포함하며, 여기서 M은 N-1과 같다. 예를 들어, 도 9의 단면도(900)에 도시된 바와 같이, N은 3 이고 M은 2 이다. N은 2보다 크거나 같은 임의의 정수일 수 있다는 것이 이해될 것이다.
제1 복수의 유전체 구조(110)는, 예를 들면, 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)는 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고, 및/또는 고 유전상수(high-k) 유전체이거나 이를 포함한다. 제2 복수의 유전체 구조(902)는, 예를 들어 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제2 복수의 유전체 구조(902)는 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고 및/또는 고 유전상수 유전체이거나 이를 포함한다.
제1 복수의 유전체 구조(110)는 동일한 유전체 재료이거나 이를 포함한다. 예를 들어, 제1 유전체 구조(110a), 제2 유전체 구조(110b) 및 제4 유전체 구조(110c)는 제1 유전체 재료이거나 이를 포함한다. 제2 복수의 유전체 구조(902)는 동일한 유전체 재료이거나 이를 포함한다. 예를 들어, 제5 유전체 구조(902a) 및 제6 유전체 구조(902b)는 제1 유전체 재료와는 상이한 제2 유전체 재료이거나 이를 포함한다. 보다 구체적으로, 일부 실시형태에서, 제1 유전체 구조(110a), 제2 유전체 구조(110b) 및 제4 유전체 구조(110c)는 지르코늄 옥사이드(ZrO2)이거나 이를 포함하고, 제5 유전체 구조(902a) 및 제6 유전체 구조(902b)는 알루미늄 옥사이드(Al2O3) 이거나 이를 포함한다.
커패시터 절연체 구조(104)는 하부 전극(106)으로부터 상부 전극(108)까지 제1 유전체 재료와 제2 유전체 재료 간에 주기적으로 교호한다. 예를 들어, 도 9의 단면도(900)에 도시된 바와 같이, 커패시터 절연체 구조(104)는 제1 유전체 재료(예를 들어, ZrO2)와 제2 유전체 재료(예를 들어, Al2O3) 간에 앞뒤로 번갈아 가며 나타난다. 이러한 실시형태에서, 커패시터 절연체 구조(104)는 유전체 구조들의 ZAZAZ 스택을 갖는다고 말할 수 있는데, 여기서 "Z"는 제1 유전체 재료(예를 들어, ZrO2)의 첫 번째 문자에 해당하고 "A"는 제2 유전체 재료(예를 들어, Al2O3)의 첫 번째 문자에 해당한다. 커패시터 절연체 구조(104)는 AZAZA, HZHZH, ZHZHZ, TATAT, ATATA, ZTZTZ, TZTZT 등과 같은 유전체 구조들의 스택의 다른 구성을 가질 수 있음이 이해될 것이다.
커패시터 절연체 구조(104)는 대칭적이다. 커패시터 절연체 구조(104)는, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료의 측면에서, 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조(104)의 상부 절반의 거울 이미지이기 때문에 대칭적이다. 예를 들면, 대칭축(114)은 제4 유전체 구조(110c)를 통해 측 방향으로 연장되고, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료의 측면에서, 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이다. 일부 실시형태에서, 커패시터 절연체 구조(104)가 하부 전극(106)으로부터 상부 전극(108)까지 제1 유전체 재료 및 제2 유전체 재료 간에 주기적으로 교호하기 때문에, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료의 측면에서 커패시터 절연체 구조(104)의 하부 절반은 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이다.
커패시터 절연체 구조(104)가 대칭이기 때문에, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 차이가 작다. 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다. 보다 구체적으로, 커패시터 절연체 구조(104)는 바이폴라 용도로 (예를 들어, HPC 용 디커플링 커패시터로서) 사용될 때 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다.
일부 실시형태에서, 제2 복수의 유전체 구조(902)는 각각 제2 두께(404)를 갖는다. 추가 실시형태에서, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)는 모두 제1 두께(402)를 갖고, 제4 유전체 구조(110c)는 제3 두께(904)를 갖는다. 제3 두께(904)는 약 10Å 및 약 35Å 사이일 수 있다. 제3 두께(904)가 약 10Å 미만이면, MIM 커패시터(102)의 커패시턴스 밀도가 너무 작아 HPC를 위한 디커플링 커패시터로서 확실하게 기능할 수 없다. 제3 두께(904)가 약 35Å보다 큰 경우, MIM 커패시터(102)의 누설 성능은 너무 불량(예를 들어, 누설이 너무 높음)하여 HPC를 위한 디커플링 커패시터로서 확실하게 기능할 수 없다.
일부 실시형태에서, 제3 두께(904) 및 제1 두께(402)는 실질적으로 동일하다. 다른 실시형태에서, 제3 두께(904)는 제1 두께(402)와는 상이하다. 예를 들어, 일부 실시형태에서, 제3 두께(904)는 제1 두께(402)보다 작다. 추가 실시형태에서, 제3 두께(904)는 약 10Å 및 약 20Å 사이이고, 제1 두께는 약 21Å 및 약 35Å 사이이다. 일부 실시형태에서, 제3 두께(904)(예를 들어, 약 10Å 및 약 20Å 사이)의 두께가 제1 두께(402)(예를 들어, 약 21Å 및 약 35Å 사이)보다 작기 때문에, MIM 커패시터(102)는 향상된 누출 성능을 가질 수 있다.
일부 실시형태에서, 제1 복수의 유전체 구조(110)는 하나 이상의 결정(502)(예를 들어,도 5 참조)을 포함한다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)는 하나 이상의 결정(502)을 포함하는 반면, 제2 복수의 유전체 구조(902)는 비정질 고체이다. 일부 실시형태에서, 제1 복수의 유전체 구조(110)의 하나 이상의 결정(502)의 결정 격자들(crystalline lattices)은 동일하다. 예를 들어, 제1 유전체 구조(110a)의 하나 이상의 결정(502)은 제2 유전체 구조(110b) 및 제4 유전체 구조(110c) 모두와 실질적으로 동일한 퍼센티지의 단사정계 결정, 등축정계 결정 및 정방정계 결정을 포함할 수 있다.
다른 실시형태에서, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)의 하나 이상의 결정(502)의 결정 격자는 실질적으로 동일한 반면, 제4 유전체 구조(110c)의 하나 이상의 결정(502)의 결정 격자는 상이하다. 예를 들어, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b)는 실질적으로 유사한 퍼센티지의 단사정계 결정, 등축정계 결정 및/또는 정방정계 결정을 갖는 반면, 제4 유전체 구조(110c)는 상이한 퍼센티지의 단사정계 결정, 등축정계 결정 및/또는 정방정계 결정을 갖는다. 보다 구체적으로, 일부 실시형태에서, 제4 유전체 구조(110c)는 제1 유전체 구조(110a) 및/또는 제2 유전체 구조(110b) 모두보다 낮은 퍼센티지의 정방정계 결정(tetragonal crystals)을 갖는다. 예를 들어, 제4 유전체 구조(110c)의 하나 이상의 결정(502)은 약 20 wt% 이하의 단사정계 결정, 약 20 wt% 이하의 등축정계 결정, 및 약 40 wt% 및 80 wt% 사이의 정방정계 결정이고, 제1 유전체 구조(110a) 및 제2 유전체 구조(110b) 모두의 하나 이상의 결정(502)은 80 wt%보다 큰 정방정계 결정이다. 이러한 실시형태에서, MIM 커패시터(102)는 높은 커패시턴스 밀도 및 우수한 누설 성능을 가질 수 있다. 추가 실시형태에서, 제3 두께(904)(예를 들어, 약 10Å 및 약 20Å 사이)의 두께가 제1 두께(402)(예를 들어, 약 21Å 및 약 35Å 사이)와 다르기 때문에, 그리고 제4 유전체 구조(110c)의 하나 이상의 결정(502)의 결정 격자가 제1 및 제2 유전체 구조(110a, 110b)의 것들과 다르기 때문에, MIM 커패시터(102)는 훨씬 더 우수한 누설 성능을 가질 수 있다.
도 10은 도 1의 MIM 커패시터(102)의 일부 실시형태의 단면도(1000)를 도시한다.
도 10의 단면도(1000)에 도시된 바와 같이, 커패시터 절연체 구조(104)는 제1 복수의 유전체 구조(110), 제2 복수의 유전체 구조(902) 및 제3 복수의 유전체 구조(1002)를 포함한다. 제1 복수의 유전체 구조(110), 제2 복수의 유전체 구조(902) 및 제3 복수의 유전체 구조(1002)는 서로 수직으로 적층된다. 각각의 제1 복수의 유전체 구조(110)는 제3 복수의 유전체 구조(1002) 중 적어도 하나 및 제2 복수의 유전체 구조(902) 중 하나에 의해 서로 분리된다. 각각의 제2 복수의 유전체 구조(902)는 제1 복수의 유전체 구조(110) 중 적어도 하나 및 제3 복수의 유전체 구조(1002) 중 하나에 의해 서로 분리된다. 각각의 제3 복수의 유전체 구조(1002)는 제1 복수의 유전체 구조(110) 중 적어도 하나에 의해 서로 분리된다. 일부 실시형태에서, 제3 복수의 유전체 구조(1002) 중 하나 이상은 제1 복수의 유전체 구조(110) 중 적어도 하나 및 제2 복수의 유전체 구조(902) 중 하나에 의해 제3 복수의 유전체 구조(1002)의 다른 하나로부터 분리된다. 추가 실시형태에서, 제3 복수의 유전체 구조(1002)는 제7 유전체 구조(1002a) 및 제8 유전체 구조(1002b)를 포함한다.
제1 복수의 유전체 구조(110)는 N 개의 유전체 구조를 포함하며, 여기서 N은 2보다 크거나 같다. 제2 복수의 유전체 구조(902)는 M 개의 유전체 구조를 포함하며, 여기서 M은 N-1과 같다. 제3 복수의 유전체 구조(1002)는 X 개의 유전체 구조를 포함하며, 여기서 X는 M과 동일하다. 예를 들어, 도 9의 단면도(900)에 도시된 바와 같이, N은 3이고, M은 2이고, X는 2 이다. N은 2보다 크거나 같은 임의의 정수일 수 있음이 이해될 것이다.
제3 복수의 유전체 구조(1002)는, 예를 들면 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제3 복수의 유전체 구조(1002)는 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고, 및/또는 고 유전상수(high-k) 유전체이거나 이를 포함한다. 추가 실시형태에서, 제3 복수의 유전체 구조(1002)는 비정질 고체이거나 하나 이상의 결정(예를 들어, 결정질 또는 다결정질 고체)을 갖는다.
제3 복수의 유전체 구조(1002)는 동일한 유전체 재료이거나 동일한 유전체 재료를 포함한다. 예를 들어, 제7 유전체 구조(1002a) 및 제8 유전체 구조(1002b)는 제1 유전체 재료(예를 들어, 제1 복수의 유전체 구조(110)의 유전체 재료) 및 제2 유전체 재료(예를 들어, 제2 복수의 유전체 구조(902)의 유전체 재료)와는 상이한 제3 유전체 재료를 포함한다. 보다 구체적으로, 일부 실시형태에서, 제1 복수의 유전체 구조(110)는 지르코늄 옥사이드(ZrO2)이거나 이를 포함하고, 제2 복수의 유전체 구조(902)는 알루미늄 옥사이드(Al2O3)이거나 이를 포함하고, 제3 복수의 유전체 구조(1002)는 하프늄 옥사이드(HfO2)이거나 이를 포함한다. 커패시터 절연체 구조(104)는 하부 전극(106)에서 상부 전극(108)까지 제1 유전체 재료, 제2 유전체 재료 및 제3 유전체 재료 간에 주기적으로 교호한다. 예를 들어,도 10의 단면도(1000)에 도시된 바와 같이, 커패시터 절연체 구조(104)는 다음의 패턴으로 교호한다: 제1 유전체 재료, 제2 유전체 재료, 제3 유전체 재료, 제1 유전체 재료, 제3 유전체 재료, 제2 유전체 재료, 제1 유전체 재료. 이러한 실시형태에서, 커패시터 절연체 구조(104)는 유전체 구조들의 ZAHZHAZ 스택을 갖는다고 말할 수 있으며, 여기서 "Z"는 제1 유전체 재료(예를 들어, ZrO2)의 첫 문자에 해당하고, "A"는 제2 유전체 재료(예를 들어, Al2O3)의 첫 문자에 해당하고, "H"는 제3 유전체 재료(예를 들어, HfO2)의 첫 문자에 해당한다. 커패시터 절연체 구조(104)가 AZHAHZA, ZHAZAHZ, HZAHAZH, ZHTZTHZ, HZTHZTH, TZHTHZT, ZAHZAHZHAZ, AZHAZHAHZA 등과 같은 유전체 구조들의 다른 구성의 스택을 가질 수 있음이 이해될 것이다.
커패시터 절연체 구조(104)는 대칭적이다. 커패시터 절연체 구조(104)는, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료의 측면에서 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이기 때문에, 대칭적이다. 예를 들면, 대칭축(114)은 제4 유전체 구조(110c)를 통해 측 방향으로 연장되고, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료 측면에서 커패시터 절연체 구조(104)의 하부 절반이 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이다. 일부 실시형태에서, 커패시터 절연체 구조(104)가 하부 전극(106)으로부터 상부 전극(108)까지 제1 유전체 재료, 제2 유전체 재료, 제3 유전체 재료 간에 주기적으로 교호하기 때문에, 커패시터 절연체 구조(104)의 유전체 구조들의 유전체 재료의 측면에서 커패시터 절연체 구조(104)의 하부 절반은 커패시터 절연체 구조(104)의 상부 절반의 미러 이미지이다.
커패시터 절연체 구조(104)가 대칭적이기 때문에, MIM 커패시터(102)의 순방향 바이어스 항복 전압과 MIM 커패시터(102)의 역방향 바이어스 항복 전압 사이의 차이가 작다. 따라서, 커패시터 절연체 구조(104)는 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다. 보다 구체적으로, 커패시터 절연체 구조(104)는 바이폴라 용도(예를 들어, HPC 용 디커플링 커패시터)로 사용될 때 MIM 커패시터(102)의 유틸리티를 개선(예를 들어, 증가)할 수 있다.
일부 실시형태에서, 제3 복수의 유전체 구조(1002)는 각각 제4 두께(1004)를 갖는다. 제4 두께(1004)는 제1 두께(402)보다 작거나 같을 수 있다. 제2 두께(404)는 약 5Å보다 크다. 제2 두께(404)가 약 5Å 미만이면, MIM 커패시터(102)의 누설 성능은 HPC를 위한 디커플링 커패시터로서 확실하게 기능하기에는 너무 불량할 수 있다. 일부 실시형태에서, 제4 두께(1004)는 제2 두께(404)와 실질적으로 동일하다. 다른 실시형태에서, 제4 두께(1004)는 제2 두께(404)와 다르다. 일부 실시형태에서, 커패시터 절연체 구조(104)의 전체 두께(예를 들어, 커패시터 절연체 구조(104)의 유전체 구조들의 모든 두께의 합)는 약 60Å 및 약 90Å 사이이다.
도 11은 도 1의 MIM 커패시터의 일부 실시형태가 임베디드 된 인터커넥트(interconnect) 구조(1102)를 포함하는 집적 칩(IC)의 일부 실시형태의 단면도(1100)를 도시한다.
도 11의 단면도(1100)에 도시된 바와 같이, MIM 커패시터(102)는 하부 커패시터 와이어(1104l) 위에 놓이고, BEVA(1106)를 통해 하부 전극을 정의하는 하향 돌출부를 갖는다. 상부 커패시터 와이어(1104u)는 MIM 커패시터(102) 위에 놓이고, TEVA(1108tv)를 통해 상부 전극은 상부 커패시터 와이어(1104u)에서 MIM 커패시터(102)로 연장된다. 하부 커패시터 와이어(1104l), 상부 커패시터 와이어(1104u) 및 TEVA(1108tv)는 전도성이고, 예를 들어, 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 금(Au), 은(Ag), 텅스텐(W), 기타 전도성 재료 또는 이들의 조합이거나, 상기한 것들을 포함할 수 있다.
MIM 커패시터(102), 하부 커패시터 와이어(1104l), 상부 커패시터 와이어(1104u) 및 TEVA(1108tv)는 복수의 층간 유전체(interlayer dielectric)(ILD) 층(1110)에 의해 둘러싸여 있다. ILD 층(1110)은 서로 위에 적층되고, 일부 실시형태에서는, 복수의 에칭 정지층(1112)이 ILD 층(1110)을 서로 분리한다. 다른 실시형태에서, 에칭 정지층(1112)은 생략된다. ILD 층(1110)은 에칭 정지층(1112)과 상이한 재료이다. ILD 층(1110)은, 예를 들어, 옥사이드(예: 실리콘 다이옥사이드(SiO2)), 옥시-나이트라이드(예: 실리콘 옥시-나이트라이드(SiON)), 도핑된 실리콘 다이옥사이드(예: 탄소 도핑된 실리콘 다이옥사이드), 보로 실리케이트 유리(borosilicate glass)(BSG), 포스포릭 실리케이트 유리(phosphoric silicate glass)(PSG), 보로포스포 실리케이트 유리(borophosphosilicate glass)(BPSG), 플루오르화 실리케이트 유리(fluorinated silicate glass)(FSG), 저 유전상수(low-k) 유전체 재료 등이거나, 이를 포함할 수 있다. 에칭 정지층(1112)은, 예를 들어, 나이트라이드(예: SiN), 옥시-나이트라이드(예: 실리콘 옥시나이트라이드(SiON)), 카바이드(예: 실리콘 카바이드(SiC)) 등 이거나 이를 포함할 수 있다. 일부 실시형태에서, 제1 커패시터 계면층(602)은 제1 유전체 구조(110a)와 하부 전극(106) 사이에서 하부 전극(106)을 라이닝(line)할 수 있고, 및/또는 제2 커패시터 계면층(802)은 제2 유전체 구조(110b) 및 상부 전극(108) 사이에서 제2 유전체 구조(110b)를 라이닝 할 수 있는 것이 이해될 것이다.
도 12는 도 11의 IC의 일부 다른 실시형태의 단면도(1200)를 도시한다.
도 12의 단면도(1200)에 도시된 바와 같이, 상부 전극 하드 마스크(1202) 및 하부 전극 하드 마스크(1204)는 MIM 커패시터(102)를 덮는다. 상부 전극 하드 마스크(1202)는 상부 전극(108)과 동일하거나 실질적으로 동일한 상부 레이아웃을 덮고 상기한 바와 같은 레이아웃을 가진다. 하부 전극 하드 마스크(1204)는 상부 전극 하드 마스크(1202) 위에 배치되고 이를 덮는다. 하부 전극 하드 마스크(1204)는 하부 전극(106), 커패시터 절연체 구조(104) 및 제1 커패시터 계면층(602)과 동일하거나 실질적으로 동일한 상부 레이아웃을 덮고 상기한 바와 같은 레이아웃을 가진다. 일부 실시형태에서, 하부 전극 하드 마스크(1204)는 또한 제2 커패시터 계면층(802)과 동일하거나 실질적으로 동일한 상부 레이아웃을 덮고 상기한 바와 같은 레이아웃을 가진다. 다른 실시형태에서, 커패시터 절연체 구조(104)는 대신 상부 전극 하드 마스크 (1202)와 동일하거나 실질적으로 동일한 상부 레이아웃을 갖는다. 상부 및 하부 전극 하드 마스크(1202, 1204)는, 예를 들어, 나이트라이드(예: SiN), 옥시-나이트라이드(예: SiON), 카바이드(예: SiC) 등 이거나 이를 포함할 수 있다.
일부 실시형태에서, 하드 마스크 라이너들(1206)은 상부 및 하부 전극 하드 마스크(1202, 1204)에 개별로 있으며, 커패시터 절연체 구조(104) 및 상부 전극(108)으로부터 상부 및 하부 전극 하드 마스크(1202, 1204)를 분리한다. 하드 마스크 라이너들(1206)은 상부 및 하부 전극 하드 마스크(1202, 1204)와는 상이한 재료이며, 예를 들어 옥사이드(예: SiO2) 및/또는 기타 적절한 유전체(들)이거나 이를 포함할 수 있다. 다른 실시형태에서, 하드 마스크 라이너들(1206)은 생략된다. 일부 실시형태에서, 제1 커패시터 계면층(602) 및/또는 제2 커패시터 계면층(802)이 생략될 수 있다는 것이 이해될 것이다.
도 13은 도 11의 IC의 일부 다른 실시형태의 단면도(1300)를 도시한다.
도 13의 단면도(1300)에 도시된 바와 같이, 상부 전극(108)은 BEVA(1106)에서 만입된다(indented). 또한, 하부 전극(106), 제1 커패시터 계면층(602), 커패시터 절연체 구조(104), 제2 커패시터 계면층(802) 및 상부 전극(108)은 만곡된(curved) 에지를 갖는다. 더욱이, 하부 전극 하드 마스크(1204) 및 하드 마스크 라이너들(1206) 중 그에 대응하는 하드 마스크 라이너는 또한 만곡된 표면을 갖는다. 일부 실시형태에서, 상부 전극 하드 마스크(1202) 및 하드 마스크 라이너들(1206) 중 그에 대응하는 하드 마스크 라이너는 생략된다. 다른 실시형태에서, 상부 전극 하드 마스크(1202) 및 하드 마스크 라이너들(1206) 중 그에 대응하는 하드 마스크 라이너는 상부 전극(108) 상에 남아 있고, 상부 전극(108)을 하부 전극 하드 마스크(1204) 및 하드 마스크 라이너들(1206) 중 그에 대응하는 하드 마스크 라이너로부터 분리한다. 일부 실시형태에서, 제1 커패시터 계면층(602) 및/또는 제2 커패시터 계면층(802)이 생략될 수 있다는 것이 이해될 것이다.
도 14는 도 11의 IC의 일부 다른 실시형태의 단면도(1400)를 도시한다.
도 14의 단면도(1400)에 도시된 바와 같이, MIM 커패시터(102)는 복수의 추가 와이어(1104) 위에 놓인다. 또한, TEVA(1108tv) 및 상부 커패시터 와이어(1104u)는 전도성 구조(1402)로 통합된다. 전도성 구조(1402), 하부 커패시터 와이어(1104l) 및 복수의 추가 와이어(1104)는 인터커넥트(interconnect) 배리어 층들(1404)에 의해 라이닝 된다. 인터커넥트 배리어 층들(1404)은 전도성 구조(1402), 하부 커패시터 와이어(1104l) 및 복수의 추가 와이어(1104)로부터 하부 구조(들)로 재료의 확산을 방지하도록 구성된다. 일부 실시형태에서, 전도성 구조(1402), 하부 커패시터 와이어(1104l) 및 복수의 추가 와이어(1104)는, 예를 들어 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 금(Au), 은(Ag), 텅스텐(W), 기타 전도성 재료 또는 이들의 조합이거나, 상기한 것들을 포함한다. 일부 실시형태에서, 인터커넥트 배리어 층(1404)은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 어떤 다른 적절한 배리어 재료 또는 전술한 것들의 조합이거나 이를 포함한다. 일부 실시형태에서, 제1 커패시터 계면층(602) 및/또는 제2 커패시터 계면층(802)이 생략될 수 있는 것이 이해될 것이다.
도 15는 도 11의 IC의 일부 다른 실시형태의 단면도(1500)를 도시한다.
도 15의 단면도(1500)에 도시된 바와 같이, BEVA(1106)는 생략되어 있다. 또한, 제2 커패시터 계면층(802)은 상부 전극(108)의 밑면을 감싸고(cup), 커패시터 절연체 구조(104)는 제2 커패시터 계면층(802)의 밑면을 감싸고, 제1 커패시터 계면층(602)은 커패시터 절연체 구조(104)의 밑면을 감싸고, 하부 전극(106)은 제1 커패시터 계면층(602)의 밑면을 감싼다. 일부 실시형태에서, 하부 전극(106), 제1 커패시터 계면층(602), 커패시터 절연체 구조(104) 및 제2 커패시터 계면층(802)은 U 또는 V 형 프로파일을 갖는다. 그러나, 하부 전극(106), 제1 커패시터 계면층(602), 커패시터 절연체 구조(104) 및 제2 커패시터 계면층(802)은 이러한 프로파일에 제한되지 않고 다른 프로파일로 수정할 수 있는 것이 이해될 것이다. 또한, 일부 실시형태에서, 제1 커패시터 계면층(602) 및/또는 제2 커패시터 계면층(802)은 생략될 수 있는 것이 이해될 것이다.
도 16은 도 11의 IC의 일부 더 상세한 실시형태에 대한 단면도(1600)를 도시한다.
도 16의 단면도(1600)에 도시된 바와 같이, IC는 1-트랜지스터 1-커패시터(1T1C) 셀(1602)을 포함한다. 1T1C 셀(1602)은 MIM 커패시터(102)를 포함한다. 도 16의 단면도(1600)는 도 11의 MIM 커패시터를 도시한다. 그러나, MIM 캐패시터(102)는 도 1, 4 내지 6 및 8 내지 15 중 어느 하나에서의 MIM 캐패시터(102) 또는 기타 적절한 MIM 커패시터로 구성될 수 있음이 이해될 것이다. MIM 커패시터(102)는 기판(1604) 위에 놓이고 인터커넥트 구조(1102) 내에 있다. 기판(1604)은 임의의 유형의 반도체 본체(예를 들어, 단결정 실리콘/CMOS 벌크, 게르마늄(Ge), 실리콘-게르마늄(SiGe), 갈륨 아세나이드(GaAs), 실리콘 온 인슐레이터(SOI) 등)를 포함한다.
인터커넥트 구조(1102)는 하나 이상의 ILD 층(1110)을 포함한다. 하나 이상의 ILD 층(1110)은, 예를 들어 도 11과 관련하여 설명된 바와 같을 수 있다. 일부 실시형태에서, 인터커넥트 구조(1102)는 하나 이상의 에칭 정지층(112)(미도시)을 포함할 수 있다(예를 들어,도 11 참조). 하나 이상의 에칭 정지층(1112)은, 예를 들어 도 11과 관련하여 설명된 바와 같을 수 있다. 일부 실시형태에서, 인터커넥트 구조(1102)는 하나 이상의 ILD 층(1110) 위에 놓인 패시베이션 층(1606)을 포함한다. 패시베이션 층(1606)은 하나 이상의 ILD 층(1110)과 상이한 재료이며, 예를 들어 나이트라이드(예: SiN), 옥시-나이트라이드(예: SiON) 등 이거나 이를 포함할 수 있다.
인터커넥트 구조(1102)는 또한 하나 이상의 ILD 층(1110) 및 패시베이션 층(1606)에 적층된 복수의 와이어(1104) 및 복수의 비아(1108)를 포함한다. 복수의 와이어(1104) 및 복수의 비아(1108)는 전도성이고, MIM 커패시터(102) 및 하부 액세스 트랜지스터(1608)로부터 이어지는 전도성 경로를 정의한다. 제1 전도성 경로는 MIM 커패시터(102)로부터 MIM 커패시터(102) 위의 비트 라인(1104bl)으로 이어진다. 제2 전도성 경로는 MIM 커패시터(102)로부터 액세스 트렌지스터(1608)의 드레인 영역(1610d)으로 이어진다. 제3 전도성 경로는 액세스 트랜지스터(1608)의 소스 영역(1610s)으로부터 소스 영역(1610s) 위의 소스 라인(1104sl)으로 이어진다. 제4 전도성 경로는 액세스 트랜지스터(1608)의 게이트 전극(1612)으로부터 게이트 전극(1612) 위의 워드 라인(1104wl)으로 이어진다. 워드 라인(1104wl)은 드레인 영역(1610d)의 대향면(opposite sides)에 2 개의 분리된 세그먼트로 도시되어 있지만, 상기 워드 라인(1104wl)은 도 16의 단면도(1600) 밖에서 연속적 일 수있다.
액세스 트랜지스터(1608)는 드레인 및 소스 영역(1610d, 1610s)을 포함하고, 게이트 전극(1612) 및 게이트 유전체 층(1614)을 더 포함한다. 드레인 및 소스 영역(1610d, 1610s)은 기판(1604)내에 있고 기판(1604)의 도핑된 영역에 해당한다. 게이트 전극(1612)은 게이트 유전체 층(1614) 위에 놓이고, 드레인 및 소스 영역(1610d, 1610s) 사이에 끼워진다. 일부 실시형태에서, 측벽 스페이서 구조(1616)는 게이트 전극(1612)의 측벽 상에 있고, 및/또는 액세스 트랜지스터(1608)는 트렌치 격리 구조(1618)(예를 들어, 얕은 트렌치 격리 구조(shallow trench isolation structure))에 의해 둘러싸여 있다. 측벽 스페이서 구조(1616) 및 트렌치 격리 구조(1618)는 유전체 재료(들)이거나 이를 포함한다. 액세스 트랜지스터(1608)는, 예를 들어 절연된 게이트 전계-효과 트랜지스터(IGFET) 또는 기타 적절한 트랜지스터 일 수 있다.
도 17은 도 11의 IC의 일부 더 상세한 실시형태의 단면도(1700)를 도시한다.
도 17의 단면도(1700)에 도시된 바와 같이, 인터커넥트 구조(1102)는 기판(1604) 위에 놓인다. 인터커넥트 구조(1102) 내에 및/또는 기판(1604)은 예를 들면 도 16과 관련하여 설명된 바와 같을 수 있다. 인터커넥트 구조(1102)는 하나 이상의 ILD 층(1110) 및 하나 이상의 ILD 층(1110) 위에 놓인 패시베이션 층(1606)을 포함한다.
복수의 MIM 커패시터(1702)가 인터커넥트 구조(1102) 및 기판(1604) 위에 배치된다. 복수의 MIM 커패시터(1702)는 각각 도 1, 4 내지 6, 및 8 내지 15 중 어느 하나의 MIM 캐패시터(102) 또는 기타 적절한 MIM 커패시터로 구성된다. 예를 들어, 도 17의 단면도(1700)에 도시된 바와 같이, 복수의 MIM 커패시터(1702)는 각각 도 11의 MIM 커패시터(102)로 구성된다. 그러나, 복수의 MIM 커패시터(1702) 각각은 도 1, 4 내지 6 및 8 내지 15 중 어느 하나의 MIM 커패시터(102) 또는 기타 적절한 MIM 커패시터로 구성될 수 있다. 복수의 MIM 커패시터(1702) 중 하나 이상의 MIM 커패시터는 IC의 논리 영역(1704l)에 있고, 복수의 MIM 커패시터(1702) 중 하나 이상의 MIM 커패시터는 IC의 디커플링-커패시터(decoupling-capacitor) 영역(1704dc)에 있다. 일부 실시형태에서, 복수의 MIM 커패시터(1702)는 IC의 디커플링-커패시터 영역(1704dc)에 있는 하나 이상의 MIM 커패시터 만을 포함할 수 있다는 것이 이해될 것이다.
인터커넥트(interconnect) 구조(1102)는 하나 이상의 ILD 층(1110) 및 패시베이션 층(1606)에 적층된 복수의 와이어(1104) 및 복수의 비아(1108)를 포함한다. 복수의 와이어(1104) 및 복수의 비아(1108)는 전도성이고 MIM 커패시터(1702)로부터 및 또한 MIM 커패시터(1702) 아래의 다수의 트랜지스터(1706)로부터 이어지는 전도성 경로를 정의한다. 일부 실시형태에서, IC의 디커플링-커패시터 영역(1704dc)에서의 MIM 커패시터(1702) 중 하나의 바로 아래에는, 도시된 와이어(1104)를 제외하고, 어떠한 와이어 및 비아도 존재하지 않는다.
트랜지스터들(1706)은, 예를 들면, 각각 도 16의 액세스 트랜지스터(1608)로 구성될 수 있고, 및/또는 예를 들면, 각각 IGFET 또는 기타 적절한 트랜지스터일 수 있다. 트랜지스터들(1706)은 각각의 소스/드레인 영역(1708i), 각각의 게이트 전극(1612) 및 각각의 게이트 유전체 층(1614)을 포함한다. 또한, 서로 이웃하는 2 개의 트랜지스터들(1706)은 공동(shared) 소스/드레인 영역(1708s)을 공유한다. 각각의 게이트 전극(1612)은 각각의 게이트 유전체 층(1614) 위에 각각 놓여 있고, 개별 및/또는 공동 소스/드레인 영역(1708i, 1708s)의 둘 사이에 각각 끼워진다. 일부 실시형태에서, 측벽 스페이서 구조(1616)는 개개의 게이트 전극(1612) 및 개개의 게이트 전극(1612)의 라인 측벽에 개별적으로 있다. 일부 실시형태에서, 트랜지스터들(1706)은 트렌치 격리 구조(1618)(예를 들어, 얕은 트렌치 격리 구조)에 의해 둘러싸여져 분리된다. 일부 실시형태에서, IC의 디커플링-커패시터 영역(1704dc)에 있는 하나 이상의 MIM 커패시터 바로 아래에 있는 기판(1604) 상에는 어떠한 트랜지스터 및/또는 기타 반도체 소자도 없다.
도 18 내지 26은 대칭적인 커패시터 절연체 구조를 갖는 MIM 커패시터(102)를 포함하는 IC를 형성하기 위한 방법의 일부 실시형태에 대한 일련의 단면도(1800-2600)를 도시한다. 도 18 내지 26은 방법을 참조하여 기술되었으나, 도 18 내지 26에 도시된 구조들은 방법에 국한되지 않고, 방법과 별개로 독립적 일 수 있는 것이 이해될 것이다.
도 18의 단면도(1800)에 도시된 바와 같이, 트렌치 격리 구조(1618) 및 액세스 트랜지스터(1608)가 기판(1604) 상에 형성된다. 트렌치 격리 구조(1618)는 기판(1604)의 윗면으로 연장 형성되고, 측면으로 이격된 한 쌍의 세그먼트를 가진다. 트렌치 격리 구조(1618)는, 예를 들면 얕은 트렌치 격리(shallow trench isolation)(STI) 구조 또는 기타 적절한 트렌치 격리 구조 일 수 있다. 액세스 트랜지스터(1608)는 트렌치 격리 구조(1618)가 형성된 후에 트렌치 격리 구조(1618)의 세그먼트들 사이에 형성된다. 액세스 트랜지스터(1608)는 게이트 유전체 층(1614), 게이트 유전체 층(1614) 위에 놓인 게이트 전극(1612) 및 게이트 전극(1612)의 측벽을 따르는 측벽 스페이서 구조(1616)를 포함한다. 또한, 액세스 트랜지스터(1608)는 게이트 전극(1612)이 사이에 끼워지는 소스 영역(1610s) 및 드레인 영역(1610d)을 포함한다. 액세스 트랜지스터(1608)는, 예를 들어 IGFET 또는 기타 적절한 트랜지스터 일 수 있다.
도 18의 단면도(1800)에도 도시된 바와 같이, 인터커넥트 구조(1102)는 부분적으로 액세스 트랜지스터(1608) 위에 형성되고 이에 전기적으로 결합된다. 인터커넥트 구조(1102)는 제1 ILD 층(1110a) 및 제 1 ILD 층(1110a) 위에 놓이는 제2 ILD 층(1110b)을 포함한다. 또한, 인터커넥트 구조(1102)는 제1 및 제2 ILD 층(1110a, 1110b) 내에 적층된 복수의 와이어(1104) 및 복수의 비아(1108)를 포함한다. 복수의 와이어(1104) 및 복수의 비아(1108)는 액세스 트랜지스터(1608)로부터 복수의 와이어(1104)의 하부 커패시터 와이어(1104l)로 이어지는 전도성 경로를 정의한다. 하부 커패시터 와이어(1104l)는 제2 ILD 층(1110b)의 상부에 있고, 하부 커패시터 와이어(1104l) 상에 MIM 커패시터를 형성하기 위한 베이스를 제공하며, 이에 대한 세부 사항은 이후에 더 상세히 설명된다.
도 19의 단면도(1900)에 도시된 바와 같이, 제3 ILD 층(1110c)은 제2 ILD 층(1110b) 및 하부 커패시터 와이어(1104l) 상에 증착된다. 도면의 소형화를 위해, 하부 커패시터 와이어(1104l) 아래에 있는 인터커넥트 구조(1102)의 일부와 기판(1604)은 여기(예를 들어, 도 19) 및 이후(예를 들어, 도 20 내지 26)에는 도시되지 않는다. 제3 ILD 층(1110c)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 기타 증착 프로세스, 또는 이들의 조합에 의해 증착될 수 있다. 일부 실시형태에서, 에칭 정지층(예를 들어, 도 11의 1112)이 예를 들면, CVD, PVD, ALD, 기타 증착 프로세스, 또는 이들의 조합에 의해, 제2 ILD 층(1110b) 및 하부 커패시터 와이어(1104l) 상에 먼저 증착된다. 이러한 실시형태에서, 제3 ILD 층(1110c)은 에칭 정지 층 상에 증착된다.
도 20의 단면도(2000)에 도시된 바와 같이, 제3 ILD 층(1110c)은 하부 커패시터 와이어(1104l) 위에 놓이고 이를 노출시키는 개구(2002)를 형성하도록 패터닝된다. 일부 실시형태에서, 제3 ILD 층(1110c)을 패터닝하기 위한 프로세스는 제3 ILD 층(1110c)의 상부 표면 상에 패터닝된 마스킹 층(미도시)(예를 들어, 포지티브/네거티브 포토 레지스트, 하드 마스크 등)을 형성하는 것을 포함한다. 패터닝 된 마스킹 층은 제3 ILD 층(1110c)의 상부 표면에 마스킹 층(미도시)을 (예를 들어, 스핀-온 공정을 통해) 형성하고, 상기 마스킹 층을 (예를 들어, 포토리소그래피, 극자외선 리소그래피 등을 통해) 패턴에 노출시키고, 패터닝된 마스킹 층을 형성하기 위해 상기 마스킹 층을 현상함으로써 형성될 수 있다. 이후, 패터닝된 마스킹 층이 제자리에 있는 상태에서, 상기 패터닝된 마스킹 층에 따라 제3 ILD 층(1110c)을 선택적으로 에칭하기 위해 제3 ILD 층(1110c)에 대해 에칭 프로세스가 수행된다. 에칭 프로세스는 제3 ILD 층(1110c)의 마스킹되지 않은 부분을 제거하여 개구(2002)를 형성한다. 일부 실시형태에서, 에칭 프로세스는 예를 들어 습식 에칭 프로세스, 건식 에칭 프로세스, 반응성 이온 에칭(RIE) 프로세스, 기타 에칭 프로세스 또는 이들의 조합일 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 하부 전극층(2102)은 제3 ILD 층(1110c) 상에 증착되고 개구(2002)를 라이닝(lining) 한다. 일부 실시형태에서, 하부 전극층(2102)은 예를 들어, ALD, CVD, PVD, 전기화학 도금, 무전해 도금, 스퍼터링, 기타 증착 프로세스 또는 이들의 조합에 의해 증착된다. 하부 전극층(2102)은 전도성이고, 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 기타 전도성 재료 또는 이들의 조합이거나, 상기한 것들을 포함할 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 제1 계면층(2202)이 하부 전극층(2102) 상에 형성된다. 제1 계면층(2202)은 금속 원소(예: 티타늄(Ti), 탄탈륨(Ta) 등) 및 비금속 원소(예: 질소(N), 산소(O) 등)를 포함한다. 하부 전극층(2102)은 제1 계면층(2202)의 금속 원소를 포함한다. 일부 실시형태에서, 제1 계면층(2202)은 금속 원소, 비금속 원소 및 산소(O)를 포함한다. 예를 들면, 하부 전극 층(2102)은 티타늄 나이트라이드(TiN)이거나 이를 포함하고, 제1 계면층(2202)은 티타늄 옥시나이트라이드(TiON)이거나 이를 포함한다.
제1 계면층(2202)은 산화(oxidation) 프로세스에 의해 형성될 수 있다. 예를 들어, 일부 실시형태에서, 하부 전극층(2102)은 프로세싱 챔버에서 형성된다. 하부 전극층(2102)이 형성된 후, 하부 전극층(2102)은 (예를 들어, 하부 전극층(2102) 및 하부 전극층(2102) 아래에 있는 구조를 프로세싱 챔버 밖으로 이송함으로써) 공기에 노출될 수 있다. 하부 전극층(2102)을 공기에 노출시킴으로써, 하부 전극층(2102)이 산화되어, 하부 전극층(2102)의 상부 표면으로부터 제1 계면 층(2202)이 성장하게 된다. 일부 실시형태에서, 제1 계면층(2202)이 산화 프로세스에 의해 하부 전극층(2102) 상에 형성된 후, 하나 이상의 플라즈마 처리 프로세스가 제1 계면층(2202)상에 수행될 수 있다. 다른 실시형태에서, 제1 계면층(2202)은 증착 공정, 예를 들어 CVD, PVD, ALD, 기타 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)이 제1 계면층(2202) 및 하부 전극층(2102) 위에 형성된다. 일부 실시형태에서, 제1 계면층(2202)은 생략된다. 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)은 서로 수직으로 적층되어 형성된다. 제1 복수의 유전체 층(2302) 각각은 제2 복수의 유전체 층(2304) 중 하나에 의해 서로 분리되어 형성되고, 그 역도 마찬가지이다. 예를 들어, 제1 유전체 층(2302a)이 제1 계면층(2202) 상에 형성되고, 제2 유전체 층(2304a)이 제1 유전체 층(2302a) 상에 형성되고, 제3 유전체 층(2302b)이 제2 유전체 층(2304a) 상에 형성되고, 제4 유전체 층(2304b)이 제3 유전체 층(2302b) 상에 형성되고, 제5 유전체 층(2302c)이 제4 유전체 층(2304b) 상에 형성된다. 일부 실시형태에서, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)은 유전체 층들의 스택으로 지칭된다. 일부 실시형태에서, 제3 복수의 유전체 층(예를 들어, 도 10 참조)이 또한 제1 계면층(2202) 위로 형성될 수 있다는 것이 이해될 것이다.
제1 복수의 유전체 층(2302)은, 예를 들어 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제1 복수의 유전체 층(2302)은 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고, 및/또는 고 유전상수 유전체이거나 이를 포함한다. 제2 복수의 유전체 층(2304)은, 예를 들어, 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 실리콘 다이옥사이드(SiO2), 기타 유전체 재료 또는 이들의 임의의 조합이거나, 상기한 것들을 포함할 수 있다. 일부 실시형태에서, 제2 복수의 유전체 층(2304)은 금속 산화물(예를 들어, ZrO2, Al2O3, HfO2, Ta2O5 등)이거나 이를 포함하고, 및/또는 고 유전상수 유전체이거나 이를 포함한다. 일부 실시형태에서, 제2 복수의 유전체 층(2304)은 비정질 고체이다.
일부 실시형태에서, 제1 복수의 유전체 층(2302)은 하나 이상의 결정(예를 들어, 도 5의 502)을 포함한다. 일부 실시형태에서, 제1 복수의 유전체 층(2302)은 하나 이상의 결정을 포함하는 반면, 제2 복수의 유전체 층(2304)은 비정질 고체이다. 일부 실시형태에서, 제1 복수의 유전체 층(2302)의 하나 이상의 결정의 결정 격자들은 동일하다. 예를 들어, 제1 유전체 층(2302a)의 하나 이상의 결정들은 제3 유전체 층(2302b) 및 제5 유전체 층(2302c) 모두와 실질적으로 동일한 퍼센티지의 단사정계 결정, 등축정계 결정 및 정방정계 결정을 포함할 수 있다.
다른 실시형태에서, 제1 유전체 층(2302a) 및 제5 유전체 층(2302c)의 하나 이상의 결정의 결정 격자들은 실질적으로 동일한 반면, 제3 유전체 층(2302b)의 하나 이상의 결정의 결정 격자들은 상이하다. 예를 들어, 제1 유전체 층(2302a) 및 제5 유전체 층(2302c)은 실질적으로 유사한 퍼센티지의 단사정계 결정, 등축정계 결정 및/또는 정방정계 결정을 갖는 반면, 제3 유전체 층(2302b)은 서로 다른 퍼센티지의 단사정계 결정, 등축정계 결정 및/또는 정방정계 결정을 갖는다. 보다 구체적으로, 일부 실시형태에서, 제3 유전체 층(2302b)은 제1 유전체 층(2302a) 및/또는 제5 유전체 층(2302c) 모두보다 더 낮은 퍼센티지의 정방정계 결정을 갖는다. 예를 들어, 제3 유전체 층(2302b)의 하나 이상의 결정은 약 20 wt% 이하의 단사정계 결정, 약 20 wt% 이하의 등축정계 결정 및 약 40 wt% 및 80 wt% 사이의 정방정계 결정이고, 제1 유전체 층(2302a) 및 제5 유전체 층(2302c) 모두의 하나 이상의 결정은 80 wt%보다 큰 정방정계 결정이다.
일부 실시형태에서, 제1 유전체 층(2302a) 및 제5 유전체 층(2302c)은 제1 두께(예를 들어, 도 9의 402)를 갖도록 형성된다. 추가 실시형태에서, 제2 유전체 층(2304a) 및 제4 유전체 층(2304b)은 제2 두께(예를 들어, 도 9의 404)를 갖도록 형성된다. 또 다른 추가 실시형태에서, 제3 유전체 층(2302b)은 제3 두께(예를 들어, 도 9의 904)를 갖도록 형성된다. 제1 두께는 약 10 옹스트롬(Å) 및 약 35Å 사이일 수 있다. 제2 두께는 제1 두께보다 작다. 제2 두께는 약 5Å보다 크다. 제3 두께는 약 10Å 및 약 35Å 사이일 수 있다. 일부 실시형태에서, 제3 두께 및 제1 두께는 실질적으로 동일하다. 다른 실시형태에서, 제3 두께는 제1 두께와 다르다. 예를 들어, 일부 실시형태에서, 제3 두께는 제1 두께보다 작다.
일부 실시형태에서, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)은 하나 이상의 증착 프로세스(예를 들어, CVD, PVD, ALD 등)에 의해 형성된다. 예를 들어, 일부 실시형태에서, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)은 ALD 프로세스에 의해 프로세싱 챔버(2306)에서 형성된다. ALD 프로세스는 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)을 인-사이튜(in-situ)로 (예를 들어, 프로세싱 챔버(2306)의 진공을 파괴하지 않고) 형성한다. 예를 들어, ALD 프로세스는 도 22에 도시된 구조 (및 그 하부의 피쳐(예를 들어, 도 18 참조))를 프로세싱 챔버(2306)내부에 로딩하고, 그 다음 프로세싱 챔버(2306)를 (예를 들어, 프로세싱 챔버(2306)에 진공을 형성하기 위해) 펌핑(pumping down)함으로써, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)을 인-사이튜로 형성한다. 이후, 제1 복수의 유전체 층(2302)을 증착하기위한 제1 세트의 전구체 및 제2 복수의 유전체 층(2304)을 증착하기 위한 제2 세트의 전구체가 주기적으로 프로세싱 챔버(2306) 내로 펌핑되어, 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)을 형성한다. 일부 실시형태에서, 제1 복수의 유전체 층(2302)과 제2 복수의 유전체 층(2304)의 증착 사이에 하나 이상의 퍼징(purging)/비우기(evacuating) 단계가 수행될 수 있다는 것이 이해될 것이다(예를 들어, 제1 유전체 층(2302a)과 제2 유전체 층(2304a)을 형성하는 사이, 제2 유전체 층(2304a)과 제3 유전체 층(2302b)을 형성하는 사이 등에 프로세싱 챔버(2306)를 퍼징 함).
도 24의 단면도(2400)에 도시된 바와 같이, 제2 계면층(2402)은 제5 유전체 층(2302c) 위에 형성된다. 일부 실시형태에서, 제2 계면층(2402)을 형성하기 위한 프로세스는 제5 유전체 층(2302c) 상에 제2 계면층(2402)을 증착하는 단계를 포함한다. 제2 계면층(2402)은 예를 들어 CVD, PVD, ALD, 스퍼터링, 기타 증착 프로세스 또는 이들의 조합에 의해 증착될 수 있다.
도 24의 단면도(2400)에도 도시된 바와 같이, 상부 전극층(2404)은 제2 계면층(2402) 및 제5 유전체 층(2302c) 위에 형성된다. 일부 실시형태에서, 상부 전극층(2404)을 형성하기 위한 프로세스는 제2 계면층(2402) 상에 상부 전극층(2404)을 증착하는 단계를 포함한다. 상부 전극층(2404)은 예를 들어, CVD, PVD, ALD, 전기화학 도금, 무전해 도금, 스퍼터링, 기타 증착 프로세스 또는 이들의 조합에 의해 증착될 수 있다. 일부 실시형태에서, 제2 계면층(2402)은 생략된다. 이러한 실시형태에서, 상부 전극층(2404)은 제5 유전체 층(2302c) 상에 증착될 수 있다. 일부 실시형태에서, 제2 계면층(2402) 및/또는 상부 전극층(2404)은 프로세싱 챔버(2306)에서 형성될 수 있다. 추가 실시형태에서, 제2 계면층(2402) 및/또는 상부 전극층(2404)은 또한 제1 복수의 유전체 층(2302) 및 제2 복수의 유전체 층(2304)과 함께 인-사이튜(in-situ)로 형성될 수 있다. 다른 실시형태에서, 제2 계면층(2402) 및/또는 상부 전극층(2404)은 프로세싱 챔버(2306)와 다른 프로세싱 챔버에서 형성될 수 있다.
상부 전극층(2404)은 전도성이고, 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 기타 전도성 재료 또는 이들의 조합이거나, 상기한 것들을 포함할 수 있다. 상부 전극층(2404) 및 하부 전극층(2102)은 동일한 재료일 수 있다. 제2 계면층(2402)은 금속 원소(예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등) 및 비금속 원소(예를 들어, 질소(N), 산소(O) 등)를 포함한다. 상부 전극층(2404)은 제2 계면층(2402)의 금속 원소를 포함한다. 일부 실시형태에서, 제2 계면층(2402)은 금속 원소, 비금속 원소 및 산소(O)를 포함한다. 예를 들어, 상부 전극층(2404)은 티타늄 나이트라이드(TiN)이거나 이를 포함하고, 제2 계면층(2402)은 티타늄 옥시나이트라이드(TiON)이거나 이를 포함한다.
일부 실시형태에서, 제2 계면층(2402) 및 제1 계면층(2202)은 동일한 전자 친화도(electron affinity)로 형성된다. 추가 실시형태에서, 하부 전극층(2102) 및 상부 전극층(2404)은 동일한 일 함수(work function)로 형성된다. 추가 실시형태에서, 제2 유전체 층(2304a) 및 제4 유전체 층(2304b)은 동일한 전자 친화도로 형성된다. 추가 실시형태에서, 제1 유전체 층(2302a) 및 제5 유전체 층(2302c)은 동일한 전자 친화도로 형성된다. 또 다른 실시형태에서, 제1 유전체 층(2302a), 제3 유전체 층(2302b) 및 제5 유전체 층(2302c)은 동일한 전자 친화도로 형성된다. 다른 실시형태에서, 제3 유전체 층(2302b)은 제1 유전체 층(2302a) 및/또는 제5 유전체 층(2302c)과 상이한 전자 친화도로 형성된다.
도 25의 단면도(2500)에 도시된 바와 같이, 상부 전극층(2404)(예를 들어, 도 24 참조), 제2 계면층(2402)(예를 들어, 도 24 참조), 제1 복수의 유전체 층(2302)(예를 들어, 도 24 참조), 제2 복수의 유전체 층(2304)(예를 들어, 도 24 참조), 제1 계면층(2202)(예를 들어, 도 24 참조) 및 하부 전극층(2102)(예를 들어, 도 24 참조)은 패터닝되어 하부 커패시터 와이어(1104l) 위에 놓인 MIM 커패시터(102)를 형성한다. 일부 실시형태에서, MIM 커패시터(102)는 수직으로 적층된 하부 전극(106), 제1 커패시터 계면층(602), 커패시터 절연체 구조(104), 제2 커패시터 계면층(802) 및 상부 전극(108)을 포함한다. 커패시터 절연체 구조(104)는 대칭적이다. 일부 실시형태에서, 커패시터 절연체 구조(104)는 수직으로 적층된 제1 유전체 구조(110a), 제5 유전체 구조(902a), 제4 유전체 구조(110c), 제6 유전체 구조(902b) 및 제2 유전체 구조(110b)를 포함한다.
일부 실시형태에서, MIM 커패시터(102)를 형성하기 위한 패터닝 프로세스는 상부 전극층(2404)의 상부 표면 상에 패터닝된 마스킹 층(미도시)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 단계를 포함한다. 이후, 패터닝된 마스킹 층이 제자리에 있는 상태에서, 상부 전극층(2404), 제2 계면층(2402), 제1 복수의 유전체 층(2302), 제2 복수의 유전체 층(2304), 제1 계면층(2202) 및 하부 전극층(2102) 상에 에칭 프로세스가 수행되어 패터닝된 마스킹 층에 따라 이러한 층들을 선택적으로 에칭한다. 에칭 프로세스는 상부 전극(108)을 형성하기 위해 상부 전극층(2404)의 마스킹되지 않은 부분을, 제2 커패시터 계면층(802)을 형성하기 위해 제2 계면층(2402)의 마스킹되지 않은 부분을, 제2 유전체 구조(110b)를 형성하기 위해 제5 유전체 층(2302c)의 마스킹되지 않은 부분을, 제6 유전체 구조(902b)를 형성하기 위해 제4 유전체 층(2304b)의 마스킹되지 않은 부분을, 제4 유전체 구조(110c)를 형성하기 위해 제3 유전체 층(2302b)의 마스킹되지 않은 부분을, 제5 유전체 구조(902a)를 형성하기 위해 제2 유전체 층(2304a)의 마스킹되지 않은 부분을, 제1 유전체 구조(110a)를 형성하기 위해 제1 유전체 층(2302a)의 마스킹되지 않은 부분을, 제1 커패시터 계면층(602)을 형성하기 위해 제1 계면층(2202)의 마스킹되지 않은 부분을, 및 하부 전극(106)을 형성하기 위해 하부 전극층(2102)의 마스킹되지 않은 부분을 제거한다. 일부 실시형태에서, 에칭 프로세스는 예를 들어 습식 에칭 프로세스, 건식 에칭 프로세스, RIE 프로세스, 기타 에칭 프로세스 또는 이들의 조합일 수 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 인터커넥트 구조(1102)가 MIM 커패시터(102) 주위에 완성된다. 완성 시에, 인터커넥트 구조(1102)는 MIM 커패시터(102) 위에 놓인 제4 ILD 층(1110d)을 포함하고, 제4 ILD 층(1110d) 위에 놓인 패시베이션 층(1606)을 더 포함한다. 또한, 인터커넥트 구조(1102)는 제4 ILD 층(1110d) 및 패시베이션 층(1606)에 복수의 추가 와이어(1104) 및 복수의 추가 비아(1108)를 포함한다. 복수의 추가 와이어(1104)는 상부 커패시터 와이어(1104u)를 포함하고, 복수의 추가 비아(1108)는 상부 커패시터 와이어(1104u)로부터 상부 전극(108)으로 연장하는 TEVA(1108tv)를 포함한다.
도 27은 대칭적인 커패시터 절연체 구조를 갖는 MIM 커패시터를 포함하는 IC를 형성하기 위한 방법의 일부 실시형태의 흐름도(2700)를 도시한다. 도 27의 흐름도(2700)는 여기에서 일련의 동작 또는 이벤트로 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것 외에도 상이한 순서 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서 설명의 하나 이상의 측면 또는 실시형태를 구현하기 위해 예시된 모든 동작이 필요하지 않을 수 있으며, 여기서 설명된 동작 중 하나 이상은 하나 이상의 독립된 동작 및/또는 단계에서 수행될 수 있다.
단계(2702)에서, 제1 층간 유전체(ILD) 층이 제2 ILD 층 및 하부 커패시터 와이어 위에 형성되고, 여기서 제2 ILD 층 및 하부 커패시터 와이어는 기판 위에 배치된다. 도 18 내지 19는 단계(2702)에 대응하는 일부 실시형태에 대한 일련의 단면도(1800-1900)를 도시한다.
단계(2704)에서, 하부 커패시터 와이어를 노출하는 개구가 제1 ILD 층에 형성된다. 도 20은 단계(2704)에 대응하는 일부 실시형태의 단면도(2000)를 도시한다.
단계(2706)에서, 하부 전극층이 제1 ILD 층 위에 형성되고 개구를 라이닝(lining)한다. 도 21은 단계(2706)에 대응하는 일부 실시형태의 단면도(2100)를 도시한다.
단계(2708)에서, 유전체 층들의 스택이 하부 전극층 위에 형성되고, 여기서 유전체 층들의 스택의 하부 절반은 재료 및/또는 두께 측면에서 유전체 층들의 스택의 상부 절반의 거울 이미지이다. 도 22 내지 23은 단계(2708)에 대응하는 일부 실시형태의 일련의 단면도(2200-2300)를 도시한다.
단계(2710)에서, 상부 전극층이 유전체 층들의 스택 위에 형성된다. 도 24는 단계(2710)에 대응하는 일부 실시형태의 단면도(2400)를 도시한다.
단계(2712)에서, 상부 전극층, 유전체 층들의 스택 및 하부 전극층이 금속-절연체-금속(MIM) 커패시터로 패터닝된다. 도 25는 단계(2712)에 대응하는 일부 실시형태의 단면도(2500)를 도시한다.
일부 실시형태에서, 본 개시는 금속-절연체-금속(MIM) 커패시터를 제공한다. MIM 커패시터는 반도체 기판 위에 배치된 하부 전극을 포함한다. 상부 전극은 하부 전극 위에 놓인다. 커패시터 절연체 구조는 하부 전극과 상부 전극 사이에 배치된다. 커패시터 절연체 구조는 제1 유전체 재료를 포함하는 제1 복수의 유전체 구조를 포함한다. 커패시터 절연체 구조는 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 복수의 유전체 구조를 포함한다. 커패시터 절연체 구조는 하부 전극으로부터 상부 전극으로 제1 유전체 재료와 제2 유전체 재료 간에 주기적으로 교호한다(alternates periodically). 제1 복수의 유전체 구조는 제1 유전체 구조, 제2 유전체 구조 및 제3 유전체 구조를 포함한다. 제2 유전체 구조는 제1 유전체 구조와 제3 유전체 구조 사이에 배치된다. 제2 유전체 구조는 제1 유전체 구조 및 제3 유전체 구조보다 더 낮은 중량 퍼센트(wt%)의 정방정계(tetragonal) 결정을 갖는다.
일부 실시형태에서, 본 개시는 또 다른 금속-절연체-금속(MIM) 커패시터를 제공한다. MIM 커패시터는 반도체 기판 위에 배치된 하부 전극을 포함한다. 상부 전극은 하부 전극 위에 놓인다. 커패시터 절연체 구조는 하부 전극과 상부 전극 사이에 배치된다. 커패시터 절연체 구조는 서로 수직으로 적층된 적어도 5 개의 개별 유전체 구조들을 포함하는 유전체 구조들의 스택을 포함한다. 개별 유전체 구조들은 제1 유전체 재료를 포함하는 제1 개별 유전체 구조 및 제1 유전체 재료를 포함하는 제2 개별 유전체 구조를 포함한다. 제1 개별 유전체 구조는 유전체 구조들의 스택의 최상부 개별 유전체 구조이다. 제2 개별 유전체 구조는 유전체 구조들의 스택의 최하부 개별 유전체 구조이다. 제1 개별 유전체 구조와 제2 개별 유전체 구조 사이에 배치된 개별 유전체 구조는 제1 유전체 재료, 제2 유전체 재료 또는 제3 유전체 재료를 포함한다. 제2 유전체 재료는 제1 유전체 재료와는 상이하다. 제3 유전체 재료는 제1 유전체 재료 및 제2 유전체 재료와는 상이하다. 제1 개별 유전체 구조와 제2 개별 유전체 구조 사이에 배치된 개별 유전체 구조들은 제2 개별 유전체 구조로부터 제1 개별 유전체 구조로 제1, 제2 및 제3 유전체 재료 간에 주기적으로 교호한다.
일부 실시형태에서, 본 출원은 금속-절연체-금속(MIM) 커패시터를 형성하는 방법을 제공한다. 상기 방법은 반도체 기판 위에 하부 전극층을 형성하는 단계를 포함한다. 제1 유전체 재료를 포함하는 제1 유전체 층이 하부 전극층 위에 형성되고, 여기서 제1 유전체 층은 제1 중량 퍼센트(wt%)의 정방정계 결정으로 형성된다. 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 유전체 층이 제1 유전체 층 위에 형성되고, 여기서 제2 유전체 층은 비정질 고체로서 형성된다. 제1 유전체 재료를 포함하는 제3 유전체 층이 제2 유전체 층 위에 형성되고, 여기서 제3 유전체 층은 제2 wt%의 정방정계 결정으로 형성된다. 제2 유전체 재료를 포함하는 제4 유전체 층이 제3 유전체 층 위에 형성되고, 여기서 제4 유전체 층은 비정질 고체로서 형성된다. 제1 유전체 재료를 포함하는 제5 유전체 층이 제4 유전체 층 위에 형성되고, 여기서 제5 유전체 층은 제3 wt%의 정방정계 결정으로 형성되고, 여기서 제2 wt%의 정방정계 결정은 제1 wt%의 정방정계 결정 및 제3 wt%의 정방정계 결정보다 작다. 상부 전극층은 제5 유전체 층 위에 형성된다. 상부 전극층, 제5 유전체 층, 제4 유전체 층, 제3 유전체 층, 제2 유전체 층, 제1 유전체 층 및 하부 전극층은 MIM 커패시터를 형성하도록 패터닝된다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 금속-절연체-금속(metal-insulator-metal)(MIM) 커패시터로서,
반도체 기판 위에 배치된 하부 전극;
상기 하부 전극 위에 놓인 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 배치된 커패시터 절연체 구조
를 포함하며,
상기 커패시터 절연체 구조는 제1 유전체 재료를 포함하는 제1 복수의 유전체 구조를 포함하고;
상기 커패시터 절연체 구조는 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 복수의 유전체 구조를 포함하고;
상기 커패시터 절연체 구조는 상기 하부 전극에서부터 상기 상부 전극까지 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이에서 주기적으로 교호하며;
상기 제1 복수의 유전체 구조는 제1 유전체 구조, 제2 유전체 구조 및 제3 유전체 구조를 포함하고;
상기 제2 유전체 구조는 상기 제1 유전체 구조와 상기 제3 유전체 구조 사이에 배치되고; 및
상기 제2 유전체 구조는 상기 제1 유전체 구조 및 상기 제3 유전체 구조보다 더 낮은 중량 퍼센트(wt%)의 정방정계(tetragonal) 결정을 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 구조는 상기 하부 전극에 상기 제1 복수의 유전체 구조 중 임의의 다른 것보다 더 가깝게, 그리고 상기 하부 전극에 상기 제2 복수의 유전체 구조 중 임의의 것보다 더 가깝게 배치되며;
상기 제3 유전체 구조는 상기 상부 전극에 상기 제1 복수의 유전체 구조 중 임의의 다른 것보다 더 가깝게, 그리고 상기 상부 전극에 상기 제2 복수의 유전체 구조 중 임의의 것보다 더 가깝게 배치된 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 3. 실시예 2에 있어서,
상기 제1 유전체 재료는 상기 제2 유전체 재료보다 더 큰 전자 친화도(electron affinity)를 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 4. 실시예 3에 있어서,
상기 제2 유전체 구조는 40 wt%와 80 wt% 사이의 정방정계(tetragonal) 결정, 20 wt% 이하의 단사정계(monoclinic) 결정 및 20 wt% 이하의 등축정계(cubic) 결정을 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 5. 실시예 4에 있어서,
상기 제1 유전체 재료는 지르코늄 옥사이드(zirconium oxide)를 포함하며;
상기 제2 유전체 재료는 알루미늄 옥사이드(aluminum oxide)를 포함한 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 6. 실시예 1에 있어서,
상기 제1 복수의 유전체 구조는 각각 약 6 옹스트롬 이상의 제1 두께를 가지며;
상기 제2 복수의 유전체 구조는 각각 약 6 옹스트롬 이상의 제2 두께를 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 7. 실시예 6에 있어서,
상기 제1 두께는 상기 제2 두께보다 큰 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 8. 실시예 1에 있어서,
상기 제1 유전체 구조 및 상기 제3 유전체 구조는 각각 제1 두께를 가지고;
상기 제2 유전체 구조는 제2 두께를 가지며;
상기 제2 두께는 상기 제1 두께보다 작은 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 9. 실시예 8에 있어서,
상기 제2 복수의 유전체 구조는 각각 상기 제2 두께보다 작은 제3 두께를 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 10. 실시예 9에 있어서,
상기 제2 유전체 구조는 40 wt%와 80 wt% 사이의 정방정계 결정, 20 wt% 이하의 단사정계 결정 및 20 wt% 이하의 등축정계 결정을 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 11. 실시예 10에 있어서,
상기 제2 복수의 유전체 구조는 비정질 고체인 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 12. 실시예 11에 있어서,
상기 제1 두께는 약 21 옹스트롬과 약 35 옹스트롬 사이이고;
상기 제2 두께는 약 10 옹스트롬과 약 20 옹스트롬 사이이며;
상기 제3 두께는 약 6 옹스트롬보다 큰 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 13. 실시예 1에 있어서,
상기 하부 전극은 금속 원소와 비금속 원소를 포함하고;
상기 MIM 커패시터는 상기 커패시터 절연체 구조와 상기 하부 전극 사이에 배치되고 상기 커패시터 절연체 구조와 상기 하부 전극에 직접 접촉하는 제1 커패시터 계면층을 포함하며;
상기 제1 커패시터 계면층은 상기 금속 원소, 상기 비금속 원소 및 산소를 포함한 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 14. 실시예 13에 있어서,
상기 상부 전극은 상기 금속 원소와 상기 비금속 원소를 포함하고;
상기 MIM 커패시터는 상기 커패시터 절연체 구조와 상기 상부 전극 사이에 배치되고 상기 커패시터 절연체 구조와 상기 상부 전극에 직접 접촉하는 제2 커패시터 계면층을 포함하며;
상기 제2 커패시터 계면층은 상기 금속 원소, 상기 비금속 원소 및 산소를 포함한 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 15. 금속-절연체-금속(MIM) 커패시터로서,
반도체 기판 위에 배치된 하부 전극;
상기 하부 전극 위에 놓인 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 배치된 커패시터 절연체 구조
를 포함하고,
상기 커패시터 절연체 구조는 서로 수직으로 적층된 적어도 5 개의 개별 유전체 구조들을 포함하는 유전체 구조들의 스택을 포함하고;
상기 개별 유전체 구조들은 제1 유전체 재료를 포함하는 제1 개별 유전체 구조 및 상기 제1 유전체 재료를 포함하는 제2 개별 유전체 구조를 포함하고;
상기 제1 개별 유전체 구조는 상기 유전체 구조들의 스택의 최상부 개별 유전체 구조이고;
상기 제2 개별 유전체 구조는 상기 유전체 구조들의 스택의 최하부 개별 유전체 구조이고;
상기 제1 개별 유전체 구조와 상기 제2 개별 유전체 구조 사이에 배치된 상기 개별 유전체 구조들은 상기 제1 유전체 재료, 제2 유전체 재료 또는 제3 유전체 재료를 포함하고;
상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하고;
상기 제3 유전체 재료는 상기 제1 유전체 재료 및 상기 제2 유전체 재료와 상이하며;
상기 제1 개별 유전체 구조와 상기 제2 개별 유전체 구조 사이에 배치된 상기 개별 유전체 구조들은 상기 제2 개별 유전체 구조에서부터 상기 제1 개별 유전체 구조까지 상기 제1 유전체 재료, 상기 제2 유전체 재료, 및 상기 제3 유전체 재료 사이에서 주기적으로 교호하는 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 16. 실시예 15에 있어서,
상기 제1 유전체 재료를 포함하는 상기 개별 유전체 구조들의 총 개수는 X개이고;
상기 제2 유전체 재료를 포함하는 상기 개별 유전체 구조들의 총 개수는 Y개이고;
상기 제3 유전체 재료를 포함하는 상기 개별 유전체 구조들의 총 개수는 Z개이고;
Y는 Z와 같고;
Y는 X-1과 같은 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 17. 실시예 16에 있어서,
상기 제1 유전체 재료를 포함하는 상기 개별 유전체 구조들은 상기 제2 유전체 재료를 포함하는 상기 개별 유전체 구조들 중 적어도 하나 및 상기 제3 유전체 재료를 포함하는 상기 개별 유전체 구조들 중 적어도 하나에 의해 서로 수직으로 분리되고;
상기 제2 유전체 재료를 포함하는 상기 개별 유전체 구조들은 상기 제1 유전체 재료를 포함하는 상기 개별 유전체 구조들 중 적어도 하나 및 상기 제3 유전체 재료를 포함하는 상기 개별 유전체 구조들 중 적어도 하나에 의해 서로 수직으로 분리되며;
상기 제3 유전체 재료를 포함하는 상기 개별 유전체 구조들은 상기 제1 유전체 재료를 포함하는 상기 개별 유전체 구조들 중 적어도 하나에 의해 서로 수직으로 분리된 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 18. 실시예 16에 있어서,
상기 상부 전극과 상기 하부 전극은 티타늄 나이트라이드(titanium nitride)이며;
상기 상부 전극의 일 함수는 상기 하부 전극의 일 함수와 실질적으로 동일한 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 19. 실시예 18에 있어서,
상기 MIM 커패시터는 상기 커패시터 절연체 구조와 상기 하부 전극 사이에 배치되고 상기 커패시터 절연체 구조와 상기 하부 전극에 직접 접촉하는 제1 커패시터 계면층을 포함하고;
상기 MIM 커패시터는 상기 커패시터 절연체 구조와 상기 상부 전극 사이에 배치되고 상기 커패시터 절연체 구조와 상기 상부 전극에 직접 접촉하는 제2 커패시터 계면층을 포함하고;
상기 제1 커패시터 계면층과 상기 제2 커패시터 계면층은 티타늄 옥시나이트라이드(titanium oxynitride)이며;
상기 제1 커패시터 계면층의 전자 친화도는 상기 제2 커패시터 계면층의 전자 친화도와 실질적으로 동일한 것인, 금속-절연체-금속(MIM) 커패시터.
실시예 20. 금속-절연체-금속(MIM) 커패시터를 형성하는 방법으로서,
반도체 기판 위에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 제1 유전체 재료를 포함하는 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 제1 중량 퍼센트(wt%)의 정방정계 결정으로 형성됨 -;
상기 제1 유전체 층 위에 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 유전체 층을 형성하는 단계 - 상기 제2 유전체 층은 비정질 고체로서 형성됨 -;
상기 제2 유전체 층 위에 상기 제1 유전체 재료를 포함하는 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 제2 wt%의 정방정계 결정으로 형성됨 -;
상기 제3 유전체 층 위에 상기 제2 유전체 재료를 포함하는 제4 유전체 층을 형성하는 단계 - 상기 제4 유전체 층은 비정질 고체로서 형성됨 -;
상기 제4 유전체 층 위에 상기 제1 유전체 재료를 포함하는 제5 유전체 층을 형성하는 단계 - 상기 제5 유전체 층은 제3 wt%의 정방정계 결정으로 형성되고, 상기 제2 wt%의 정방정계 결정은 상기 제1 wt%의 정방정계 결정 및 상기 제3 wt%의 정방정계 결정보다 작음 -;
상기 제5 유전체 층 위에 상부 전극층을 형성하는 단계; 및
MIM 커패시터를 형성하기 위해 상기 상부 전극층, 상기 제5 유전체 층, 상기 제4 유전체 층, 상기 제3 유전체 층, 상기 제2 유전체 층, 상기 제1 유전체 층 및 상기 하부 전극층을 패터닝하는 단계
를 포함하는 금속-절연체-금속(MIM) 커패시터를 형성하는 방법.

Claims (10)

  1. 금속-절연체-금속(metal-insulator-metal)(MIM) 커패시터로서,
    반도체 기판 위에 배치된 하부 전극;
    상기 하부 전극 위에 놓인 상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이에 배치된 커패시터 절연체 구조
    를 포함하며,
    상기 커패시터 절연체 구조는 제1 유전체 재료를 포함하는 제1 복수의 유전체 구조를 포함하고;
    상기 커패시터 절연체 구조는 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 복수의 유전체 구조를 포함하고;
    상기 커패시터 절연체 구조는 상기 하부 전극에서부터 상기 상부 전극까지 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이에서 주기적으로 교호하며;
    상기 제1 복수의 유전체 구조는 제1 유전체 구조, 제2 유전체 구조 및 제3 유전체 구조를 포함하고;
    상기 제2 유전체 구조는 상기 제1 유전체 구조와 상기 제3 유전체 구조 사이에 배치되고; 및
    상기 제2 유전체 구조는 상기 제1 유전체 구조 및 상기 제3 유전체 구조보다 더 낮은 중량 퍼센트(wt%)의 정방정계(tetragonal) 결정을 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
  2. 청구항 1에 있어서,
    상기 제1 유전체 구조는 상기 하부 전극에 상기 제1 복수의 유전체 구조 중 임의의 다른 것보다 더 가깝게, 그리고 상기 하부 전극에 상기 제2 복수의 유전체 구조 중 임의의 것보다 더 가깝게 배치되며;
    상기 제3 유전체 구조는 상기 상부 전극에 상기 제1 복수의 유전체 구조 중 임의의 다른 것보다 더 가깝게, 그리고 상기 상부 전극에 상기 제2 복수의 유전체 구조 중 임의의 것보다 더 가깝게 배치된 것인, 금속-절연체-금속(MIM) 커패시터.
  3. 청구항 2에 있어서,
    상기 제1 유전체 재료는 상기 제2 유전체 재료보다 더 큰 전자 친화도(electron affinity)를 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
  4. 청구항 3에 있어서,
    상기 제2 유전체 구조는 40 wt%와 80 wt% 사이의 정방정계(tetragonal) 결정, 20 wt% 이하의 단사정계(monoclinic) 결정 및 20 wt% 이하의 등축정계(cubic) 결정을 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
  5. 청구항 4에 있어서,
    상기 제1 유전체 재료는 지르코늄 옥사이드(zirconium oxide)를 포함하며;
    상기 제2 유전체 재료는 알루미늄 옥사이드(aluminum oxide)를 포함한 것인, 금속-절연체-금속(MIM) 커패시터.
  6. 청구항 1에 있어서,
    상기 제1 복수의 유전체 구조는 각각 6 옹스트롬 이상의 제1 두께를 가지며;
    상기 제2 복수의 유전체 구조는 각각 6 옹스트롬 이상의 제2 두께를 갖는 것인, 금속-절연체-금속(MIM) 커패시터.
  7. 청구항 1에 있어서,
    상기 제1 유전체 구조 및 상기 제3 유전체 구조는 각각 제1 두께를 가지고;
    상기 제2 유전체 구조는 제2 두께를 가지며;
    상기 제2 두께는 상기 제1 두께보다 작은 것인, 금속-절연체-금속(MIM) 커패시터.
  8. 청구항 1에 있어서,
    상기 하부 전극은 금속 원소와 비금속 원소를 포함하고;
    상기 MIM 커패시터는 상기 커패시터 절연체 구조와 상기 하부 전극 사이에 배치되고 상기 커패시터 절연체 구조와 상기 하부 전극에 직접 접촉하는 제1 커패시터 계면층을 포함하며;
    상기 제1 커패시터 계면층은 상기 금속 원소, 상기 비금속 원소 및 산소를 포함한 것인, 금속-절연체-금속(MIM) 커패시터.
  9. 금속-절연체-금속(MIM) 커패시터로서,
    반도체 기판 위에 배치된 하부 전극;
    상기 하부 전극 위에 놓인 상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이에 배치된 커패시터 절연체 구조
    를 포함하고,
    상기 커패시터 절연체 구조는 서로 수직으로 적층된 적어도 5 개의 개별 유전체 구조들을 포함하는 유전체 구조들의 스택을 포함하고;
    상기 개별 유전체 구조들은 제1 유전체 재료를 포함하는 제1 개별 유전체 구조 및 상기 제1 유전체 재료를 포함하는 제2 개별 유전체 구조를 포함하고;
    상기 제1 개별 유전체 구조는 상기 유전체 구조들의 스택의 최상부 개별 유전체 구조이고;
    상기 제2 개별 유전체 구조는 상기 유전체 구조들의 스택의 최하부 개별 유전체 구조이고;
    상기 제1 개별 유전체 구조와 상기 제2 개별 유전체 구조 사이에 배치된 개별 유전체 구조들은 상기 제1 유전체 재료, 제2 유전체 재료 또는 제3 유전체 재료를 포함하고;
    상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하고;
    상기 제3 유전체 재료는 상기 제1 유전체 재료 및 상기 제2 유전체 재료와 상이하며;
    상기 제1 개별 유전체 구조와 상기 제2 개별 유전체 구조 사이에 배치된 개별 유전체 구조들은 상기 제2 개별 유전체 구조에서부터 상기 제1 개별 유전체 구조까지 상기 제1 유전체 재료, 상기 제2 유전체 재료, 및 상기 제3 유전체 재료 사이에서 주기적으로 교호하는 것인, 금속-절연체-금속(MIM) 커패시터.
  10. 금속-절연체-금속(MIM) 커패시터를 형성하는 방법으로서,
    반도체 기판 위에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 제1 유전체 재료를 포함하는 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 제1 중량 퍼센트(wt%)의 정방정계 결정으로 형성됨 -;
    상기 제1 유전체 층 위에 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는 제2 유전체 층을 형성하는 단계 - 상기 제2 유전체 층은 비정질 고체로서 형성됨 -;
    상기 제2 유전체 층 위에 상기 제1 유전체 재료를 포함하는 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 제2 wt%의 정방정계 결정으로 형성됨 -;
    상기 제3 유전체 층 위에 상기 제2 유전체 재료를 포함하는 제4 유전체 층을 형성하는 단계 - 상기 제4 유전체 층은 비정질 고체로서 형성됨 -;
    상기 제4 유전체 층 위에 상기 제1 유전체 재료를 포함하는 제5 유전체 층을 형성하는 단계 - 상기 제5 유전체 층은 제3 wt%의 정방정계 결정으로 형성되고, 상기 제2 wt%의 정방정계 결정은 상기 제1 wt%의 정방정계 결정 및 상기 제3 wt%의 정방정계 결정보다 작음 -;
    상기 제5 유전체 층 위에 상부 전극층을 형성하는 단계; 및
    MIM 커패시터를 형성하기 위해 상기 상부 전극층, 상기 제5 유전체 층, 상기 제4 유전체 층, 상기 제3 유전체 층, 상기 제2 유전체 층, 상기 제1 유전체 층 및 상기 하부 전극층을 패터닝하는 단계
    를 포함하는 금속-절연체-금속(MIM) 커패시터를 형성하는 방법.
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