CN101375388B - 金属线之间的自对准沟槽的集成 - Google Patents

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Abstract

本发明提供了一种形成气腔以克服IC通路未对准问题的改进方法。在集成电路的金属线(22)之间形成气腔沟槽的该方法，包括以下步骤：局部去除(42)沉积在半导体互连结构表面的路径间电介质层，以控制半导体互连表面的金属线的上表面和路径间电介质的表面之间的高度；在互连表面上沉积(44)电介质衬垫；去除(46)互连表面上的至少部分电介质衬垫；连续重复(48)电介质衬垫的沉积和互连表面上的电介质衬垫的去除，以使互连表面足以被用于形成多个气腔沟槽的剩余的电介质衬垫所保护；以及通过对路径间电介质材料进行蚀刻，在金属线之间形成(50)至少一个气腔沟槽。

Description

金属线之间的自对准沟槽的集成
技术领域
本发明涉及集成电路的制造，尤其涉及金属互连线之间的自对准沟槽的集成。
背景技术
例如IC(集成电路)的半导体装置具有集成地制造在半导体材料的单体上的电子电路元件，例如晶体管、二极管和电阻器。各种电路元件通过传导性连接器相连，以形成可包含数百万个单独的电路元件的完整电路。半导体材料和处理技术的发展已减小了IC电路元件的整体尺寸，并同时增加了单体上的IC电路元件的数量。对于改进的IC性能和降低费用而言，其它的小型化也是高度期望的。
因此，在IC任何给定的平面上，金属线之间的间隔变得越来越小，现在已发展至亚微米级别。通过减小IC中的传导部件之间的间隔，增加了电容耦合。电容耦合的这种增加导致更大的串扰、更高的电容损耗以及增大的RC时间常量。
为了减少电容耦合，提出了低介电常数(低k)材料的新的开发和实现，以替换插入在给定层上的金属线之间和各层之间的传统介电材料。典型地，传统的电子绝缘体的介电常数在3.5至4.2的范围内。例如，二氧化硅(SiO2)的介电常数为4.2，高聚物的介电常数在2.5至3.0的范围内。绝缘材料具有较低介电常数是已知的，但这些材料已与例如处理、费用和不稳定性的问题相关联。
因此，在后段制程(BEOL)处理中，非常重要的变化包括了用例如空气间隙的超低k电介质替换低k电介质，这是因为空气间隙具有任何材料中最低的k值(k值约为1.0)。可能的最低介电常数为真空的介电常数1.0，而空气的介电常数为1.001。认识到了空气的低介电常数，则尝试制造在金属引线之间具有空气间隙的半导体装置，以减小导电部件之间的电容耦合。已使用的空气间隙形成技术具有不同程度的复杂性和限制。
具有几种用于在半导体装置中形成空气间隙或空气区域的技术。典型地，用于利用非共形CVD(化学气相沉积)形成空气间隙的集成方案是已知的。值得注意地，如图1所示，例如当在通路蚀刻工艺之前形成气腔时，如果在形成腔穿透之前通路未对准太宽，或通路蚀刻并未由特定材料停止(蚀刻选择性)，则腔保持打开(例如，图1所示的开口1)。然后，在下一个集成步骤中一些金属材料将沉积至如此打开的腔的内部，这对于互连可靠性而言是严重的问题。
此外，参照图2，为了利用非共形CVD工艺在空气间隙形成期间克服通路未对准问题，传统的技术提出局部地扩大线宽度2，以控制通路平台。然而，这种方案会有损IC装置的密度和性能。
此外，为了避免通路未对准的问题，例如，提出了使用额外的光刻步骤。这种特定的方案如图3所示，然而，尽管利用这种方法可减轻通路未对准的问题，但是，其会使一些电介质衬垫3保持在金属平面的互连堆的顶部，从而降低互连性能。另外还关心的是，沟槽必须比金属材料窄，并且必须考虑到金属与金属的未对准。这一问题使得该方法非常昂贵和复杂，这是因为在制造每个金属层时必须重复光刻步骤。
因此，考虑到这些问题，一直需要开发一种新的改进方法，其可实现金属线间的自对准沟槽的集成并解决上述问题。特别地，期望同时确保更大的通路平台，以克服通路未对准的问题，而并不降低金属层内的耦合电容。
发明内容
简而言之，本发明的一个目的在于提供一种在集成电路的金属线之间形成多个气腔沟槽的方法。该方法包括：局部去除沉积在半导体互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度；利用共形沉积工艺，在所述半导体互连结构表面上沉积电介质衬垫(或间隔物)；利用定向(即，非各向同性)蚀刻工艺去除所述半导体互连结构表面上的至少部分所述电介质衬垫；如果需要的话，连续重复所述电介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面上剩余的电介质衬垫达到期望的宽度；以及通过利用所述互连结构表面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质材料进行蚀刻，从而在所述金属线之间形成至少一个气腔沟槽。
具体地，该方法的其它特征在从属权利要求中进一步列出。在本发明的实施方案中，还可包括以下特征中的一个或多个。
可通过利用化学气相沉积(CVD)技术或等离子体增前化学气相沉积(PECVD)技术实现电介质衬垫的沉积。此外，去除互连结构表面上的至少部分电介质衬垫可包括利用反应离子蚀刻(RIE)技术对电介质衬垫进行蚀刻。使用这些技术的工具是容易得到的。
在某些实施方案中，该方法还包括在之后的形成通路的过程中，将所述互连结构表面上剩余的电介质衬垫作为用于所述金属线上的通路平台的平台垫，从而确保更大的通路平台。
作为另一个特征，金属线包括自对准势垒，以避免金属扩散到周围材料中。
作为另一个特征，局部去除沉积在互连结构表面上的路径间电介质层、以控制a.m.高度的步骤可基于金属线之间的气腔沟槽的期望宽度而实现。也就是说，被去除的电介质的量依赖于期望宽度。
此外，该方法还可包括在去除至少部分电介质衬垫的步骤之前，控制沉积在互连结构表面上的电介质衬垫的高度。该控制步骤也可基于金属线之间的气腔沟槽的期望宽度而实现。
该方法还可包括将互连结构表面上剩余的电介质衬垫作为用于在IC中形成通路的蚀刻终止层。
根据本发明的另一方面，提供了一种半导体装置包括：半导体衬底；在所述半导体衬底上形成的路径间电介质层；在所述半导体衬底上形成的金属线；以及在所述金属线之间形成的至少一个气腔；其中，所述半导体装置进一步包括沉积在所述半导体互连结构表面上的电介质衬垫，以用于将所述气腔沟槽和所述金属线隔开。
具体地，该半导体装置的其它特征在从属权利要求中进一步列出，在本发明的实施方案中，可包括以下特征中的一个或多个。在互连结构表面上剩余的电介质衬垫可作为用于传导材料上的通路平台的平台垫。作为另一个特征，金属线可由扩散势垒层包围而与路径间电介质材料隔开。作为再一个特征，金属线可包括自对准势垒。
实施方案可具有以下一个或多个有益效果。
该方法利用自对准处理优化了气腔的制造，该自对准处理能实现优良的耦合电容性能，例如气腔宽度控制和通路未对准。此外，本方法还无需执行利用具有相关光刻步骤的电介质衬垫的附加步骤，该步骤昂贵且费时。
此外，本发明的方法和装置允许控制通路蚀刻，这是因为剩余的电介质作为蚀刻终止层使用，这在高速互连中的产率方面是非常重要的。
根据下面的说明书、附图中描述的实施方案以及权利要求，本发明的以上和其它特征将显而易见。
附图说明
图1是半导体互连结构的示意性剖视图，其示出了连接于气腔的通路开口；
图2是具有扩大的金属线宽度的半导体互连结构的示意性剖视图；
图3是执行附加的光刻步骤的半导体互连结构的示意性剖视图；
图4是半导体互连结构的示意性剖视图，其尤其示出了金属线与电介质的连接区域；
图5A至5C是半导体互连结构的示意性剖视图，其示出了根据本发明实施方案的三种不同的电介质衬垫沉积情况；
图6A至6I是半导体互连结构的示意性剖视图，其示出了根据本发明实施方案的方法的具体实施例的步骤；
图7A至7G是半导体互连结构的示意性剖视图，其示出了根据本发明实施方案的方法的实施例的几个步骤；
图8A至8G是半导体互连结构的示意性剖视图，其示出了根据本发明实施方案的方法的另一个具体实施例的几个步骤；
图9A至9H是半导体互连结构的示意性剖视图，其示出了根据本发明另一方面的方法的实施例的几个步骤；以及
图10是示出了根据本发明实施方案的方法的步骤的示意性流程图。
具体实施方式
图4示出了互连堆的部分20，在该部分，金属化层的金属路径或金属线(例如铜)22被封装在与路径间的电介质材料26相接触的扩散势垒24内。电介质材料可为例如SiO2，并且扩散层或势垒24可为例如完全基于金属的TaN扩散势垒或双层TaN/Ta扩散势垒(氮化钽/钽势垒)，或例如SiC/TaNTa(碳化硅/氮化钽/钽势垒)的混合堆，混合堆用作为铜金属和硅之间的势垒，并且典型地具有与金属线相同的高度。可选地，如其余附图所示，为了简洁起见，可不具有扩散势垒24。然而，由于铜在氧化物和低k电介质中的高移动性，其可容易地扩散穿过许多材料，从而与硅反应，并且，如果未被适当地包含，铜则可“毁坏(kill)”IC装置，从而导致漏电或IC故障。因此，优选地，在金属沉积之前，在已蚀刻电介质上沉积势垒层，以防止这类污染。
仍然参照图4，高度“h”表示铜金属线22的上表面28和电介质26的表面30之间的高度差。“h”的初始值对实现良好的纵横比有着重要的影响。换句话说，对于非共形CVD技术而言，空气间隙形状依赖于沟槽的纵横比。必须对金属线之间的沟槽在宽度和高度上严格控制，以使沟槽的高度和宽度之间的比率适合于产生形状良好的腔。这是特别重要的，因为目标就是在必须将气腔形状(即，封闭点高度、宽度、腔的容积)良好地控制为任何特征尺寸时实现气腔集成，以防止在上金属层蚀刻过程中或由于线通路的未对准而产生的、可能引起金属侵入到空气间隙内的任何穿透(如图1所示)。
图5A至5C示出了在互连堆的部分20上沉积电介质衬垫32的三种不同情况。在图5A1、5B1和5C1中，电介质衬垫32沉积在互连堆的上方，例如，如图所示沉积在部分20上。这可利用在非平坦表面上的、诸如PECVD(等离子体增强化学气相沉积)电介质沉积工艺的共形沉积工艺以及诸如RIE(反应离子蚀刻)技术的相关定向蚀刻工艺的特殊性质而实现。在此工艺中，PECVD也可由ALD(原子层沉积)工具替代。电介质衬垫材料可为例如Si3N4(四氮化三硅)。
例如，示出了在未封盖的铜晶片表面内(即，在金属表面上不具有自对准势垒SAB)的电介质衬垫32的连续沉积和蚀刻。在图5A1、5B1和5C1中，每个沉积的电介质衬垫32具有不同的厚度“e”。在图5A1中，电介质衬垫32具有最小的“e”值，而图5C1示出了最大的“e”值。一旦对电介质衬垫32进行蚀刻，例如在IMD(金属电介质之间)水平使用化学蚀刻(如RIE)，则对电介质衬垫32的给定厚度进行受控的去除。图5A2、5B2和5C2中示出了这种去除的结果。“a”、“b”和“c”的值表示在化学蚀刻处理之后电介质衬垫32剩下的宽度。
特别地，“a”小于“b”，“b”小于“c”(即，“a”＜“b”＜“c”)。事实上，“h”的初始值实际确定了电介质衬垫32在化学蚀刻后的宽度值(“a”、“b”和“c”)，因此“a”、“b”和“c”三个值都依赖于“h”的初始值。
在图6A至6I的连续步骤中对此进一步地进行了更详细的描述。在图6A中，示出了位于未封盖的金属表面(如前所述，不具有SAB)的互连堆的部分20，其中图6A1具有的“h”值大于图6A2和6A3中的h′(h是最重要的)值。接下来，在图6B1至6B3和图6C1至6C3中所示，通过上文中先前所述的传统方式沉积电介质衬垫32。在图6B1至6B3中，沉积了第一层电介质32，然后在图6C1至6C3中，沉积了第二层，从而使得电介质层32更厚更宽。
应该注意到，为了同时降低电介质沉积对介电常数k的影响并增加通路平台的对准，可降低“h”的值并重复沉积和蚀刻步骤，如图6A到6I的顺序步骤所示。
然后，例如在图6D1、6D2、6E1和6E2中，继续重复在互连堆上沉积电介质衬垫32，而在图6D3和6E3中则使互连堆部分20保持具有与图6C3中沉积的电介质衬垫32相同的水平。也就是说，如图6E1至6E3所示，每个互连结构中的电介质衬垫32的宽度和高度是不同的。
然后，由图6F1到6F3至图6I1到6I3，蚀刻处理开始移除电介质衬垫32，如图6I1至6I3所示，顺序地示出了用于全部三个互连堆的电介质衬垫32的最终的三个不同宽度。这样，如上所述，初始“h”值(金属线22的上表面28和电介质26的表面30之间的高度差)以及连续的沉积/蚀刻步骤的数量影响了最终金属线表面的构形。
在改进的方法中，还可直接使用利用通过非电技术沉积的自对准势垒(SAB)的金属线的覆盖本身，从而在金属线和IMD的电介质之间的晶片表面上实现受控的排印。也就是说，为了实现集成并精确控制空气间隙形态，可将SAB引到利用非电处理沉积的金属表面(此实施例中为铜表面)上。此外，SAB可利用非电技术、CVD或铜表面改性而实现。这会在金属层生成“蘑菇”形状，以克服通路未对准的问题，这是因为形成在金属层上的罩盖会比金属线更大更宽，并且在蚀刻处理之后会有一些电介质残留在沟槽的侧壁上。这种“罩盖”将作为潜在的通路平台垫。
图7A至7G详细示出了根据本发明的一方面、产生半导体互连结构的方法的各步骤。在该示例性的集成方案中，利用局部电介质蚀刻生成特定的互连布局。因此，半导体互连结构的部分20还具有金属层22，金属层22被扩散势垒24包围并可选地由自对准势垒(SAB)25遮盖(图7A)。然后，在下一个步骤中，可执行电介质26的局部去除(图7B)。接下来，利用例如PECVD或ALD的共形沉积工艺在互连堆的改性表面上沉积电介质衬垫32(图7C)，然后进行例如RIE的定向蚀刻处理(图7D)。这样，衬垫32的一些电介质保持在铜线的边缘33上。可选地，可重复之后的第二沉积和蚀刻处理，直到电介质衬垫的宽度使得可利用衬垫32的剩余电介质作为用于蚀刻电介质25的蚀刻掩膜，而形成空气间隙沟槽(图7E到7F)。这是由于用于倚靠Si3N4对SiO2进行蚀刻的已知工艺的高度选择性而实现的。因此，这些顺序的方法步骤导致了在金属线间的自对准沟槽27中形成气腔。衬垫32的剩余电介质可稍后用作为用于对准的通路平台的平台垫，从而避免了金属侵入到空气间隙内。
参照图8A到8G的另一个集成方案，用金属层上的SAB生成期望的互连布局。首先，示出了不具有SAB罩盖(图8A)和具有SAB罩盖(图8B)的铜金属线。然后，在下一步骤中，对电介质衬垫32进行沉积(图8C)和蚀刻(图8D)。同样，如上所述，可根据需要重复电介质衬垫的沉积和蚀刻步骤(图8E到8F)。然后，形成所得到的气腔，在图8G中示出了沟槽27。
图9A到9H示出了由图8A到8G的方法步骤修改得出的、不具有铜金属SAB的另一集成方案。首先，示出了在金属层上不具有任何SAB的铜金属(图9A)。执行局部电介质去除(图9B)。接着，在下一步骤中，执行衬垫电介质沉积步骤(图9C)，然后执行衬垫蚀刻步骤(图9D)。同样，对电介质衬垫沉积和蚀刻步骤(图9E到9F)进行可选的重复。然后，可在铜金属表面形成SAB 25覆盖(图9G1)，接着，形成空气间隙和沟槽27(图9H1)。可选地，这后两个步骤的顺序是可交换的，可首先形成空气间隙和沟槽27(图9G2)，然后形成覆盖在铜金属表面上的SAB 25(图9H2)。在这种情况下，可利用非电技术或CVD或铜表面改性而形成SAB 25。通常，为了在铜金属线上方实现SAB 25以增加线高度，可使用非电技术和CVD技术。
图10示出了在金属线间集成自对准沟槽的顺序的方法步骤。方法或工艺40从局部去除路径间的电介质层开始，如步骤42所示。如上所述，对电介质层的这种局部蚀刻调整或控制着传导性金属材料和牺牲电介质材料之间的高度，以控制将在互连结构中的形成的气腔沟槽的宽度。接下来，在步骤44中，利用共形沉积工艺(如，利用PECVD或CVD工艺)沉积电介质衬垫，然后在步骤46中进行电介质衬垫的定向蚀刻(如，利用RIE技术)，其中将衬垫配置为用作蚀刻终止层，并在IC衬底中形成通路时引导通路平台。步骤46还控制剩余电介质衬垫的宽度。然后，如果需要的话，则可在步骤48中重复衬垫沉积步骤44和衬垫蚀刻步骤46，并根据需要多次重复，以得到保护路径间电介质的电介质衬垫的给定宽度或适当宽度。因此，之后可通过在步骤50中选择路径间电介质材料26的蚀刻而形成空气间隙沟槽，以在此自对准处理中优化空气间隙形成方案。
因此，在提出的集成方法中，可通过调整金属与电介质之间的高度差、并通过在蚀刻处理之前晶片表面上沉积的电介质的高度，而在电介质中直接控制沟槽的宽度。所以，这种技术利用自对准处理而优化了空气间隙形成过程，本集成方案中完全避免使用具有相关光刻步骤的电介质衬垫，却具有与之同样优良的耦合电容性能(空气间隙宽度控制、通路未对准)。此外，本文描述的集成方法避免了在对局部引入的空气间隙使用特定的空气间隙掩膜时所遇到的重要的未对准问题。
本发明还具有用作为蚀刻终止层(其对铜互连的产量具有重大影响)的剩余电介质衬垫控制通路蚀刻的优点，并同时防止对集成电路的晶体管造成任何损害。
尽管已示出并描述了本发明的优选实施方式，但是本领域技术人员将会认识到，可做出各种其它修改，并可进行等同的替代，而不偏离本发明的真实范围。
此外，可做出多种修改以适应本发明教导的特定情况，而不偏离本文描述的主要发明概念。此外，本发明的实施方式可不包括以上描述的全部特征。因此，本发明不受到公开的具体实施方式的限制，而是包括落入权利要求范围内所有实施方式。

Claims (13)

1.一种在集成电路的金属线(22)之间形成多个气腔沟槽的方法，包括：
局部去除(42)沉积在半导体互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度；
利用共形沉积工艺，在所述半导体互连结构表面上沉积(44)电介质衬垫；
利用定向蚀刻工艺去除(46)所述半导体互连结构表面上的至少部分所述电介质衬垫；
如果需要的话，连续重复(48)所述电介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面上剩余的电介质衬垫达到期望的宽度；以及
通过利用所述互连结构表面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质材料进行蚀刻，从而在所述金属线之间形成(50)至少一个气腔沟槽。
2.如权利要求1所述的方法，其中沉积所述电介质衬垫的步骤包括利用化学气相沉积工具或等离子体增强化学气相沉积工具沉积所述电介质衬垫。
3.如权利要求1或2所述的方法，其中去除所述半导体互连结构表面上的至少部分所述电介质衬垫的步骤包括利用反应离子独刻技术对所述电介质衬垫进行蚀刻。
4.如权利要求1或2所述的方法，包括在之后的形成通路的过程中，将所述互连结构表面上剩余的电介质衬垫作为用于所述金属线上的通路平台的平台垫。
5.如权利要求1或2所述的方法，其中所述金属线包括自对准势垒。
6.如权利要求1或2所述的方法，其中局部去除沉积在所述半导体互连结构表面上的路径间电介质层、以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度的步骤基于金属线之间的所述气腔沟槽的期望宽度。
7.如权利要求1或2所述的方法，进一步包括，在去除至少部分所述电介质衬垫的步骤之前，控制沉积在所述互连结构表面上的所述电介质衬垫的水平高度。
8.如权利要求7所述的方法，其中控制沉积在所述互连结构表面上的所述电介质衬垫的水平高度的步骤是基于金属线之间的所述气腔沟槽的期望宽度而实现的，
9.如权利要求1或2所述的方法，进一步包括将所述互连结构表面上剩余的电介质衬垫作为用于在所述集成电路中形成通路的蚀刻终止层。
10.一种根据权利要求1所述的方法制造的半导体装置，包括：
半导体衬底；
在所述半导体衬底上形成的路径间电介质层(26)；
在所述半导体衬底上形成的金属线(22)；以及
在所述金属线之间形成的至少一个气腔(27)；
其中，所述半导体装置进一步包括沉积在所述半导体互连结构表面上的电介质衬垫(32)，以用于将所述气腔沟槽(27)和所述金属线隔开。
11.如权利要求10所述的半导体装置，其中所述互连结构表面上的所述电介质衬垫(32)作为用于所述传导材料上的通路平台的平台垫。
12.如权利要求10或11所述的半导体装置，其中所述金属线由扩散势垒层(24)包围而与所述路径间电介质材料隔开。
13.如权利要求10或11所述的半导体装置，其中所述金属线包括自对准势垒(25)。
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