CN113555313A - 集成芯片 - Google Patents

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CN113555313A
CN113555313A CN202110348142.7A CN202110348142A CN113555313A CN 113555313 A CN113555313 A CN 113555313A CN 202110348142 A CN202110348142 A CN 202110348142A CN 113555313 A CN113555313 A CN 113555313A
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CN
China
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layer
dielectric layer
line
disposed
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杨士亿
詹佑晨
卢孟珮
黄心岩
李明翰
眭晓林
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Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明一些实施例关于集成芯片，其包括下侧内连线介电层，配置于基板上。内连线线路，配置于下侧内连线介电层上；以及第一内连线介电层，配置于内连线线路的外侧侧壁周围。含石墨烯的保护衬垫层，直接配置于内连线线路的外侧侧壁与内连线线路的上表面上。集成芯片还包括第一蚀刻停止层，直接配置于第一内连线介电层的上表面上；以及第二内连线介电层，配置于第一内连线介电层与内连线线路上。此外，内连线通孔延伸穿过第二内连线介电层、直接配置于保护衬垫层上、并电性耦接至内连线线路。

Description

集成芯片
技术领域
本发明实施例一般涉及集成芯片，更特别地涉及形成内连线通孔于内连线线路上的方法。
背景技术
随着半导体集成芯片的结构尺寸缩小，形成集成芯片的单元密度增加，且单元之间的空间减少。这些空间减少受限于光刻的光绕射、对准光罩、隔离与装置效能等因素。随着任两个相邻的导电结构之间的距离缩小，电容增加而加大能号与时间延迟。因此研究制造技术与装置设计以减少集成芯片尺寸，并维持或改善集成芯片的效能。
发明内容
本发明一些实施例关于集成芯片，其包括下侧内连线介电层，配置于基板上；内连线线路，配置于下侧内连线介电层上；第一内连线介电层，配置于内连线线路的外侧侧壁周围；保护衬垫层，直接配置于内连线线路的外侧侧壁与内连线线路的上表面上；第一蚀刻停止层，直接配置于第一内连线介电层的上表面上；第二内连线介电层，配置于第一内连线介电层与内连线线路上；以及内连线通孔，延伸穿过第二内连线介电层、直接配置于保护衬垫层上、并电性耦接至内连线线路，其中保护衬垫层包括石墨烯。
本发明其他实施例关于集成芯片，其包括：内连线线路，配置于基板上；第一内连线介电层，横向围绕内连线线路；保护衬垫层，配置于内连线线路的上表面上并分隔内连线线路与第一内连线介电层；第一蚀刻停止层，配置于第一内连线介电层上并直接接触第一内连线介电层；第二蚀刻停止层，配置于保护衬垫层与第一蚀刻停止层上，并直接接触保护衬垫层与第一蚀刻停止层；第二内连线介电层，配置于第二蚀刻停止层上；以及内连线通孔，延伸穿过第二内连线介电层与第二蚀刻停止层，以电性接触内连线线路。
本发明又一实施例关于集成芯片的形成方法，其包括：形成导电层于基板上；移除导电层的部分以形成内连线线路于基板上；形成保护衬垫层于内连线线路的外侧表面上；形成第一内连线介电层于内连线线路周围；选择性地形成第一蚀刻停止层于第一内连线介电层上，而不形成第一蚀刻停止层于保护衬垫层上；形成第二内连线介电层于第一蚀刻停止层与保护衬垫层上；进行图案化与移除工艺，以形成空洞于直接配置于内连线线路上的第二内连线介电层中；以及将导电材料填入空洞以形成耦接至内连线线路的内连线通孔。
附图说明
图1是一些实施例中，具有保护衬垫层所覆盖的内连线线路与未延伸低于保护衬垫层的上方内连线通孔的集成芯片的剖视图。
图2及图3是一些其他实施例中，具有保护衬垫层所覆盖的内连线线路与未延伸低于保护衬垫层的上方内连线通孔的集成芯片的剖视图。
图4是一些其他实施例中，保护层所覆盖且耦接至下方半导体装置的内连线线路的剖视图。
图5至图13、图14A、图14B、及图15是一些实施例中，具有保护衬垫层所覆盖的内连线线路的集成芯片的形成方法的剖视图，其中保护衬垫层有助于避免上方内连线通孔低于内连线线路的最顶部表面。
图16是一些实施例中，对应图5至图13、图14A、图14B、及图15的方法的流程图。
附图标记说明：
d1：第一距离
d2：第二距离
h1：第一高度
h2：第二高度
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400A、1400B、1500：剖视图
102：基板
104：内连线结构
106：下侧内连线通孔
108：下侧内连线介电层
110：第一阻障层
112：内连线线路
114：第一内连线介电层
114t、116t：最顶部表面
116：保护衬垫层
118：气体间隔物结构
120：第一蚀刻停止层
122：第二蚀刻停止层
124：第二内连线介电层
124L：下侧部分
124U：上侧部分
126：内连线通孔
128：第二阻障层
130：第三阻障层
202：上侧内连线线路
204：第一线路
302：第二线路
402：半导体装置
404：源极/漏极区
406：栅极
408：栅极介电层
502：第一连续阻障层
504：导电层
602：第一遮罩结构
602p：部分
1102：第二遮罩结构
1104：第一开口
1106：第三蚀刻停止层
1204：第一空洞
1302：第三遮罩结构
1304：第二开口
1306：第二空洞
1600：方法
1602、1604、1606、1608、1610、1612、1614、1616：步骤
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。设备亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
集成芯片可包含多个半导体装置(如晶体管、电感、电容器、或类似物)及/或存储器装置位于半导体基板之上及/或之中。内连线结构可位于半导体基板上，并耦接至半导体装置。内连线结构可包含导电的内连线层，其具有内连线线路与内连线通孔于内连线介电结构中。内连线线路及/或内连线通孔可提供位于半导体基板之中及/或之上的不同半导体装置之间的电性路径。随着集成芯片的尺寸缩小，可形成气体间隔物结构于内连线介电结构之中与相邻的导电结构之间，以降低内连线介电结构的介电常数，进而减少两个相邻的导电结构之间的电容。
内连线结构的一些实施例包括内连线线路以耦接至下方的半导体装置，以及第一内连线通孔以配置于内连线线路的一者上并耦接至内连线线路的一者。内连线线路的形成方法可为图案化配置于半导体基板上的第一导电层。接着可连续地形成衬垫层于第一内连线层上，并横向地形成第一内连线介电层于内连线线路之间。在一些实施例中，气体间隔物结构形成于第一内连线介电层之中与内连线线路之间。可形成一或多个蚀刻停止层于第一内连线介电层上，且可形成第二内连线介电层于一或多个蚀刻停止层上。可形成空洞于第二内连线介电层、一或多个蚀刻停止层、及/或衬垫层中，以露出内连线线路的一者的上表面。接着可形成导电材料于空洞中，以形成内连线通孔结构以耦接至内连线线路的一者。
然而随着集成芯片的尺寸缩小，内连线线路之间的空间也缩小，而形成空洞并使其中心位于内连线线路的一者上的步骤也因工艺限制而越来越难。在一些例子中，若空洞部分地形成于内连线线路的一者上，并部分地形成于气体间隔物结构的一者上，则空洞亦可延伸穿过第一内连线介电层以开启气体间隔物结构的一者。在这些实施例中，导电材料可填入气体间隔物，其可产生内连线通孔与内连线线路之间的电容。
本发明多种实施例关于形成保护衬垫层于内连线线路的外侧表面上。在一些实施例中，保护衬垫层可包含石墨烯，其可选择性地形成内连线线路上。此外，一些实施例在形成第一内连线介电层于内连线线路周围之后，可形成第一蚀刻停止层于第一内连线介电层上。虽然形成第一蚀刻停止层时露出保护衬垫层的上表面，第一蚀刻停止层包含的材料不能形成于含石墨烯的表面上。因此第一蚀刻停止层可选择性地沉积于第一内连线介电层上，而不形成于保护衬垫层上。在一些实施例中，接着形成第二内连线介电层于第一内连线介电层上，并采用移除工艺形成空洞于第二内连线介电层中。在一些实施例中，在移除工艺时采用蚀刻剂，而保护衬垫层与第一蚀刻停止层可实质上抵抗蚀刻剂的移除。因此空洞不延伸至第一内连线介电层中，也不破坏任何第一内连线介电层中的任何气体间隔物结构或其他隔离结构。在一些实施例中，接着导电材料填入空洞，以形成内连线通孔于内连线线路的一者上并耦接至内连线线路的一者。
因此保护衬垫层可包含石墨烯，其在形成的空洞对不准内连线线路的一者时，可避免移除第一内连线介电层，进而增加内连线通孔的工艺容许范围。此外，保护衬垫层的石墨烯可提供其他优点，比如减少内连线线路的表面电子散射及/或维持内连线线路的电阻率(即使内连线线路的尺寸缩小)，进而增加集成芯片的可信度与效率。
图1的剖视图100所示的一些实施例中，集成芯片包括内连线通孔配置于内连线线路上，其中保护衬垫层位于内连线线路与内连线通孔之间。
图1的集成芯片包括内连线结构104配置于基板102上。在一些实施例中，内连线结构104包括下侧内连线通孔106、内连线线路112配置于下侧内连线通孔106上、以及内连线通孔126配置于内连线线路112上。在一些实施例中，内连线结构104可进一步包含更多内连线线路与通孔配置于下侧内连线通孔106与内连线通孔126之上与之下。此外，一些实施例中的内连线结构104可耦接至基板102之上及/或之中的一或多个半导体装置(如晶体管、电感、电容器、或类似物)及/或存储器装置。因此内连线线路112、下侧内连线通孔106、与内连线通孔126可彼此电性耦接，并电性耦接至下方或上方的装置(未图示)，以提供信号如电压或电流传递穿过集成芯片的导电路径。
在一些实施例中，下侧内连线通孔106埋置于下侧内连线介电层108中。此外，一些实施例中的第一阻障层110配置于下侧内连线介电层108与内连线线路112之间。在一些实施例中，第一阻障层110可作为下侧内连线通孔106及/或下侧内连线介电层108之间的界面层。在一些实施例中，内连线线路112配置于第一内连线介电层114中，其可配置于下侧内连线介电层108上。在一些实施例中，气体间隔物结构118埋置于第一内连线介电层114中，并横向配置于内连线线路112之间。气体间隔物结构118可减少内连线线路112之间的电容。在其他实施例中，取代气体间隔物结构118或额外形成的隔离结构，可配置于第一内连线介电层114中，以避免内连线线路112之间的串音。
在一些实施例中，保护衬垫层116覆盖每一内连线线路112的外侧侧壁与上表面。在这些实施例中，保护衬垫层116包含的材料可减少第一内连线线路的电子散射，亦可在内连线线路112之间的空间减少时缓解电阻率变化。在这些实施例中，保护衬垫层116可包含石墨烯。在其他实施例中，保护衬垫层116可包含一些其他二维材料。在一些实施例中，二维材料的原子结构可形成于二维平面上。举例来说，一些实施例中保护衬垫层116所用的其他合适二维材料可包含六角结构的氮化硼、硫化钼、硫化钽、硫化钨、硒化钨、或类似物。在工艺步骤时，保护衬垫层116可选择性地形成于内连线线路112上，而不形成于下侧内连线介电层108上，进而减少形成保护衬垫层116时所需的图案化及/或移除工艺。因此保护衬垫层116包含的材料可提供上述选择性，其中保护衬垫层116可选择性地形成于内连线线路112上，而不形成于下侧内连线介电层108上。
在一些实施例中，内连线结构104还包括第一蚀刻停止层120配置于第一内连线介电层114上。在一些实施例中，第一蚀刻停止层120不配置于保护衬垫层116上。在这些实施例中，第一蚀刻停止层120包括的材料与对应的沉积工艺，可避免第一蚀刻停止层120形成于保护衬垫层116上。类似地，一些实施例中的保护衬垫层116所包括的材料上，不会形成第一蚀刻停止层120。举例来说，一些实施例的保护衬垫层116包括石墨烯，而第一蚀刻停止层120可包含氮化钛、氧化钛、氮化铝、氧化铝、或一些其他金属氧化物或金属氮化物材料。在一些实施例中，第二蚀刻停止层122直接配置于第一蚀刻停止层120与保护衬垫层116上。在这些实施例中，第二蚀刻停止层122与第一蚀刻停止层120包括的材料不同，因此第二蚀刻停止层122可直接形成于保护衬垫层116上。举例来说，一些实施例的第二蚀刻停止层122可包含氧化硅、碳化硅、或一些其他合适材料。
在一些实施例中，第二内连线介电层124配置于第二蚀刻停止层122上，而内连线通孔126配置于内连线线路112的一者上。在一些实施例中，内连线通孔126直接配置于内连线线路112的一者上，并直接配置于第一内连线介电层114及/或气体间隔物结构118的一者上。此外，一些实施例的第二阻障层128直接配置于内连线通孔126与第二内连线介电层124之间。在一些实施例中，第三阻障层130直接配置于内连线通孔126上，并分隔第二阻障层128与内连线通孔126。
一些实施例在形成内连线通孔126时，可形成第二内连线介电层124于第二蚀刻停止层122上，接着可形成空洞于第二内连线介电层124与第二蚀刻停止层122中，以露出保护衬垫层116。在这些实施例中，含蚀刻剂的移除工艺可用于形成空洞。在一些实施例中，保护衬垫层116与第一蚀刻停止层120可实质上抵抗蚀刻剂的移除。若空洞的部分直接配置于第一内连线介电层114上，则第一蚀刻停止层120与保护衬垫层116可避免空洞延伸至第一内连线介电层114中并改变第一内连线介电层114、气体间隔物结构118、及/或第一内连线介电层114中的其他结构。因此内连线通孔126、第二阻障层128、及/或第三阻障层130不延伸低于第一内连线介电层114的最顶部表面114t，因此保护衬垫层116、气体间隔物结构118、与第一内连线介电层114缓解内连线线路112之间的串音效果可维持。
图2是一些其他实施例中，集成芯片的剖视图200，其包含保护衬垫层配置于内连线线路上，其中上方通孔的中心实质上在内连线线路上。
在一些实施例中，内连线结构104还包含上侧内连线线路202，其配置于内连线通孔126上并耦接至内连线通孔126。在一些实施例中，上侧内连线线路202与内连线通孔126的形成方法可采用双镶嵌工艺。在这些实施例中，第二阻障层128与第三阻障层130可连续围绕内连线通孔126与上侧内连线线路202。在一些实施例中，第二阻障层128及/或第三阻障层130直接配置于内连线通孔126与保护衬垫层116之间。此外，一些实施例的内连线通孔126与上侧内连线线路202可包含相同材料，比如铜、铝、钨、或一些其他合适的导电材料。在一些实施例中，内连线线路112可包含铜、镍钴、钌、铱、铝、铂、钯、金、银、锇、钨、或一些其他合适的导电材料或合金。在一些实施例中，内连线线路112可包含熔点大于2000℃的耐火金属，比如钨、钼、钽、钌、或类似物。
在一些实施例中，内连线线路112各自具有的宽度可与第一距离d1相同。在一些实施例中，离基板102越远的第一距离d1与内连线线路112的宽度越小。在这些实施例中，形成内连线线路112所用的工艺步骤(如垂直干蚀刻)造成内连线线路112的第一距离d1改变。不过一些实施例中的第一距离d1可介于近似1nm至近似20nm之间。此外，一些实施例中最靠近的相邻的内连线线路112可彼此隔有第二距离d2。在一些实施例中，离基板102越远的第二距离d2可越大。不过一些实施例中的第二距离d2可介于近似1nm至近似20nm之间。应理解的是，第一距离d1与第二距离d2的其他数值亦属本发明实施例的范围。在这么小的第一距离d1与第二距离d2下维持内连线线路112之间的隔离以减少串音，对可信装置而言很重要。
此外，一些实施例中直接配置于内连线通孔126之下的内连线线路112的中心，可配置于第一线路204上。在这些实施例中，第一线路204垂直于基板102的上表面，并与内连线线路112的中心相交。在一些实施例中，内连线线路112的中心取决于内连线线路112的宽度中点。在一些实施例中，内连线通孔126的中心类似地取决于内连线通孔126的宽度中点。如图2的剖视图200所示的一些实施例，第一线路204亦与内连线通孔126的中心相交。在这些实施例中，内连线通孔126与下方的内连线线路112可归类为彼此对准或集中。一些实施例中，理想的内连线通孔126对准下方内连线线路112，可增加内连线通孔126与下方内连线线路112之间的接点面积。然而在一些实施例中，内连线线路112与内连线通孔126的尺寸很小(比如小于20nm)，工艺限制(如光刻精确度、蚀刻精确度、或类似限制)造成内连线通孔126与下方内连线线路112之间很少对准。因此保护衬垫层116与第一蚀刻停止层120的例子仍包含内连线通孔126对不准下方内连线线路112(如图1、2、及4)。
图3的剖视图300是图2的一些其他实施例。
在一些实施例中，第一线路204与直接位于内连线通孔126之下的内连线线路112的中心相交。在一些实施例中，第二线路302与内连线通孔126的中心相交，并垂直于基板102的上表面。在一些实施例中，第一线路204与第二线路302平行，因此内连线通孔126的中心不直接位于下方的内连线线路112的中心上。在这些实施例中，内连线通孔126与下方的内连线线路112可视为彼此对不准或不集中。在图1的剖视图100所示的这些实施例形成内连线通孔126时，当内连线通孔126直接位于第一内连线介电层114上及/或当内连线通孔126对不准下方内连线线路112，保护衬垫层116与第一蚀刻停止层120有助于保护第一内连线介电层114及/或气体间隔物结构118。
此外，一些实施例的内连线通孔126的一部分可直接接触保护衬垫层116的一部分。在这些实施例中，第二阻障层128及/或第三阻障层130可不直接配置于保护衬垫层116的部分上。在这些实施例中，第二阻障层128及/或第三阻障层130包含的材料不能形成于保护衬垫层116上。在其他实施例中，可直接形成第二阻障层128及/或第三阻障层130于保护衬垫层116上，接着自保护衬垫层116上选择性移除第二阻障层128及/或第三阻障层130。在图3所示的一些实施例中，内连线通孔126的部分直接接触保护衬垫层116的部分，可降低内连线通孔126与下方的内连线线路112之间的接点电阻。然而在图3所示的实施例中，第二阻障层128及/或第三阻障层130须采用更特别的材料，及/或需进行更多工艺步骤(与图1所示的实施例相较)，使内连线通孔126的部分直接接触保护衬垫层116的部分(如图3所示)。在图1所示的实施例中，第二阻障层128及/或第三阻障层130直接配置于内连线通孔126与保护衬垫层116之间。
图4的剖视图400所示的一些实施例中，含保护衬垫层的内连线结构耦接至下方的半导体装置。
在一些实施例中，下侧内连线通孔106耦接至下方半的导体装置402。在一些实施例中，下方的半导体装置402可包含场效晶体管。在这些实施例中，半导体装置402可包含源极/漏极区404于基板102中。源极/漏极区404可包含基板102的掺杂部分。此外，一些实施例中的半导体装置402可包含栅极406配置于基板102之上与源极/漏极区404之间。在一些实施例中，栅极介电层408可直接配置于栅极406与基板102之间。在一些实施例中，下侧内连线通孔106耦接至半导体装置402的源极/漏极区404的一者。在其他实施例中，下侧内连线通孔106可耦接至栅极406。此外，应理解一些实施例中的内连线结构104可耦接半导体装置402至一些其他半导体装置、存储器装置、光装置、或一些其他电子装置。应理解的是，半导体装置402所示的场效晶体管之外的其他电子/半导体装置，亦属本发明实施例的范围。
图5至图13、图14A、图14B、及图15是一些实施例中，形成内连线通孔于采用保护衬垫层于其上的内连线线路上，使形成内连线通孔的工艺容许范围增加的方法的剖视图500至1500。虽然图5至图13、图14A、图14B、及图15与方法相关，但应理解图5至图13、图14A、图14B、及图15所示的结构不限于此方法而可独立存在于方法之外。
如图5的剖视图500所示，提供基板102。在一些实施例中，基板102可为或包含任何种类的半导体主体(如硅/互补式金属氧化物半导体基体、硅锗、绝缘层上硅、或类似物)，比如半导体晶圆或晶圆上的一或多个晶粒，以及形成其上及/或任何关联的任何种类半导体及/或外延层。在一些实施例中，下侧内连线介电层108形成于基板102上。在一些实施例中，多种半导体装置(如晶体管、电感、电容器、或类似物)及/或存储器装置(未图示)可配置于基板102之上及/或之中，并配置于下侧内连线介电层108之下。在一些实施例中，下侧内连线通孔106可形成于下侧内连线介电层108中，并耦接至多种半导体装置及/或存储器装置的一或多者(未图示)。
在一些实施例中，下侧内连线介电层108的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺。此外，一些实施例的下侧内连线通孔106可形成于下侧内连线介电层108中，且形成方法可为多种步骤如图案化(比如光刻与蚀刻)、沉积(物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法)、与移除(如湿蚀刻、干蚀刻、化学机械研磨、或类似方法)等工艺。在一些实施例中，下侧内连线介电层108可包含氮化物(如氮化硅或氮氧化硅)、碳化物(如碳化硅)、氧化物(如氧化硅)、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的氧化物(探氧化硅或碳氢氧化硅)、或一些其他合适的低介电常数(比如介于约1至约3.8)的介电材料。在一些实施例中，下侧内连线通孔106可包含铝、钛、钨、铜、或一些其他合适的导电材料。
在一些实施例中，第一连续阻障层502形成于下侧内连线介电层108上。在一些实施例中，第一连续阻障层502可包含氮化钽、氮化钛、钛、钽、或一些其他合适的材料或金属氮化物。此外，一些实施例中导电层504形成于第一连续阻障层502上。在一些实施例中，导电层504可包含铜、镍钴、钌、铱、铝、铂、钯、金、银、锇、或一些其他合适的导电材料或合金。在一些实施例中，导电层504的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、无电沉积、电化学镀、溅镀、或类似工艺。在一些实施例中，导电层504形成于腔室中，其温度可介于近似100℃至近似700℃之间。
如图6的剖视图600所示的一些实施例，可依据第一遮罩结构602在导电层(图5的导电层504)与第一连续阻障层(图5的第一连续阻障层502)上进行图案化与移除工艺，以形成内连线线路112配置于下侧内连线介电层108上的第一阻障层110上。在一些实施例中，第一遮罩结构602形成于导电层(图5的导电层504)上的方法可采用光刻与移除(如蚀刻)工艺。在一些实施例中，第一遮罩结构602包括光刻胶或硬遮罩材料。在一些实施例中，第一遮罩结构602包括三个部分602p，其中每一部分602p的宽度等于第一距离d1，且每一部分602p与最接近的相邻部分602p隔有第二距离d2。在其他实施例中，第一遮罩结构602可包含多于或少于三个彼此分开的部分602p。在一些实施例中，第一距离d1可介于近似1nm至近似20nm之间。在一些实施例中，第二距离d2介于近似1nm至近似20nm之间。应理解的是，第一距离d1与第二距离d2的其他数值亦属本发明实施例的范围中。
在形成第一遮罩结构602之后，可进行移除工艺以移除导电层(如图5的导电层504)与第一连续阻障层(图5的第一连续阻障层502)不直接在第一遮罩结构602之下的部分，以形成内连线线路112。在一些实施例中，移除工艺可为或包含蚀刻工艺(如湿蚀刻或干蚀刻)。在一些实施例中，图6的移除工艺包含干蚀刻工艺，而内连线线路112可为实质上锥形，且内连线线路112的上侧表面比内连线线路112的下侧表面窄。在一些实施例中，至少一内连线线路112直接形成于下侧内连线通孔106上并耦接至下侧内连线通孔106。因此在一些实施例中，第一遮罩结构602的一部分602p直接形成于下侧内连线通孔106上。
如图7的剖视图700所示，移除第一遮罩结构(如图6的第一遮罩结构602)，并形成保护衬垫层116于内连线线路112的外侧侧壁与上表面上。在一些实施例中，保护衬垫层116连续且完全覆盖内连线线路112的侧壁与上表面。然而一些实施例的内连线线路112的第一者上的保护衬垫层116，未连接至内连线线路112的第二者或第三者上的保护衬垫层116。在这些实施例中，保护衬垫层116包含的材料可选择性沉积于内连线线路112的材料上。在这些实施例中，保护衬垫层116的材料可不沉积于第一阻障层110及/或下侧内连线介电层108上。因此在一些实施例中，保护衬垫层116包括石墨烯，其形成方法可为原子层沉积、化学气相沉积、等离子体辅助原子层沉积、等离子体辅助化学气相沉积、热化学气相沉积、或一些其他合适工艺。在其他实施例中，保护衬垫层116可包含一些其他二维材料，比如六角结构的氮化硼、硫化钼、硫化钽、硫化钨、硒化钨、或一些其他合适的二维材料。
在一些实施例中，沉积保护衬垫层116的腔室温度可设定为介于近似25℃至近似1200℃，腔室压力可设定为界于近似0.1Torr至近似760Torr，气体流速可设定为介于近似100每分钟标准立方公分至近似10000每分钟标准立方公分，且等离子体功率可设定为介于近似50瓦至近似1000瓦之间。在一些实施例中，保护衬垫层116的石墨烯的形成方法可采用含碳与氢的前驱物，比如氢气与碳氢气体(如甲烷)。应理解的是，形成保护衬垫层116的腔室参数可设定为上述范围之外，或采用碳与氢之外的其他前驱物形成保护衬垫层116。在一些实施例中，保护衬垫层116的厚度介于近似
Figure BDA0003001513500000131
至近似
Figure BDA0003001513500000132
之间。此外，一些实施例沉积保护衬垫层的腔室温度设定为介于近似25℃至近似1200℃之间，而内连线线路112的熔点大于近似1200℃。
由于保护衬垫层116包含的材料(如石墨烯)可选择性沉积于内连线线路112上，因此可省略保护衬垫层116的移除步骤，进而增加制造效率并降低制造成本。此外，一些实施例的保护衬垫层116包括石墨烯，其可减少内连线线路的电子散射，在内连线线路112随着集成芯片的尺寸减少而彼此靠近时，有助于内连线线路112具有低电阻。
如图8的剖视图800所示的一些实施例，第一内连线介电层114形成于内连线线路112与保护衬垫层116上。在一些实施例中，第一内连线介电层114的形成方法为沉积(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺)及/或移除(如化学机械研磨)等工艺。因此在一些实施例中，第一内连线介电层114的上表面与保护衬垫层116的上表面实质上共平面。在一些实施例中，形成第一内连线介电层114的腔室温度可介于近似50℃至近似425℃之间。在一些实施例中，第一内连线介电层114包括低介电常数(介于约1至约3.8)的介电材料，比如氧化硅、碳氢氧化硅、碳氧化硅、碳化硅、氮化硅、或一些其他合适的低介电常数的介电材料。
在一些实施例中，可选择合适的形成工艺，以将气体间隔物结构118导入第一内连线介电层114。形成气体间隔物结构118于第一内连线介电层114中的合适工艺可包含非顺应性的沉积工艺，比如等离子体辅助化学气相沉积。非顺应性的沉积工艺可产生气隙于凹陷区中(比如相邻的内连线线路112之间)，以形成气体间隔物结构118。应理解的是，可采用等离子体辅助化学气相沉积以外的其他工艺方法，以形成气体间隔物结构118于第一内连线介电层114中，其亦属于本发明实施例的范围。在一些实施例中，气体间隔物结构118可进一步降低相邻内连线线路112之间的电容，以增加装置可信度与速度。
如图9的剖视图900所示的一些实施例，第一蚀刻停止层120直接形成于第一内连线介电层114上。在一些实施例中，第一蚀刻停止层120包含的材料不能沉积/形成于保护衬垫层116的材料上。在一些实施例中，第一蚀刻停止层120的材料可包含氮化钛、氧化钛、氮化铝、氧化铝、或一些其他合适的金属氮化物或金属氧化物材料。在一些实施例中，第一蚀刻停止层120的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、等离子体辅助原子层沉积、或一些其他合适工艺。在一些实施例中，形成第一蚀刻停止层120的工艺可在腔室中进行，其温度介于近似50℃至近似425℃。由于第一蚀刻停止层120包含的材料可选择性地沉积于第一内连线介电层114上，而不形成于保护衬垫层116上，因此可省略第一蚀刻停止层120的移除步骤，进而增加制造效率并减少制造成本。
如图10的剖视图1000所示的一些实施例，第二蚀刻停止层122形成于第一蚀刻停止层120与保护衬垫层116上。因此在一些实施例中，至少由于第二蚀刻停止层122可直接形成于保护衬垫层116上，因此第二蚀刻停止层122与第一蚀刻停止层120包括不同的材料。因此在一些实施例中，第二蚀刻停止层122可为连续相连层，其可配置于保护衬垫层116与第一内连线介电层114上。在一些实施例中，第二蚀刻停止层122可包含氧化硅、碳化硅、氮化硅、或一些其他介电材料。在一些实施例中，第二蚀刻停止层122的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺。
如图11的剖视图1100所示的一些实施例，第二内连线介电层124形成于第二蚀刻停止层122上，且第二遮罩结构1102形成于第二内连线介电层124上。在一些实施例中，第二内连线介电层124包括低介电常数的介电材料，其介电常数介于约1至约3.8之间，比如氧化硅、碳氢氧化硅、碳氧化硅、碳化硅、氮化硅、或一些其他合适的低介电常数的介电材料。在一些实施例中，第二内连线介电层124形成于腔室中，其温度可近似50℃至近至425℃。在一些实施例中，第二内连线介电层124的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺。此外，一些实施例的第二内连线介电层124可包含上侧部分124U配置于下侧部分124L上，且上侧部分124U与下侧部分124L隔有第三蚀刻停止层1106。在这些实施例中，第三蚀刻停止层1106的形成方法可为沉积工艺如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺，且第三蚀刻停止层1106可包含氮化硅、碳化硅、或一些其他合适的介电材料。在其他实施例中，可省略第三蚀刻停止层1106。
在一些实施例中，第二遮罩结构1102的形成方法可采用光刻与移除(如蚀刻)等工艺。在一些实施例中，第二遮罩结构1102包括光刻胶材料或硬遮罩材料。在一些实施例中，第二遮罩结构1102包括第一开口1104直接配置于内敛线线路112的一者上。
在一些实施例中，第一线路204与直接位于第一开口1104之下的内连线线路112的中心相交。在一些实施例中，第二线路302与第二遮罩结构1102的第一开口1104的中心相交。在这些实施例中，内连线线路112的中心可定义为直接位于第一开口1104之下的内连线线路112的宽度中点。类似地，这些实施例的第一开口1104的中心可定义为第一开口1104的宽度中点。在一些实施例中，第一线路204与第二线路302可垂直于基板102的上表面。在一些实施例中，由于光刻精确度及/或准确度限制，第一线路204可偏离第二线路302。在这些实施例中，第一开口1104可直接位于第一内连线介电层114、第一蚀刻停止层120、及/或气体间隔物结构118的一部分之下。在这些实施例中，第一开口1104可对不准下方内连线线路112。在一些其他实施例中，第一线路204可与第二线路302成一直线，且第一开口1104可只直接位于下方内连线线路112上。在其他实施例中，第一线路204可与第二线路302成一直线，但第一开口1104的宽度可大于内连线线路112的宽度。在这些其他实施例中，虽然第一开口1104可对准下方的内连线线路112，第一开口1104仍可直接位于第一内连线介电层114、第一蚀刻停止层120、及/或气体间隔物结构118的部分上。
如图12的剖视图1200所示的一些实施例，依据第二遮罩结构1102的第一开口(如图11的第一开口1104)进行移除工艺，以移除第二内连线介电层124、第三蚀刻停止层1106、与第二蚀刻停止层122的部分，并形成第一空洞1204于第二内连线介电层124中。在一些实施例中，移除工艺可为含有一或多种蚀刻剂的蚀刻工艺。在这些实施例中，保护衬垫层116与第一蚀刻停止层120包含的材料，可实质上抵抗图12的移除工艺的一或多种蚀刻剂。
因此第一蚀刻停止层120可保护第一内连线介电层114免于被图12的移除工艺移除，进而保留隔离特性及/或结构(如气体间隔物结构118)。此外，保护衬垫层116可保护内连线线路112免于损伤，亦可保护第一内连线介电层114。由于保护衬垫层116与第一蚀刻停止层120的存在，第一空洞1204不延伸至第一内连线介电层114或内连线线路112中，及/或低于第一内连线介电层114或内连线线路112的上表面。由于第一蚀刻停止层120与保护衬垫层116可避免第一空洞1204延伸至第一内连线介电层114中，第一蚀刻停止层120与保护衬垫层116可增加内连线通孔(如图16的内连线通孔126)形成于第一空洞1204中的工艺容许范围。即使第一开口(如图11的第一开口1104)对不准下方的内连线线路112的一者，第一蚀刻停止层120与保护衬垫层116可避免任何损伤第一内连线介电层114的可能性，因此可增加内连线通孔的工艺容许范围，
如图13的剖视图1300所示的一些实施例，移除第二遮罩结构(如图12的第二遮罩结构1102)，并形成含有第二开口1304的第三遮罩结构1302于第二内连线介电层124上。第三遮罩结构1302的形成方法可为光刻与移除(如蚀刻)等工艺。在一些实施例中，第二开口1304可直接配置于第一空洞1204上。在一些实施例中，第二开口1304可比第二遮罩结构(如图12的第二遮罩结构1102)的第一开口(如图11的第一开口1104)宽。在一些实施例中，依据第三遮罩结构1302的第二开口1304进行移除工艺，以形成第二开口1306配置于第二内连线介电层124的上侧部分124U中并依据第三蚀刻停止层1106。因此一些实施例的图13的移除工艺为含有蚀刻剂的蚀刻工艺。在这些实施例中，第三蚀刻停止层1106可抵抗图13的移除步骤的蚀刻剂，以保护配置于第二内连线介电层124的下侧部分124L中的第一空洞1204。在一些实施例中，图11至图13中形成第一空洞1204与第二空洞1306的步骤用于双镶嵌工艺，可增加形成线路于介电结构中的通孔上的制造效率。
如图14A的剖视图1400A所示的一些实施例，移除第三遮罩结构(如图13的第三遮罩结构1302)，并形成配置在第二阻障层128上的第三阻障层130，以衬垫第二内连线介电层124中的第一空洞与第二空洞(如图13的第一空洞1204与第二空洞1306)。在一些实施例中，第二阻障层128与第三阻障层130可包含氮化钽、氮化钛、或一些其他合适材料。在一些实施例中，第二阻障层128与第三阻障层130的形成方法可为沉积工艺(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似工艺)与移除工艺(如湿蚀刻、干蚀刻、化学机械研磨、或类似工艺)的多种步骤。在一些实施例中，第二阻障层128可直接形成于第一空洞(如图13的第一空洞1204)所露出的保护衬垫层116的最顶部表面116t上。在这些实施例中，第二阻障层128与第三阻障层130直接配置于第一空洞(如图13的第一空洞1204)所露出的保护衬垫层116的最顶部表面116t上。
图14B显示一些其他实施的剖视图14B。在一些其他实施例中，含金属氧化物或金属氮化物的第二阻障层128及/或第三阻障层130，不能沉积于含石墨烯或一些其他合适二为材料(如六角结构的氮化硼、硫化钼、硫化钽、硫化钨、或类似物)的保护衬垫层116上。在这些实施例中，第一空洞(如图13的第一空洞1204)所露出的保护衬垫层116的最顶部表面116t可维持露出(未覆盖)。
在一些其他实施例中，图14B的剖视图1400B可接续图14A的剖视图1400A，其可选择性移除保护衬垫层的最顶部表面116t上的第二阻障层128及/或第三阻障层130的部分。然而应理解在小尺寸(如小于20nm)中，难以选择性移除第二阻障层128及/或第三阻障层130。
如图15的剖视图1500所示的一些实施例，形成导电材料于第三阻障层130上，可完全填入第二内连线介电层124中的第一空洞与第二空洞(如图13的第一空洞1204与第二空洞1306)，以形成耦接至下方内连线线路112的一者的内连线通孔126，并形成配置于内连线通孔126上的上侧内连线线路202。在一些实施例中，导电材料的形成方法可为沉积(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似工艺)与移除(如化学机械研磨)等工艺。在一些实施例中，内连线通孔126与上侧内连线线路202可包含铜、铝、钨、或一些其他合适的导电材料。
在一些实施例中，内连线通孔126配置于第一内连线介电层114与内连线线路112上，因此不直接配置于相邻的内连线线路112之间。换言之，这些实施例的内连线通孔126的最底部表面比基板102高出第一高度h1，而第一内连线介电层114比基板102高出第二高度h2。在这些实施例中，第一高度h1大于或等于第二高度h2。可在垂直于基板102的方向中测量第一高度h1与第二高度h2，并可由基板102上的相同位置测量第一高度h1与第二高度h2。
在一些实施例中，进行图14B至图15的方法，使内连线通孔126直接接触保护衬垫层116的最顶部表面116t。在这些实施例中，可减少内连线通孔126与下方内连线线路112的一者之间的接点电阻。其他实施例进行自图14A至图15的方法，使第二阻障层128直接接触保护衬垫层116的最顶部表面116t，进而增加接点电阻。
在一些实施例中，下侧内连线通孔106、内连线线路112、内连线通孔126、与上侧内连线线路202可构成内连线结构104于基板102上，并提供多种电子装置(如半导体装置、光装置、存储器装置、或类似物)之间的导电路径于内连线结构104之上与之下。随着集成芯片的尺寸缩小，维持及/或改善相邻导电结构之间的隔离很重要。由于制造工具的限制，进一步增加集成芯片的结构所用的工艺容许范围是有利的。因此一些实施例中的内连线结构104可包括含石墨烯的保护衬垫层116，以增加内连线通孔126的工艺容许范围，亦可维持或改善相邻内连线线路112之间的隔哩，以提供高效能(如高速)与可信的集成芯片。
图16是一些实施例中，对应图5至图13、图14A、图14B、及图15所示的方法1600的流程图。
虽然方法1600以下述的一系列动作或事件说明，应理解所示的动作或事件顺序并非用于局限本发明实施例。举例来说，一些动作可与此处所示或所述的顺序不同，比如由不同顺序进行及/或与其他动作或事件同时发生。此外，此处说明的一或多个实施例不需实施所有的所述动作。此外，可在一或多单独的动作及/或阶段中执行此处所述的一或多个动作。
在步骤1602中，形成导电层于基板上。图5显示的剖视图500对应步骤1602的一些实施例。
在步骤1604中，移除导电层的部分以形成内连线线路于基板上。图6显示的剖视图600对应步骤1604的一些实施例。
在步骤1606中，形成含石墨烯的保护衬垫层于内连线线路的外侧表面上。图7显示的剖视图700对应步骤1606的一些实施例。
在步骤1608中，形成第一内连线介电层以横向地围绕内连线线路。图8显示的剖视图800对应步骤1608的一些实施例。
在步骤1610中，形成第一蚀刻停止层于第一内连线介电层上。图9显示的剖视图900对应步骤1610的一些实施例。
在步骤1612中，形成第二内连线介电层于第一蚀刻停止层与内连线线路上。图11显示的剖视图1100对应步骤1612的一些实施例。
在步骤1614中，进行图案化与移除工艺以形成空洞于直接配置在内连线线路上的第二内连线介电层中。图12及图13显示的剖视图1200及1300分别对应步骤1614的一些实施例。
在步骤1616中，将导电材料填入空洞以形成耦接至内连线线路的内连线通孔。图15显示的剖视图1500对应步骤1616的一些实施例。
因此本发明实施例关于形成内连线通孔于内连线线路上的方法，其中保护衬垫层形成于内连线线路的外侧表面上，有助于在形成内连线通孔时选择性沉积与移除多种结构的工艺，以增加内连线通孔的工艺容许范围。
综上所述，本发明一些实施例关于集成芯片，其包括下侧内连线介电层，配置于基板上；内连线线路，配置于下侧内连线介电层上；第一内连线介电层，配置于内连线线路的外侧侧壁周围；保护衬垫层，直接配置于内连线线路的外侧侧壁与内连线线路的上表面上；第一蚀刻停止层，直接配置于第一内连线介电层的上表面上；第二内连线介电层，配置于第一内连线介电层与内连线线路上；以及内连线通孔，延伸穿过第二内连线介电层、直接配置于保护衬垫层上、并电性耦接至内连线线路，其中保护衬垫层包括石墨烯。
在一些实施例中，第一蚀刻停止层不直接配置于保护衬垫层的上表面上。
在一些实施例中，集成芯片还包括：第二蚀刻停止层直接配置于保护衬垫层与第一蚀刻停止层的上表面上。
在一些实施例中，内连性通孔直接接触保护衬垫层。
在一些实施例中，保护衬垫层完全覆盖内连线线路的外侧侧壁与上表面。
在一些实施例中，集成芯片还包括：气体间隔物结构，埋置于第一内连线介电层中，其中内连线线路横向地位于气体间隔物结构之间，以及其中第一内连线介电层与第一蚀刻停止层垂直地位于气体间隔物结构的一者与内连线通孔之间。
在一些实施例中，集成芯片还包括第一阻障层配置于内连线通孔周围，并分隔内连线通孔与第二内连线介电层。
在一些实施例中，第一阻障层直接配置于内连线通孔与保护衬垫层之间。
本发明其他实施例关于集成芯片，其包括：内连线线路，配置于基板上；第一内连线介电层，横向围绕内连线线路；保护衬垫层，配置于内连线线路的上表面上并分隔内连线线路与第一内连线介电层；第一蚀刻停止层，配置于第一内连线介电层上并直接接触第一内连线介电层；第二蚀刻停止层，配置于保护衬垫层与第一蚀刻停止层上，并直接接触保护衬垫层与第一蚀刻停止层；第二内连线介电层，配置于第二蚀刻停止层上；以及内连线通孔，延伸穿过第二内连线介电层与第二蚀刻停止层，以电性接触内连线线路。
在一些实施例中，保护衬垫层直接配置于内连线通孔与内连线线路之间。
在一些实施例中，保护衬垫层包括二维材料。
在一些实施例中，间隔物结构埋置于第一内连线介电层中。
在一些实施例中，内连线通孔的最底部表面比基板高出第一高度，其中第一内连线介电层的最顶部表面比基板高出第二高度，且其中第一高度大于或等于第二高度。
在一些实施例中，内连线通孔的一部分直接位于第一蚀刻停止层上。
在一些实施例中，第一蚀刻停止层与第二蚀刻停止层包括不同材料。
本发明又一实施例关于集成芯片的形成方法，其包括：形成导电层于基板上；移除导电层的部分以形成内连线线路于基板上；形成保护衬垫层于内连线线路的外侧表面上；形成第一内连线介电层于内连线线路周围；选择性地形成第一蚀刻停止层于第一内连线介电层上，而不形成第一蚀刻停止层于保护衬垫层上；形成第二内连线介电层于第一蚀刻停止层与保护衬垫层上；进行图案化与移除工艺，以形成空洞于直接配置于内连线线路上的第二内连线介电层中；以及将导电材料填入空洞以形成耦接至内连线线路的内连线通孔。
在一些实施例中，保护衬垫层包括石墨烯。
在一些实施例中，上述方法还包括：形成第二蚀刻停止层于第一蚀刻停止层与保护衬垫层上。
在一些实施例中，第一蚀刻停止层与保护衬垫层实质上抵抗移除工艺。
在一些实施例中，上述方法还包括形成第一阻障层于空洞中，其中第一阻障层包括的材料不形成于保护衬垫层上。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范围，并可在未脱离本发明的精神与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种集成芯片，包括：
一下侧内连线介电层，配置于一基板上；
一内连线线路，配置于该下侧内连线介电层上；
一第一内连线介电层，配置于该内连线线路的外侧侧壁周围；
一保护衬垫层，直接配置于该内连线线路的外侧侧壁与该内连线线路的上表面上；
一第一蚀刻停止层，直接配置于该第一内连线介电层的上表面上；
一第二内连线介电层，配置于该第一内连线介电层与该内连线线路上；以及
一内连线通孔，延伸穿过该第二内连线介电层、直接配置于该保护衬垫层上、并电性耦接至该内连线线路，
其中该保护衬垫层包括石墨烯。
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