CN113206061A - 集成芯片和形成集成芯片的方法 - Google Patents

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薛琇文
陈启平
黄柏翔
曾雅晴
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Abstract

本发明涉及一种集成芯片。该集成芯片包括设置在衬底上方的层间介电(ILD)结构内的第一互连件。势垒层沿着所述ILD结构的侧壁设置。该势垒层具有在所述第一互连件上方限定开口的侧壁。第二互连件设置在该势垒层上。所述第二互连件延伸穿过该势垒层中的开口且至第一互连件。本申请的实施例还涉及形成集成芯片的方法。

Description

集成芯片和形成集成芯片的方法
技术领域
本申请的实施例涉及集成芯片和形成集成芯片的方法。
背景技术
现代集成芯片包括在半导体衬底(例如硅衬底)上形成的数百万或数十亿个半导体器件。半导体器件通过互连件电耦接在一起。互连件包括设置在半导体衬底上方的介电结构内的互连线和互连通孔。通过使用互连件来将半导体器件电耦接在一起，半导体器件能够执行使集成芯片能够工作的逻辑功能。
发明内容
本申请的一些实施例提供了一种集成芯片，包括：第一互连件，设置在衬底上方的层间介电(ILD)结构内；势垒层，沿着所述ILD结构的侧壁设置且具有在所述第一互连件上方限定开口的侧壁；以及第二互连件，设置在所述势垒层上，其中所述第二互连件延伸穿过所述势垒层中的所述开口且延伸至所述第一互连件。
本申请的另一些实施例提供了一种集成芯片，包括：第一互连件，设置在衬底上方的第一层间介电(ILD)层内；第二层间介电层，设置在所述第一层间介电层上方；势垒层，沿着所述第二层间介电层的侧壁且沿着所述第一层间介电层的上表面延伸；以及第一衬垫，设置在所述势垒层上且环绕导电内部，其中所述第一衬垫延伸穿过所述势垒层至所述第一互连件。
本申请的又一些实施例提供了一种形成集成芯片的方法，包括：在衬底上方的第一层间介电(ILD)层内形成第一互连件；在所述第一层间介电层上方形成第二层间介电层；图案化所述第二层间介电层以形成限定互连开口的侧壁，所述互连开口暴露所述第一互连件的上表面；在所述第一互连件的所述上表面上形成阻挡层，其中所述阻挡层与所述第二层间介电层的所述侧壁横向地分隔开；在所述互连开口内形成势垒层；去除所述阻挡层以暴露所述第一互连件的所述上表面；以及在所述互连开口内形成第二互连件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有在无势垒界面处接触的后段制程(BEOL)互连件的集成芯片的一些实施例的截面图。
图2A至图2B示出了具有在无势垒界面处接触的互连件的集成芯片的一些额外实施例。
图3示出了具有在无势垒界面处接触的互连件的集成芯片的一些可选实施例的截面图。
图4A至图4B示出了具有在无势垒界面处接触的互连件的集成芯片的一些可选实施例的截面图。
图5示出了具有在无势垒界面处接触的互连件的集成芯片的一些可选实施例的截面图。
图6至图21示出了形成集成芯片的方法的一些实施例的截面图，所述集芯片具有在无势垒界面处接触的互连件。
图22示出了形成集成芯片的方法的一些实施例的流程图，所述集成芯片具有在无势垒界面处接触的互连件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成芯片包括：前段制程(FEOL)，其具有设置在衬底内的器件；和后段制程(BEOL)，其具有设置在衬底上方的层间介电(ILD)结构内的互连件(例如互连线、互连通孔等)。互连件电耦接至晶体管器件。随着时间推移，晶体管器件之间的尺寸及距离会减小。为了能够连接至较小的晶体管器件，也减小了互连件的尺寸。
随着互连件的尺寸越来越小，相邻互连件之间的距离也越来越小。相邻互连件之间的较小距离使得相邻互连件之间的电容增加。此外，随着互连件的尺寸减小，电流还更加难以移动通过互连件，且互连件的电阻增加。因为电阻和电容(RC)的乘积与集成芯片的速度成反比，所以互连件可能成为集成芯片速度的瓶颈。
为了提供具有低电阻的互连件，可以使用低电阻金属。举例来说，由于铜具有低电阻且易于使用，因此常常使用铜来形成互连件。然而，随着时间推移，来自一些此类金属的原子可能扩散至周围的ILD结构中。ILD结构内的金属原子可产生通过ILD结构的导电路径，且导致相邻互连件之间的电短路。为了防止金属原子扩散至周围的ILD结构中，可围绕金属形成势垒层。已了解，势垒层可以具有比金属显著高的电阻，且因此可不利地影响互连结构的电阻，并且导致集成芯片的性能降低。
在一些实施例中，本发明涉及具有互连结构的集成芯片，所述互连结构不具有将互连件与下面的互连件垂直地分隔开的势垒层。在一些实施例中，集成芯片可以包括设置在衬底上方的层间介电(ILD)结构内的第一互连件和设置在第一互连件上方的ILD结构内的第二互连件。势垒层横向地环绕第二互连件，且将第二互连件与ILD结构分隔开。势垒层具有侧壁，其在第一互连件正上方限定开口。第二互连件垂直地延伸穿过由势垒层的侧壁限定的开口以接触第一互连件的上表面。因为第二互连件延伸穿过势垒层中的开口，所以势垒层不将第二互连件与第一互连件分隔开，且势垒层不显著增加互连结构的电阻。
图1示出了具有在无势垒界面处接触的后段制程(BEOL)互连件的集成芯片100的一些实施例的截面图。
集成芯片100包括设置在衬底102上方的层间介电(ILD)结构104。ILD结构104环绕多个互连件106至108。多个互连件106至108包括第一互连件106和第一互连件106上方的第二互连件108。在一些实施例中，多个互连件106至108可以包括中段制程(MOL)互连件、导电接触件、互连线和/或互连通孔。举例来说，在一些实施例中，第一互连件106可以包括互连通孔，且第二互连件108可以包括互连线。
势垒层110沿着第二互连件108的侧壁延伸，且将第二互连件108与ILD结构104横向地分隔开。势垒层110被配置成防止来自第二互连件108的原子扩散至ILD结构104中。在一些实施例中，势垒层110还可以沿着第二互连件108的下表面延伸，且将第二互连件108与ILD结构104垂直地分隔开。势垒层110包括侧壁，其限定延伸穿过势垒层110的开口。
第二互连件108垂直地延伸穿过势垒层110中的开口，以物理接触第一互连件106的上表面。在一些实施例中，第二互连件108包括抵靠在势垒层110上的下表面108L和从下表面108L向外延伸且穿过势垒层110的突起部108P。势垒层110可以由比第二互连件108的第二导电材料具有更低导电性(例如，更高的电阻率)的材料构成。然而，因为第二互连件108垂直地延伸穿过势垒层110，所以势垒层110不将第一互连件106与第二互连件108分隔开。因为势垒层110不将第一互连件106与第二互连件108分隔开，所以降低了第一互连件106与第二互连件108之间的电阻。例如，第一互连件106与第二互连件108之间的电阻可以相对于通过势垒层分隔开的互连件降低约20％或更多。降低第一互连件106与第二互连件108之间的电阻可以提高集成芯片100的性能(例如，环形振荡器可以使速度提高约1.5％或更多)。
图2A示出了具有在无势垒界面处接触的互连件的集成芯片200的一些额外实施例的截面图。
集成芯片200包括设置在衬底102上方的ILD结构104内的多个互连件105至108。在一些实施例中，ILD结构104包括多个堆叠的层间介电(ILD)层204a至204c。多个堆叠的ILD层204a至204c包括下部ILD层204a、下部ILD层204a上方的第一ILD层204b，和第一ILD层204b上方的第二ILD层204c。在一些实施例中，多个堆叠的ILD层204a至204c可以包括二氧化硅、氮化硅、碳掺杂的二氧化硅、氧氮化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、未掺杂硅酸盐玻璃(USG)、多孔介电材料等中的一种或多种。在一些实施例中，多个堆叠的ILD层204a至204c中的相邻的ILD层可以通过蚀刻停止层206分隔开。在各个实施例中，蚀刻停止层206可以包括碳化物(例如，碳化硅、碳氧化硅等)，氮化物(例如，氮化硅、氮氧化硅等)等。
多个堆叠的层间介电(ILD)层204a至204c环绕多个互连件105至108。在一些实施例中，多个互连件105至108包括下部互连件105、下部互连件105上方的第一互连件106，和第一互连件106上方的第二互连件108。在一些实施例中，多个互连件105至108可以包括MOL互连件、导电接触件、互连线和/或互连通孔中的一个或多个。在一些实施例中，下部ILD层204a环绕下部互连件105，第一ILD层204b环绕第一互连件106，且第二ILD层204c环绕第二互连件108。在一些实施例中，多个互连件105至108耦接至布置在衬底102内的晶体管器件202。在一些实施例中，晶体管器件202可以包括MOSFET(金属氧化物半导体场效应晶体管)器件、BJT(双极结型晶体管)、JFET(结栅场效应晶体管)等。
在一些实施例中，第一互连件106可以包括和/或是第一导电材料。在一些实施例中，第一导电材料可以是对周围的第一ILD层204b具有低扩散性(例如，对周围的第一ILD层204b的扩散性低于铜的扩散性)的材料。在一些此类实施例中，第一导电材料不通过势垒层与ILD结构104分隔开，使得第一互连件106直接接触第一ILD层204b。在一些此类实施例中，第一导电材料可以包括或是钨、钌、钴等。在其它实施例(未示出)中，第一导电材料可以通过势垒层与ILD结构104分隔开。
第二互连件108通过势垒层110与第二ILD层204c分隔开。势垒层110沿着第二互连件108的侧壁延伸，且具有在第二互连件108正下方的侧壁。势垒层110的侧壁在第一互连件106正上方的位置处限定开口，所述开口延伸穿过势垒层110的下表面。第二互连件108延伸穿过所述开口以直接接触第一互连件106的上表面。在一些实施例中，第二互连件108在势垒层110的侧壁之间连续延伸，使得第二互连件完全填充开口。在一些实施例中，势垒层110的限定开口的侧壁可以间隔开基本上等于第一互连件106的顶面的宽度的距离。在一些此类实施例中，势垒层110的底角可以与第一互连件106的顶角沿着垂直于衬底102的上表面的假想线对准。
图2B示出了集成芯片200的平面视图216的一些实施例。如在图2B的平面视图216(沿着图2A的横截面线A-A’截取)中所示出，势垒层110围绕第二互连件108以闭合回路的形式延伸。在一些实施例中，势垒层110包括围绕第二互连件108延伸的环形。
在一些实施例中，势垒层110包括：垂直延伸段110v，其沿着第二ILD层204c的侧壁设置；及水平延伸段110h，其从垂直延伸段110v的侧壁向外朝向第二互连件108突出。在一些实施例中，垂直延伸段110v可以相对于水平延伸段110h的上表面以大于90°的角度倾斜。在各个实施例中，势垒层110可以包括钽、氮化钽、钛、氮化钛等。
在一些实施例中，第二互连件108包括环绕导电内部212的第一衬垫208。第一衬垫208设置在势垒层110上，且垂直地延伸穿过势垒层110以接触第一互连件106的上表面。在一些实施例中，第一衬垫208包括抵靠在势垒层110上的下表面和从下表面向外延伸且通过势垒层110的突起部。在一些实施例中，第一衬垫208完全填充延伸穿过势垒层110的开口，使得导电内部212的最底面在势垒层110的水平延伸段110h的顶面上方。在一些实施例中，第一衬垫208可以包括电阻率低于势垒层110的材料。在一些实施例中，第一衬垫208可以包括或是与第一互连件106相同的材料。例如，在一些实施例中，第一衬垫208可以包括钌、钴、钨等。在一些此类实施例中，第一互连件106与第一衬垫208之间可以存在接缝301。在其它实施例中，第一衬垫208可以包括或是与第一互连件106不同的材料。在一些实施例中，导电内部212可以包括铜、铝等。
在一些实施例中，第二衬垫210可以设置在第一衬垫208与导电内部212之间。第二衬垫210横向地及垂直地将第一衬垫208与导电内部212分隔开。在一些实施例中，第二衬垫210可以包括和/或是钴、钌、钨等。在一些实施例中，势垒层110、第一衬垫208、第二衬垫210和导电内部212垂直地延伸至第二ILD层204c的上表面。在一些实施例中，第二衬垫210可以包括或是与第一衬垫208不同的材料。
覆盖层214设置在第二互连件108上。在一些实施例中，覆盖层214从导电内部212正上方延伸至第一衬垫208和/或第二衬垫210正上方。在一些实施例中，势垒层110横向地位于覆盖层214外部。覆盖层214可以包括和/或是钴、钌、钨等。在一些实施例中，第二衬垫210和覆盖层214可以包括和/或是相同材料。在其它实施例中，第二衬垫210和覆盖层214可以包括或是不同材料。在一些实施例中，覆盖层214可以包括侧壁，所述侧壁相对于覆盖层214的下表面以角度θ倾斜，所述角度通过覆盖层214测量。在一些实施例中，角度θ可以大于或等于约90°。在一些实施例中，角度θ可以大于90°。
图3示出了具有在无势垒界面处接触的互连件的集成芯片300的一些可选实施例的截面图。
集成芯片300包括设置在衬底102上方的ILD结构104。ILD结构104环绕设置在下部ILD层204a内的下部互连件105、设置在第一ILD层204b内的第一互连件106和设置在第二ILD层204c内的第二互连件108。
第二互连件108与第二ILD层204c通过沿着第二互连件108的相对侧布置的势垒层110分隔开。势垒层110包括设置在第二互连件108正下方的一个或多个侧壁。在一些实施例中，一个或多个侧壁可以包括相对于第一ILD层204b的上表面以角度Φ倾斜的侧壁，所述角度通过势垒层110测量。在一些实施例中，角度Φ可以大于或等于约90°。在一些实施例中，角度Φ可以大于90°。
第二互连件108延伸穿过势垒层110以接触第一互连件106的上表面。在一些实施例中，第二互连件108包括由第一衬垫208环绕的导电内部212。第一衬垫208将导电内部212与势垒层110分隔开。在一些实施例中，第一衬垫208可以包括在第一衬垫208的侧壁之间延伸的水平延伸段。水平延伸段包括在势垒层110正上方的第一上表面304。在一些实施例中，水平延伸段可以还包括凹进区域302，所述凹进区域通过第一上表面304与第一衬垫208的内部侧壁横向地分隔开。凹进区域302在第一互连件106正上方。在一些实施例中，凹进区域302由在第一上表面304下方凹进的第二上表面306限定。在一些实施例中，第一上表面304与第一ILD层204b间隔开第一距离308，且第二上表面306与第一互连件106间隔开小于第一距离308的第二距离310。在一些实施例中，第二上表面306可以包括弯曲表面。在一些实施例中，导电内部212与第一衬垫208共形，使得相比于沿着导电内部212的底部外边缘，导电内部212沿着导电内部212的底部的中心会垂直地更接近第一互连件106。
图4A示出了具有在无势垒界面处接触的互连件的集成芯片400的一些可选实施例的截面图。
集成芯片400包括设置在衬底102上方的下部互连件105。在一些实施例中，下部互连件105可以包括接触衬底102的上表面的下表面。在其它实施例中，下部互连件105可以通过一个或多个额外的互连层与衬底102的上表面分隔开。下部互连件105包括环绕导电芯404的下部势垒层402。下部势垒层402沿着导电芯404的侧壁和下表面连续延伸。下部势垒层402将导电芯404与周围的下部ILD层204a横向地分隔开。在一些实施例中，下部势垒层402可以包括钛、钽、氮化钛、氮化钽等。在一些实施例中，导电芯404可以包括钌、钨、钴等。在一些实施例中，下部ILD层204a可以包括氮化硅、二氧化硅等。
第一ILD层204b通过第一蚀刻停止层206a与下部ILD层204a垂直地分隔开。第一ILD层204b横向地环绕设置在下部互连件105上方的第一互连件106。在一些实施例中，第一互连件106可以横向地接触第一蚀刻停止层206a和第一ILD层204b的侧壁。在一些实施例中，第一互连件106可以包括与导电芯404相同的材料(例如钌、钨、钴等)。在一些实施例中，第一互连件106可以包括在第一互连件106的最外侧壁之间不断延伸的单一材料。
第二互连件108设置在第一互连件106上方。第二互连件108被第二ILD层204c横向环绕。在一些实施例中，第二ILD层204c与第一ILD层204b通过第二蚀刻停止层206b分隔开。第二互连件108包括第一衬垫208、由第一衬垫208环绕的第二衬垫210，和由第二衬垫210环绕的导电内部212。在一些实施例中，第一衬垫208可以包括与第一互连件106和导电芯404相同的材料。在一些此类实施例中，相同的材料从第二互连件108的上表面连续延伸至导电芯404的最底面。
图4B示出了具有在无势垒界面处接触的互连件的集成芯片406的一些可选实施例的截面图。
集成芯片406包括设置在衬底102上方的下部互连件105。在一些实施例中，下部互连件105可以包括接触衬底102的上表面的下表面。在其它实施例中，下部互连件105可以通过一个或多个额外的互连层与衬底102的上表面分隔开。在一些实施例中，下部互连件105可以横向地接触侧壁下部ILD层204a。在一些实施例中，下部互连件105可以包括在下部互连件105的最外侧壁之间连续延伸的单一材料。在一些实施例中，单一材料可以包括钌、钨、钴等。
第一ILD层204b通过第一蚀刻停止层206a与下部ILD层204a垂直地分隔开。第一ILD层204b横向地环绕设置在下部互连件105上方的第一互连件106。在一些实施例中，第一互连件106可以横向地接触第一蚀刻停止层206a和第一ILD层204b的侧壁。在一些实施例中，第一互连件106可以包括与下部互连件105相同的材料(例如，钌、钨、钴等)。在一些实施例中，第一互连件106可以包括在第一互连件106的最外侧壁之间不断延伸的单一材料。
第二互连件108设置在第一互连件106上方。第二互连件108与第二ILD层204c通过势垒层110横向地分隔开。第二互连件108包括第一衬垫208、由第一衬垫208环绕的第二衬垫210，和由第二衬垫210环绕的导电内部212。在一些实施例中，第一衬垫208可以包括与第一互连件106不同的材料。例如，在一些实施例中，第一衬垫可以包括钌，且第一互连件可以包括钨。在一些此类实施例中，第一互连件106与第一衬垫208之间的界面408与势垒层110的底面基本对准。
图5示出了具有在无势垒界面处接触的互连件的集成芯片500的一些可选实施例的截面图。
集成芯片500包括设置在衬底102上的下部ILD层204a内的下部互连件105。在一些实施例中，下部互连件105接触布置在衬底102的上表面上和/或内的晶体管器件202。第一互连件106设置在下部ILD层204a上方的第一ILD层204b内。第二互连件108设置在第一互连件106上方。第二互连件108与第二ILD层204c通过势垒层110横向地分隔开。第二互连件108垂直地延伸穿过势垒层110的下表面以接触第一互连件106的上表面。覆盖层214沿着第二互连件108的上表面设置。
上部ILD层204d通过上部蚀刻停止层502与第二ILD层204c垂直地分隔开。在一些实施例中，上部蚀刻停止层502可以包括多层蚀刻停止层。在一些此类实施例中，上部蚀刻停止层502可以包括第一材料502a、设置在第一材料502a上的第二材料502b和设置在第二材料502b上的第三材料502c。在一些实施例中，第一材料502a可以是与第三材料502c相同的材料，且可以是与第二材料502b不同的材料。在一些实施例中，第一材料502a、第二材料502b和第三材料502c可以包括或是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。
上部ILD层204d环绕上部互连件504。上部互连件504从上部ILD层204d的顶部垂直地延伸到覆盖层214。在一些实施例中，上部互连件504包括第一上部衬垫508、由第一上部衬垫508环绕的第二上部衬垫510，和由第二上部衬垫510环绕的上部导电内部512。在一些实施例中，上部互连件504由上部势垒层506环绕。在一些实施例中，上部势垒层506沿着上部互连件504的底面并且从上部互连件504的第一侧壁连续延伸至上部互连件504的相对的第二侧壁。
图6至图21示出了形成具有在无势垒界面处接触的互连件的集成芯片的方法的一些实施例的截面图600至2100。尽管关于方法描述了图6至图21，但应了解，图6至图21中所公开的结构不限于方法，而是可以作为独立于方法的结构而独立存在。
如图6的截面图600中所示出，提供了衬底102。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶圆和/或晶圆上的一个或多个管芯，以及任何其它类型的半导体和/或与其相关联的外延层。在一些实施例中，晶体管器件202形成在衬底102上和/或内。在一些此类实施例中，可以通过在衬底102上方沉积栅极介电膜和栅电极膜来形成晶体管器件202。随后对栅极介电膜和栅电极膜进行图案化以形成栅极介电质202d和栅电极202e。可以随后植入衬底102以在衬底102内和在栅电极202e的相对侧上形成源极/漏极区域202sd1至202sd2。
在一些实施例中，下部互连件105可以形成在下部ILD层204a内，所述下部ILD层形成在衬底102上方。在一些实施例中，下部互连件105可以包括MOL互连件或导电接触件。在一些实施例中，可以通过以下操作形成下部互连件105：在衬底102上方形成下部ILD层204a、选择性地蚀刻下部ILD层204a以在下部ILD层204a内形成下部互连开口602、在下部互连开口602内形成第一导电材料(例如，铜、铝等)，及执行第一平坦化工艺(例如，化学机械平坦化工艺)以从下部ILD层204a上方去除过量的第一导电材料。
如图7的截面图700中所示出，第一ILD层204b形成在下部ILD层204a上方。第一互连件106随后形成在第一ILD层204b内和下部互连件105上方。在一些实施例中，可以通过以下操作形成第一互连件106：在下部ILD层204a上方形成第一ILD层204b、选择性地蚀刻第一ILD层204b以在第一ILD层204b内形成第一互连开口702、在第一互连开口702内形成第二导电材料(例如，铜、铝等)，及执行第二平坦化工艺(例如，化学机械平坦化工艺)以从第一ILD层204b上方去除过量的第二导电材料。在各个实施例中，第二导电材料可以包括钨、钌、钴等。
如图8的截面图800中所示出，第二ILD层204c形成在第一ILD层204b上方。在一些实施例中，可以在形成第二ILD层204c之前在第一ILD层204b上方形成蚀刻停止层206。在各个实施例中，可以通过沉积工艺(例如，原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、等离子增强型化学气相沉积(PE-CVD)工艺等)来形成蚀刻停止层206和/或第二ILD层204c。
第一掩模结构801形成在第二ILD层204c上方。在一些实施例中，第一掩模结构801可以包括感光材料(例如，光刻胶)。在其它实施例中，第一掩模结构801可以包括介电掩模层802和在介电掩模层802上方的硬掩模804。在一些实施例中，介电掩模层802可以包括氧化物(例如，氧化硅、二氧化硅等)。在一些实施例中，硬掩模804可以包括碳化物(例如，碳化硅、碳氧化硅等)、氮化物(例如，氮化硅、氮氧化硅、氮化钛等)、氧化物(例如，氧化硅、氧化钛等)。
执行第一蚀刻工艺以根据第一掩模结构801选择性地蚀刻第二ILD层204c，并限定中间互连开口806。中间互连开口806由第二ILD层204c的侧壁和水平延伸的表面限定。在一些实施例中，可以通过在由第一掩模结构801暴露的区域中将第二ILD层204c暴露于第一蚀刻剂808来选择性地图案化第二ILD层204c。在一些实施例中，第一蚀刻剂808可以包括干蚀刻剂(例如，具有氟化学物质、氯化学物质等)。在其它实施例中，第一蚀刻剂808可以包括湿蚀刻剂(例如，包括氢氟酸、氢氧化钾等)。
如图9的截面图900中所示出，去除第一掩模结构801的一部分。在一些实施例中，可以在将介电掩模层802保持在第二ILD层204c上方的适当位置的同时去除硬掩模(图8的804)。在各个实施例中，可以通过蚀刻工艺、平坦化工艺(例如，化学机械抛光(CMP)工艺)等来去除硬掩模(图8的804)。
如图10的截面图1000中所示出，根据第二蚀刻工艺进一步蚀刻第二ILD层204c和蚀刻停止层206以形成第二互连开口1002。在一些实施例中，第二互连开口1002暴露第一互连件106的上表面。在一些实施例中，第二互连开口1002还暴露第一ILD层204b的上表面。在一些实施例中，第二蚀刻工艺可以根据介电掩模层802将第二ILD层204c和第一蚀刻停止层206a暴露于第二蚀刻剂1004。在一些实施例中，第二蚀刻工艺可以包括线性去除方法(LRM)。
在一些可选实施例(未示出)中，可以根据单个蚀刻工艺来蚀刻第二ILD层204c。在一些额外的实施例中，可以根据使用不同蚀刻剂的分开的蚀刻工艺来蚀刻第二ILD层204c和蚀刻停止层206。例如，在一些实施例中，第一单一蚀刻工艺可以蚀刻穿过第二ILD层204c以暴露蚀刻停止层206，而第二单一蚀刻工艺可以蚀刻穿过蚀刻停止层206以暴露第一互连件106的上表面。
如图11的截面图1100中所示出，在第二互连开口1002内和第一互连件106的上表面上形成阻挡层1102。在一些实施例中，阻挡层1102与蚀刻停止层206和/或第二ILD层204c的侧壁横向分隔开。在一些额外的实施例中，阻挡层1102被限制在第一互连件106的上表面上方，使得第一ILD层204b的上表面暴露在阻挡层1102的侧壁与第二ILD层204c的侧壁之间。
在一些实施例中，阻挡层1102可以包括自组装单层(SAM)。在一些实施例中，自组装单层可以包括有机材料。例如，阻挡层1102可以包括硅烷(例如，氯硅烷、烷氧基硅烷、有机硅烷等)、硫醇盐(例如，有机硫醇盐)等。在一些实施例中，可以通过旋涂工艺形成自组装单层。在一些实施例中，阻挡层1102可以形成为在约10埃
Figure BDA0003019574910000133
与约
Figure BDA0003019574910000134
之间范围内的厚度。在其它实施例中，阻挡层1102可以形成为在约
Figure BDA0003019574910000135
与约
Figure BDA0003019574910000136
埃之间、约
Figure BDA0003019574910000137
与约
Figure BDA0003019574910000138
之间的范围内或其它合适的值的厚度。
如图12的截面图1200中所示出，在第二互连开口1002内选择性地形成势垒层1202。在一些实施例中，阻挡层1102被配置为用作掩模，以防止在第一互连件106的上表面上形成势垒层1202。势垒层1202覆盖第一ILD层204b、第二ILD层204c和/或第一互连件106中的一个或多个的表面。势垒层1202不形成在阻挡层1102的表面上，使得阻挡层1102具有在形成势垒层1202之后暴露的一个或多个表面。在一些实施例中，势垒层1202可以形成为在约
Figure BDA0003019574910000131
与约
Figure BDA0003019574910000132
之间的范围内的厚度。在其它实施例中，势垒层1202可以形成为在约
Figure BDA0003019574910000141
与约
Figure BDA0003019574910000142
之间、约
Figure BDA0003019574910000143
与约
Figure BDA0003019574910000144
之间的范围内或其它合适的值的厚度。
在一些实施例中，可以通过原子层沉积(ALD)工艺来选择性地形成势垒层1202。在此类实施例中，可以通过执行多个ALD循环来执行ALD工艺。多个ALD循环分别将第一前体气体引入至容纳衬底102的处理腔室中，吹扫处理腔室以从处理腔室抽出第一前体气体，将第二前体气体引入至处理腔室中，且随后吹扫处理腔室以从处理腔室抽出第二前体气体。阻挡层1102对第一前体具有惰性，使得第一前体不粘附至阻挡层1102。相反，第一前体气体选择性地形成在第一ILD层204b、第二ILD层204c和/或蚀刻停止层206的一个或多个表面上。第二前体气体与第一前体气体相互作用以在第一ILD层204b、第二ILD层204c和/或蚀刻停止层206的一个或多个表面上形成势垒层1202的单层。因为第一前体气体不在阻挡层1102上形成，所以不在阻挡层1102上形成单层。
如图13的截面图1300中所示出，去除阻挡层(图12的1102)。去除阻挡层(图12的1102)暴露第一互连件106的上表面，并留下延伸穿过势垒层1202到达第一互连件106的开口1302。在一些实施例中，可以通过将阻挡层(图12的1102)暴露于等离子体来去除阻挡层(图12的1102)。例如，在一些实施例中，可以通过将阻挡层暴露于氢基等离子体(例如，H2等离子体)来去除阻挡层(图12的1102)。在一些实施例中，因为势垒层1202的侧壁是由阻挡层(图12的1102)而非蚀刻工艺限定的，所以限定开口1302的势垒层1202的侧壁中的一个或多个可以相对于第一ILD层204b的上表面以钝角倾斜，所述钝角通过势垒层110测量。在其它实施例中，限定开口1302的势垒层1202的侧壁中的一个或多个可以相对于第一ILD层204b的上表面以直角或锐角倾斜，所述直角或锐角通过势垒层110测量。如图14的截面图1400中所示出，在第二互连开口1002内形成第一衬垫层1402。第一衬垫层1402形成在势垒层1202上方并且延伸穿过势垒层1202中的开口1302以接触第一互连件106。在各个实施例中，第一衬垫层1402可以包括钌、钨、钴等。在一些实施例中，可以通过沉积工艺(例如，ALD工艺、CVD工艺、PE-CVD工艺等)形成第一衬垫层1402。在一些实施例中，第一衬垫层1402可以形成为在约
Figure BDA0003019574910000151
与约
Figure BDA0003019574910000152
之间、约
Figure BDA0003019574910000153
与约
Figure BDA0003019574910000154
之间的范围内或者其它合适值的厚度。
如图15的截面图1500中所示出，第二衬垫层1502形成在第二互连开口1002内和第一衬垫层1402上方。在一些实施例中，第二衬垫层1502层可以包括钴、钨、钌等。在一些实施例中，第二衬垫层1502可以包括与第一衬垫层1402不同的材料。在各个实施例中，第二衬垫层1502可以通过沉积工艺(例如，ALD工艺、CVD工艺、PE-CVD工艺等)形成。在一些实施例中，第二衬垫层1502可以形成为在约
Figure BDA0003019574910000155
与约
Figure BDA0003019574910000156
之间、约
Figure BDA0003019574910000157
与约
Figure BDA0003019574910000158
之间的范围内或其它合适值的厚度。
如图16的截面图1600中所示出，第三导电材料1602形成在第二互连开口1002内和第二衬垫层1502上方。在一些实施例中，可以使用沉积工艺和/或电镀工艺(例如，电镀、化学镀等)形成第三导电材料1602。在各个实施例中，第三导电材料1602可以包括铜、铝等。
如图17的截面图1700中所示出，执行平坦化工艺。沿着线1702执行平坦化工艺，以从第二ILD层204c上方去除第三导电材料(图16的1602)的一部分，并限定第二互连件108。在一些实施例中，平坦化工艺还去除了势垒层(图16的1202)、第一衬垫层(图16的1402)和第二衬垫层(图16的1502)的一部分。第二互连件108包括接触第一互连件106的第一衬垫208、由第一衬垫208环绕的第二衬垫210，和由第二衬垫210环绕的导电内部212。在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在一些实施例中，平坦化工艺使得势垒层110、第一衬垫208、第二衬垫210和导电内部212的上表面与第二ILD层204c的上表面基本上共面(例如，在CMP工艺的容差内共面)。
如图18的截面图1800中所示出，覆盖层214形成在第二互连件108上方。在一些实施例中，可以通过分别形成覆盖层214的子层的多个沉积循环来形成覆盖层214。在一些实施例中，可以通过在第二互连件108上方沉积金属，然后进行等离子体处理来分别执行多个沉积循环。在一些实施例中，金属可以包括钴、钌、钨等。在一些实施例中，可以通过将沉积的金属暴露于包括氮、氢等的等离子体来执行等离子体处理。在一些实施例中，等离子体可以包括基于氨(NH3)的等离子体。在一些实施例中，覆盖层214可以形成为在约
Figure BDA0003019574910000161
与约
Figure BDA0003019574910000162
之间，约
Figure BDA0003019574910000163
与约
Figure BDA0003019574910000164
之间的范围内或其它合适值的厚度。
在一些实施例中，覆盖层214可以形成为被完全限制在第二衬垫210和导电内部212上方。在一些此类实施例中，覆盖层214可以具有基本上等于第二衬垫218的最大宽度的最大宽度。在其它实施例中，覆盖层214可以形成为被完全限制在第一衬垫208、第二衬垫210和导电内部212上方。在一些此类实施例中，覆盖层214可以具有基本上等于第一衬垫208的最大宽度的最大宽度。在又其它实施例中，覆盖层214可以形成为连续延伸超过第一衬垫208的相对的最外边缘。
如图19的截面图1900中所示出，上部ILD层204d形成在第二ILD层204c上方。在各个实施例中，上部ILD层204d可以通过沉积工艺(例如，ALD工艺、CVD工艺、PE-CVD工艺等)形成。在一些实施例中，在形成上部ILD层204d之前，可以在第二ILD层204c上形成上部蚀刻停止层502。在一些实施例中，上部蚀刻停止层502可以包括具有第一材料502a、第一材料502a上方的第二材料502b和第二材料502b上方的第三材料502c的多层蚀刻停止层。在一些实施例中，第一材料502a、第二材料502b和第三材料502c可以包括氧化物、氮化物或碳化物中的一种或多种。
如图20的截面图2000中所示出，对上部ILD层204d进行图案化以限定上部互连开口2002。在一些实施例中，可以通过根据第二掩模结构2006将上部ILD层204d选择性地暴露于第三蚀刻剂2004来图案化上部ILD层204d。在一些实施例中，第二掩模结构2006可以包括光刻胶层、硬掩模层等。在各个实施例中，第三蚀刻剂2004可以包括干蚀刻剂(例如，具有氯蚀刻化学物质、氟蚀刻化学物质等)或湿蚀刻剂(例如，包括氢氟酸、氢氧化钾等)。
如图21的截面图2100中所示出，在上部互连开口2002内形成上部互连件504。上部互连件504可以形成为通过上部势垒层506与上部ILD层204d分隔开。在一些实施例中，通过在上部互连开口2002内沉积上部势垒层来形成上部势垒层506。随后通过以下操作形成上部互连件504：在上部势垒层上和上部互连开口2002内形成第一上部衬垫层、在第一上部衬垫层上和上部互连开口2002内形成第二上部衬垫层，和在第二上部衬垫层上和上部互连开口2002内形成上部导电材料。在形成上部导电材料之后，可以执行平坦化工艺(例如，CMP工艺)以从上部ILD层204d上方去除过量的上部导电材料、第一上部衬垫、第二上部衬垫和/或上部势垒层。平坦化工艺将上部互连件504限定为具有在上部势垒层506上方的第一上部衬垫508、在第一上部衬垫508上方的第二上部衬垫510和在第二上部衬垫510上方的上部导电内部512。
上部势垒层、第一上部衬垫层、第二上部衬垫层和上部导电材料可以通过沉积工艺(例如，CVD、PVD、PE-CVD等)形成。在一些实施例中，上部势垒层可以包括钽、钛、氮化钽、氮化钛等。在各个实施例中，第一上部衬垫层可以包括钨、钌、钴等。在一些实施例中，第二上部衬垫层可以包括与第一上部衬垫不同的材料。在各个实施例中，第二上部衬垫层可以包括钨、钌、钴等。在各个实施例中，上部导电材料可以包括铜、铝等。
图22示出了形成具有在无势垒界面处接触的互连件的集成芯片的方法2200的一些实施例的流程图。
虽然本文将所公开的方法2200示出和描述为一系列步骤或事件，但应理解，此类步骤或事件的示出次序不应以限制性的意义来解释。例如，一些步骤可以以不同的顺序发生并且/或者与除了本文中所示和/或描述的步骤或事件之外的其他步骤或事件同时发生。此外，为实现所述实施例的一个或多个方面，并非需要所有所述的操作。此外，可在一个或多个分开的操作和/或阶段中执行文中所述的一个或多个操作。
在步骤2202处，在衬底上方的第一层间介电(ILD)层内形成第一互连件。图6至图7示出了对应于步骤2202的一些实施例的截面图600至700。
在步骤2204处，在第一ILD层上方形成第二ILD层。图8示出了对应于步骤2204的一些实施例的截面图800。
在步骤2206处，蚀刻第二ILD层以形成内表面，所述内表面限定暴露第一互连件的上表面的互连开口。图8至图10示出了对应于步骤2206的一些实施例的截面图800至1000。
在步骤2208处，在第一互连件的上表面上形成阻挡层。在一些实施例中，阻挡层可以包括自组装单层(SAM)。图11示出了对应于步骤2208的一些实施例的截面图1100。
在步骤2210处，在互连开口内选择性地形成势垒层。图12示出了对应于步骤2210的一些实施例的截面图1200。
在步骤2212处，去除阻挡层以暴露第一互连件的上表面。图13示出了对应于步骤2212的一些实施例的截面图1300。
在步骤2214处，在势垒层上和第一互连件的上表面上形成第二互连件。在一些实施例中，第二互连件可以根据步骤2216至2222形成。
在步骤2216处，在势垒层和第一互连件的上表面上形成第一衬垫。图14示出了对应于步骤2216的一些实施例的截面图1400。
在步骤2218处，在第一衬垫上形成第二衬垫。图15示出了对应于步骤2218的一些实施例的截面图1500。
在步骤2220处，在第二衬垫上形成导电材料。图16示出了对应于步骤2220的一些实施例的截面图1600。
在步骤2222处，执行平坦化工艺以从第二ILD层上方去除过量的导电材料且限定第二互连件。图17示出了对应于步骤2222的一些实施例的截面图1700。
在步骤2224处，在第二互连件上形成覆盖层。图18示出了对应于步骤2224的一些实施例的截面图1800。
在步骤2226处，在第二ILD层上方的上部ILD层内形成上部互连件。图19至图21示出了对应于步骤2226的一些实施例的截面图1900至2100。
因此，在一些实施例中，本发明涉及具有互连结构的集成芯片，所述互连结构不具有将互连件与下面的互连件垂直地分隔开的势垒层。
在一些实施例中，本发明涉及一种集成芯片。所述集成芯片包括：第一互连件，其设置在衬底上方的层间介电(ILD)结构内；势垒层，其沿着ILD结构的侧壁设置且具有在第一互连件上方限定开口的侧壁；和第二互连件，其设置在势垒层上，所述第二互连件延伸穿过势垒层中的开口且到达第一互连件。在一些实施例中，势垒层设置在ILD结构的上表面上，所述上表面在横向地位于ILD结构的侧壁与第一互连件之间。在一些实施例中，第二互连件包括布置在势垒层上并环绕导电内部的第一衬垫。在一些实施例中，第一互连件和第一衬垫包括相同的材料；且导电内部和第一衬垫包括不同的材料。在一些实施例中，集成芯片还包括第二衬垫，所述第二衬垫设置在第一衬垫上并环绕导电内部。在一些实施例中，集成芯片还包括布置在导电内部和第二衬垫上的覆盖层，覆盖层和第二衬垫包括相同的材料。在一些实施例中，势垒层横向地位于覆盖层外部。在一些实施例中，第一衬垫包括抵靠在势垒层上的下表面和从下表面向外延伸并通过势垒层的突起部。
集成芯片包括：第一互连件，其设置在衬底上方的第一层间介电(ILD)层内；第二ILD层，其设置在第一ILD层上方；势垒层，其沿着第二ILD层的侧壁且沿着第一ILD层的上表面延伸；和第一衬垫，其设置在势垒层上且环绕导电内部，第一衬垫延伸穿过势垒层至第一互连件。在一些实施例中，势垒层包括：垂直延伸段，其沿着第二ILD层的侧壁设置；和水平延伸段，其从垂直延伸段朝向第一互连件突出。在一些实施例中，第一衬垫层具有比势垒层低的电阻率。在一些实施例中，第一互连件和第一衬垫是相同的材料，其从第一互连件的底部连续延伸至第二ILD层的顶部。在一些实施例中，势垒层具有侧壁，所述侧壁间隔开基本上等于第一互连件的顶面的宽度的距离。在一些实施例中，相比于沿着导电内部的底部外边缘，导电内部沿着导电内部的底部的中心垂直地更接近于第一互连件。在一些实施例中，导电内部包括在势垒层正上方的下表面和从下表面向外延伸的突起部，所述突起部在第一互连件正上方。在一些实施例中，势垒层的底面限定从势垒层的平面视图观看环绕第一衬垫的闭合回路。
在其它实施例中，本发明涉及一种形成集成芯片的方法。所述方法包括：在衬底上方的第一层间介电(ILD)层内形成第一互连件；在第一ILD层上方形成第二ILD层；图案化第二ILD层以形成限定互连开口的侧壁，所述互连开口暴露第一互连件的上表面；在第一互连件的上表面上形成阻挡层，所述阻挡层与第二ILD层的侧壁横向地分隔开；在互连开口内形成势垒层；去除阻挡层以暴露第一互连件的上表面；和在互连开口内形成第二互连件。在一些实施例中，在互连开口内形成势垒层之后去除阻挡层。在一些实施例中，阻挡层包括自组装单层。在一些实施例中，所述方法还包括：在势垒层上形成第一衬垫且直接接触第一互连件的上表面；在第一衬垫上形成导电材料；和执行平坦化工艺以从第二ILD层上方去除导电材料的部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
第一互连件，设置在衬底上方的层间介电(ILD)结构内；
势垒层，沿着所述ILD结构的侧壁设置且具有在所述第一互连件上方限定开口的侧壁；以及
第二互连件，设置在所述势垒层上，其中所述第二互连件延伸穿过所述势垒层中的所述开口且延伸至所述第一互连件。
2.根据权利要求1所述的集成芯片，其中，所述势垒层设置在所述ILD结构的上表面上，所述上表面横向地位于所述ILD结构的所述侧壁与所述第一互连件之间。
3.根据权利要求1所述的集成芯片，其中，所述第二互连件包括第一衬垫，所述第一衬垫布置在所述势垒层上且环绕导电内部。
4.根据权利要求3所述的集成芯片，
其中，所述第一互连件和所述第一衬垫包括相同材料；且
其中，导电内部和所述第一衬垫包括不同材料。
5.根据权利要求3所述的集成芯片，其还包括：
第二衬垫，设置在所述第一衬垫上且环绕所述导电内部。
6.根据权利要求5所述的集成芯片，其还包括：
覆盖层，布置在所述导电内部和所述第二衬垫上，其中所述覆盖层和所述第二衬垫包括相同材料。
7.根据权利要求6所述的集成芯片，其中，所述势垒层横向地位于所述覆盖层外部。
8.根据权利要求3所述的集成芯片，其中，所述第一衬垫包括抵靠在所述势垒层上的下表面和从所述下表面向外延伸穿过所述势垒层的突起部。
9.一种集成芯片，包括：
第一互连件，设置在衬底上方的第一层间介电(ILD)层内；
第二层间介电层，设置在所述第一层间介电层上方；
势垒层，沿着所述第二层间介电层的侧壁且沿着所述第一层间介电层的上表面延伸；以及
第一衬垫，设置在所述势垒层上且环绕导电内部，其中所述第一衬垫延伸穿过所述势垒层至所述第一互连件。
10.一种形成集成芯片的方法，包括：
在衬底上方的第一层间介电(ILD)层内形成第一互连件；
在所述第一层间介电层上方形成第二层间介电层；
图案化所述第二层间介电层以形成限定互连开口的侧壁，所述互连开口暴露所述第一互连件的上表面；
在所述第一互连件的所述上表面上形成阻挡层，其中所述阻挡层与所述第二层间介电层的所述侧壁横向地分隔开；
在所述互连开口内形成势垒层；
去除所述阻挡层以暴露所述第一互连件的所述上表面；以及
在所述互连开口内形成第二互连件。
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