CN115642146A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：包括第一区域和第二区域的半导体基板；在第一区域上以第一间隔彼此间隔开的第一金属线；在第二区域上以第二间隔彼此间隔开的第二金属线，第二间隔小于第一间隔；以及在半导体基板上并覆盖第一金属线和第二金属线的钝化层，钝化层包括侧壁部、上部和气隙，侧壁部覆盖第一金属线和第二金属线的侧壁，侧壁部包括多孔介电层，上部覆盖第一金属线和第二金属线的顶表面，气隙由第二金属线之间的侧壁部限定。

Description

半导体装置
相关申请的交叉引用
本申请要求2021年7月19日提交于韩国知识产权局的韩国专利申请No.10-2021-0094202的优先权，其公开内容整体以引用方式并入本文中。
技术领域
实施例涉及半导体装置，更具体地，涉及一种包括金属线的半导体装置。
背景技术
随着集成电路发展，需要能够高速操作和高度集成的半导体装置。例如，这种半导体装置可包括落在几十纳米范围内的线宽。
发明内容
根据一些实施例，一种半导体装置可包括：半导体基板，其包括第一区域和第二区域；多条第一金属线，其在第一区域上以第一间隔彼此间隔开；多条第二金属线，其在第二区域上以第二间隔彼此间隔开，第二间隔小于第一间隔；以及钝化层，其在半导体基板上并覆盖第一金属线和第二金属线，该钝化层包括覆盖第一金属线和第二金属线的侧壁的多个侧壁部以及覆盖第一金属线和第二金属线的顶表面的多个上部。钝化层的侧壁部可包括多孔介电层。钝化层可具有由第二金属线之间的侧壁部限定的气隙。
根据一些实施例，一种半导体装置可包括：多条金属线，其在半导体基板上；以及钝化层，其覆盖金属线，该钝化层包括覆盖金属线的侧壁的多个侧壁部以及覆盖金属线的顶表面的多个上部。钝化层可具有多个孔。侧壁部的孔的密度可大于上部的孔的密度。
根据一些实施例，一种半导体装置可包括：下层上的第一金属线，其具有第一宽度；下层上的第二金属线，其具有小于第一宽度的第二宽度；第三金属线，其在第一金属线和第二金属线之间且具有第二宽度；以及钝化层，其覆盖第一金属线、第二金属线和第三金属线。钝化层可包括：多孔区域，其与第一金属线、第二金属线和第三金属线的侧壁相邻；以及无孔区域，其与第一金属线、第二金属线和第三金属线的顶表面相邻。
附图说明
通过参照附图详细描述示例性实施例，对于本领域技术人员而言特征将变得显而易见，在附图中：
图1例示了根据一些实施例的制造半导体装置的方法的流程图。
图2例示了根据一些实施例的半导体装置的局部平面图。
图3至图5例示了沿着图2的线I-I’和线II-II’的截面图，其示出根据一些实施例的制造半导体装置的方法中的阶段。
图6A、图6B和图6C例示了图5的部分P1的放大图。
图7例示了图5的部分P2的放大图。
图8例示了图5的部分P3的放大图。
图9例示了示出根据一些实施例的用于形成半导体装置的半导体制造设备的示意图。
图10例示了根据一些实施例的形成半导体装置的衬垫层和钝化层的方法的流程图。
图11例示了根据一些实施例的半导体装置的局部平面图。
图12例示了沿着图10的线III-III’的截面图，示出根据一些实施例的半导体装置。
图13例示了根据一些实施例的半导体装置的局部平面图。
图14例示了沿着图10的线IV-IV’的截面图，示出根据一些实施例的半导体装置。
图15例示了根据一些实施例的半导体装置的截面图。
具体实施方式
图1例示了根据一些实施例的制造半导体装置的方法的流程图。
图2例示了根据一些实施例的半导体装置的局部平面图。图3至图5例示了沿着图2的线I-I’和线II-II’的截面图，其示出根据一些实施例的制造半导体装置的方法中的阶段。图6A、图6B和图6C例示了图5的部分P1的放大图。图7例示了图5的部分P2的放大图。图8例示了图5的部分P3的放大图。
参照图1、图2和图3，可在包括第一区域R1和第二区域R2的半导体基板100上形成金属线111a和111b(S10)。可在半导体基板100与金属线111a和111b之间形成下层110。
例如，半导体基板100可包括第一区域R1和第二区域R2。半导体基板100可以是例如硅基板、锗基板和硅锗基板中的一个或多个。
下层110可形成在半导体基板100上(例如，半导体基板100的上表面上)。下层110可包括导电图案和介电层。下层110可覆盖形成在半导体基板100上的半导体元件。例如，半导体元件可包括金属氧化物半导体(MOS)晶体管、电容器、电阻器、接触插塞和连接线。
例如，下层110可包括高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)、臭氧原硅酸四乙酯(O3-TEOS)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(Tonen Silazene，TOSZ)或其组合。在另一示例中，下层110可包括介电常数小于氧化硅的介电材料，并且可由至少一层形成。下层110可包括例如氟掺杂氧化物(或FSG)、碳掺杂氧化物、氧化硅、氢硅倍半环氧乙烷(HSG，SiO:H)、甲基倍半硅氧烷(MSQ，SiO:CH3)或a-SiOC(SiOC:H)。
在下层110上形成金属线111a和111b可包括：在下层110上顺序地形成屏障金属层、金属层和金属封盖层；在金属封盖层上(例如，经由光刻)形成掩模图案；以及使用掩模图案作为蚀刻掩模来顺序地蚀刻金属封盖层、金属层和屏障金属层以分别形成金属封盖图案、金属线111a和111b和屏障金属图案。
金属线111a和111b可包括设置在第一区域R1上的第一金属线111a以及设置在第二区域R2上的第二金属线111b。
在一些实施例中，第一金属线111a和第二金属线111b可通过接触插塞和下线电连接到半导体基板100上的半导体元件。在一些实施例中，例如，第一金属线111a和第二金属线111b可独立地包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)和钌(Ru)中的至少一种。
第一金属线111a可沿着一个方向平行延伸。第一金属线111a可各自具有第一宽度W1并且可按第一间隔S1设置。
第二金属线111b可各自具有第二宽度W2并且可按第二间隔S2设置。在一些实施例中，第二宽度W2可与第一宽度W1基本上相同，第二间隔S2可小于第一间隔S1。
屏障金属图案可包括第一屏障金属图案BMa和第二屏障金属图案BMb。第一屏障金属图案BMa可设置在下层110与各条第一金属线111a之间，第二屏障金属图案BMb可设置在下层110与各条第二金属线111b之间。例如，第一屏障金属图案BMa和第二屏障金属图案BMb可独立地由Ti、Ta、TiN、WN、TaN、TiSiN、TaSiN、TiAlN或其任何组合形成。
金属封盖图案可包括第一金属封盖图案113a和第二金属封盖图案113b。第一金属封盖图案113a可设置在各条第一金属线111a上，第二金属封盖图案113b可设置在各条第二金属线111b上。在第一金属线111a和第二金属线111b被图案化的光刻和蚀刻工艺中，第一金属封盖图案113a和第二金属封盖图案113b可抑制第一金属线111a和第二金属线111b的顶表面上的漫反射。例如，第一金属封盖图案113a和第二金属封盖图案113b可独立地由Ti、Ta、TiN、WN、TaN、TiSiN、TaSiN、TiAlN或其任何组合形成。
参照图1、图2和图4，可在形成有金属线111a和111b的半导体基板100上形成衬垫层120(S20)。例如，如图4所示，衬垫层120可覆盖金属线111a和111b的表面以及下层110的在金属线之间的部分。
可使用具有优异共形性或台阶覆盖的层形成技术来形成衬垫层120。例如，可使用等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)或溅射来形成衬垫层120。例如，衬垫层120可以是高密度等离子体(HDP)氧化物层。
衬垫层120可在第一金属线111a和第二金属线111b的顶表面和侧壁上具有不规则(例如，非恒定)的厚度。例如，衬垫层120在第一金属线111a和第二金属线111b的侧壁上可比在第一金属线111a和第二金属线111b的顶表面上薄。根据一些实施例，当沉积衬垫层120时，衬垫层120可作为无孔层形成在第一金属线111a和第二金属线111b的顶表面上，并且可作为多孔层选择性地形成在第一金属线111a和第二金属线111b的侧壁上。
当沉积衬垫层120时，例如由于相对于平坦且面向上的顶表面的侧壁的垂直取向和金属线之间的间隔和/或由于金属线111a和111b相对于金属封盖图案113a和113b的不同材料，第一金属线111a和第二金属线111b的顶表面上的沉积率可不同于第一金属线111a和第二金属线111b的侧壁上的沉积率。当沉积衬垫层120时，衬垫层120可具有孔，例如由于侧壁上的更低沉积率和覆盖率和/或由于金属线111a和111b相对于金属封盖图案113a和113b的不同材料，这些孔可在第一金属线111a和第二金属线111b的侧壁上在一个方向上定向形成。例如由于顶表面上的更高沉积率和更高覆盖率，第一金属线111a和第二金属线111b的顶表面上的孔的密度(例如，孔隙率)可小于第一金属线111a和第二金属线111b的侧壁上的孔的密度。下面将参照图9和图10进一步详细讨论衬垫层120的形成。
衬垫层120可包括覆盖第一金属线111a和第二金属线111b的侧壁的侧壁部120a、覆盖第一金属线111a和第二金属线111b的顶表面的上部120b以及覆盖第一金属线111a和第二金属线111b中的例如相邻金属线之间的下层110的顶表面的下部120c。在一些实施例中，当衬垫层120在上部120b具有约
Figure BDA0003750415720000051
的厚度时，衬垫层120可在侧壁部120a具有等于或大于约
Figure BDA0003750415720000052
的厚度。例如，基于衬垫层120的沉积厚度，例如各个侧壁部120a处的厚度可在约
Figure BDA0003750415720000053
至约
Figure BDA0003750415720000054
的范围内。
衬垫层120可在侧壁部120a处具有孔。衬垫层120的侧壁部120a的介电常数可小于衬垫层120的上部120b的介电常数。
参照图1、图2和图5，可在衬垫层120上形成钝化层PA(S30)。例如，钝化层PA可由与衬垫层120相同的材料形成，因此在钝化层PA和衬垫层120之间可不存在边界。
详细地，钝化层PA可与衬垫层120原位沉积并且可由与衬垫层120相同的介电材料形成。因此，在钝化层PA和衬垫层120之间可不存在边界。可使用例如等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)或溅射来形成钝化层PA。
钝化层PA可在第一区域R1上填充例如相邻第一金属线111a之间的空间，并且可在第二区域R2上在例如相邻第二金属线111b之间具有气隙AG。下面将参照图9和图10进一步详细讨论钝化层PA的形成。
钝化层PA可包括覆盖第一金属线111a和第二金属线111b的侧壁的侧壁部120a、覆盖第一金属线111a和第二金属线111b的顶表面的上部120b、覆盖第一金属线111a和第二金属线111b之间的下层110的顶表面的下部120c以及填充第一金属线111a之间的空间并限定第二金属线111b之间的气隙AG的间隙填充部120d。例如，由于在钝化层PA和衬垫层120之间可不存在边界，所以钝化层PA的侧壁部120a可与衬垫层120的侧壁部120a合并成单个元件(例如，下文中称为钝化层PA的侧壁部120a)，钝化层PA的上部120b可与衬垫层120的上部120b合并成单个元件(例如，下文中称为钝化层PA的上部120b)，钝化层PA的下部120c可与衬垫层120的下部120c合并成单个元件(例如，下文中称为钝化层PA的下部120c)。
钝化层PA的侧壁部120a可与第一金属线111a和第二金属线111b的侧壁接触。钝化层PA的下部120c可与下层110的顶表面接触，钝化层PA的上部120b可与第一金属封盖图案113a和第二金属封盖图案113b的顶表面接触。在邻近的第一金属线111a或第二金属线111b之间，钝化层PA的间隙填充部120d可设置在侧壁部120a之间。
钝化层PA可具有孔，侧壁部120a处的孔的密度可大于上部120b处的孔的密度和下部120c处的孔的密度。对于钝化层PA，侧壁部120a可由多孔介电材料形成，上部120b和下部120c可由无孔介电材料形成。对于钝化层PA，侧壁部120a的介电常数可小于上部120b和下部120c的介电常数。
可通过执行使用氧和硅烷的沉积工艺来形成钝化层PA，并且当执行沉积工艺时，氧可留在钝化层PA中。例如，钝化层PA可以是包含氢的高密度等离子体(HDP)氧化物层。钝化层PA中的氢浓度可大于下层110中的氢浓度。
当沉积钝化层PA时，钝化层PA可在第一金属线111a之间具有第二厚度t2(例如，沿着垂直于半导体基板100的上表面的方向测量)。此外，钝化层PA可在第一区域R1中的第一金属封盖图案113a上具有第三厚度t3(例如，沿着垂直于半导体基板100的上表面的方向测量)，其中第三厚度t3小于第二厚度t2。在第一区域R1上，第二厚度t2和第三厚度t3可大于衬垫层120的第一厚度t1，即，衬垫层120的上部120b沿着垂直于半导体基板100(图4)的上表面的方向的厚度。例如，参照图5，第二厚度t2和第三厚度t3可包括衬垫层120的第一厚度t1(即，在图5中由虚线指示)。钝化层PA的厚度可在第一金属线111a之间大于在第二金属线111b之间。
当沉积钝化层PA时，由于在第二金属线111b之间提供窄间隔(例如，第二间隔S2)，所以可在第二金属线111b之间形成气隙AG。气隙AG的一部分可由钝化层PA的侧壁部120a或由多孔层限定。另外，气隙AG可具有例如相对于半导体基板100的上表面位于高于第一金属线111a和第二金属线111b的顶表面的水平高度处的最高点(例如，顶点)。在第二金属线111b具有窄间隔(例如，第二间隔S2)的第二区域R2上，多孔层和气隙AG可形成在例如相邻第二金属线111b的侧壁之间，因此可减小第二金属线111b之间的寄生电容。
在形成钝化层PA之后，可对半导体基板100执行高温退火工艺(S40)。当执行退火工艺时，包含在钝化层PA中的氢可传输到形成在半导体基板100上的晶体管。可在等于或小于约450℃(例如，从约250℃至约450℃)的温度下执行退火工艺。
第一金属线111a和第二金属线111b可在退火工艺期间膨胀并且可在退火工艺之后收缩。根据一些实施例，钝化层PA的侧壁部120a(或多孔区域)可减小施加到第一金属线111a和第二金属线111b的应力(即，由退火工艺前后钝化层PA与第一金属线111a和第二金属线111b之间的热膨胀系数差异引起的应力)。因此，可防止第一金属线111a和第二金属线111b由于钝化层PA与第一金属线111a和第二金属线111b之间的热膨胀系数差异而断裂。
参照图6A和图6B，钝化层PA的侧壁部120a可包括孔120p。孔120p可沿着向上或向下对角方向具有方向性。例如，钝化层PA的侧壁部120a可在特定方向上具有梳状图案，例如，孔120p可从第一金属线111a至间隙填充部120d向上倾斜(图6A)，或者可从第一金属线111a至间隙填充部120d向下倾斜(图6B)。在另一示例中，参照图6C，钝化层PA的侧壁部120a可包括在与半导体基板100的顶表面基本上平行的方向上具有方向性的孔120p。
参照图7，气隙AG的一部分可由钝化层PA的侧壁部120a限定，其中侧壁部120a由多孔层形成。因此，气隙AG可由不规则表面限定。
参照图8，在第二金属线111b之间，气隙AG可具有与第二金属线111b的侧壁相邻的侧表面SF1，并且还可具有与下层110的顶表面相邻的底表面SF2。气隙AG的侧表面SF1可由多孔层形成，因此气隙AG的侧表面SF1上的表面粗糙度可大于气隙AG的底表面SF2上的表面粗糙度。
图9例示了根据一些实施例的用于形成半导体装置的半导体制造设备的示意图。图10例示了示出根据一些实施例的形成衬垫层120和钝化层PA的方法的流程图。
参照图9，半导体制造设备(例如，设施)可包括具有内部空间的工艺室1、工艺室1内部的卡盘3、等离子体生成单元5、气体供应单元7、偏置电源9和侧壁电源11。
工艺室1可包括封闭内部空间的上端的顶板、封闭内部空间的下端的底板以及包围内部空间的侧壁部。在一些实施例中，工艺室1的顶板可由陶瓷材料形成。
卡盘3可被安装在工艺室1内部。半导体基板100可被装载在卡盘3的顶表面上。可对装载在工艺室1中的半导体基板100执行特定半导体工艺。半导体基板100可以是例如半导体晶圆(例如，硅晶圆)。在一些实施例中，卡盘3可以是静电卡盘。卡盘3可位于工艺室1的底板上。加热器可被设置在卡盘3中，并且加热器可在半导体制造工艺中加热卡盘3和/或装载在卡盘3上的半导体基板100。
等离子体生成单元5(即，等离子体生成器)可向半导体基板100提供以等离子体状态供应至工艺室1的工艺气体。等离子体生成单元5可包括天线电极51和连接至天线电极51的等离子体电力生成器53。天线电极51可具有闭环形状或线圈形状。可利用施加到天线电极51的等离子体电力来感生等离子体PLA。等离子体电力生成器53可生成等离子体电力并将所生成的等离子体电力施加到天线电极51。例如，等离子体电力可以是射频(RF)电力。
等离子体生成单元5还可包括连接在等离子体电力生成器53和天线电极51之间的匹配单元55。等离子体电力可从等离子体电力生成器53通过匹配单元55传输至天线电极51。匹配单元55可增加等离子体电力的传输效率。实施例不限于上面讨论的等离子体生成单元5，等离子体生成单元5可以适合于等离子体生成的其它形式来实现。
气体供应单元7(即，气体供应器)可向工艺室1中提供工艺气体。气体供应单元7可包括指向工艺室1的内部空间的喷嘴或喷头，并且当RF电力被施加到喷头时，半导体基板100上可被提供以等离子体状态供应至工艺室1的工艺气体。
工艺室1可在其外侧壁上设置有耦接至侧壁电源11的侧壁电极。卡盘3可耦接至偏置电源9。偏置电源9和侧壁电源11可各自对应于生成射频(RF)电力的电源。
根据一些实施例，可在工艺室1中执行高密度等离子体沉积工艺。高密度等离子体沉积工艺可包括交替地和重复地执行沉积工艺和蚀刻工艺。当执行高密度等离子体沉积工艺时，可利用物理或化学蚀刻气体来增加间隙填充特性。
参照图9和图10，以下将详细描述在根据一些实施例的半导体制造方法中钝化层PA的形成。
参照图9和图10，工艺室1可被允许装载形成有金属线的半导体基板100(S110)。在装载半导体基板100(具有金属线)之后，可使用真空泵来从工艺室1抽空(例如，去除或抽出)空气，以使工艺室1进入真空状态。
在射频(RF)电源被关闭的条件下，可将工艺气体供应到工艺室1中(S120)。在沉积工艺中，工艺气体可包括例如硅源气体、氯源气体、氟源气体、惰性气体、含氧气体、含氮气体、含氢气体或其任何组合。
例如，工艺气体可包括硅源气体、含氟化学蚀刻气体、氧气和氢气。硅源气体可以是硅基气体，例如硅烷(SiH4)气体或乙硅烷(Si2H6)气体，并且含氟化学蚀刻气体可以是三氟化氮(NF3)气体。工艺气体还可包括物理蚀刻气体，并且物理蚀刻气体可以是惰性气体，例如氦(He)气或氩(Ar)气。
随着在RF电力被关闭的条件下向工艺室1中供应工艺气体，可在半导体基板100上共形地形成衬垫层(参见图4的120)(S130)。在这一阶段，如上面参照图4讨论的，可在金属线111a和111b的侧壁和顶表面上以及金属线111a和111b之间的下层110的表面上沉积衬垫层120。衬垫层120可具有基本上不规则的厚度，例如，由于与顶表面相比以预定间隔到达侧表面(侧壁)的更弱或更低的沉积流动，衬垫层120的部分在金属线111a和111b的顶表面上可比在金属线111a和111b的侧壁上更厚。可在等于或小于约350℃(例如，从约200℃至约350℃)的温度下沉积衬垫层120。
衬垫层120可被沉积为在第一金属线111a和第二金属线111b的侧壁上具有特定厚度(例如，预定厚度)(S140)。例如，衬垫层120可在第一金属线111a和第二金属线111b的侧壁上沉积至等于或大于约
Figure BDA0003750415720000101
(例如，从约
Figure BDA0003750415720000102
至约
Figure BDA0003750415720000103
)的厚度。例如，参照图10，沉积工艺可继续直至衬垫层120在第一金属线111a和第二金属线111b的侧壁上达到特定厚度以形成预定厚度的侧壁部120a。
在衬垫层120被沉积至特定(例如，预定)厚度之后，可在RF电力被开启的条件下向工艺室1中供应工艺气体(S150)。因此，可在工艺室1中生成等离子体。换言之，在没有RF电力的情况下衬垫层120被沉积至特定(例如，预定)厚度之后，RF电力可被开启以在工艺室1中生成等离子体。
在RF电力被开启的同时，随着向工艺室1中供应工艺气体，可在衬垫层120上形成钝化层PA(S160)。RF电力可使得钝化层PA具有大于衬垫层120的密度。例如，参照图5和图10，在RF电力被开启的同时，随着继续向工艺室1中供应相同的工艺气体，可在衬垫层120上形成比衬垫层120更密的钝化层PA。当沉积钝化层PA时，如上面参照图5讨论的，例如由于钝化层PA的密度更高，可在间隔较窄的第二金属线111b之间形成气隙AG。
如参照图5讨论的，在下层110上设置形成为覆盖第一金属线111a和第二金属线111b的衬垫层120和钝化层PA之后，可从工艺室1卸载半导体基板100(S170)。例如，返回参照图5，为了清晰，衬垫层120的部分在图5中由虚线指示。
图11例示了根据一些实施例的半导体装置的局部平面图。图12例示了沿着图10的线III-III’截取的截面图。为了描述简明，可省略与上面参照图1至图8讨论的半导体装置相同的技术特征。
参照图11和图12，下层110上可设置沿着一个方向平行延伸的第一金属线111a、第二金属线111b和第三金属线111c。第一金属线111a可具有第一宽度W1，第二金属线111b和第三金属线111c可具有小于第一宽度W1的第二宽度W2。
第一金属线111a可以第一间隔S1彼此间隔开，第二金属线111b可以小于第一间隔S1的第二间隔S2彼此间隔开。第三金属线111c可设置在第一金属线111a和第二金属线111b之间。第三金属线111c可与与其相邻的第一金属线111a以第一间隔S1间隔开，与与其相邻的第二金属线111b以第二间隔S2间隔开。屏障金属图案BMa、BMb和BMc可分别设置在第一金属线111a、第二金属线111b和第三金属线111c的底表面上，并且金属封盖图案113a、113b和113c可分别设置在第一金属线111a、第二金属线111b和第三金属线111c的顶表面上。
下层110上可设置覆盖第一金属线111a、第二金属线111b和第三金属线111c的钝化层PA。钝化层PA可包括覆盖第一金属线111a、第二金属线111b和第三金属线111c的侧壁的侧壁部120a、覆盖第一金属线111a、第二金属线111b和第三金属线111c的顶表面的上部120b、覆盖下层110的顶表面的下部120c以及填充第一金属线111a之间的空间并限定第二金属线111b之间以及第二金属线111b和第三金属线111c之间的气隙AG的间隙填充部120d。如上面所讨论的，钝化层PA可具有孔，侧壁部120a处的孔的密度可大于上部120b处的孔的密度和下部120c处的孔的密度。
根据本实施例，彼此相邻的第一金属线111a和第三金属线111c的侧壁上的多孔层可用作应力缓冲。因此，施加到第三金属线111c的拉伸应力或压缩应力可减小以减少第三金属线111c的断裂故障。
图13例示了根据一些实施例的半导体装置的局部平面图。图14例示了沿着图13的线IV-IV’的截面图。为了描述简明，可省略与上面参照图1至图8讨论的半导体装置相同的技术特征。
参照图13和图14，下层110上可设置沿着一个方向平行延伸的第一金属线111a、第二金属线111b和第三金属线111c。第一金属线111a可具有第一宽度W1，第二金属线111b和第三金属线111c可具有小于第一宽度W1的第二宽度W2。第一金属线111a、第二金属线111b和第三金属线111c可以相同的第一间隔S1彼此间隔开。第三金属线111c可设置在第一金属线111a和第二金属线111b之间。
下层110上可设置覆盖第一金属线111a、第二金属线111b和第三金属线111c的钝化层PA，并且在第一金属线111a与第三金属线111c之间、第二金属线111b与第三金属线111c之间以及第二金属线111b之间可存在气隙AG。钝化层PA可包括覆盖第一金属线111a、第二金属线111b和第三金属线111c的侧壁的侧壁部120a、覆盖第一金属线111a、第二金属线111b和第三金属线111c的顶表面的上部120b、覆盖下层110的顶表面的下部120c以及限定第一金属线111a与第三金属线111c之间、第二金属线111b与第三金属线111c之间以及第二金属线111b之间的气隙AG的间隙填充部120d。即使第一金属线111a与宽度不同于第一金属线111a的第三金属线111c相邻设置，在第一金属线111a与第三金属线111c之间也提供多孔层和气隙AG，结果，可减小邻近金属线之间的寄生电容。
图15例示了根据一些实施例的半导体装置的截面图。
参照图15，半导体基板100可包括单元阵列区域CAR和围绕单元阵列区域CAR的外围电路区域PCR。
根据一些实施例，在单元阵列区域CAR上，半导体基板100上可设置包括多个存储器单元的存储器单元阵列。单元阵列区域CAR可包括多个存储器单元、电连接至存储器单元的多条字线WL以及电连接至存储器单元的多条位线BL。根据一些实施例，各个存储器单元可包括选择晶体管和数据存储元件DS。在外围电路区域PCR上，半导体基板100上可设置包括行解码器和列解码器、感测放大器和控制逻辑的外围电路。
例如，可在单元阵列区域CAR上的半导体基板100中形成限定单元有源部分的器件隔离层101。单元有源部分可具有条形，并且单元有源部分的主轴可相对于字线WL和位线BL设置在对角线方向上。
字线WL可被设置为横跨单元有源部分。在一些实施例中，字线WL可形成在从半导体基板100的表面凹陷特定深度的凹陷区域中，并且栅极介电层GI可设置在各条字线WL下方。字线WL的顶表面可位于比半导体基板100的顶表面更低的水平高度处，并且介电材料可填充形成有字线WL的凹陷区域。
单元源极和漏极区域SD可形成在单元有源部分中各条字线WL的相对侧。单元源极和漏极区域SD可以是掺杂有n型或p型杂质的杂质区域。如上面讨论的，随着形成字线WL和单元源极和漏极区域SD，可在半导体基板100上形成多个金属氧化物半导体(MOS)晶体管。
在单元阵列区域CAR上，半导体基板100上可设置横跨字线WL设置的位线BL。层间介电层可被插置在位线BL和半导体基板100之间，并且位线接触插塞可穿透层间介电层并接触单元源极和漏极区域SD。
在外围电路区域PCR上，半导体基板100上可设置限定外围有源部分的器件隔离层101。外围电路晶体管可设置在外围有源部分上。外围电路晶体管可包括外围栅电极PG、外围栅极介电层PGI、栅极间隔件SP和外围杂质区域PSD。
外围栅电极PG可形成在半导体基板100上。外围栅电极PG可横跨外围有源部分并且可由与位线BL相同的导电材料形成。
外围栅极介电层PGI可设置在外围栅电极PG和半导体基板100之间，并且可由与栅极介电层GI相同的介电材料形成。外围栅电极PG上可设置由介电材料形成的栅极硬掩模图案MP。
栅极间隔件SP可设置在外围栅电极PG的相对侧壁上。外围杂质区域PSD可设置在外围有源部分中外围栅电极PG的相对侧。外围杂质区域PSD可掺杂有导电类型与外围有源部分的杂质不同的杂质。
第一层间介电层103可设置在半导体基板100的整个表面上。例如，第一层间介电层103可包括硼磷硅酸盐玻璃(BPSG)、Tonen Silazene(TOSZ)、未掺杂硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动氧化物(FOX)、原硅酸四乙酯(TEOS)、高密度等离子体化学气相沉积(HDP CVD)氧化物或氢倍半硅氧烷(HSQ)。
在单元阵列区域CAR上，掩埋接触插塞BC可穿透第一层间介电层103并接触单元源极和漏极区域SD。数据存储元件DS可设置在掩埋接触插塞BC中的每一个上。例如，数据存储元件DS可包括电容器，其包括底电极BE、顶电极TE以及在底电极BE和顶电极TE之间的介电层DIL，并且底电极BE可连接至掩埋接触插塞BC。
在一些实施例中，数据存储元件DS可包括可变电阻材料，其可通过所施加的电脉冲从其两个电阻状态之一切换为另一个。例如，数据存储元件DS可包括晶态基于电流量而改变的至少一种磁性材料或相变材料。又如，数据存储元件DS可包括钙钛矿化合物或过渡金属氧化物。
第一层间介电层103上可设置第二层间介电层105，其设置在半导体基板100的整个表面上。单元接触插塞CPa可穿透第二层间介电层105并接触顶电极TE，并且外围接触插塞CPb可穿透第一层间介电层103和第二层间介电层105并接触外围电路晶体管。单元接触插塞CPa和外围接触插塞CPb可包括例如钨(W)、钛(Ti)、钽(Ta)及其氮化物中的至少一种。
多个下介电层LK可层叠在单元阵列区域CAR上和外围电路区域PCR的第二层间介电层105上。单元下线ME1a、ME2a和ME3a可形成在单元阵列区域CAR中的下介电层LK中，并且外围下线ME1b、ME2b和ME3b可形成在外围电路区域PCR上的下介电层LK中。下介电层LK可由介电常数小于氧化硅层的低k介电材料形成。例如，下介电层LK可包括氟掺杂氧化物(或FSG)、碳掺杂氧化物、氧化硅、氢硅倍半环氧乙烷(HSG，SiO:H)、甲基倍半硅氧烷(MSQ，SiO:CH3)或a-SiOC(SiOC:H)。
阻挡层DBL可插置在下介电层LK之间，并且最上阻挡层DBL可覆盖最上单元下线ME3a和最上外围下线ME3b的顶表面以及最上下介电层LK的顶表面。阻挡层DBL可包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或其组合。
单元下线ME1a、ME2a和ME3a可电连接至单元接触插塞CPa和数据存储元件DS。例如，单元下线ME1a、ME2a和ME3a可电连接至选择晶体管。例如，第一单元下线ME1a、第二单元下线ME2a和第三单元下线ME3a可层叠，并且最下位置的第一单元下线ME1a可与单元接触插塞CPa直接接触。第二单元下线ME2a和第三单元下线ME3a可各自包括过孔部和线部。
外围下线ME1b、ME2b和ME3b可通过外围接触插塞CPb电连接至外围晶体管。外围下线ME1b、ME2b和ME3b可与单元阵列区域CAR的单元下线ME1a、ME2a和ME3a同时形成。例如，第一外围下线ME1b、第二外围下线ME2b和第三外围下线ME3b可竖直层叠，并且最下位置的第一外围下线ME1b可与外围接触插塞CPb直接接触。第二外围下线ME2b和第三外围下线ME3b可各自包括过孔部和线部。第三外围下线ME3b可通过过孔部电连接至第二外围下线ME2b。单元下线ME1a、ME2a和ME3a和外围下线ME1b、ME2b和ME3b可包括例如铜或铜合金。在本说明书中，铜合金可指示铜与极少量的例如C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Mg、Al和Zr中的一种混合。
下层110可设置在最上阻挡层DBL上，并且下层110中可设置有单元接触插塞PLGa和外围接触插塞PLGb。单元接触插塞PLGa和外围接触插塞PLGb可穿透下层110并与单元下线ME3a和外围下线ME3b连接。下层110上可设置有如参照图1至图5讨论的第一金属线111a和第二金属线111b以及钝化层PA。
根据一些实施例，第二金属线111b可设置在单元阵列区域CAR的下层110上，并且第一金属线111a可设置在外围电路区域PCR的下层110上。如上面参照图2至图5讨论的，第一金属线111a之间的间隔可大于第二金属线111b之间的间隔。在一些实施例中，对设置第一金属线111a和第二金属线111b的区域没有限制，另选地，第一金属线111a可设置在单元阵列区域CAR上并且第二金属线111b可设置在外围电路区域PCR上。在一些实施例中，第一金属线111a和第二金属线111b可同时设置在单元阵列区域CAR或外围电路区域PCR上。
如上面参照图5讨论的，钝化层PA可包括由第一金属线111a和第二金属线111b的侧壁上的多孔层形成的侧壁部120a。另外，钝化层PA可由含氢氧化物层形成并且可在半导体制造工艺中向单元晶体管和外围晶体管提供氢。氢可通过与单元晶体管和外围晶体管中的硅的悬空键或晶体缺陷结合来改进电性质。
根据一些实施例，可在形成覆盖金属线的钝化层时在金属线的侧壁上选择性地形成多孔层，因此多孔层可在高温退火工艺中用作应力缓冲。因此，可防止金属线由于钝化层和金属线之间的热膨胀系数差异而断裂。同时，可在窄区域上的金属线之间形成多孔层和气隙，因此寄生电容在金属线之间可减小。
另外，钝化层可在低温下沉积，因此，钝化层中可具有增加量的氢。因此，可向晶体管提供氢以改进半导体装置的电性质。
通过总结和回顾，已开发了临界尺寸(CD)减小的高度集成的半导体装置。然而，由于CD的减小增加了金属线的电阻和金属线之间的电容，所以难以实现高速操作。因此，实施例提供了具有改进的电性质的半导体装置。
本文中公开了示例实施例，并且尽管采用了特定术语，但它们仅在一般和描述性意义上使用和解释，而非为了限制。在一些情况下，自提交本申请起对于本领域普通技术人员而言将显而易见，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下可进行各种形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
包括第一区域和第二区域的半导体基板；
在所述第一区域上以第一间隔彼此间隔开的第一金属线；
在所述第二区域上以第二间隔彼此间隔开的第二金属线，所述第二间隔小于所述第一间隔；以及
在所述半导体基板上并覆盖所述第一金属线和所述第二金属线的钝化层，所述钝化层包括：
侧壁部，其覆盖所述第一金属线和所述第二金属线的侧壁，所述侧壁部包括多孔介电材料，
上部，其覆盖所述第一金属线和所述第二金属线的顶表面，以及
气隙，其由所述第二金属线之间的所述侧壁部限定。
2.根据权利要求1所述的半导体装置，其中，所述侧壁部中的孔的密度大于所述上部中的孔的密度。
3.根据权利要求1所述的半导体装置，其中，所述上部包括无孔介电材料。
4.根据权利要求1所述的半导体装置，其中，所述钝化层的侧壁部包括在特定方向上具有方向性的孔。
5.根据权利要求1所述的半导体装置，还包括在所述半导体基板与所述第一金属线和所述第二金属线之间的下层，
其中，所述钝化层还包括在所述第一金属线中的相邻的第一金属线之间以及所述第二金属线中的相邻的第二金属线之间的下部，所述下部覆盖所述下层的顶表面，并且
其中，所述钝化层的下部中的孔的密度小于所述钝化层的侧壁部中的孔的密度。
6.根据权利要求1所述的半导体装置，其中，所述气隙的顶点在比所述第一金属线和所述第二金属线的顶表面的水平高度高的水平高度处。
7.根据权利要求1所述的半导体装置，还包括在所述半导体基板与所述第一金属线和所述第二金属线之间的下层，
其中，所述气隙具有与所述第二金属线的侧壁相邻的侧表面以及与所述下层的顶表面相邻的底表面，并且
其中，所述侧表面上的表面粗糙度大于所述底表面上的表面粗糙度。
8.根据权利要求1所述的半导体装置，其中，所述钝化层在所述第一金属线之间具有第一厚度并且在所述第一金属线上具有第二厚度，所述第二厚度小于所述第一厚度。
9.根据权利要求1所述的半导体装置，还包括在所述钝化层与所述第一金属线和所述第二金属线中的每一个的顶表面之间的金属封盖图案，所述钝化层的上部与所述金属封盖图案接触。
10.根据权利要求1所述的半导体装置，其中，所述钝化层包括含氢的氧化物层。
11.根据权利要求1所述的半导体装置，其中，所述第一金属线之间的所述钝化层的厚度大于所述第二金属线之间的所述钝化层的厚度。
12.一种半导体装置，包括：
在半导体基板上的金属线；以及
覆盖所述金属线的钝化层，所述钝化层包括：
覆盖所述金属线的侧壁的侧壁部，以及
覆盖所述金属线的顶表面的上部，所述侧壁部中的孔的密度大于所述上部中的孔的密度。
13.根据权利要求12所述的半导体装置，其中，所述钝化层在所述金属线之间具有气隙，所述气隙由所述侧壁部限定。
14.根据权利要求12所述的半导体装置，其中，所述侧壁部在所述金属线的侧壁上具有
Figure FDA0003750415710000031
至
Figure FDA0003750415710000032
的厚度。
15.根据权利要求12所述的半导体装置，其中，所述钝化层包括含氢的氧化物层。
16.根据权利要求12所述的半导体装置，其中，所述钝化层还包括填充所述金属线之间的空间的间隙填充部，所述间隙填充部中的孔的密度小于所述侧壁部中的孔的密度。
17.一种半导体装置，包括：
在下层上的具有第一宽度的第一金属线；
在所述下层上的具有小于所述第一宽度的第二宽度的第二金属线；
在所述下层上的具有所述第二宽度的第三金属线，所述第三金属线在所述第一金属线和所述第二金属线之间；以及
覆盖所述第一金属线、所述第二金属线和所述第三金属线的钝化层，所述钝化层包括：
与所述第一金属线、所述第二金属线和所述第三金属线中的每一个的侧壁相邻的多孔区域，以及
与所述第一金属线、所述第二金属线和所述第三金属线中的每一个的顶表面相邻的无孔区域。
18.根据权利要求17所述的半导体装置，其中，所述钝化层在所述第二金属线和所述第三金属线之间具有气隙。
19.根据权利要求18所述的半导体装置，其中，所述气隙具有与所述第二金属线和所述第三金属线的侧壁相邻的侧表面以及与所述下层的顶表面相邻的底表面，所述侧表面上的表面粗糙度大于所述底表面上的表面粗糙度。
20.根据权利要求18所述的半导体装置，其中，所述气隙的顶点在比所述第一金属线、所述第二金属线和所述第三金属线的顶表面的水平高度高的水平高度处。
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