KR20230013712A - 반도체 장치 - Google Patents

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KR20230013712A
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semiconductor device
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passivation film
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강민성
문형열
조성동
조원희
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 제1 영역에서 제1 간격으로 이격되는 제1 금속 배선들; 상기 제2 영역에서 상기 제1 간격보다 작은 제2 간격으로 이격되는 제2 금속 배선들; 및 상기 반도체 기판 상에서 상기 제1 및 제2 금속 배선들을 덮는 패시베이션막으로서, 상기 패시베이션막은 상기 제1 및 제2 금속 배선들의 측벽들을 덮는 측벽 부분들 및 상기 제1 및 제2 금속 배선들의 상면들을 덮는 상부 부분들을 포함하되, 상기 패시베이션막의 상기 측벽 부분들은 다공성 절연막을 포함하고, 상기 패시베이션막은 상기 제2 금속 배선들 사이에서 상기 측벽 부분들에 의해 정의되는 에어 갭을 가질 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 하는 반도체 장치에 관한 것으로, 더욱 상세하게는 금속 배선들을 포함하는 반도체 장치에 관한 것이다.
최근의 집적회로(Integrated Circuit)의 발달은 반도체 장치의 보다 빠른 동작 속도와 고집적화를 요구한다. 이러한 고집적화 및 동작 속도의 고속화를 충족시키기 위한 여러 기술 중 하나로, 수십 나노의 선폭을 갖는 반도체 소자가 개발되어 상용화되고 있다. 그러나 최소 선폭(Critical Dimension: CD)의 감소에 따른 금속 배선의 저항 증가와 금속 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 제1 영역에서 제1 간격으로 이격되는 제1 금속 배선들; 상기 제2 영역에서 상기 제1 간격보다 작은 제2 간격으로 이격되는 제2 금속 배선들; 및 상기 반도체 기판 상에서 상기 제1 및 제2 금속 배선들을 덮는 패시베이션막으로서, 상기 패시베이션막은 상기 제1 및 제2 금속 배선들의 측벽들을 덮는 측벽 부분들 및 상기 제1 및 제2 금속 배선들의 상면들을 덮는 상부 부분들을 포함하되, 상기 패시베이션막의 상기 측벽 부분들은 다공성 절연막을 포함하고, 상기 패시베이션막은 상기 제2 금속 배선들 사이에서 상기 측벽 부분들에 의해 정의되는 에어 갭을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상의 금속 배선들; 및 상기 금속 배선들을 덮는 패시베이션막으로서, 상기 패시베이션막은 상기 금속 배선들의 측벽들을 덮는 측벽 부분들 및 상기 금속 배선들의 상면들을 덮는 상부 부분들을 포함하되, 상기 패시베이션막은 기공들을 포함하되, 상기 측벽 부분들에서 상기 기공들의 밀도는 상기 상부 부분들에서 상기 기공들의 밀도보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제1 폭을 갖는 제1 금속 배선; 상기 제1 폭보다 작은 제2 폭을 갖는 제2 금속 배선; 상기 제1 금속 배선과 상기 제2 금속 배선 사이에서 상기 제2 폭을 갖는 제3 금속 배선; 및 상기 제1, 제2, 및 제3 금속 배선들을 덮는 패시베이션막을 포함하되, 상기 패시베이션막은 상기 제1, 제2, 및 제3 금속 배선들의 측벽들과 인접하는 다공질 영역 및 상기 제1, 제2, 및 제3 금속 배선들의 상면들과 인접한 비다공질 영역을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 금속 배선들을 덮는 패시베이션막 형성시 금속 배선들의 측벽에 선택적으로 다공성막을 형성할 수 있으므로, 고온의 열처리 공정시 다공성막이 스트레스 버퍼 역할을 할 수 있다. 이에 따라, 패시베이션막과 금속 배선들의 열팽창 계수 차이로 인해 금속 배선들이 끊어지는 불량을 방지할 수 있다.
이와 동시에, 간격이 좁은 영역들에서 금속 배선들 사이에 다공성막 및 에어 갭이 형성되므로 금속 배선들 간의 기생 캐패시턴스를 줄일 수 있다.
나아가, 패시베이션막을 낮은 온도에서 증착할 수 있으므로, 패시베이션막 내의 수소 함량을 증가시킬 수 있다. 이에 따라, 수소를 트랜지스터들에 공급하여 반도체 장치의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 6a, 도 6b, 및 도 6c는 도 5의 P1 부분을 확대한 도면들이다.
도 7은 도 5의 P2 부분을 확대한 도면이다.
도 8은 도 5의 P3 부분을 확대한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 형성하는데 사용되는 반도체 제조 장비를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 라이너막 및 패시베이션막을 형성하는 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 10의 III-III' 선을 따라 자른 단면을 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 10의 IV-IV' 선을 따라 자른 단면을 나타낸다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다. 도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 도 6a, 도 6b, 및 도 6c는 도 5의 P1 부분을 확대한 도면들이다. 도 7은 도 5의 P2 부분을 확대한 도면이다. 도 8은 도 5의 P3 부분을 확대한 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 제1 및 제2 영역들(R1, R2)을 포함하는 반도체 기판(100) 상에 금속 배선들(111a, 111b)이 형성될 수 있다(S10).
상세하게, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
하부막(110)이 반도체 기판(100) 상에 형성될 수 있다. 하부막(110)은 도전 패턴들 및 절연막들을 포함할 수 있다. 하부막(110)은 반도체 기판(100) 상에 형성된 반도체 소자들(미도시)을 덮을 수 있다. 반도체 소자들은 MOS 트랜지스터들, 캐패시터, 저항, 콘택 플러그들, 및 연결 배선들을 포함할 수 있다.
하부막(110)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 다른 예로, 하부막(110)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 하부막(110)은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다.
하부막(110) 상에 금속 배선들(111a, 111b)을 형성하는 것은, 하부막(110) 상에 배리어 금속막, 금속막, 및 금속 캡핑막을 차례로 적층하는 것, 금속 캡핑막 상에 마스크 패턴을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 금속 캡핑막, 금속막, 및 배리어 금속막을 차례로 식각하는 것을 포함할 수 있다.
금속 배선들(111a, 111b)은 제1 영역(R1)에 제공되는 제1 금속 배선들(111a) 및 제2 영역(R2)에 제공되는 제2 금속 배선들(111b)을 포함할 수 있다. 실시예들에서, 제1 및 제2 금속 배선들(111a, 111b)은 콘택 플러그(미도시) 및 하부 배선들(미도시)에 의해 반도체 기판(100) 상의 반도체 소자들(미도시)과 전기적으로 연결될 수 있다. 실시예들에서, 제1 및 제2 금속 배선들(111a, 111b)은 W, Al, Ti, Ta, Co, 및 Ru 중에서 선택될 수 있다.
제1 금속 배선들(111a)은 일 방향을 따라 서로 나란히 연장될 수 있다. 제1 금속 배선들(111a)은 제1 폭(W1)을 가지며, 제1 간격(S1)으로 배치될 수 있다.
제2 금속 배선들(111b)은 제2 폭(W2)을 가지며, 제2 간격(S2)으로 배치될 수 있다. 일 예에서, 제2 폭(W2)은 제1 폭(W1)과 실질적으로 동일할 수 있으며, 제2 간격(S2)은 제1 간격(S1)보다 작을 수 있다.
각각의 제1 금속 배선들(111a)과 하부막(110) 사이에 제1 배리어 금속 패턴(BMa)이 배치될 수 있으며, 각각의 제2 금속 배선들(111b)과 하부막(110) 사이에 제2 배리어 금속 패턴(BMb)이 배치될 수 있다. 제1 및 제2 배리어 금속 패턴들(BMa, BMb)은 Ti, Ta, TiN, WN, TaN, TiSiN, TaSiN, 또는 TiAlN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
각각의 제1 금속 배선들(111a) 상에 제1 금속 캡핑 패턴(113a)이 배치될 수 있으며, 각각의 제2 금속 배선들(111b) 상에 제2 금속 캡핑 패턴(113b)이 배치될 수 있다.
제1 및 제2 금속 캡핑 패턴들(113a, 113b)은 제1 및 제2 금속 배선들(111a, 111b)을 패터닝하는 사진 식각 공정에서 제1 및 제2 금속 배선들(111a, 111b)의 상면에서 난반사를 억제할 수 있다. 제1 및 제2 금속 캡핑 패턴들(113a, 113b)은 예를 들어, Ti, Ta, TaN, TaSiN, TiN, TiSiN, W, WN, TaSiN, 또는 TiAlN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
도 1, 도 2, 및 도 4를 참조하면, 금속 배선들(111a, 111b)이 형성된 반도체 기판(100) 상에 라이너막(120)이 형성될 수 있다(S20).
라이너막(120)은 스텝 커버리지 특성(property of step coverage) 또는 박막 도포성(conformality)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 예를 들어, 라이너막(120)은 플라즈마 강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마(HDP), 스퍼터링(sputtering) 증착 방법을 이용하여 형성될 수 있다. 일 예로, 라이너막(120)은 HDP(High Density Plasma) 산화막일 수 있다.
라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 상면들 및 측벽들 상에서 불균일한 두께를 가질 수 있다. 일 예로, 라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 상면들에서보다 제1 및 제2 금속 배선들(111a, 111b)의 측벽들에서 얇을 수 있다.
실시예들에 따르면, 라이너막(120)을 증착시 라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 상면들에서 비다공성(non-porous)막으로 형성되고, 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 선택적으로 다공성(porous) 막으로 형성될 수 있다.
라이너막(120)을 증착시 제1 및 제2 금속 배선들(111a, 111b)의 상면들과 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 증착률이 다를 수 있다. 라이너막(120) 증착시 라이너막(120)은 기공들을 포함할 수 있으며, 라이너막(120)을 증착시 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 기공들은 일정 방향으로 방향성을 가지며 형성될 수 있다. 제1 및 제2 금속 배선들(111a, 111b)의 상면들 상에서 기공들의 밀도가 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 기공들의 밀도보다 낮을 수 있다. 라이너막(120)의 형성 방법에 대해서는 이하 도 8 및 도 9를 참조하여 보다 더 상세히 설명하기로 한다.
라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 측벽들을 덮는 측벽 부분들(120a), 제1 및 제2 금속 배선들(111a, 111b)의 상면들을 덮는 상부 부분들(120b), 및 제1 금속 배선들(111a) 사이 및 제2 금속 배선들(111b) 사이에서 하부막(110) 상면을 덮는 하부 부분(120c)을 포함할 수 있다. 일 예에서, 라이너막(120)의 상부 부분(120b)에서 두께가 300Å일 때, 측벽 부분(120a)에서 두께는 약 50Å 이상일 수 있다. 즉 라이너막(120)의 증착 두께에 따라 측벽 부분(120a)의 두께는 약 50Å 내지 2000Å 일 수 있다.
라이너막(120)의 측벽 부분들(120a)은 기공들을 포함할 수 있다. 라이너막(120)의 유전율은 상부 부분들(120b)에서 보다 측벽 부분들(120a)에서 작을 수 있다.
계속해서, 도 1, 도 2, 및 도 5를 참조하면, 라이너막(120) 상에 패시베이션막(PA)이 형성될 수 있다(S30).
패시베이션막(PA)은 라이너막(120)과 인-시츄(in-situ)로 증착될 수 있으며, 라이너막(120)과 동일한 절연 물질로 이루어질 수 있다. 이에 따라, 패시베이션막(PA)과 라이너막(120)의 경계가 존재하지 않을 수 있다. 패시베이션막(PA)은, 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마(HDP), 스퍼터링(sputtering) 증착 방법을 이용하여 형성될 수 있다.
제1 영역(R1)에서 패시베이션막(PA)은 제1 금속 배선들(111a) 사이를 채울 수 있으며, 제2 영역(R2)에서 패시베이션막(PA)은 제2 금속 배선들(111b) 사이에서 에어 갭(AG)을 가질 수 있다. 패시베이션막(PA)의 형성 방법에 대해서는 이하 도 8 및 도 9를 참조하여 보다 더 상세히 설명하기로 한다.
패시베이션막(PA)은 제1 및 제2 금속 배선들(111a, 111b)의 측벽들을 덮는 측벽 부분들(120a), 제1 및 제2 금속 배선들(111a, 111b)의 상면들을 덮는 상부 부분들(120b), 제1 금속 배선들(111a) 사이 및 제2 금속 배선들(111b) 사이에서 하부막(110) 상면을 덮는 하부 부분들(120c), 및 제1 금속 배선들(111a) 사이를 채우며 제2 금속 배선들(111b) 사이에 에어 갭(AG)을 정의하는 갭필 부분(120d)을 포함할 수 있다. 패시베이션막(PA)의 측벽 부분들(120a)은 제1 및 제2 금속 배선들(111a, 111b)의 측벽들과 접할 수 있다. 패시베이션막(PA)의 하부 부분들(120c)은 하부막(110)의 상면과 접할 수 있으며, 패시베이션막(PA)의 상부 부분들(120b)은 제1 및 제2 금속 캡핑 패턴들(113a, 113b)의 상면들과 접할 수 있다. 패시베이션막(PA)의 갭필 부분(120d)은 서로 인접하는 제1 또는 제2 금속 배선들(111a 또는 111b) 사이에서 측벽 부분들(120a) 사이에 제공될 수 있다.
패시베이션막(PA)은 기공들을 포함할 수 있으며, 측벽 부분들(120a)에서 기공들의 밀도가 상부 및 하부 부분들(120c)에서 기공들의 밀도보다 클 수 있다.
패시베이션막(PA)에서 측벽 부분들(120a)은 다공성 유전체로 이루어질 수 있으며, 상부 및 하부 부분들(120c)은 비다공성 유전체로 이루어질 수 있다. 패시베이션막(PA)에서, 측벽 부분들(120a)의 유전율은 상부 및 하부 부분들(120c)의 유전율에 비해 낮을 수 있다.
패시베이션막(PA)은 산소와 실란(silane) 가스를 이용하여 증착 공정을 수행함으로써 형성될 수 있으며, 증착 공정시 패시베이션막(PA) 안에 수소가 잔존할 수 있다. 일 예로, 패시베이션막(PA)은 수소를 함유하는 HDP(High Density Plasma) 산화막일 수 있다. 패시베이션막(PA) 내에서 수소 농도는 하부막(110) 내의 수소 농도 보다 클 수 있다.
패시베이션막(PA)을 증착시 제1 금속 배선들(111a) 사이에서 제2 두께(t2)를 가질 수 있으며, 제1 영역(R1)의 제1 금속 캡핑 패턴(113a)들 상에서 제2 두께(t2)보다 작은 제3 두께(t3)를 가질 수 있다. 제1 영역(R1)에서 제2 두께(t2) 및 제3 두께(t3)는 라이너막(120)의 제1 두께(t1)보다 클 수 있다. 패시베이션막(PA)의 두께는 제2 금속 배선들(111b) 사이에서 보다 제1 금속 배선들(111a) 사이에서 더 클 수 있다.
패시베이션막(PA)을 증착시 제2 금속 배선들(111b) 사이의 간격(S2)이 좁으므로, 제2 금속 배선들(111b) 사이에 에어 갭(AG)이 형성될 수 있다. 에어 갭(AG)의 일부는 패시베이션막(PA)의 측벽 부분들(120a), 즉, 다공질막으로 정의될 수 있다. 나아가, 에어 갭(AG)의 최고점은 제1 및 제2 금속 배선들(111a, 111b)의 상면들보다 높은 레벨에 위치할 수 있다. 제2 금속 배선들(111b) 간의 간격이 좁은 제2 영역(R2)에서 제2 금속 배선들(111b)의 측벽들 사이에 다공성막 및 에어 갭(AG)이 형성되므로 제2 금속 배선들(111b) 간의 기생 캐패시턴스를 줄일 수 있다.
패시베이션막(PA)을 형성 후, 반도체 기판(100)에 대한 고온 열처리 공정이 수행될 수 있다(S40).
열처리 공정시 패시베이션막(PA)에 함유된 수소는 반도체 기판(100) 상에 형성된 트랜지스터들(미도시)로 전달될 수 있다. 열처리 공정은 약 450℃ 이하의 온도에서 수행될 수 있으며, 예를 들어, 약 250℃ 내지 450℃의 온도 범위에서 수행될 수 있다.
열처리 공정 동안 제1 및 제2 금속 배선들(111a, 111b)이 팽창될 수 있으며, 열처리 공정 이후 제1 및 제2 금속 배선들(111a, 111b)이 수축될 수 있다. 실시예들에 따르면, 패시베이션막(PA)의 측벽 부분들(120a)(즉, 다공질 영역들)은 열처리 공정 전후에 패시베이션막(PA)과 제1 및 제2 금속 배선들(111a, 111b)의 열팽창 계수 차이로 인해 제1 및 제2 금속 배선들(111a, 111b)에 스트레스가 가해지는 것을 줄일 수 있다. 이에 따라, 패시베이션막(PA)과 제1 및 제2 금속 배선들(111a, 111b)의 열팽창 계수 차이로 인해 제1 및 제2 금속 배선들(111a, 111b) 끊어지는 불량을 방지할 수 있다.
도 6a 및 도 6b를 참조하면, 패시베이션막(PA)의 측벽 부분(120a)은 기공들(120p)을 포함할 수 있다. 기공들(120p)은 위 또는 아래로 사선인 방향을 따라 방향성을 가질 수 있다. 즉, 패시베이션막(PA)의 측벽 부분(120a)은 일정 방향으로 빗살 무늬를 가질 수 있다.
도 6c를 참조하면, 패시베이션막(PA)의 측벽 부분(120a)에서 기공들(120p)은 반도체 기판(100)의 상면과 실질적으로 평행한 방향으로 방향성을 가질 수 있다.
도 7을 참조하면, 에어 갭(AG)의 일부는 다공질막으로 이루어진 패시베이션막(PA)의 측벽 부분들(120a)에 의해 정의될 수 있다. 이에 따라, 에어 갭(AG)은 불균일한 표면에 의해 정의될 수 있다.
도 8을 참조하면, 제2 금속 배선들(111b) 사이에서 에어 갭(AG)은 제2 금속 배선들(111b)의 측벽들에 인접하는 측면들(SF1) 및 상기 하부막(110)의 상면에 인접하는 바닥면(SF2)을 가질 수 있다. 에어 갭(AG)의 측면들(SF1)은 다공질막으로 이루어지므로, 에어 갭(AG)의 측면들에서 표면 거칠기가 바닥면(SF2)에서 표면 거칠기보다 클 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 형성하는데 사용되는 반도체 제조 장비를 나타내는 도면이다. 도 10은 본 발명의 실시예들에 따른 반도체 장치의 라이너막 및 패시베이션막을 형성하는 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 반도체 제조 장비는 내부 공간을 갖는 공정 챔버(1), 척(3, chuck), 플라즈마 생성 유닛(5, plasma generating unit), 가스 공급 유닛(7, gas supply unit), 및 하부 및 측벽 전원들(9, 11)을 포함할 수 있다.
공정 챔버(1)는 내부 공간의 상단을 닫는 상판, 내부 공간의 하단을 닫는 하판, 및 내부 공간을 둘러싸는 측벽부를 포함할 수 있다. 일 실시예에서, 공정 챔버(1)의 상판은 세라믹(ceramic)으로 형성될 수 있다.
척(3)은 공정 챔버(1) 내에 배치될 수 있다. 기판(100)이 척(3)의 상면 상에 로딩될 수 있다. 소정의 반도체 공정이 공정 챔버(1) 내에서 로딩된 기판(100)에 수행될 수 있다. 기판(100)은, 예컨대, 반도체 웨이퍼(ex, 실리콘 웨이퍼)일 수 있다. 일 실시예에서, 척(3)은 정전 척(electrostatic chuck)일 수 있다. 척(3)은 공정 챔버(1)의 하판 상에 배치될 수 있다. 척(3) 내부에 히터(미도시)가 배치될 수 있으며, 반도체 제조 공정시 히터에 의해 척(3) 및/또는 로딩된 기판(100)이 가열될 수 있다.
플라즈마 생성 유닛(5)은 공정 챔버(1) 내로 공급되는 공정 가스를 플라즈마 상태로 기판(100) 상에 제공할 수 있다.
플라즈마 생성 유닛(5)은 안테나 전극(51, antenna electrode) 및 이와 연결되는 플라즈마 파워 생성기(53)를 포함할 수 있다.
안테나 전극(51)은 폐루프 형태 또는 코일형태일 수 있다. 플라즈마(PLA)는 안테나 전극(51)에 인가된 플라즈마 파워에 의해 유도될 수 있다.
플라즈마 파워 생성기(53)은 플라즈마 파워를 생성하여 안테나 전극(51)에 인가할 수 있다. 예컨대, 플라즈마 파워는 라디오 주파수 파워(radio frequency (RF) power)일 수 있다.
이에 더하여, 플라즈마 생성 유닛(5)은 플라즈마 파워 생성기(53) 및 안테나 전극(51) 사이에 연결된 매칭 유닛(55, matching unit)을 더 포함할 수 있다. 플라즈마 파워는 플라즈마 파워 생성기(53)로부터 매칭 유닛(55)을 통하여 안테나 전극(51)에 전달될 수 있다. 매칭 유닛(55)은 플라즈마 파워의 전달 효율을 증가시킬 수 있다. 한편, 본 발명은 상술된 플라즈마 생성 유닛(5)에 한정되지 않으며, 플라즈마 생성 유닛(5)는 플라즈마를 생성시키는 다른 형태로 구현될 수도 있다.
가스 공급 유닛(7)은 공정 챔버(1) 내부로 공정 가스를 제공한다. 가스 공급 유닛(7)은 공정 챔버(1)의 내부 공간을 향하는 노즐(nozzle) 또는 샤워 헤드(shower head)를 포함할 수 있으며, 샤워 헤드에 RF 파워가 인가되어 챔버(1) 내로 공급되는 공정 가스를 플라즈마 상태로 기판(100) 상에 제공할 수 있다.
공정 챔버(1)의 측벽들의 외부에 측벽 전극들이 배치될 수 있으며, 측벽 전극들은 측벽 전원(11)에 접속될 수 있다. 척(3)은 바이어스 전원(bias power source; 9)에 접속될 수 있다. 측벽 전원 및 바이어스 전원은 라디오 주파수 전력(radio frequency power; RF power)을 생성시키는 전원들에 해당할 수 있다.
실시예들에 따르면, 공정 챔버(1) 내에서 고밀도 플라즈마 증착 공정이 수행될 수 있다. 고밀도 플라즈마 증착 공정은 증착 공정 및 식각 공정을 번갈아 반복적으로 수행하는 것을 포함한다. 고밀도 플라즈마 공정시 갭 충진 특성(gap filling characteristic)을 향상시키기 위해 물리적 식각 가스(physical etching gas) 및 화학적 식각 가스(chemical etching gas)가 사용될 수 있다.
이하, 도 9 및 도 10를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 패시베이션막(PA)을 형성하는 방법을 상세히 설명하기로 한다.
도 9 및 도 10을 참조하면, 금속 배선들이 형성된 반도체 기판이 공정 챔버 내로 로딩될 수 있다(S110). 반도체 기판을 로딩한 후, 공정 챔버(1) 내의 공기를 진공 펌프(도시하지 않음)를 사용하여 배출시킴으로써, 공정 챔버(1) 내부 진공 상태로 만들 수 있다.
이어서, RF 전원을 턴-오프시킨 상태에서 공정 챔버(1) 내로 공정 가스들이 공급될 수 있다(S120).
증착 공정시 공정 가스들은 실리콘 소스 가스, 염소 함유 가스, 불소 함유 가스, 불활성 가스, 산소 함유 가스, 질소 함유 가스, 수소 함유 가스, 또는 이들의 임의의 조합을 포함할 수 있다.
일 예로, 공정 가스들은 실리콘 소스 가스, 불소 함유된 화학적 식각 가스, 산소 가스 및 수소 가스를 포함할 수 있다. 실리콘 소스 가스는 사일레인(SiH4) 가스 또는 다이사일레인(Si2H6) 가스와 같은 실리콘 함유된 가스(silicon-based gas)일 수 있고, 불소 함유된 화학적 식각 가스는 삼불화 질소(nitrogen trifluoride; NF3) 가스일 수 있다. 공정 가스들은 물리적 식각 가스(physical etching gas)를 더 포함할 수 있으며, 물리적 식각 가스는 헬륨(helium; He) 가스 또는 아르곤(argon; Ar) 가스와 같은 불활성 가스(inert gas)일 수 있다.
RF 파워가 턴-오프 상태에서 공정 챔버(1) 내로 공정 가스들을 공급함에 따라 반도체 기판(100) 상에 라이너막(120)이 컨포말하게 형성될 수 있다(S130). 이때, 라이너막(120)은, 앞서 도 4를 참조하여 설명한 바와 같이, 금속 배선들(111a, 111b)의 측벽들 및 상면들, 그리고 금속 배선들(111a, 111b) 사이의 하부막(110) 표면 상에 증착될 수 있다. 라이너막(120)은 실질적으로 불균일한 두께를 가질 수 있다. 라이너막(120)의 증착은 약 350℃ 이하의 온도에서 수행될 수 있으며, 예를 들어, 약 200℃ 내지 350℃의 온도 범위에서 수행될 수 있다.
라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 소정 두께를 갖도록 증착될 수 있다(S140). 일 예로, 라이너막(120)은 제1 및 제2 금속 배선들(111a, 111b)의 측벽들 상에서 약 50Å 이상의 두께로 증착될 수 있으며, 예를 들어 약 50Å 내지 2000Å 의 두께로 증착될 수 있다.
라이너막(120)이 소정 두께로 증착된 이후, RF 파워가 턴온된 상태에서 공정 가스들이 공급될 수 있다(S150). 이에 따라, 공정 챔버(1) 내에 플라즈마가 생성될 수 있다.
소정의 RF 파워를 턴온시킨 상태에서 공정 가스들을 공급함에 따라 라이너막(120) 상에 패시베이션막(PA)이 형성될 수 있다(S160).
RF 파워에 의해 패시베이션막(PA)은 라이너막(120)에 비해 큰 밀도를 가질 수 있다. 패시베이션막(PA)을 증착시 앞서 도 5를 참조하여 설명한 것처럼, 좁은 간격을 갖는 제 2 금속 배선들(111b) 사이에 에어 갭(AG)이 형성될 수 있다.
도 5를 참조하여 설명한 것처럼, 하부막(110) 상에 제1 및 제2 금속 배선들을 덮는 라이너막(120) 및 패시베이션막(PA)을 형성한 후에, 반도체 기판(100)은 공정 챔버(1) 밖으로 언로딩될 수 있다(S170).
도 11은 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다. 도 12는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 10의 III-III' 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 하부막(110) 상에 일 방향을 따라 나란히 연장되는 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)이 배치될 수 있다.
제1 금속 배선들(111a)은 제1 폭(W1)을 가질 수 있으며, 제2 및 제3 금속 배선들(111b, 111c)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
제1 금속 배선들(111a)은 제1 간격(S1)으로 서로 이격될 수 있으며, 제2 금속 배선들(111b)은 제1 간격(S1)보다 작은 제2 간격(S2)으로 서로 이격될 수 있다. 제3 금속 배선(111c)은 제1 금속 배선(111a)과 제2 금속 배선(111b) 사이에 배치될 수 있다. 제3 금속 배선(111c)은 이에 인접한 제1 금속 배선(111a)과 제1 간격(S1)으로 이격되고, 이에 인접한 제2 금속 배선(111b)과 제2 간격(S2)으로 이격될 수 있다.
제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 바닥면들에 배리어 금속 패턴들(BMa, BMb, BMc)이 배치될 수 있으며, 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 상면들에 금속 캡핑 패턴들(113a, 113b, 113c)이 배치될 수 있다.
패시베이션막(PA)이 하부막(110) 상에서 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)을 덮을 수 있다. 패시베이션막(PA)은 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 측벽들을 덮는 측벽 부분들(120a), 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 상면들을 덮는 상부 부분들(120b), 하부막(110)의 상면을 덮는 하부 부분들(120c), 및 제1 금속 배선들(111a) 사이를 채우며 제2 금속 배선들(111b) 사이에 에어 갭(AG)을 정의하는 갭필 부분(120d)을 포함할 수 있다.
앞서 설명한 바와 같이, 패시베이션막(PA)은 기공들을 포함할 수 있으며, 측벽 부분들(120a)에서 기공들의 밀도가 상부 및 하부 부분들(120c)에서 기공들의 밀도보다 클 수 있다.
이 실시예에 따르면, 반도체 장치의 제조 공정시 고온의 열처리 공정 동안 서로 인접하는 제1 및 제3 금속 배선들(111a 111c)의 측벽들 상의 다공성막이 스트레스 버퍼 역할을 할 수 있다. 이에 따라, 제3 금속 배선(111c)에 가해지는 팽창 또는 수축 스트레스를 줄일 수 있어 제3 금속 배선(111c)이 끊어지는 불량을 줄일 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 평면도이다. 도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 13의 IV-IV' 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 13 및 도 14를 참조하면, 하부막(110) 상에 일 방향을 따라 나란히 연장되는 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)이 배치될 수 있다.
제1 금속 배선(111a)은 제1 폭(W1)을 가질 수 있으며, 제2 및 제3 금속 배선들(111b, 111c)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)은 동일한 제1 간격(S1)으로 서로 이격될 수 있다. 제3 금속 배선(111c)은 제1 금속 배선(111a)과 제2 금속 배선(111b) 사이에 배치될 수 있다.
패시베이션막(PA)이 하부막(110) 상에서 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)을 덮을 수 있으며, 제1 및 제3 금속 배선들(111a, 111c) 사이 그리고 제2 금속 배선들(111b) 사이에 에어 갭(AG)을 가질 수 있다.
패시베이션막(PA)은 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 측벽들을 덮는 측벽 부분들(120a), 제1, 제2, 및 제3 금속 배선들(111a, 111b, 111c)의 상면들을 덮는 상부 부분들(120b), 하부막(110)의 상면을 덮는 하부 부분들(120c), 및 제1 및 제3 금속 배선들(111a, 111c) 사이 그리고 제2 금속 배선들(111b) 사이에 에어 갭(AG)을 정의하는 갭필 부분(120d)을 포함할 수 있다.
폭이 서로 다른 제1 및 제3 금속 배선들(111a, 111c)이 서로 인접하게 배치되더라도, 이들 사이에 다공성막 및 에어 갭(AG)이 제공되므로, 서로 인접하는 금속 배선들 간의 기생 캐패시턴스를 줄일 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도이다.
도 15를 참조하면, 반도체 기판(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레의 주변 회로 영역(PCR)을 포함할 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)의 반도체 기판(100) 상에 복수 개의 메모리 셀들을 포함하는 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이(CAR)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들(WL) 및 비트 라인들(BL)을 포함한다. 일 실시예에 따르면, 메모리 셀들 각각은 선택 트랜지스터 및 데이터 저장 소자(DS)를 포함할 수 있다.
주변 회로 영역(PCR)의 반도체 기판(100) 상에 로우 및 칼럼 디코더들, 감지 증폭기, 및 제어 로직 등을 포함하는 주변 회로가 배치될 수 있다.
상세하게, 셀 어레이 영역(CAR)의 반도체 기판(100)에 셀 활성 영역들을 정의하는 소자 분리막(101)이 형성될 수 있다. 여기서, 셀 활성 영역들은 바(bar) 형태일 수 있으며, 셀 활성 영역들의 장축이 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 셀 활성 영역들을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역 내에 게이트 절연막을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 반도체 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인(WL)이 형성된 리세스 영역 내에 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 셀 활성 영역들에는 셀 소오스 및 드레인 영역들(SD)이 형성될 수 있다. 셀 소오스 및 드레인 영역들(SD)은 n형 또는 p형 불순물이 도핑된 불순물 영역일 수 있다. 이와 같이, 워드 라인들(WL) 및 셀 소오스 및 드레인 영역들(SD)을 형성함에 따라 반도체 기판(100)에는 복수 개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 셀 어레이 영역(CAR)의 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)과 반도체 기판(100) 사이에 층간 절연막이 개재될 수 있으며, 비트라인 콘택 플러그들(미도시))이 층간 절연막을 관통하여 소오스 및 드레인 영역들(SD)과 접속될 수 있다.
주변 회로 영역(PCR)의 반도체 기판(100)에 주변 활성 영역들을 정의하는 소자 분리막(101)이 제공될 수 있다. 주변 활성 영역 상에 주변 회로 트랜지스터가 제공될 수 있다. 주변 회로 트랜지스터는 주변 게이트 전극(PG), 주변 게이트 절연막(PGI), 게이트 스페이서들(SP), 및 주변 불순물 영역들(PSD)을 포함할 수 있다.
주변 게이트 전극(PG)이 반도체 기판(100) 상에 형성될 수 있다. 주변 게이트 전극(PG)은 주변 활성 영역을 가로지를 수 있으며, 비트 라인들(BL)과 동일한 도전 물질로 형성될 수 있다.
주변 게이트 절연막(PGI)이 주변 게이트 전극(PG)과 반도체 기판(100) 사이에 배치될 수 있으며, 주변 게이트 절연막(PGI)은 게이트 절연막(GI)과 동일한 절연 물질로 형성될 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 주변 게이트 전극(PG) 상에 배치될 수 있다.
게이트 스페이서들(SP)이 주변 게이트 전극(PG)의 양 측벽들 상에 각각 배치될 수 있다.
주변 불순물 영역들(PSD)이 주변 게이트 전극(PG) 양측의 주변 활성 영역 내에 배치될 수 있다. 주변 불순물 영역들(PSD)은 주변 활성 영역의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.
제 1 층간 절연막(103)이 반도체 기판(100) 전면 상에 배치될 수 있다. 일 예로, 제1 층간 절연막(103)은 BPSG(boro-phosphosilicate glass), TOSZ (tonen silazene), USG(undoped silicate glass), SOG(spin-on glass), FOX(flowable oxide), TEOS (tetraethylortho silicate), HDP CVD(high density plasma chemical vapor deposition) 산화물, 또는 HSQ(hydrogen silisesquioxane)을 포함할 수 있다.
셀 어레이 영역(CAR)에서 매립 콘택 플러그들(BC)이 제1 층간 절연막(103)을 관통하여 소오스 및 드레인 영역들(SD)에 각각 접속될 수 있다. 나아가, 각각의 매립 콘택 플러그들(BC) 상에 데이터 저장 소자(DS)가 배치될 수 있다.
일 예로, 데이터 저장 소자(DS)는 하부 전극(BE), 상부 전극(TE), 및 이들 사이의 유전막(DIL)을 포함하는 캐패시터를 포함할 수 있으며, 하부 전극(BE)은 매립 콘택 플러그(BC)와 연결될 수 있다.
다른 예로, 데이터 저장 소자(DS)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 물질을 포함할 수 있다. 예를 들어, 가변 저항 소자는 적어도 하나의 자성 물질들을 포함하거나, 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 또 다른 예로, 데이터 저장 소자는 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
제2 층간 절연막(105)이 제1 층간 절연막(103) 상에서 반도체 기판(100) 전면 상에 배치될 수 있다. 셀 콘택 플러그(CPa)가 제2 층간 절연막(105)을 관통하여 상부 전극(TE)에 접속될 수 있으며, 주변 콘택 플러그(CPb)가 제1 및 제2 층간 절연막들(103, 105)을 관통하여 주변 회로 트랜지스터에 접속될 수 있다. 셀 및 주변 콘택 플러그들(CPa, CPb)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)의 제2 층간 절연막(105)상에 복수 개의 하부 유전막들(LK)이 적층될 수 있다.
셀 하부 배선들(ME1a, ME2a, ME3a)이 셀 어레이 영역(CAR)의 하부 유전막들(LK)을 내에 형성될 수 있으며, 주변 하부 배선들(ME1b, ME2b, ME3b)이 주변 영역(PCR)의 하부 유전막들(LK) 내에 형성될 수 있다. 하부 유전막들(LK)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 예를 들어, 하부 유전막들(LK)은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다.
배리어막들(DBL)이 하부 유전막들(LK) 사이에 개재될 수 있으며, 최상층의 배리어막(DBL)은 최상층의 셀 하부 배선(ME3a) 및 주변 하부 배선(ME3b)의 상면들 및 최상층의 하부 유전막(LK)의 상면을 덮을 수 있다. 배리어막들(DBL)은, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
셀 하부 배선들(ME1a, ME2a, ME3a)은 셀 콘택 플러그들(CPa) 및 데이터 저장 소자들(DS)과 전기적으로 연결될 수 있다. 즉, 셀 하부 배선들(ME1a, ME2a, ME3a)은 선택 트랜지스터들과 전기적으로 연결될 수 있다. 일 예로, 제 1 내지 제 3 셀 하부 배선들(ME1a, ME2a, ME3a)이 적층될 수 있으며, 최하층의 제 1 셀 하부 배선(ME1a)은 셀 콘택 플러그(CPa)와 직접 접촉할 수 있다. 제2 및 제3 셀 하부 배선들(ME2a, ME3a)은 비아 부분 및 배선 부분을 포함할 수 있다.
주변 하부 배선들(ME1b, ME2b, ME3b)은 주변 콘택 플러그들(CPb)을 통해 주변 트랜지스터와 전기적으로 연결될 수 있다. 주변 하부 배선들(ME1b, ME2b, ME3b)은 셀 어레이 영역(CAR)의 셀 하부 배선들(ME1a, ME2a, ME3a)과 동시에 형성될 수 있다. 일 예로, 제1 내지 제3 주변 하부 배선들(ME1b, ME2b, ME3b)이 수직적으로 적층될 수 있으며, 최하층의 제1 주변 하부 배선(ME1b)은 주변 콘택 플러그(CPb)와 직접 접촉할 수 있다. 제2 및 제3 주변 하부 배선들(ME2b, ME3b)은 비아 부분 및 배선 부분을 포함할 수 있다. 제3 주변 하부 배선들(ME3b)은 비아 부분들(미도시)을 통해서 제2 주변 하부 배선들(ME3b)과 전기적으로 연결될 수 있다. 셀 하부 배선들(ME1a, ME2a, ME3a) 및 주변 하부 배선들(ME1b, ME2b, ME3b)은 예를 들어, 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 말한다.
최상층 배리어막(DBL) 상에 하부막(110)이 제공될 수 있으며, 하부막(110) 내에 셀 콘택 플러그들(PLGa) 및 주변 콘택 플러그들(PLGb)이 배치될 수 있다. 셀 콘택 플러그들(PLGa) 및 주변 콘택 플러그들(PLGb)은 하부막(110)을 관통하여 셀 및 주변 하부 배선들(ME3a, ME3b)과 연결될 수 있다.
하부막(110) 상에 앞서 도 1 내지 도 5를 참조하여 설명한 제1 및 제2 금속 배선들(111a, 111b) 및 패시베이션막(PA)이 제공될 수 있다.
실시예에 따르면, 셀 어레이 영역(CAR)의 하부막(110) 상에 제2 금속 배선들(111b)이 제공될 수 있으며, 주변 회로 영역(PCR)의 하부막(100) 상에 제1 금속 배선들(111a)이 제공될 수 있다. 앞서 도 2 내지 도 5를 참조하여 설명한 바와 같이, 제1 금속 배선들(111a)의 간격은 제2 금속 배선들(111b) 간의 간격보다 클 수 있다. 한편, 본 발명의 실시예들에서, 제1 및 제2 금속 배선들(111a, 111b)이 제공되는 영역은 이에 한정되지 않으며, 다른 예로 제1 금속 배선들(111a)이 셀 어레이 영역(CAR)에 제공되고, 제2 금속 배선들(111b)이 주변 회로 영역(PCR)에 제공될 수도 있다. 또 다른 예로, 제1 및 제2 금속 배선들(111a, 111b)이 동시에 셀 어레이 영역(CAR) 또는 주변 회로 영역(PCR)에 제공될 수도 있다.
패시베이션막(PA)은 앞서 도 5를 참조하여 설명한 것처럼, 제1 및 제 2 금속 배선들(111a, 111b)의 측벽들 상에서 다공성막으로 이루어진 측벽 부분들(120a)을 포함할 수 있다.
또한, 패시베이션막(PA)은 수소를 함유하는 산화막으로 이루어지며, 반도체 장치의 제조 공정에서 셀 트랜지스터들 및 주변 트랜지스터들로 수소를 공급할 수 있다. 수소는 셀 및 주변 트랜지스터들 내의 실리콘 결정 결함, 즉, 댕글링 본드에 결합하여 전기적 특성을 개선할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 제1 영역에서 제1 간격으로 이격되는 제1 금속 배선들;
    상기 제2 영역에서 상기 제1 간격보다 작은 제2 간격으로 이격되는 제2 금속 배선들; 및
    상기 반도체 기판 상에서 상기 제1 및 제2 금속 배선들을 덮는 패시베이션막으로서, 상기 패시베이션막은 상기 제1 및 제2 금속 배선들의 측벽들을 덮는 측벽 부분들 및 상기 제1 및 제2 금속 배선들의 상면들을 덮는 상부 부분들을 포함하되,
    상기 패시베이션막의 상기 측벽 부분들은 다공성 절연막을 포함하고,
    상기 패시베이션막은 상기 제2 금속 배선들 사이에서 상기 측벽 부분들에 의해 정의되는 에어 갭을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 측벽 부분들에서 기공들의 밀도는 상기 상부 부분들에서 기공들의 밀도보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 상부 부분들은 비다공성 절연막으로 이루어진 반도체 장치.
  4. 제1 항에 있어서,
    상기 패시베이션막의 상기 측벽 부분은 일정 방향으로 방향성을 갖는 기공들을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 패시베이션막은 상기 제1 금속 배선들 사이 및 상기 제2 금속 배선들 사이에서 상기 하부막 상면을 덮는 하부 부분을 더 포함하되,
    상기 패시베이션막의 상기 하부 부분에서 기공들의 밀도는 상기 측벽 부분들에서 기공들의 밀도보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 에어 갭의 최고 점은 상기 제1 및 제2 금속 배선들의 상면들보다 높은 레벨에 위치하는 것 반도체 장치.
  7. 제1 항에 있어서,
    상기 에어 갭은 상기 제2 금속 배선들의 측벽들에 인접하는 측면들 및 상기 하부막의 상면에 인접하는 바닥면을 갖되,
    상기 측면들에서 표면 거칠기가 상기 바닥면에서 표면 거칠기보다 큰 반도체 장치.
  8. 제1 항에 있어서,
    상기 패시베이션막은 상기 제1 금속 배선들 사이에서 제1 두께를 갖고, 상기 제1 금속 배선 상에서 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 금속 배선들 각각의 상면과 상기 패시베이션막 사이의 금속 캡핑 패턴을 더 포함하되,
    상기 패시베이션막의 상기 상부 부분은 상기 금속 캡핑 패턴과 접촉하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 패시베이션막은 수소를 포함하는 산화막으로 이루어진 반도체 장치.
  11. 반도체 기판 상의 금속 배선들; 및
    상기 금속 배선들을 덮는 패시베이션막으로서, 상기 패시베이션막은 상기 금속 배선들의 측벽들을 덮는 측벽 부분들 및 상기 금속 배선들의 상면들을 덮는 상부 부분들을 포함하되,
    상기 패시베이션막은 기공들을 포함하되, 상기 측벽 부분들에서 상기 기공들의 밀도는 상기 상부 부분들에서 상기 기공들의 밀도보다 큰 반도체 장치.
  12. 제11 항에 있어서,
    상기 패시베이션막은 상기 금속 배선들 사이에서 에어 갭을 갖되,
    상기 에어 갭은 상기 측벽 부분들에 의해 정의되는 반도체 장치.
  13. 제11 항에 있어서,
    상기 측벽 부분들은 상기 금속 배선들의 측벽들 상에서 50Å 내지 2000Å 의 두께를 갖는 반도체 장치.
  14. 제11 항에 있어서,
    상기 패시베이션막은 수소를 포함하는 산화막을 포함하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 패시베이션막은 상기 금속 배선들 사이에 채워지는 갭필 부분을 포함하되,
    상기 갭필 부분에서 기공들의 밀도는 상기 측벽 부분에서 기공들의 밀도보다 작은 반도체 장치.
  16. 제1 폭을 갖는 제1 금속 배선;
    상기 제1 폭보다 작은 제2 폭을 갖는 제2 금속 배선;
    상기 제1 금속 배선과 상기 제2 금속 배선 사이에서 상기 제2 폭을 갖는 제3 금속 배선; 및
    상기 제1, 제2, 및 제3 금속 배선들을 덮는 패시베이션막을 포함하되,
    상기 패시베이션막은 상기 제1, 제2, 및 제3 금속 배선들의 측벽들과 인접하는 다공질 영역 및 상기 제1, 제2, 및 제3 금속 배선들의 상면들과 인접한 비다공질 영역을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 패시베이션막은 상기 제2 및 제3 금속 배선들 사이에서 에어 갭을 갖는 반도체 장치.
  18. 제17 항에 있어서,
    상기 에어 갭은 상기 제2 및 제3 금속 배선들의 측벽들에 인접하는 측면들 및 상기 하부막의 상면에 인접하는 바닥면을 갖되,
    상기 측면들에서 표면 거칠기가 상기 바닥면에서 표면 거칠기보다 큰 반도체 장치.
  19. 제17 항에 있어서,
    상기 에어 갭의 최고 점은 상기 제1, 제2, 및 제3 금속 배선들의 상면들보다 높은 레벨에 위치하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 다공질 영역은 일정 방향으로 빗살 무늬를 갖는 반도체 장치.

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