TWI806489B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI806489B
TWI806489B TW111109156A TW111109156A TWI806489B TW I806489 B TWI806489 B TW I806489B TW 111109156 A TW111109156 A TW 111109156A TW 111109156 A TW111109156 A TW 111109156A TW I806489 B TWI806489 B TW I806489B
Authority
TW
Taiwan
Prior art keywords
metal line
metal
passivation layer
semiconductor device
layer
Prior art date
Application number
TW111109156A
Other languages
English (en)
Other versions
TW202306024A (zh
Inventor
姜旼聲
文泂烈
趙星東
趙原熙
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202306024A publication Critical patent/TW202306024A/zh
Application granted granted Critical
Publication of TWI806489B publication Critical patent/TWI806489B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

本發明提供一種半導體裝置，包含：半導體基底，包含第一區及第二區；第一金屬線，在第一區上以第一間隔彼此間隔開；第二金屬線，在第二區上以第二間隔彼此間隔開，第二間隔小於第一間隔；以及鈍化層，位於半導體基底上且覆蓋第一金屬線及第二金屬線，鈍化層包含：側壁部分，覆蓋第一金屬線及第二金屬線的側壁，側壁部分包含多孔介電層；上部部分，覆蓋第一金屬線及第二金屬線的頂部表面；以及氣隙，由第二金屬線之間的側壁部分界定。

Description

半導體裝置
實施例是關於一種半導體裝置，且更特定言之，是關於包含金屬線的半導體裝置。
相關申請的交叉參考
此申請案主張2021年7月19日在韓國智慧財產局申請的韓國專利申請案第10-2021-0094202號的優先權，所述申請案的揭露內容特此以全文引用的方式併入。
隨著積體電路的發展，需要能夠高速操作及高整合度的半導體裝置。舉例而言，此類半導體裝置可包含落入幾十奈米範圍內的線寬。
根據一些實施例，半導體裝置可包含：半導體基底，包含第一區及第二區；多個第一金屬線，在第一區上以第一間隔彼此間隔開；多個第二金屬線，在第二區上以第二間隔彼此間隔開，第二間隔小於第一間隔；以及鈍化層，位於半導體基底上且覆蓋第一金屬線及第二金屬線，所述鈍化層包含：多個側壁部分，覆蓋第一金屬線及第二金屬線的側壁；以及多個上部部分，覆蓋第一金屬線及 第二金屬線的頂部表面。鈍化層的側壁部分可包含多孔介電層。鈍化層可具有由第二金屬線之間的側壁部分界定的氣隙。
根據一些實施例，半導體裝置可包含：多個金屬線，位於半導體基底上；以及鈍化層，覆蓋金屬線，所述鈍化層包含：多個側壁部分，覆蓋金屬線的側壁；以及多個上部部分，覆蓋金屬線的頂部表面。鈍化層可具有多個孔。側壁部分處的孔的密度可大於上部部分處的孔的密度。
根據一些實施例，半導體裝置可包含：第一金屬線，在下部層上具有第一寬度；第二金屬線，在下部層上具有小於第一寬度的第二寬度；第三金屬線，在第一金屬線與第二金屬線之間具有第二寬度；以及鈍化層，覆蓋第一金屬線、第二金屬線以及第三金屬線。鈍化層可包含：多孔區，與第一金屬線、第二金屬線以及第三金屬線的側壁相鄰；以及無孔區，與第一金屬線、第二金屬線以及第三金屬線的頂部表面相鄰。
1:處理腔室
3:夾盤
5:電漿產生單元
7:氣體供應單元
9:偏置電源
11:側壁電源
51:天線電極
53:電漿功率產生器
55:匹配單元
100:半導體基底
101:裝置隔離層
103:第一層間介電層
105:第二層間介電層
110:下部層
111a:第一金屬線
111b:第二金屬線
111c:第三金屬線
113a:第一金屬封蓋圖案
113b:第二金屬封蓋圖案
120:襯裡層
120a:側壁部分
120b:上部部分
120c:下部部分
120d:間隙填充部分
120p:孔
AG:氣隙
BC:內埋接觸插塞
BE:底部電極
BL:位元線
BMa:第一障壁金屬圖案
BMb:第二障壁金屬圖案
CAR:單元陣列區
CPa、PLGa:單元接觸插塞
CPb、PLGb:周邊接觸插塞
DBL:障壁層
DIL:介電層
DS:資料儲存元件
GI:閘極介電層
LK:下部介電層
ME1a、ME2a、ME3a:單元下部線
ME1b、ME2b、ME3b:周邊下部線
MP:閘極硬遮罩圖案
P1、P2、P3:部分
PA:鈍化層
PCR:周邊電路區
PG:周邊閘極電極
PGI:周邊閘極介電層
PSD:周邊雜質區
R1:第一區
R2:第二區
S1:第一間隔
S2:第二間隔
SD:單元源極及汲極區
SF1:側向表面
SF2:底部表面
SP:閘極間隔件
t1:第一厚度
t2:第二厚度
t3:第三厚度
TE:頂部電極
W1:第一寬度
W2:第二寬度
WL:字元線
I-I'、II-II'、III-III'、IV-IV':線
藉由參考附圖詳細描述例示性實施例，特徵對於所屬領域中具有通常知識者將變得顯而易見，在附圖中：圖1示出根據一些實施例的製造半導體裝置的方法的流程圖。
圖2示出根據一些實施例的半導體裝置的部分平面圖。
圖3至圖5示出展示根據一些實施例的製造半導體裝置的方法中的階段的沿圖2的線I-I'及線II-II'的橫截面圖。
圖6A、圖6B以及圖6C示出圖5的部分P1的放大圖。
圖7示出圖5的部分P2的放大圖。
圖8示出圖5的部分P3的放大圖。
圖9示出展示根據一些實施例的用於形成半導體裝置的半導體製造設備的示意圖。
圖10示出根據一些實施例的形成半導體裝置的襯裡層及鈍化層的方法的流程圖。
圖11示出根據一些實施例的半導體裝置的部分平面圖。
圖12示出展示根據一些實施例的半導體裝置的沿圖10的線III-III'的橫截面圖。
圖13示出根據一些實施例的半導體裝置的部分平面圖。
圖14示出展示根據一些實施例的半導體裝置的沿圖10的線IV-IV'的橫截面圖。
圖15示出根據一些實施例的半導體裝置的橫截面圖。
圖1示出根據一些實施例的製造半導體裝置的方法的流程圖。圖2示出根據一些實施例的半導體裝置的部分平面圖。圖3至圖5示出展示根據一些實施例的製造半導體裝置的方法中的階段的沿圖2的線I-I'及線II-II'的橫截面圖。圖6A、圖6B以及圖6C示出圖5的部分P1的放大圖。圖7示出圖5的部分P2的放大圖。圖8示出圖5的部分P3的放大圖。
參考圖1、圖2以及圖3，金屬線111a及金屬線111b可形成於包含第一區R1及第二區R2的半導體基底100上(S10)。 下部層110可形成於半導體基底100與金屬線111a及金屬線111b之間。
舉例而言，半導體基底100可包含第一區R1及第二區R2。半導體基底100可為例如矽基底、鍺基底以及矽-鍺基底中的一或多者。
下部層110可形成於半導體基底100上，例如形成於半導體基底100的上部表面上。下部層110可包含導電圖案及介電層。下部層110可覆蓋形成於半導體基底100上的半導體元件。舉例而言，半導體元件可包含金氧半導體(metal oxide semiconductor；MOS)電晶體、電容器、電阻器、接觸插塞以及連接線。
舉例而言，下部層110可包含高密度電漿(high density plasma；HDP)氧化物、正矽酸四乙酯(tetraethylorthosilicate；TEOS)、電漿增強正矽酸四乙酯(plasma enhanced tetraethylorthosilicate；PE-TEOS)、O3-正矽酸四乙酯(O3-tetraethylorthosilicate；O3-TEOS)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、旋塗式玻璃(spin on glass；SOG)、東燃矽氮烷(Tonen Silazene；TOSZ)或其組合。在另一實例中，下部層110可包含介電常數小於氧化矽的介電常數的介電材料，且可由至少一個層形成。下部層110可包含例如摻雜氟的氧化物(或FSG)、摻雜碳的氧化物、氧化矽、氫矽倍半氧烷(hydrogen silsesquioxane；HSG， SiO：H)、甲基矽倍半氧烷(methyl silsesquioxane；MSQ，SiO：CH3)或a-SiOC(SiOC：H)。
在下部層110上形成金屬線111a及金屬線111b可包含在下部層110上依序形成障壁金屬層、金屬層以及金屬封蓋層，在金屬封蓋層上形成遮罩圖案(例如，經由微影)，以及使用遮罩圖案作為蝕刻遮罩來依序蝕刻金屬封蓋層、金屬層以及障壁金屬層以分別形成金屬封蓋圖案、金屬線111a及金屬線111b以及障壁金屬圖案。
金屬線111a及金屬線111b可包含設置於第一區R1上的第一金屬線111a及設置於第二區R2上的第二金屬線111b。
在一些實施例中，第一金屬線111a及第二金屬線111b可經由接觸插塞及下部線電連接至半導體基底100上的半導體元件。在一些實施例中，第一金屬線111a及第二金屬線111b可例如獨立地包含鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鈷(Co)以及釕(Ru)中的至少一者。
第一金屬線111a可沿一個方向平行延伸。第一金屬線111a可各自具有第一寬度W1且可以第一間隔S1安置。
第二金屬線111b可各自具有第二寬度W2且可以第二間隔S2安置。在一些實施例中，第二寬度W2可與第一寬度W1實質上相同，且第二間隔S2可小於第一間隔S1。
障壁金屬圖案可包含第一障壁金屬圖案BMa及第二障壁金屬圖案BMb。第一障壁金屬圖案BMa可安置於下部層110與第一金屬線111a中的每一者之間，且第二障壁金屬圖案BMb可安置於下部層110與第二金屬線111b中的每一者之間。第一障壁金 屬圖案BMa及第二障壁金屬圖案BMb可例如由Ti、Ta、TiN、WN、TaN、TiSiN、TaSiN、TiAlN或其任何組合獨立地形成。
金屬封蓋圖案可包含第一金屬封蓋圖案113a及第二金屬封蓋圖案113b。第一金屬封蓋圖案113a可安置於第一金屬線111a中的每一者上，且第二金屬封蓋圖案113b可安置於第二金屬線111b中的每一者上。第一金屬封蓋圖案113a及第二金屬封蓋圖案113b可在圖案化第一金屬線111a及第二金屬線111b的微影及蝕刻製程中抑制第一金屬線111a及第二金屬線111b的頂部表面上的散反射。第一金屬封蓋圖案113a及第二金屬封蓋圖案113b可例如由Ti、Ta、TiN、WN、TaN、TiSiN、TaSiN、TiAlN或其任何組合獨立地形成。
參考圖1、圖2以及圖4，襯裡層120可形成於其上形成有金屬線111a及金屬線111b的半導體基底100上(S20)。舉例而言，如圖2中所示出，襯裡層120可覆蓋金屬線111a及金屬線111b的表面以及金屬線111a與金屬線111b之間的下部層110的部分。
襯裡層120可藉由使用具有極佳保形性或階梯覆蓋率的層形成技術來形成。舉例而言，襯裡層120可藉由使用電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、高密度電漿(HDP)或濺鍍來形成。襯裡層120可為例如高密度電漿(HDP)氧化物層。
襯裡層120可在第一金屬線111a及第二金屬線111b的頂部表面及側壁上具有不規則的例如非恆定的厚度。舉例而言，與在第一金屬線111a及第二金屬線111b的頂部表面上相比，襯裡 層120在第一金屬線111a及第二金屬線111b的側壁上可更薄。根據一些實施例，當沉積襯裡層120時，襯裡層120可在第一金屬線111a及第二金屬線111b的頂部表面上形成為無孔層，且可選擇性地在第一金屬線111a及第二金屬線111b的側壁上形成為多孔層。
當沉積襯裡層120時，例如由於側壁及其間的間隔相對於平坦且面向上的頂部表面的豎直定向及/或由於金屬線111a及金屬線111b相對於金屬封蓋圖案113a及金屬封蓋圖案113b的不同材料，第一金屬線111a及第二金屬線111b的頂部表面上的沉積速率可不同於第一金屬線111a及第二金屬線111b的側壁上的沉積速率。當沉積襯裡層120時，例如由於側壁的較低沉積速率及覆蓋率及/或由於金屬線111a及金屬線111b相對於金屬封蓋圖案113a及金屬封蓋圖案113b的不同材料，襯裡層120可具有孔，所述孔可在第一金屬線111a及第二金屬線111b的側壁上在一個方向上定向地形成。例如由於頂部表面上的較高沉積速率及較好覆蓋率，第一金屬線111a及第二金屬線111b的頂部表面上的孔的密度，例如孔隙度可小於第一金屬線111a及第二金屬線111b的側壁上的孔的密度。襯裡層120的形成將在下文參考圖9及圖10進一步詳細論述。
襯裡層120可包含覆蓋第一金屬線111a及第二金屬線111b的側壁的側壁部分120a、覆蓋第一金屬線111a及第二金屬線111b的頂部表面的上部部分120b以及覆蓋例如第一金屬線111a及第二金屬線111b中的相鄰者之間的下部層110的頂部表面的下部部分120c。在一些實施例中，當襯裡層120在上部部分120b處 具有約300埃的厚度時，襯裡層120在側壁部分120a處可具有等於或大於約50埃的厚度。舉例而言，基於襯裡層120的沉積厚度，在例如側壁部分120a中的每一者處的厚度的範圍可為約50埃至約2,000埃。
襯裡層120可在側壁部分120a處具有孔。襯裡層120的側壁部分120a的介電常數可小於襯裡層120的上部部分120b的介電常數。
參考圖1、圖2以及圖5，鈍化層PA可形成於襯裡層120上(S30)。舉例而言，鈍化層PA可由與襯裡層120相同的材料形成，因此在鈍化層PA與襯裡層120之間可不存在邊界。
詳細而言，鈍化層PA可與襯裡層120一起原位沉積且可由與襯裡層120的介電材料相同的介電材料形成。因此，鈍化層PA與襯裡層120之間可不存在邊界。鈍化層PA可藉由使用例如電漿增強化學氣相沉積(PECVD)、高密度電漿(HDP)或濺鍍來形成。
鈍化層PA可填充例如第一區R1上的第一金屬線111a中的相鄰者之間的空間，且可具有例如在第二區R2上的第二金屬線111b中的相鄰者之間的氣隙AG。鈍化層PA的形成將在下文參考圖9及圖10進一步詳細論述。
鈍化層PA可包含覆蓋第一金屬線111a及第二金屬線111b的側壁的側壁部分120a，覆蓋第一金屬線111a及第二金屬線111b的頂部表面的上部部分120b，覆蓋第一金屬線111a與第二金屬線111b之間的下部層110的頂部表面的下部部分120c以及填充第一金屬線111a之間的空間且界定第二金屬線111b之間的 氣隙AG的間隙填充部分120d。舉例而言，因為鈍化層PA與襯裡層120之間可不存在邊界，所以鈍化層PA的側壁部分120a可與襯裡層120的側壁部分120a合併為單一元件(例如，且在下文中稱為鈍化層PA的側壁部分120a)，鈍化層PA的上部部分120b可與襯裡層120的上部部分120b合併為單一元件(例如，且在下文中稱為鈍化層PA的上部部分120b)，且鈍化層PA的下部部分120c可與襯裡層120的下部部分120c合併為單一元件(例如，且在下文中稱為鈍化層PA的下部部分120c)。
鈍化層PA的側壁部分120a可與第一金屬線111a及第二金屬線111b的側壁接觸。鈍化層PA的下部部分120c可與下部層110的頂部表面接觸，且鈍化層PA的上部部分120b可與第一金屬封蓋圖案113a及第二金屬封蓋圖案113b的頂部表面接觸。在相鄰的第一金屬線111a或第二金屬線111b之間，鈍化層PA的間隙填充部分120d可設置於側壁部分120a之間。
鈍化層PA可具有孔，且側壁部分120a處的孔的密度可大於上部部分120b處的孔的密度及下部部分120c處的孔的密度。對於鈍化層PA，側壁部分120a可由多孔介電材料形成，且上部部分120b及下部部分120c可由無孔介電材料形成。對於鈍化層PA，側壁部分120a可具有小於上半部分120b及下部部分120c的介電常數的介電常數。
鈍化層PA可藉由執行使用氧及矽烷的沉積製程來形成，且當執行沉積製程時，氧可保留於鈍化層PA中。舉例而言，鈍化層PA可為含有氫的高密度電漿(HDP)氧化物層。鈍化層PA中的氫的濃度可大於下部層110中的氫的濃度。
當沉積鈍化層PA時，鈍化層PA可在第一金屬線111a之間具有第二厚度t2(例如，沿與半導體基底100的上部表面正交的方向量測)。此外，鈍化層PA可在第一區R1中的第一金屬封蓋圖案113a上具有第三厚度t3(例如，沿與半導體基底100的上部表面正交的方向量測)，且第三厚度t3小於第二厚度t2。在第一區R1上，第二厚度t2及第三厚度t3可大於襯裡層120的第一厚度t1，亦即，襯裡層120的上部部分120b沿與半導體基底100的上部表面正交的方向的厚度(圖4)。舉例而言，參考圖5，第二厚度t2及第三厚度t3可包含襯裡層120的第一厚度t1(亦即，由圖5中的虛線指示)。鈍化層PA在第一金屬線111a之間的厚度可大於在第二金屬線111b之間的厚度。
當沉積鈍化層PA時，因為窄間隔(例如，第二間隔S2)設置於第二金屬線111b之間，所以氣隙AG可形成於第二金屬線111b之間。氣隙AG的部分可由鈍化層PA的側壁部分120a或由多孔層界定。此外，氣隙AG可具有例如相對於半導體基底100的上部表面位於高於第一金屬線111a及第二金屬線111b的頂部表面的水平的水平處的最高點，例如頂點。在其中第二金屬線111b具有窄間隔(例如，第二間隔S2)的第二區R2上，多孔層及氣隙AG可形成於例如第二金屬線111b中的相鄰者的側壁之間，且因此減小第二金屬線111b之間的寄生電容可為可能的。
在形成鈍化層PA之後，可對半導體基底100執行高溫退火製程(S40)。當執行退火製程時，可將包含於鈍化層PA中的氫傳輸至形成於半導體基底100上的電晶體。退火製程可在等於或低於約450℃，例如約250℃至約450℃的溫度下執行。
第一金屬線111a及第二金屬線111b可在退火製程期間膨脹且可在退火製程之後收縮。根據一些實施例，鈍化層PA的側壁部分120a(或多孔區域)可減小施加至第一金屬線111a及第二金屬線111b的應力(亦即，由退火製程之前及之後鈍化層PA與第一金屬線111a及第二金屬線111b之間的熱膨脹係數的差異誘發的應力)。因此，可防止第一金屬線111a及第二金屬線111b由於鈍化層PA與第一金屬線111a及第二金屬線111b之間的熱膨脹係數的差異而斷裂。
參考圖6A及圖6B，鈍化層PA的側壁部分120a可包含孔120p。孔120p可具有沿向上或向下對角線方向的方向性。舉例而言，鈍化層PA的側壁部分120a可在特定方向上具有梳形圖案，例如，孔120p可自第一金屬線111a向上傾斜至間隙填充部分120d(圖6A)或可自第一金屬線111a向下傾斜至間隙填充部分120d(圖6B)。在另一實例中，參考圖6C，鈍化層PA的側壁部分120a可包含在實質上平行於半導體基底100的頂部表面的方向上具有方向性的孔120p。
參考圖7，氣隙AG的一部分可由鈍化層PA的側壁部分120a界定，其中側壁部分120a由多孔層形成。因此，氣隙AG可由不規則表面界定。
參考圖8，在第二金屬線111b之間，氣隙AG可具有與第二金屬線111b的側壁相鄰的側向表面SF1且亦可具有與下部層110的頂部表面相鄰的底部表面SF2。氣隙AG的側向表面SF1可由多孔層形成，且因此氣隙AG的側向表面SF1上的表面粗糙度可大於氣隙AG的底部表面SF2上的表面粗糙度。
圖9示出根據一些實施例的用於形成半導體裝置的半導體製造設備的示意圖。圖10示出展示根據一些實施例的形成襯裡層120及鈍化層PA的方法的流程圖。
參考圖9，半導體製造設備(例如，設施)可包含具有內部空間的處理腔室1、處理腔室1內部的夾盤3、電漿產生單元5、氣體供應單元7、偏置電源9以及側壁電源11。
處理腔室1可包含封閉內部空間的上部末端的頂板，封閉內部空間的下部末端的底板以及包封內部空間的側壁部分。在一些實施例中，處理腔室1的頂板可由陶瓷材料形成。
夾盤3可安裝於處理腔室1內部。半導體基底100可裝載於夾盤3的頂部表面上。可對裝載於處理腔室1中的半導體基底100執行特定半導體製程。半導體基底100可為例如半導體晶圓(例如，矽晶圓)。在一些實施例中，夾盤3可為靜電夾盤。夾盤3可位於處理腔室1的底板上。加熱器可安置於夾盤3中，且加熱器可在半導體製造製程中加熱夾盤3及/或裝載於夾盤3上的半導體基底100。
電漿產生單元5(亦即，電漿產生器)可向半導體基底100提供以電漿狀態供應至處理腔室1的製程氣體。電漿產生單元5可包含天線電極51及連接至天線電極51的電漿功率產生器53。天線電極51可具有閉環形狀或線圈形狀。電漿PLA可藉由施加至天線電極51的電漿功率來誘發。電漿功率產生器53可產生電漿功率且將所產生的電漿功率施加至天線電極51。舉例而言，電漿功率可為射頻(radio frequency；RF)功率。
電漿產生單元5可更包含連接於電漿功率產生器53與天 線電極51之間的匹配單元55。可經由匹配單元55將電漿功率自電漿功率產生器53傳輸至天線電極51。匹配單元55可增加電漿功率的傳送效率。實施例不限於如上文所論述的電漿產生單元5，且電漿產生單元5可以適合於電漿產生的其他形式實施。
氣體供應單元7(亦即，氣體供應器)可將製程氣體提供至處理腔室1中。氣體供應單元7可包含指向處理腔室1的內部空間的噴嘴或噴頭，且當將RF功率施加至噴頭時，半導體基底100上可提供有以電漿狀態供應至處理腔室1的製程氣體。
處理腔室1可在其外部側壁上設置有耦接至側壁電源11的側壁電極。夾盤3可耦接至偏置電源9。偏置電源9及側壁電源11可各自對應於產生射頻(RF)功率的電源。
根據一些實施例，可在處理腔室1中執行高密度電漿沉積製程。高密度電漿沉積製程可包含交替地及反覆地執行沉積製程及蝕刻製程。當執行高密度電漿沉積製程時，可利用物理或化學蝕刻氣體來增加間隙填充特性。
參考圖9及圖10，以下將詳細描述根據一些實施例的半導體製造方法中鈍化層PA的形成。
參考圖9及圖10，可允許處理腔室1裝載其上形成有金屬線的半導體基底100(S110)。在裝載半導體基底100(具有金屬線)之後，可使用真空泵自處理腔室1抽空(例如，移除或抽出)空氣，以使處理腔室1進入真空狀態。
在射頻(RF)電源斷開的情況下，可將製程氣體供應至處理腔室1中(S120)。在沉積製程中，製程氣體可包含例如矽源氣體、氯源氣體、氟源氣體、惰性氣體、含氧氣體、含氮氣體、含 氫氣體或其任何組合。
舉例而言，製程氣體可包含矽源氣體、含氟化學蝕刻氣體、氧氣以及氫氣。矽源氣體可為矽基氣體，例如矽烷(SiH4)氣體或二矽烷(Si2H6)氣體，且含氟化學蝕刻氣體可為三氟化氮(NH3)氣體。製程氣體可更包含物理蝕刻氣體，且物理蝕刻氣體可為惰性氣體，例如氦(He)氣體或氬(Ar)氣體。
由於製程氣體在RF功率斷開的情況下供應至處理腔室1中，因此襯裡層(參見圖4的120)可共形地形成於半導體基底100上(S130)。在此階段中，如上文參考圖4所論述，襯裡層120可沉積於金屬線111a及金屬線111b的側壁及頂部表面上以及沉積於金屬線111a與金屬線111b之間的下部層110的表面上。襯裡層120可具有實質上不規則的厚度，例如由於與頂部表面相比，以預定間隔到達側向表面(側壁)的沉積流較弱或較低，因此襯裡層120的部分在金屬線111a及金屬線111b的頂部表面上可能比在金屬線111a及金屬線111b的側壁上更厚。襯裡層120可在等於或低於約350℃，例如約200℃至約350℃的溫度下沉積。
襯裡層120可沉積為在第一金屬線111a及第二金屬線111b的側壁上具有特定厚度，例如預定厚度(S140)。舉例而言，襯裡層120可沉積為在第一金屬線111a及第二金屬線111b的側壁上等於或大於約50埃，例如約50埃至約2,000埃的厚度。舉例而言，參考圖10，可繼續沉積製程直至襯裡層120在第一金屬線111a及第二金屬線111b的側壁上達到特定厚度以在預定厚度處形成側壁部分120a。
在將襯裡層120沉積至特定(例如預定)厚度之後，可在 RF功率接通的情況下將製程氣體供應至處理腔室1中(S150)。因此，電漿可產生於處理腔室1中。換句話說，在無需RF功率的情況下將襯裡層120沉積至特定(例如預定)厚度之後，RF功率可接通以在處理腔室1中產生電漿。
由於製程氣體供應至處理腔室1中，同時RF功率接通，因此鈍化層PA可形成於襯裡層120上(S160)。RF功率可致使鈍化層PA具有大於襯裡層120的密度的密度。舉例而言，參考圖5及圖10，由於相同的製程氣體繼續供應至處理腔室1中，同時RF功率接通，因此鈍化層PA可形成於襯裡層120上以比襯裡層120更緻密。當沉積鈍化層PA時，如上文參考圖5所論述，例如由於鈍化層PA的較高密度，氣隙AG可形成於間隔較窄的第二金屬線111b之間。
如參考圖5所論述，在下部層110上設置有形成為覆蓋第一金屬線111a及第二金屬線111b的襯裡層120及鈍化層PA之後，可自處理腔室1卸載半導體基底100(S170)。舉例而言，返回參考圖5，為了清楚起見，襯裡層120的部分由圖5中的虛線指示。
圖11示出根據一些實施例的半導體裝置的部分平面圖。圖12示出沿著圖10的線III-III'截取的橫截面圖。為了描述的簡潔性，可省略與上文參考圖1至圖8所論述的半導體裝置的技術特徵相同的技術特徵。
參考圖11及圖12，下部層110上可設置有沿一個方向平行延伸的第一金屬線111a、第二金屬線111b以及第三金屬線111c。第一金屬線111a可具有第一寬度W1，且第二金屬線111b及第三 金屬線111c可具有小於第一寬度W1的第二寬度W2。
第一金屬線111a可以第一間隔S1彼此間隔開，且第二金屬線111b可以小於第一間隔S1的第二間隔S2彼此間隔開。第三金屬線111c可安置於第一金屬線111a與第二金屬線111b之間。第三金屬線111c可以第一間隔S1同與其相鄰的第一金屬線111a間隔開且以第二間隔S2同與其相鄰的第二金屬線111b間隔開。障壁金屬圖案BMa、障壁金屬圖案BMb以及障壁金屬圖案BMc可分別安置於第一金屬線111a、第二金屬線111b以及第三金屬線111c的底部表面上，且金屬封蓋圖案113a、金屬封蓋圖案113b以及金屬封蓋圖案113c可分別安置於第一金屬線111a、第二金屬線111b以及第三金屬線111c的頂部表面上。
下部層110上可設置有覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的鈍化層PA。鈍化層PA可包含覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的側壁的側壁部分120a，覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的頂部表面的上部部分120b，覆蓋下部層110的頂部表面的下部部分120c以及填充第一金屬線111a之間的空間且界定第二金屬線111b之間及第二金屬線111b與第三金屬線111c之間的氣隙AG的間隙填充部分120d。如上文所論述，鈍化層PA可具有孔，且側壁部分120a處的孔的密度可大於上部部分120b處的孔的密度及下部部分120c處的孔的密度。
根據本實施例，在彼此相鄰的第一金屬線111a及第三金屬線111c的側壁上的多孔層可用作應力緩衝。因此，施加至第三金屬線111c的拉伸應力或壓縮應力可減小以減少第三金屬線111c 的斷裂損壞。
圖13示出根據一些實施例的半導體裝置的部分平面圖。圖14示出沿圖13的線IV-IV'的橫截面圖。為了描述的簡潔性，可省略與上文參考圖1至圖8所論述的半導體裝置的技術特徵相同的技術特徵。
參考圖13及圖14，下部層110上可設置有沿一個方向平行延伸的第一金屬線111a、第二金屬線111b以及第三金屬線111c。第一金屬線111a可具有第一寬度W1，且第二金屬線111b及第三金屬線111c可具有小於第一寬度W1的第二寬度W2。第一金屬線111a、第二金屬線111b以及第三金屬線111c可以相同的第一間隔S1彼此間隔開。第三金屬線111c可安置於第一金屬線111a與第二金屬線111b之間。
下部層110上可設置有覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的鈍化層PA，且氣隙AG可存在於第一金屬線111a與第三金屬線111c之間、第二金屬線111b與第三金屬線111c之間以及第二金屬線111b之間。鈍化層PA可包含覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的側壁的側壁部分120a，覆蓋第一金屬線111a、第二金屬線111b以及第三金屬線111c的頂部表面的上部部分120b，覆蓋下部層110的頂部表面的下部部分120c以及界定第一金屬線111a與第三金屬線111c之間、第二金屬線111b與第三金屬線111c之間以及第二金屬線111b之間的氣隙AG的間隙填充部分120d。即使第一金屬線111a與寬度不同於第一金屬線111a的寬度的第三金屬線111c相鄰安置，多孔層及氣隙AG設置於第一金屬線111a與第三金屬 線111c之間，其結果為減小相鄰金屬線之間的寄生電容可為可能的。
圖15示出根據一些實施例的半導體裝置的橫截面圖。
參考圖15，半導體基底100可包含單元陣列區CAR及圍繞單元陣列區CAR的周邊電路區PCR。
根據一些實施例，在單元陣列區CAR上，半導體基底100上可設置有包含多個記憶體單元的記憶體單元陣列。單元陣列區CAR可包含多個記憶體單元、電連接至記憶體單元的多個字元線WL以及電連接至記憶體單元的多個位元線BL。根據一些實施例，記憶體單元中的每一者可包含選擇電晶體及資料儲存元件DS。在周邊電路區PCR上，半導體基底100上可設置有包含列及行解碼器、感測放大器以及控制邏輯的周邊電路。
舉例而言，界定單元主動部分的裝置隔離層101可形成於在單元陣列區CAR上的半導體基底100中。單元主動部分可具有條形形狀，且單元主動部分的主軸可安置於相對於字元線WL及位元線BL的對角線方向上。
字元線WL可安置為橫跨單元主動部分。在一些實施例中，字元線WL可形成於自半導體基底100的表面凹陷至特定深度的凹陷區中，且閘極介電層GI可安置於字元線WL中的每一者下方。字元線WL可使其等頂部表面位於比半導體基底100的頂部表面低的水平處，且介電材料可填充形成有字元線WL的凹陷區。
單元源極及汲極區SD可形成於字元線WL中的每一者的相對側上的單元主動部分中。單元源極及汲極區SD可為摻雜有 n型或p型雜質的雜質區。如上文所論述，當形成字元線WL及單元源極及汲極區SD時，多個金氧半導體(MOS)電晶體可形成於半導體基底100上。
在單元陣列區CAR上，半導體基底100上可設置有橫跨字元線WL安置的位元線BL。層間介電層可插入於位元線BL與半導體基底100之間，且位元線接觸插塞可穿透層間介電層且接觸單元源極及汲極區SD。
在周邊電路區PCR上，半導體基底100上可設置有界定周邊主動部分的裝置隔離層101。周邊電路電晶體可設置於周邊主動部分上。周邊電路電晶體可包含周邊閘極電極PG、周邊閘極介電層PGI、閘極間隔件SP以及周邊雜質區PSD。
周邊閘極電極PG可形成於半導體基底100上。周邊閘極電極PG可橫跨周邊主動部分且可由與位元線BL的導電材料相同的導電材料形成。
周邊閘極介電層PGI可安置於周邊閘極電極PG與半導體基底100之間，且可由與閘極介電層GI的介電材料相同的介電材料形成。周邊閘極電極PG上可設置有由介電材料形成的閘極硬遮罩圖案MP。
閘極間隔件SP可安置於周邊閘極電極PG的相對側壁上。周邊雜質區PSD可安置於周邊閘極電極PG的相對側上的周邊主動部分中。周邊雜質區PSD可摻雜有其導電類型不同於周邊主動部分的雜質的導電類型的雜質。
第一層間介電層103可安置於半導體基底100的整個表面上。舉例而言，第一層間介電層103可包含硼磷矽酸鹽玻璃 (BPSG)、東燃矽氮烷(TOSZ)、未摻雜矽酸鹽玻璃(USG)、旋塗式玻璃(SOG)、可流動氧化物(flowable oxide；FOX)、正矽酸四乙酯(TEOS)、高密度電漿化學氣相沉積(HDP CVD)氧化物或氫矽倍半氧烷(hydrogen silsesquioxane；HSG，SiO：H)。
在單元陣列區CAR上，內埋接觸插塞BC可穿透第一層間介電層103且接觸單元源極及汲極區SD。資料儲存元件DS可安置於內埋接觸插塞BC中的每一者上。舉例而言，資料儲存元件DS可包含電容器，所述電容器包含底部電極BE、頂部電極TE以及在底部電極BE及頂部電極TE之間的介電層DIL，且底部電極BE可連接至內埋接觸插塞BC。
在一些實施例中，資料儲存元件DS可包含可藉由所施加的電脈衝自其兩個電阻狀態中的一個切換至另一個的可變電阻材料。舉例而言，資料儲存元件DS可包含至少一種磁性材料或其晶體狀態基於電流量而改變的相變材料。另舉例而言，資料儲存元件DS可包含鈣鈦礦化合物或過渡金屬氧化物。
第一層間介電層103上可設置有安置於半導體基底100的整個表面上的第二層間介電層105。單元接觸插塞CPa可穿透第二層間介電層105且接觸頂部電極TE，且周邊接觸插塞CPb可穿透第一層間介電層103及第二層間介電層105且接觸周邊電路電晶體。單元接觸插塞CPa及周邊接觸插塞CPb可包含例如鎢(W)、鈦(Ti)、鉭(Ta)以及其氮化物中的至少一者。
多個下部介電層LK可堆疊於單元陣列區CAR上及周邊電路區PCR的第二層間介電層105上。單元下部線ME1a、單元下部線ME2a以及單元下部線ME3a可形成於單元陣列區CAR上 的下部介電層LK中，且周邊下部線ME1b、周邊下部線ME2b以及周邊下部線ME3b可形成於周邊電路區PCR上的下部介電層LK中。下部介電層LK可由介電常數小於氧化矽層的介電常數的低k介電材料形成。舉例而言，下部介電層LK可包含摻雜氟的氧化物(或FSG)、摻雜碳的氧化物、氧化矽、氫矽倍半氧烷(HSG，SiO：H)、甲基矽倍半氧烷(MSQ，SiO：CH3)或a-SiOC(SiOC：H)。
障壁層DBL可插入於下部介電層LK之間，且最上部障壁層DBL可覆蓋最上部單元下部線ME3a及周邊下部線ME3b的頂部表面以及最上部下部介電層LK的頂部表面。障壁層DBL可包含例如氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)或其組合。
單元下部線ME1a、單元下部線ME2a以及單元下部線ME3a可電連接至單元接觸插塞CPa及資料儲存器元件DS。舉例而言，單元下部線ME1a、單元下部線ME2a以及單元下部線ME3a可電連接至選擇電晶體。舉例而言，第一單元下部線ME1a、第二單元下部線ME2a以及第三單元下部線ME3a可堆疊，且位於最下部位置處的第一單元下部線ME1a可與單元接觸插塞CPa直接接觸。第二單元下部線ME2a及第三單元下部線ME3a可各自包含通孔部分及線部分。
周邊下部線ME1b、周邊下部線ME2b以及周邊下部線ME3b可經由周邊接觸插塞CPb電連接至周邊電晶體。周邊下部線ME1b、周邊下部線ME2b以及周邊下部線ME3b可與單元陣列區CAR的單元下部線ME1a、單元下部線ME2a以及單元下部線ME3a同時形成。舉例而言，第一周邊下部線ME1b、第二周邊下 部線ME2b以及第三周邊下部線ME3b可豎直地堆疊，且位於最下部位置處的第一周邊下部線ME1b可與周邊接觸插塞CPb直接接觸。第二周邊下部線ME2b及第三周邊下部線ME3b可各自包含通孔部分及線部分。第三周邊下部線ME2b可經由通孔部分電連接至第二周邊下部線ME3b。單元下部線ME1a、單元下部線ME2a以及單元下部線ME3a及周邊下部線ME1b、周邊下部線ME2b以及周邊下部線ME3b可包含例如銅或銅合金。在本說明書中，銅合金可指示與極少量的以下中的一者混合的銅：例如C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Al以及Zr。
下部層110可設置於最上部障壁層DBL上，且下部層110中可設置有單元接觸插塞PLGa及周邊接觸插塞PLGb。單元接觸插塞PLGa及周邊接觸插塞PLGb可穿透下部層110且與單元下部線ME3a及周邊下部線ME3b連接。下部層110上可設置有第一金屬線111a及第二金屬線111b以及鈍化層PA，如參考圖1至圖5所論述。
根據一些實施例，第二金屬線111b可設置於單元陣列區CAR的下部層110上，且第一金屬線111a可設置於周邊電路區PCR的下部層110上。如上文參考圖2至圖5所論述，第一金屬線111a之間的間隔可大於第二金屬線111b之間的間隔。在一些實施例中，沒有對設置有第一金屬線111a及第二金屬線111b的區域強加限制，且替代地，第一金屬線111a可設置於單元陣列區CAR上且第二金屬線111b可設置於周邊電路區PCR上。在一些實施例中，第一金屬線111a及第二金屬線111b可同時設置於單 元陣列區CAR或周邊電路區PCR上。
如上文參考圖5所論述，鈍化層PA可包含由第一金屬線111a及第二金屬線111b的側壁上的多孔層形成的側壁部分120a。此外，鈍化層PA可由含氫氧化物層形成且可在半導體製造製程中將氫提供至單元電晶體及周邊電晶體。氫可藉由與單元電晶體及周邊電晶體中的矽的懸鍵或晶體缺陷組合來改良電特性。
根據一些實施例，當形成覆蓋金屬線的鈍化層時，多孔層可選擇性地形成於金屬線的側壁上，且因此多孔層可用作高溫退火製程中的應力緩衝。因此，可防止金屬線由於鈍化層與金屬線之間的熱膨脹係數的差異而斷裂。同時，多孔層及氣隙可形成於較窄區上的金屬線之間，且因此可減少金屬線之間的寄生電容。
此外，鈍化層可在較低溫度下沉積，且因此鈍化層中可具有增加量的氫。因此，可向電晶體提供氫以改良半導體裝置的電特性。
藉由總結和回顧，已開發出具有減小的臨界尺寸(critical dimension；CD)的高度整合的半導體裝置。然而，因為CD的減小增加了金屬線的電阻及金屬線之間的電容，所以難以達成高速操作。因此，實施例提供具有改良的電特性的半導體裝置。
本文中已揭露實例實施例，且儘管採用特定術語，但此等術語僅以一般及描述性意義且不出於限制目的來使用及解釋。在一些情況下，如所屬領域中具通常知識者截至本申請案申請時所顯而易見，除非另外具體指示，否則關於特定實施例所描述的特徵、特性及/或元件可單獨使用或與關於其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解， 在不脫離如以下申請專利範圍中闡述的本發明的精神及範疇的情況下，可進行各種形式與細節改變。
111a:第一金屬線
111b:第二金屬線
I-I'、II-II':線
R1:第一區
R2:第二區
S1:第一間隔
S2:第二間隔
W1:第一寬度
W2:第二寬度

Claims (20)

  1. 一種半導體裝置，包括： 半導體基底，包含第一區及第二區； 第一金屬線，在所述第一區上以第一間隔彼此間隔開； 第二金屬線，在所述第二區上以第二間隔彼此間隔開，所述第二間隔小於所述第一間隔；以及 鈍化層，在所述半導體基底上且覆蓋所述第一金屬線及所述第二金屬線，所述鈍化層包含： 側壁部分，覆蓋所述第一金屬線及所述第二金屬線的側壁，所述側壁部分包含多孔介電材料； 上部部分，覆蓋所述第一金屬線及所述第二金屬線的頂部表面；以及 氣隙，由所述第二金屬線之間的所述側壁部分界定。
  2. 如請求項1所述的半導體裝置，其中所述側壁部分中的孔的密度大於所述上部部分中的孔的密度。
  3. 如請求項1所述的半導體裝置，其中所述上部部分包含無孔介電材料。
  4. 如請求項1所述的半導體裝置，其中所述鈍化層的所述側壁部分包含在特定方向上具有方向性的孔。
  5. 如請求項1所述的半導體裝置，更包括在所述半導體基底與所述第一金屬線及所述第二金屬線之間的下部層， 其中所述鈍化層更包含在所述第一金屬線中的相鄰者之間及在所述第二金屬線中的相鄰者之間的下部部分，所述下部部分覆蓋所述下部層的頂部表面，且 其中所述鈍化層的所述下部部分中的孔的密度小於所述鈍化層的所述側壁部分中的孔的密度。
  6. 如請求項1所述的半導體裝置，其中所述氣隙的頂點處於高於所述第一金屬線及所述第二金屬線的所述頂部表面的水平的水平處。
  7. 如請求項1所述的半導體裝置，更包括在所述半導體基底與所述第一金屬線及所述第二金屬線之間的下部層， 其中所述氣隙具有與所述第二金屬線的所述側壁相鄰的側向表面及與所述下部層的頂部表面相鄰的底部表面，且 其中所述側向表面上的表面粗糙度大於所述底部表面上的表面粗糙度。
  8. 如請求項1所述的半導體裝置，其中所述鈍化層具有在所述第一金屬線之間的第一厚度及在所述第一金屬線上的第二厚度，所述第二厚度小於所述第一厚度。
  9. 如請求項1所述的半導體裝置，更包括在所述鈍化層與所述第一金屬線及所述第二金屬線中的每一者的所述頂部表面之間的金屬封蓋圖案，所述鈍化層的所述上部部分與所述金屬封蓋圖案接觸。
  10. 如請求項1所述的半導體裝置，其中所述鈍化層包含含有氫的氧化物層。
  11. 如請求項1所述的半導體裝置，其中所述第一金屬線之間的所述鈍化層的厚度大於所述第二金屬線之間的所述鈍化層的厚度。
  12. 一種半導體裝置，包括： 金屬線，在半導體基底上；以及 鈍化層，覆蓋所述金屬線，所述鈍化層包含： 側壁部分，覆蓋所述金屬線的側壁；以及 上部部分，覆蓋所述金屬線的頂部表面，所述側壁部分中的孔的密度大於所述上部部分中的孔的密度。
  13. 如請求項12所述的半導體裝置，其中所述鈍化層具有在所述金屬線之間的氣隙，所述氣隙由所述側壁部分界定。
  14. 如請求項12所述的半導體裝置，其中所述側壁部分在所述金屬線的所述側壁上具有約50埃至約2,000埃的厚度。
  15. 如請求項12所述的半導體裝置，其中所述鈍化層包含含有氫的氧化物層。
  16. 如請求項12所述的半導體裝置，其中所述鈍化層更包含填充所述金屬線之間的空間的間隙填充部分，所述間隙填充部分中的孔的密度小於所述側壁部分中的孔的密度。
  17. 一種半導體裝置，包括： 第一金屬線，在下部層上具有第一寬度； 第二金屬線，在所述下部層上具有小於所述第一寬度的第二寬度； 第三金屬線，在所述下部層上具有所述第二寬度，所述第三金屬線在所述第一金屬線與所述第二金屬線之間；以及 鈍化層，覆蓋所述第一金屬線、所述第二金屬線以及所述第三金屬線，所述鈍化層包含： 多孔區，與所述第一金屬線、所述第二金屬線以及所述第三金屬線中的每一者的側壁相鄰；以及 無孔區，與所述第一金屬線、所述第二金屬線以及所述第三金屬線中的每一者的頂部表面相鄰。
  18. 如請求項17所述的半導體裝置，其中所述鈍化層具有在所述第二金屬線與所述第三金屬線之間的氣隙。
  19. 如請求項18所述的半導體裝置，其中所述氣隙具有與所述第二金屬線及所述第三金屬線的所述側壁相鄰的側向表面，以及與所述下部層的頂部表面相鄰的底部表面，所述側向表面上的表面粗糙度大於所述底部表面上的表面粗糙度。
  20. 如請求項18所述的半導體裝置，其中所述氣隙的頂點處於高於所述第一金屬線、所述第二金屬線以及所述第三金屬線的水平的水平處。
TW111109156A 2021-07-19 2022-03-14 半導體裝置 TWI806489B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210094202A KR20230013712A (ko) 2021-07-19 2021-07-19 반도체 장치
KR10-2021-0094202 2021-07-19

Publications (2)

Publication Number Publication Date
TW202306024A TW202306024A (zh) 2023-02-01
TWI806489B true TWI806489B (zh) 2023-06-21

Family

ID=84890823

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111109156A TWI806489B (zh) 2021-07-19 2022-03-14 半導體裝置

Country Status (4)

Country Link
US (1) US20230019790A1 (zh)
KR (1) KR20230013712A (zh)
CN (1) CN115642146A (zh)
TW (1) TWI806489B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143629A (en) * 1998-09-04 2000-11-07 Canon Kabushiki Kaisha Process for producing semiconductor substrate
US20030211752A1 (en) * 2002-05-01 2003-11-13 Michael Rattner Method of smoothing a trench sidewall after a deep trench silicon etch process
US20150118862A1 (en) * 2013-10-25 2015-04-30 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286126B1 (ko) * 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143629A (en) * 1998-09-04 2000-11-07 Canon Kabushiki Kaisha Process for producing semiconductor substrate
US20030211752A1 (en) * 2002-05-01 2003-11-13 Michael Rattner Method of smoothing a trench sidewall after a deep trench silicon etch process
US20150118862A1 (en) * 2013-10-25 2015-04-30 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces

Also Published As

Publication number Publication date
CN115642146A (zh) 2023-01-24
US20230019790A1 (en) 2023-01-19
TW202306024A (zh) 2023-02-01
KR20230013712A (ko) 2023-01-27

Similar Documents

Publication Publication Date Title
KR102606765B1 (ko) 비아 플러그를 갖는 반도체 소자 및 그 형성 방법
US8466556B2 (en) Semiconductor device and method of manufacturing the same
US7998825B2 (en) Method for fabricating semiconductor device
JP4543392B2 (ja) 半導体装置の製造方法
JP2004193563A (ja) Ｍｉｍキャパシタを有する半導体素子
US11133317B2 (en) DRAM with a hydrogen-supply layer and a high-capacitance embedded capacitor with a cylindrical storage node
CN109817620B (zh) 半导体器件
US20070264819A1 (en) Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer
TWI787876B (zh) 形成半導體裝置的方法和半導體裝置
US20070218684A1 (en) Method for fabricating storage node contact plug of semiconductor device
US20070090531A1 (en) Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer
TWI806489B (zh) 半導體裝置
US7687344B2 (en) Method for fabricating capacitor in semiconductor device
US20090017615A1 (en) Method of removing an insulation layer and method of forming a metal wire
TWI795992B (zh) 半導體元件
TWI773492B (zh) 積體電路
JP2008147675A (ja) 不均一窒化金属膜を用いる電気的接続構造物の形成方法およびこの方法によって製造された接続構造物
KR20110060738A (ko) 반도체장치의 매립게이트 제조 방법
TW202247258A (zh) 包括硬遮罩結構的半導體裝置
CN210575953U (zh) 半导体器件及其电接触结构
US6818497B2 (en) Method for fabricating capacitor using electrochemical deposition
US20230363142A1 (en) Semiconductor memory device
US20240049445A1 (en) Methods of manufacturing semiconductor devices
TW202404041A (zh) 半導體裝置
JP2023088853A (ja) 半導体装置及びその製造方法