CN112233978B - 一种半导体结构的制造方法 - Google Patents
一种半导体结构的制造方法 Download PDFInfo
- Publication number
- CN112233978B CN112233978B CN202011424911.9A CN202011424911A CN112233978B CN 112233978 B CN112233978 B CN 112233978B CN 202011424911 A CN202011424911 A CN 202011424911A CN 112233978 B CN112233978 B CN 112233978B
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- dielectric
- pad oxide
- voltage region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 70
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 33
- 238000001312 dry etching Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 136
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 72
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 60
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 30
- 238000001039 wet etching Methods 0.000 claims description 10
- 239000007788 liquid Substances 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 275
- 230000002829 reductive effect Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 12
- 238000000151 deposition Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000000047 product Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000002243 precursor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
Abstract
本发明提出一种半导体结构的制造方法，包括：提供一衬底，所述衬底上包括垫氧化层；形成光阻层于所述垫氧化层上，所述光阻层暴露出部分所述垫氧化层；通过干法刻蚀对暴露出的所述垫氧化层进行刻蚀，以在所述垫氧化层中形成至少一凹部，其中所述凹部的底部包括残留氧化层，所述残留氧化层的厚度小于所述垫氧化层的厚度；移除所述光阻层，并形成介质层于所述垫氧化层上，所述介质层覆盖所述残留氧化层；通过干法刻蚀移除位于所述垫氧化层和所述残留氧化层上的所述介质层，保留与所述凹部侧壁接触的所述介质层，以形成介质侧墙。本发明提出的半导体结构的制造方法可以提高产品良率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的制造方法。
背景技术
现代集成芯片包括在半导体衬底(例如，硅)上形成的数百万或数十亿半导体器件，例如在高压器件，中压器件或低压器件。在形成高压器件时，一般还需要对衬底上的垫氧化层进行刻蚀，例如通过稀释的氢氟酸对垫氧化层进行刻蚀，但是在刻蚀过程中，会对垫氧化层进行侧向刻蚀，因此导致垫氧化层的面积变大或变小，当中压器件和低压器件中垫氧化层的面积增加时，导致击穿电压（Vb）会变大，漏电流（Ioff）会减小；当高压器件中垫氧化层的面积减小时，导致击穿电压（Vb）会变小，漏电流（Ioff）会增大，这样都会影响产品的良率，同时高压器件中垫氧化层的厚度越厚，侧向刻蚀会更加严重，对产品的良率影响更大。同时由于侧向刻蚀的原因，还会在隔离结构的两端形成凹陷区（divot），凹陷区同时会影响隔离结构的隔离效果。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体结构的制造方法，该制造方法可以改善湿法刻蚀中侧向刻蚀的问题，并且可以提高隔离结构的隔离效果，提高产品的良率。
为实现上述目的及其他目的，本发明提出一种半导体结构的制造方法，包括：
提供一衬底，所述衬底上包括垫氧化层；
形成光阻层于所述垫氧化层上，所述光阻层暴露出部分所述垫氧化层；
通过干法刻蚀对暴露出的所述垫氧化层进行刻蚀，以在所述垫氧化层中形成至少一凹部，其中所述凹部的底部包括残留氧化层，所述残留氧化层的厚度小于所述垫氧化层的厚度；
移除所述光阻层，并形成介质层于所述垫氧化层上，所述介质层覆盖所述残留氧化层；
通过干法刻蚀移除位于所述垫氧化层和所述残留氧化层上的所述介质层，保留与所述凹部侧壁接触的所述介质层，以形成介质侧墙；
通过湿法刻蚀移除所述残留氧化层，其中在移除所述残留氧化层的同时，还对所述衬底上的所述垫氧化层进行部分刻蚀；
通过湿法刻蚀移除所述介质侧墙，其中刻蚀液对所述介质侧墙的刻蚀速率大于对所述衬底的刻蚀速率。
进一步地，所述衬底包括多个隔离结构，所述隔离结构凸出于所述垫氧化层；所述隔离结构将所述衬底至少隔离成高压区，中压区和低压区。
进一步地，所述光阻层覆盖所述高压区以及与所述高压区相邻的所述隔离结构，暴露出位于所述中压区和所述低压区上的部分所述垫氧化层。
进一步地，所述凹部位于所述中压区和所述低压区上，在刻蚀所述中压区和所述低压区上的所述垫氧化层的同时，刻蚀气体还对暴露出的所述隔离结构进行刻蚀。
进一步地，与所述高压区相邻的所述隔离结构的两侧包括第一介质侧墙和第二介质侧墙，所述第一介质侧墙位于所述高压区上，所述第二介质侧墙位于所述中压区或所述低压区上。
进一步地，所述第二介质侧墙的高度大于所述第一介质侧墙的高度。
进一步地，通过氢氟酸溶液移除所述残留氧化层，在移除所述残留氧化层的同时，还对所述隔离结构进行部分刻蚀。
进一步地，所述隔离结构经过刻蚀之后，所述第一介质侧墙和所述第二介质侧墙凸出于所述隔离结构。
进一步地，在移除所述残留氧化层之后，所述介质侧墙凸出于所述垫氧化层。
进一步地，通过磷酸溶液移除所述介质侧墙。
综上所述，本发明提出一种半导体结构的制造方法，首先在衬底上形成垫氧化层，并且增加垫氧化层的沉积厚度，然后对垫氧化层进行刻蚀，从而在垫氧化层中形成至少一个凹部，由于未完全刻蚀该凹部，因此凹部的底部会包括残留氧化层。然后在垫氧化层上形成介质层，介质层覆盖凹部，介质层的厚度比较薄，然后通过干法刻蚀移除部分介质层，因此在凹部的侧壁上形成介质侧墙，然后通过氢氟酸将凹部底部的残留氧化层移除掉，同时氢氟酸还会刻蚀部分垫氧化层，垫氧化层的刻蚀厚度可以等于残留氧化层的厚度，因此介质侧墙会凸出于垫氧化层。同时由于该介质侧墙可以作为牺牲层减少氢氟酸溶液刻蚀凹部的侧壁，由此可以改善湿法侧向刻蚀的问题，然后通过磷酸溶液将介质侧墙刻蚀掉，由于磷酸溶液对介质侧墙（氮化硅）的刻蚀速率远大于对衬底的刻蚀速率，因此磷酸溶液不会对衬底进行损伤，从而可以保证衬底的完整性，并且可以保证凹部具有良好的侧壁完整性，提高器件的良率。
综上所述，本发明提出一种半导体结构的制造方法，首先在衬底上形成垫氧化层，并且增加垫氧化层的沉积厚度，然后在衬底中形成多个隔离结构，多个隔离结构将衬底至少隔离成高压区，中压区和低压区，然后在高压区以及与高压区相邻的隔离结构上形成光阻层，然后对中压区和低压区上的垫氧化层进行刻蚀，但是在中压区和低压区上还保留一定厚度的垫氧化层，也就是在中压区和低压区上具有残留氧化层；然后在高压区，中压区和低压区及隔离结构上形成介质层，然后对介质层进行刻蚀，从而在隔离结构的两侧形成介质侧墙，介质侧墙，然后在进行依次刻蚀残留氧化层和介质侧墙。本发明首先增加垫氧化层的厚度，然后在中压区和低压区上形成残留氧化层，从而可以避免干法刻蚀对衬底的损伤，通过在隔离结构的两侧形成介质侧墙，介质侧墙可以作为牺牲层，减小氢氟酸与隔离结构的接触面积，因此可以改善氢氟酸对隔离结构的侧向刻蚀，避免在隔离结构的两侧形成凹形区，保证隔离结构更加符合设计目标，从而可以提高隔离结构的隔离效果。同时在移除介质侧墙时，由于磷酸溶液对介质侧墙的刻蚀速率远远大于磷酸溶液对衬底的刻蚀速率，因此磷酸溶液不会对衬底进行损伤。由于隔离结构不会出现凹陷区，因此在当半导体结构的尺寸进一步减小时，可以保证击穿电压和漏电流不受影响，从而可以提高产品的良率。
综上所述，在刻蚀残留氧化层的同时，还对高压区上的垫氧化层进行刻蚀，形成高压氧化层，垫氧化层的刻蚀深度等于残留氧化层的厚度。由于提前增加了垫氧化层的沉积厚度，因此高压氧化层的厚度可以达到预设厚度，不会因此导致高压氧化层的厚度降低，能够保证高压氧化层在高压区的厚度符合目标值。
附图说明
图1：本本发明提出的半导体结构的制造方法流程图。
图2：本发明中衬底的结构示意图。
图3：本发明中光阻层的示意图。
图4：本发明中残留氧化层的示意图。
图5：本发明中介质层的示意图。
图6：本发明中介质侧墙的示意图。
图7：本发明中移除残留氧化层的示意图。
图8：本发明中移除介质侧墙的示意图。
图9：本发明中光阻层的另一示意图。
图10：本发明中凹部的示意图。
图11：本发明中介质层的另一示意图。
图12：本发明中第四介质侧墙的示意图。
图13：本发明中移除凹部底部残留氧化层的示意图。
图14：本发明中凹槽的示意图。
符号说明
101：衬底，102：垫氧化层，1031：第一隔离结构，1032：第二隔离结构，1033：第三隔离结构，104：高压区，105：中压区，106：低压区，1041：光阻层，107：残留氧化层， 108：介质层，109：第一介质侧墙，110：第二介质侧墙，111：第三介质侧墙，d1：初始宽度，d2：第二宽度，1042：开口，112：凹部，113：第四介质侧墙，1121：凹槽。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提出一种半导体结构的制造方法，包括：
S1：提供一衬底，所述衬底上包括垫氧化层；
S2：形成多个隔离结构于所述衬底中，所述多个隔离结构将所述衬底至少隔离成高压区，中压区和低压区；
S3：形成光阻层于所述衬底上，所述光阻层覆盖所述高压区以及与所述高压区相邻的所述隔离结构的顶部；
S4：通过干法刻蚀对所述中压区和所述低压区上的所述垫氧化层进行刻蚀，以在所述中压区，所述低压区上形成残留氧化层，并移除所述光阻层，其中所述残留氧化层的厚度小于所述垫氧化层的厚度；
S5：形成介质侧墙于所述隔离结构的两侧；
S6：通过湿法刻蚀移除所述残留氧化层，其中在移除所述残留氧化层的同时，还对所述高压区上的所述垫氧化层进行刻蚀；
S7：通过湿法刻蚀移除所述介质侧墙，其中刻蚀液对所述介质侧墙的刻蚀速率大于所述刻蚀液对所述衬底的刻蚀速率。
如图2所示，在步骤S1-S2中，首先提供一衬底101，以为后续工艺提供操作平台，所述衬底101的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，所述衬底101还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
如图2所示，在本实施例中，首先对衬底101表面进行清洗，去除衬底101表面的杂质颗粒或其它污染物。然后在所述衬底101上形成垫氧化层102，形成所述垫氧化层102的方法可以是高温炉管氧化，快速热氧化，原位水蒸气产生氧化法中的一种。在形成垫氧化层102时，可以增加垫氧化层102的沉积时间，也就是增加垫氧化层102的厚度，使得垫氧化层102的厚度大于预设厚度，所述预设厚度表示最终结构上垫氧化层102的厚度。垫氧化层102可以作为衬底101的保护层，在后续工艺中其覆盖的衬底101起到保护作用，避免衬底101受到不必要的损伤。垫氧化层102的材料可以为二氧化硅。
如图2所示，在本实施例中，在形成垫氧化层102之后，还可以在垫氧化层102上形成垫氮化层，然后进行刻蚀工艺，以在垫氮化层延伸至衬底102中形成多个沟槽，然后在沟槽内填充隔离介质层，然后在将垫氮化层刻蚀掉，从而在衬底101中形成第一隔离结构1031，第二隔离结构1032和第三隔离结构1033。在形成沟槽之后，例如将衬底101放在腔体内，然后向腔体内通入含硅前驱体和含氧前驱体，然后进行加热，使得含硅前驱体和含氧前驱体形成等离子体，然后进行反应，在沟槽形成隔离介质层。在本实施例中，第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的结构相同。第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的凸出于垫氧化层102。
如图2所示，在本实施例中，第一隔离结构1031，第二隔离结构1032和第三隔离结构1033将衬底101至少隔离成高压区104，中压区105和低压区106。本实施例中，第一隔离结构1031左侧的区域定义为高压区104，将第一隔离结构1031和第二隔离结构1032之间的区域定义为中压区，将第二隔离结构1032和第三隔离结构1033之间的区域定义低压区106。在形成第一隔离结构1031，第二隔离结构1032和第三隔离结构1033之后，将衬底101隔离成第一区域，第二区域和第三区域，然后对第一区域，第二区域和第三区域进行离子掺杂，从而将第一区域变成高压区104，将第二区域变成中压区105和将第三区域变成低压区106。当然，在一些实施例中，第一区域可以用于形成高压区104，第二区域可以用于形成低压区106，第三区域可以用于形成中压区105。
如图3-图4所示，在步骤S3-S4中，在形成第一隔离结构1031，第二隔离结构1032和第三隔离结构1033之后，然后在衬底101上形成光阻层1041，光阻层1041位于高压区104上，具体地，光阻层1041位于垫氧化层102上，且光阻层1041还位于第一隔离结构1031的顶部，且覆盖第一隔离结构1031，暴露出中压区105和低压区106上的垫氧化层103，同时还暴露出第二隔离结构1032和第三隔离结构1033；然后根据该光阻层1041对中压区105和低压区106上的垫氧化层102进行刻蚀，例如通过干法刻蚀工艺对所述垫氧化层102进行刻蚀，通过控制刻蚀时间，因此可以刻蚀掉部分高度的垫氧化层102，从而在中压区105和低压区106上形成残留氧化层107，残留氧化层107的厚度小于垫氧化层102的厚度。残留氧化层107的厚度例如为150-200埃。在本实施例中，由于残留氧化层107的存在，刻蚀气体不会对衬底101造成损伤。如果将中压区105和低压区106上的垫氧化层102完成移除掉，刻蚀气体会对衬底101造成损伤。图3中的箭头表示刻蚀方向。
如图3-图4所示，在本实施例中，由于光阻层1041未覆盖第二隔离结构1032和第三隔离结构1033，因此刻蚀气体在刻蚀垫氧化层102的同时，还会对第二隔离结构1032和第三隔离结构1033进行刻蚀，由于第一隔离结构1031上具有光阻层1041，因此第一隔离结构1031的高度不会降低，因此第一隔离结构1031的高度大于第二隔离结构1032或第三隔离结构1033的高度。
如图4所示，在本实施例中，经过干法刻蚀之后，在中压区105和低压区106上分别形成一个凹部112，两个凹部112之间通过第二隔离结构1032隔开。从图4中可以看出，凹部112的底部均包括残留氧化层107。
如图5-图6所示，在步骤S5中，在形成残留氧化层107之后，可例如通过化学气相沉积的方式在衬底101上形成介质层108，介质层108位于垫氧化层102和残留氧化层107上，且介质层108覆盖高压区104，中压区105和低压区106。介质层108还覆盖第一隔离结构1031，第二隔离结构1032和第三隔离结构1033。该介质层108的厚度较薄，例如为200埃。在本实施例中，该介质层108的材料例如为氮化硅。在形成介质层108之后，然后对位于高压区104，中压区105和低压区106上的介质层108进行刻蚀，同时对第一隔离结构1031，第二隔离结构1032和第三隔离结构1033顶部上的介质层108进行刻蚀，保留第一隔离结构1031，第二隔离结构1032和第三隔离结构1033侧壁上的介质层108，从而分别在第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的两侧形成介质侧墙，例如在第一隔离结构1031的两侧形成第一介质侧墙109和第二介质侧墙110。第一介质侧墙109位于高压区104上，第二介质侧墙110位于中压区105上，第一介质侧墙109与第一隔离结构1031和垫氧化层102接触，第二介质侧墙110与第一隔离结构1031和残留氧化层107接触。由于垫氧化层102的厚度大于残留氧化层107的厚度，因此第二介质侧墙110的高度大于第一介质侧墙109的高度。同理在第二隔离结构1032和第三隔离结构1033的两侧均形成有第三介质侧墙111，第三介质侧墙111与残留氧化层107接触。需要说明是，当低压区106与高压区104相邻时，第二介质侧墙110还可以位于低压区106上。从图6中可以看出，第二介质侧墙110和第三介质侧墙111位于左侧的凹部112的侧壁上。在右侧的凹部112的侧壁上包括第三介质侧墙111，第三介质侧墙111分别与第二隔离结构1032和第三隔离结构1033接触。
如图6所示，在本实施例中，由于中压区105上包括第二介质侧墙110和第三介质侧墙111，因此中压区105的宽度会相对减小，从图6中可以看出，中压区105的初始宽度d1等于第一隔离结构1031和第二隔离结构1032之间的宽度，由于第二介质侧墙110和第三介质侧墙111覆盖部分残留氧化层107，因此中压区105的宽度相对减小，中压区105的宽度变成第二宽度d2。同理，高压区104和低压区106的宽度也会相对减小。
如图6-图7所示，在步骤S6中，在形成第一介质侧墙109，第二介质侧墙110和第三介质侧墙111之后，将衬底101放置在稀释的氢氟酸溶液中，通过氢氟酸溶液对残留氧化层107进行刻蚀，从而将残留氧化层107刻蚀掉。当氢氟酸溶液在刻蚀位于中压区105上的残留氧化层107时，氢氟酸溶液首先与第二介质侧墙110与第三介质侧墙111之间的残留氧化层107反应，当刻蚀一段时间后，氢氟酸溶液向第二介质侧墙110，第三介质侧墙111的底部渗透，从而缓慢的将残留氧化层107刻蚀掉。由于第二介质侧墙110和第三介质侧墙111的存在，因此第二介质侧墙110和第三介质侧墙111可以作为牺牲层，防止氢氟酸溶液与第一隔离结构1031，第二隔离结构1032的侧壁反应，因此当氢氟酸溶液刻蚀至第二介质侧墙110或第三介质侧墙111底部下的残留氧化层107时，氢氟酸溶液与第一隔离结构1031或第二隔离结构1032的接触面积变小，因此氢氟酸溶液对第一隔离结构1031或第二隔离结构1032的侧向刻蚀也会变小，因此基本不会在第一隔离结构1031或第二隔离结构1032的产生凹陷区，因此改善第一隔离结构1031和第二隔离结构1032侧向刻蚀的问题，因此可以提高第一隔离结构1031和第二隔离结构1032的隔离效果，防止出现漏电的现象。同理根据上述步骤对位于低压区106上的残留氧化层107进行刻蚀。
如图6-图7所示，在本实施例中，氢氟酸对残留氧化层107进行刻蚀的同时，还对高压区104上的垫氧化层102进行刻蚀，垫氧化层102的刻蚀深度等于垫氧化层107的厚度，垫氧化层103经过刻蚀之后变成高压氧化层1021，由于在形成垫氧化层102时，垫氧化层102的厚度大于预设厚度，因此该高压氧化层1021的厚度等于预设厚度，且高压氧化层1021的厚度等于垫氧化层102的厚度与残留氧化层107的厚度的差值。由于第一介质侧墙109的存在，氢氟酸溶液与第一隔离结构1031的接触面积变小，因此也不会导致第一隔离结构1031出现凹陷区，使得第一隔离结构1031的形状可以符合设计目标，不会影响器件性能。
如图6-图7所示，在本实施例中，氢氟酸溶液对残留氧化层107进行刻蚀的同时，由于第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的材料为氧化硅，因此氢氟酸溶液还对第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的顶部进行部分刻蚀，从而使得第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的高度都相对减小，因此第一介质侧墙109，第二介质侧墙110凸出于第一隔离结构1031，第三介质侧墙111凸出于第二隔离结构1032或第三隔离结构1033。需要说明的是，当移除残留氧化层107之后，会暴露出中压区105和低压区106的表面，由于中压区105和低压区106的材料为硅，因此还可以在中压区105和低压区106上形成一层很薄的氧化层。当然，在一些实施例中，在移除残留氧化层107时，通过控制刻蚀时间，仅仅刻蚀部分厚度的残留氧化层107，剩下的残留氧化层107还可以作为中压氧化层或低压氧化层，因此不需要在中压区和低压区上形成氧化层，从而可以减少制程过程。
如图7所示，在本实施例中，经过湿法刻蚀之后，第一隔离结构1031的高度仍大于第二隔离结构1032或第三隔离结构1033的高度。在经过湿法刻蚀之后，第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的形状基本不受影响，因此可以防止漏电现象的发生，保证击穿电压和漏电流不受影响，提高产品的良率。
如图6-图7所示，在本实施例中，由于中压区105上包括第二介质侧墙110和第三介质侧墙111，因此中压区105的宽度会相对减小，但是当残留氧化层107移除掉之后，中压区105的宽度相对变大，也就是说中压区105的宽度恢复到初始宽度d1。同理高压区104，低压区106的宽度也会恢复到初始宽度。
如图7-图8所示，在步骤S8中，在移除残留氧化层107之后，然后通过磷酸溶液对第一介质侧墙109，第二介质侧墙110和第三介质侧墙111进行刻蚀，由于第一介质侧墙109，第二介质侧墙110和第三介质侧墙111的材料为氮化硅，衬底101的材料为硅，因此磷酸溶液对第一介质侧墙109，第二介质侧墙110和第三介质侧墙111的刻蚀速率远大于磷酸溶液对衬底101的刻蚀速率，因此磷酸溶液很快将第一介质侧墙109，第二介质侧墙110和第三介质侧墙111刻蚀掉，且磷酸溶液不会对衬底101有损伤。需要说明的是，磷酸溶液对第一介质侧墙109，第二介质侧墙110和第三介质侧墙111的刻蚀速率远大于磷酸溶液对氧化硅的刻蚀速率，因此磷酸溶液对高压氧化层1021，第一隔离结构1031，第二隔离结构1032和第三隔离结构1033的影响很小，从而可以提高器件的良率。
如图2-图8所示，本实施例先在沉积垫氧化层102时就增加了厚度，因此本实施例在垫氧化层102上形成一次光阻层1041，后续不需要在垫氧化层102上形成光阻层1041，因此可以减少一次曝光工艺，可以简化制程工艺。
当然，在一些实施例中，在沉积垫氧化层102时不增加厚度，因此为了减少氢氟酸溶液对垫氧化层102的刻蚀，可以在氢氟酸溶液刻蚀残留氧化层107之前，还可以在高压区104上形成光阻层1041，该光阻层1041可以保护垫氧化层102。在氢氟酸溶液刻蚀残留氧化层107时，光阻层1041可以防止垫氧化层102被氢氟酸溶液刻蚀，因此可以保证垫氧化层102具有预设的厚度，提高器件的良率。
如图9-图10所示，在一些实施例中，当在垫氧化层102上形成光阻层1041后，且该光阻层1041包括至少一个开口1042时，例如在垫氧化层102上形成一个开口1042，该开口1042暴露出需要刻蚀的垫氧化层102，然后根据该开口1042对垫氧化层102进行刻蚀，从而在垫氧化层102上形成一个凹部112。需要说明的是，在形成垫氧化层102时，本实施例已经提前增加了垫氧化层102的厚度，因此在形成凹部112时，刻蚀气体未完全将垫氧化层102刻蚀掉，也就是说凹部112未暴露出衬底101，也就是说在凹部112的底部包括残留氧化层。如果不增加垫氧化层102的厚度，因此该凹部112会暴露出衬底101，因此刻蚀气体会对衬底101进行损伤。
如图11-图12所示，在形成凹部112之后，然后通过沉积的方式在垫氧化层102上形成介质层108，介质层108同样位于凹部112内，也就是说该介质层覆盖凹部112的底部。介质层108的材料例如为氮化硅。由于介质层108的厚度很薄，介质层108的厚度例如为200埃，因此介质层108无法填满凹部112。在形成介质层108之后，以介质层108为刻蚀停止层，然后通过控制刻蚀时间的方式，例如通过控制干法刻蚀的时间，以及控制干法刻蚀的速率对介质层108进行刻蚀，从而在凹部112中形成第四介质侧墙113，也就是说，通过干法刻蚀将垫氧化层102上的介质层108，以及将凹部112底部上的介质层108刻蚀掉，因此在凹部112的侧壁上形成第四介质侧墙113。此时，第四介质侧墙113的与垫氧化层102平齐。需要说明的是，凹部112的两端包括第四介质侧墙113，因此凹部112的宽度会相对变小。
如图13-图14所示，在形成第四介质侧墙113之后，将衬底101放置在稀释的氢氟酸溶液中，通过氢氟酸溶液对凹部112底部的残留氧化层进行刻蚀，从而将凹部112底部的残留氧化层刻蚀掉。当氢氟酸溶液填充在凹部112内时，氢氟酸溶液首先与第四介质侧墙113之间的残留氧化层进行反应，当刻蚀一段时间后，氢氟酸溶液向第四介质侧墙113的底部渗透，从而缓慢的将残留氧化层刻蚀掉。由于第四介质侧墙113的存在，因此第四介质侧墙113可以作为牺牲层，防止氢氟酸溶液与凹部112的侧壁反应，因此当氢氟酸溶液刻蚀至第四介质侧墙113底部下的垫氧化层102时，氢氟酸溶液与凹部112的侧壁的接触面积变小，因此氢氟酸溶液对凹部112的侧壁的侧向刻蚀也会变小，因此基本不会在凹部112的侧壁的产生凹陷区，因此改善凹部112的侧壁侧向刻蚀的问题，因此可以提高凹部112的形状完整性，不会影响器件性能。
如图13所示，在进行湿法刻蚀时，氢氟酸溶液还会对凹部112以外的垫氧化层102进行刻蚀刻蚀，所述垫氧化层102的刻蚀深度等于凹部112内垫氧化层102的厚度。由于所述垫氧化层102的厚度降低，因此第四介质侧墙113凸出于垫氧化层102，同时第四介质侧墙113仅与凹部112的侧壁接触，与凹部112的侧壁接触的第四介质侧墙113可以保护凹部112的侧壁。
如图13-图14所示，在将凹部112内的残留氧化层移除掉之后，然后将衬底101放置在磷酸溶液中，衬底101的材料为硅，第四介质侧墙113的材料为氮化硅，因此磷酸溶液对第四介质侧墙113的刻蚀速率远大于磷酸溶液对衬底101的刻蚀速率，因此磷酸溶液很快将第四介质侧墙113刻蚀掉，且磷酸溶液不会对衬底101有损伤。需要说明的是，磷酸溶液对第四介质侧墙113的刻蚀速率远大于磷酸溶液对氧化硅（垫氧化层102的材料为氧化硅）的刻蚀速率，因此磷酸溶液对垫氧化层102的影响很小。在完全移除掉第四介质侧墙113之后，凹部112变成凹槽1121，由于第四介质侧墙113的作用，因此凹槽1121的侧壁具有良好的完整性，且凹槽1121的宽度也进一步变大，凹槽1121的宽度等于凹部112的初始宽度。从图14中可以看出，凹槽1121暴露出衬底101的表面。在一些实施例中，还可以根据该凹槽1121对衬底101进行刻蚀，从而在衬底101中形成沟槽。同时由于凹槽1121的侧壁具有良好的完整性，可以提高器件的性能。
综上所述，本发明提出一种半导体结构的制造方法，首先在衬底上形成垫氧化层，并且增加垫氧化层的沉积厚度，然后对垫氧化层进行刻蚀，从而在垫氧化层中形成至少一个凹部，由于未完全刻蚀该凹部，因此凹部的底部会包括残留氧化层。然后在垫氧化层上形成介质层，介质层覆盖凹部，介质层的厚度比较薄，然后通过干法刻蚀移除部分介质层，因此在凹部的侧壁上形成介质侧墙，然后通过氢氟酸将凹部底部的残留氧化层移除掉，同时氢氟酸还会刻蚀部分垫氧化层，垫氧化层的刻蚀厚度可以等于残留氧化层的厚度，因此介质侧墙会凸出于垫氧化层。同时由于该介质侧墙可以作为牺牲层减少氢氟酸溶液刻蚀凹部的侧壁，由此可以改善湿法侧向刻蚀的问题，然后通过磷酸溶液将介质侧墙刻蚀掉，由于磷酸溶液对介质侧墙（氮化硅）的刻蚀速率远大于对衬底的刻蚀速率，因此磷酸溶液不会对衬底进行损伤，从而可以保证衬底的完整性，并且可以保证凹部具有良好的侧壁，提高器件的良率。
综上所述，本发明提出一种半导体结构及其制造方法，首先在衬底上形成垫氧化层，并且增加垫氧化层的沉积厚度，然后在衬底中形成多个隔离结构，多个隔离结构将衬底至少隔离成高压区，中压区和低压区，然后在高压区以及与高压区相邻的隔离结构上形成光阻层，然后对中压区和低压区上的垫氧化层进行刻蚀，但是在中压区和低压区上还保留一定厚度的垫氧化层，也就是在中压区和低压区上具有残留氧化层，然后高压区，中压区和低压区及隔离结构上形成介质层，然后对介质层进行刻蚀，从而在隔离结构的两侧形成介质侧墙，介质侧墙，然后在进行依次刻蚀残留氧化层和介质侧墙。本发明首先增加垫氧化层的厚度，然后在中压区和低压区上形成残留氧化层，从而可以避免干法刻蚀对衬底的损伤，通过在隔离结构的两侧形成介质侧墙，介质侧墙可以作为牺牲层，减小氢氟酸与隔离结构的接触面积，因此可以改善氢氟酸对隔离结构的侧向刻蚀，避免在隔离结构的两侧形成凹形区，保证隔离结构更加符合设计目标，从而可以提高隔离结构的隔离效果。同时在移除介质侧墙时，由于磷酸溶液对介质侧墙的刻蚀速率远远大于磷酸溶液对衬底的刻蚀速率，因此磷酸溶液不会对衬底进行损伤。由于隔离结构不会出现凹陷区，因此在当半导体结构的尺寸进一步减小时，可以保证击穿电压和漏电流不受影响，从而可以提高产品的良率。
综上所述，在刻蚀残留氧化层的同时，还对高压区上的垫氧化层进行刻蚀，形成高压氧化层，垫氧化层的刻蚀深度等于残留氧化层的厚度，由于提前增加了垫氧化层的沉积厚度，因此高压氧化层的厚度可以达到预设厚度，不会因此导致高压氧化层的厚度降低，能够保证高压氧化层在高压区的厚度符合目标值。
综上所述，本发明还可以保证在衬底上形成的凹槽具有良好的完整性，从而可以保证器件的性能，同时还可以避免衬底被损伤。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (6)
1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底上包括垫氧化层；
形成光阻层于所述垫氧化层上，所述光阻层暴露出部分所述垫氧化层；
通过干法刻蚀对暴露出的所述垫氧化层进行刻蚀，以在所述垫氧化层中形成至少一凹部，其中所述凹部的底部包括残留氧化层，所述残留氧化层的厚度小于所述垫氧化层的厚度；
移除所述光阻层，并形成介质层于所述垫氧化层上，所述介质层覆盖所述残留氧化层；
通过干法刻蚀移除位于所述垫氧化层和所述残留氧化层上的所述介质层，保留与所述凹部侧壁接触的所述介质层，以形成介质侧墙；
通过湿法刻蚀移除所述残留氧化层，其中在移除所述残留氧化层的同时，还对所述衬底上的所述垫氧化层进行部分刻蚀；
通过湿法刻蚀移除所述介质侧墙，其中刻蚀液对所述介质侧墙的刻蚀速率大于对所述衬底的刻蚀速率；
其中，所述衬底包括多个隔离结构，所述隔离结构凸出于所述垫氧化层；所述隔离结构将所述衬底至少隔离成高压区，中压区和低压区；
其中，所述光阻层覆盖所述高压区以及与所述高压区相邻的所述隔离结构，暴露出位于所述中压区和所述低压区上的部分所述垫氧化层；
其中，与所述高压区相邻的所述隔离结构的两侧包括第一介质侧墙和第二介质侧墙，所述第一介质侧墙位于所述高压区上，所述第二介质侧墙位于所述中压区或所述低压区上；
其中，所述第二介质侧墙的高度大于所述第一介质侧墙的高度。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述凹部位于所述中压区和所述低压区上，在刻蚀所述中压区和所述低压区上的所述垫氧化层的同时，刻蚀气体还对暴露出的所述隔离结构进行刻蚀。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，通过氢氟酸溶液移除所述残留氧化层，在移除所述残留氧化层的同时，还对所述隔离结构进行部分刻蚀。
4.根据权利要求3所述半导体结构的制造方法，其特征在于，所述隔离结构经过刻蚀之后，所述第一介质侧墙和所述第二介质侧墙凸出于所述隔离结构。
5.根据权利要求1所述半导体结构的制造方法，其特征在于，在移除所述残留氧化层之后，所述介质侧墙凸出于所述垫氧化层。
6.根据权利要求1所述半导体结构的制造方法，其特征在于，通过磷酸溶液移除所述介质侧墙。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011424911.9A CN112233978B (zh) | 2020-12-09 | 2020-12-09 | 一种半导体结构的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011424911.9A CN112233978B (zh) | 2020-12-09 | 2020-12-09 | 一种半导体结构的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112233978A CN112233978A (zh) | 2021-01-15 |
| CN112233978B true CN112233978B (zh) | 2021-04-27 |
Family
ID=74123924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011424911.9A Active CN112233978B (zh) | 2020-12-09 | 2020-12-09 | 一种半导体结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112233978B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183162B1 (en) * | 2005-11-21 | 2007-02-27 | Intel Corporation | Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method |
| CN101375388A (zh) * | 2006-01-18 | 2009-02-25 | 皇家飞利浦电子股份有限公司 | 金属线之间的自对准沟槽的集成 |
| CN102456609A (zh) * | 2011-09-08 | 2012-05-16 | 上海华力微电子有限公司 | 一种利用侧向边墙技术提高sti凹陷区特性的方法 |
| CN103137543A (zh) * | 2013-02-27 | 2013-06-05 | 上海华力微电子有限公司 | 实现浅沟槽隔离的工艺方法 |
-
2020
- 2020-12-09 CN CN202011424911.9A patent/CN112233978B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183162B1 (en) * | 2005-11-21 | 2007-02-27 | Intel Corporation | Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method |
| CN101375388A (zh) * | 2006-01-18 | 2009-02-25 | 皇家飞利浦电子股份有限公司 | 金属线之间的自对准沟槽的集成 |
| CN102456609A (zh) * | 2011-09-08 | 2012-05-16 | 上海华力微电子有限公司 | 一种利用侧向边墙技术提高sti凹陷区特性的方法 |
| CN103137543A (zh) * | 2013-02-27 | 2013-06-05 | 上海华力微电子有限公司 | 实现浅沟槽隔离的工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112233978A (zh) | 2021-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0182248B1 (ko) | 반도체 장치의 제조방법 | |
| KR100297737B1 (ko) | 반도체소자의 트렌치 소자 분리 방법 | |
| CN111933689B (zh) | 一种半导体结构及其制造方法 | |
| US6995447B2 (en) | Silicon on insulator device having trench isolation layer and method for manufacturing the same | |
| KR101821413B1 (ko) | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 | |
| CN113035770B (zh) | 一种半导体结构及其制造方法 | |
| EP3288070B1 (en) | Fabrication method for semiconductor structure | |
| US7880263B2 (en) | Method and resulting structure DRAM cell with selected inverse narrow width effect | |
| JP2001257259A (ja) | 素子分離構造形成方法 | |
| KR19990006860A (ko) | 반도체 장치의 제조방법 | |
| US20080081433A1 (en) | Method for Forming a Shallow Trench Isolation Structure | |
| US20140239454A1 (en) | Wafer edge protection | |
| US7625805B2 (en) | Passivation of deep isolating separating trenches with sunk covering layers | |
| CN112233978B (zh) | 一种半导体结构的制造方法 | |
| CN111933569B (zh) | 一种半导体器件及其形成方法 | |
| US20170076976A1 (en) | Isolation structure and method for fabricating the same | |
| US9620418B2 (en) | Methods for fabricating integrated circuits with improved active regions | |
| US8053310B2 (en) | Method for defect reduction for memory cell capacitors | |
| CN110875240A (zh) | 半导体结构的形成方法及半导体结构 | |
| US11805640B2 (en) | Manufacturing method of a semiconductor device using a protect layer along a top sidewall of a trench to widen the bottom of the trench | |
| CN113903660B (zh) | 半导体器件的制造方法 | |
| CN113496948B (zh) | 半导体器件及其形成方法 | |
| TWI582955B (zh) | 隔離結構及其製造方法 | |
| KR100475047B1 (ko) | 반도체장치의 소자분리방법 | |
| CN113764505A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |