TWI582955B

TWI582955B - 隔離結構及其製造方法

Info

Publication number: TWI582955B
Application number: TW104129274A
Authority: TW
Inventors: 葉金瓚; 駱統; 楊大弘; 陳光釗
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-09-04
Filing date: 2015-09-04
Publication date: 2017-05-11
Also published as: TW201711168A

Description

隔離結構及其製造方法

本發明是有關於一種隔離結構及其製造方法。

隨著半導體元件的積體化，為了達到高密度以及高效能的目標，在製造半導體元件時，傾向製造更小且積集度更高的結構。因此，隔離結構的隔離效果對於半導體元件的效能影響變大。

在半導體元件的製造過程中，所形成的隔離結構可能會受到後續製程的影響而產生例如晶格錯位（lattice dislocation）或橋接缺陷（bridge defect）等問題，這類問題可能是導致半導體元件產生漏電流的原因之一。因此，如何形成一種隔離結構以減少上述晶格錯位或橋接缺陷等問題的發生，為當前所需研究的課題。

本發明提供一種隔離結構及其製造方法，可減少晶格錯位或橋接缺陷問題的發生，並達到較佳的填溝能力。

本發明提供一種隔離結構。隔離結構包括緩衝層和包覆層。緩衝層位於基底的溝渠中。包覆層位於溝渠中且環繞包覆緩衝層，其中緩衝層未裸露出來且未與溝渠接觸，且緩衝層的材料與包覆層不同。

在本發明的一實施例中，上述緩衝層的形狀為U型或V型。

在本發明的一實施例中，上述緩衝層的材料包括氮化矽、氮氧化矽或其組合。

本發明提供一種隔離結構。隔離結構包括襯層、緩衝層、第一絕緣層以及第二絕緣層。襯層位於基底的溝渠的底表面和側壁上。緩衝層位於襯層的底表面和部分側壁上，其中襯層的另一部分側壁裸露。第一絕緣層位於緩衝層的底表面和側壁上。第二絕緣層位於第一絕緣層的頂表面、緩衝層的頂表面和襯層的另一部分側壁上。

在本發明的一實施例中，上述緩衝層的形狀為U型或V型。

在本發明的一實施例中，上述緩衝層的材料應力大於襯層的材料應力。

本發明提供一種隔離結構的製造方法，其包括以下步驟。於基底中形成溝渠。形成襯層，其中襯層覆蓋溝渠的底表面和側壁。形成緩衝層，其中緩衝層覆蓋襯層的表面。形成第一絕緣層，其中第一絕緣層覆蓋緩衝層的表面。移除部分第一絕緣層和部分緩衝層，以裸露溝渠的側壁上的襯層的部分側壁。形成第二絕緣層，其中第二絕緣層覆蓋第一絕緣層的頂表面、緩衝層的頂表面和襯層的部分側壁。

在本發明的一實施例中，上述移除部分第一絕緣層和部分緩衝層的方法包括乾式蝕刻法、濕式蝕刻法或其組合。

基於上述，本發明形成的隔離結構藉由材料應力較大的緩衝層在基底和絕緣層之間做為應力緩衝層（stress buffer layer），可在後續的高溫製程中避免溝渠中的絕緣層體積膨脹而導致結構變形所造成的漏電流現象，又由於緩衝層可減少溝渠的深寬比，故可達到較佳的填溝能力，且所形成的緩衝層可藉由製程參數的調整形成合適的高度、厚度和輪廓，避免橋接缺陷的問題。此外，具有此隔離結構的半導體元件具有更好的電子載子移動率（carrier mobility）。因此，可提升半導體元件的電性表現以及製程良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1G為依照本發明的實施例所繪示的隔離結構的製造方法的剖面示意圖。

請參照圖1A，首先提供基底10，並在基底10上依序形成墊層12和硬罩幕層14。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽（silicon on insulator，SOI）基底。基底10例如是矽或矽化鍺。

墊層12的材料例如包括氧化物、氮化物、氮氧化物或其組合。墊層12的形成方法例如是熱氧化法或化學氣相沈積法（CVD）。硬罩幕層14包括單層結構或多層結構。硬罩幕層14的材料與墊層12不同，硬罩幕層14的材料例如是氧化矽、氮化矽或其他合適的材料。形成硬罩幕層14的方法包括化學氣相沈積法。

請參照圖1B，對硬罩幕層14以及墊層12進行圖案化製程，並在基底10中形成溝渠15。圖案化製程的方法例如是微影與蝕刻法。蝕刻法例如是乾式蝕刻法。乾式蝕刻法例如是濺鍍蝕刻或反應性離子蝕刻。溝渠15的形狀可為任意形狀，例如是V型、U型、菱形或其組合。

請繼續參照圖1B，在溝渠15上形成襯層16，其中襯層16覆蓋溝渠15的底表面和側壁。在一實施例中，襯層16僅覆蓋溝渠15的底表面和部分側壁，部分側壁是指位於溝渠15中的基底10a的側壁。也就是說，襯層16並未覆蓋位於溝渠15中的墊層12a和硬罩幕層14a的側壁。但本發明不限於此。襯層16的材料例如包括氧化矽。襯層16的厚度例如是介於10埃至1000埃之間。襯層16的形成方法例如是熱氧化法或化學氣相沉積法。

請參照圖1B和圖1C，在基底10a上形成緩衝層18，其中緩衝層18覆蓋襯層16的表面。在一實施例中，緩衝層18覆蓋襯層16的表面、溝渠15的剩餘表面以及硬罩幕層14a的頂表面。在一實施例中，緩衝層18例如是共形地覆蓋襯層16的表面、溝渠15的剩餘表面以及硬罩幕層14a的頂表面。溝渠15的剩餘表面例如包括位於溝渠15中的墊層12a和硬罩幕層14a的側壁。但本發明不限於此。緩衝層18的材料可以是任何可做為應力緩衝的材料。在一實施例中，緩衝層18的材料應力大於襯層16的材料應力。在一些實施例中，緩衝層18的材料例如包括氮化矽、氮氧化矽或其組合。緩衝層18可以是單層結構或多層結構。單層結構可以是單一的材料所構成，也可以是一漸進層。在一示範實施例中，緩衝層18的材料應力自靠近襯層16至遠離襯層16呈漸進式地遞增。在又一示範實施例中，緩衝層18是單層結構，緩衝層18的材料例如是氮化矽。在另一示範實施例中，緩衝層18是單層結構，且為漸進層，其中緩衝層18靠近襯層16的部分為氮氧化矽，而緩衝層18遠離襯層16的部分逐漸轉變為氮化矽。在另一示範實施例中，緩衝層18例如是多層結構，靠近襯層16的緩衝層18例如是氮氧化矽層，遠離襯層16的緩衝層18例如是氮化矽層。緩衝層18的形成方法例如是化學氣相沉積法。

請繼續參照圖1C，在基底10a上形成第一絕緣層20，其中第一絕緣層20覆蓋緩衝層18的表面。第一絕緣層20的材料例如包括氧化物、旋塗式介電（spin-on dielectric，SOD）材料或其組合。在一示範實施例中，第一絕緣層20的材料例如是氧化矽。第一絕緣層20的厚度例如介於500埃至3500埃之間。第一絕緣層20的形成方法例如是高密度電漿化學氣相沉積法（high density plasma chemical vapor deposition，HDP-CVD）、旋塗式玻璃法（spin on glass，SOG）或高深寬比填溝製程（high aspect ratio process，HARP）。第一絕緣層20的材料與緩衝層18的材料不同。第一絕緣層20的材料可與襯層16的材料相同或相異。第一絕緣層20的材料的緻密度可與襯層16的材料的緻密度不同。在一些實施例中，第一絕緣層20的材料與襯層16的材料相同，但形成方法不同。在一示範實例中，第一絕緣層20的膜形成速率（沉積速率或成長速率）大於襯層16的膜形成速率。在一示範實例中，第一絕緣層20是以化學氣相沉積法形成；襯層16是以熱氧化法形成。

請參照圖1C和圖1D，進行蝕刻製程，以移除位於溝渠15a的側壁上的第一絕緣層20和部分緩衝層18，以裸露溝渠15a的側壁上的緩衝層18b和襯層16的部分側壁。蝕刻製程例如包括乾式蝕刻法、濕式蝕刻法或其組合。乾式蝕刻法的蝕刻氣體例如包括三氟化氮（NF ₃）。濕式蝕刻法的蝕刻液體例如包括磷酸（H ₃PO ₄）、氫氟酸（HF）或其組合。在一實施例中，濕式蝕刻法例如是二階段的蝕刻製程。在一示範實施例中，二階段的蝕刻製程可以是先使用氫氟酸進行第一次蝕刻以移除位於溝渠15a的側壁上的第一絕緣層20，使緩衝層18裸露出來。二階段的蝕刻製程可以接著再使用磷酸進行第二次蝕刻，移除部分緩衝層18以裸露溝渠15b的側壁上的襯層16的部分側壁。二階段的蝕刻製程可藉由不同蝕刻液體對緩衝層18和第一絕緣層20的蝕刻選擇比不同，來達到側壁和底部蝕刻速度的差異。但本發明不限於此。在另一實施例中，可先在溝渠15a的底部表面（即位於溝渠15a中的第一絕緣層20的底表面）上形成光阻（未繪示），接著進行蝕刻製程以移除位於溝渠15a的側壁上的第一絕緣層20和部分緩衝層18，最後再移除光阻。

如圖1D所示，緩衝層18在上述移除步驟後可分為緩衝層18a以及緩衝層18b。緩衝層18a覆蓋位於溝渠15b底部的襯層16的頂表面和部分側壁。緩衝層18b覆蓋位於溝渠15b的側壁上的墊層12a和硬罩幕層14a以及硬罩幕層14a的頂表面。緩衝層18a和緩衝層18b之間的間隙裸露出襯層16的部分側壁。緩衝層18a的形狀例如為U型或V型。但本發明不限於此。此外，第一絕緣層20在上述移除步驟後亦可分為第一絕緣層20a以及第一絕緣層20b。第一絕緣層20a位於溝渠15b底部且覆蓋緩衝層18a。第一絕緣層20b覆蓋緩衝層18b。

值得一提的是，緩衝層18a的高度h（靠近溝渠15b的側壁的緩衝層18a的高度）可藉由調整形成第一絕緣層20的製程參數或上述移除步驟的製程參數來達到所需要的緩衝層18a的高度。在一實施例中，緩衝層18a靠近溝渠15b的側壁的頂表面（即緩衝層18a的U型或V型的兩末端處）低於基底10a的頂表面。在此情況下，由於緩衝層18a不會凸出基底10a的頂表面，因此可避免橋接缺陷問題的發生。

請參照圖1E，在基底10a上形成第二絕緣層22，第二絕緣層22覆蓋第一絕緣層20a的頂表面、緩衝層18a的頂表面和襯層16的部分側壁。在一實施例中，襯層16的部分側壁即上述移除步驟之後裸露的部分。在另一實施例中，第二絕緣層22更包括覆蓋緩衝層18b的側壁和第一絕緣層20b的表面。但本發明不限於此。在一實施例中，第二絕緣層22填滿溝渠15b。第二絕緣層22的材料例如包括氧化物、旋塗式介電材料或其組合。在一示範實施例中，第二絕緣層22的材料例如是氧化矽。第二絕緣層22的厚度例如介於2000埃至10000埃之間。第二絕緣層22的形成方法例如是高密度電漿化學氣相沉積法、旋塗式玻璃法或高深寬比填溝製程。在一實施例中，第二絕緣層22的材料和第一絕緣層20的材料相同。在另一實施例中，第二絕緣層22的材料和第一絕緣層20的材料不同。但本發明不限於此。

請參照圖1F，移除緩衝層18b以上的第一絕緣層20b和第二絕緣層22，使剩餘的第二絕緣層22a的頂表面與覆蓋硬罩幕層14a的緩衝層18b的頂表面實質上共平面。但本發明不限於此。移除緩衝層18b以上的第一絕緣層20b和第二絕緣層22的方法例如是平坦化製程。平坦化製程的方法例如是化學機械研磨法（chemical mechanical polishing，CMP）。

請參照圖1G，移除硬罩幕層14a，並移除墊層12a以上的緩衝層18b，留下緩衝層18c。在一實施例中，第二絕緣層22a的頂表面、緩衝層18c的頂表面與墊層12a的頂表面實質上非共平面，也就是說，第二絕緣層22a的頂表面、緩衝層18c的頂表面高於墊層12a的頂表面。但本發明不限於此。移除硬罩幕層14a和緩衝層18b的方法例如是蝕刻製程。蝕刻製程例如是濕式蝕刻法。濕式蝕刻法使用的蝕刻液體例如是氫氟酸。

以下將參照圖1G對本發明的隔離結構的結構進行說明。如圖1G所示，本發明的隔離結構100包括緩衝層18a和包覆層17。緩衝層18a位於基底10a的溝渠15中。包覆層17位於溝渠15中且環繞包覆緩衝層18a，其中緩衝層18a未裸露出來且未與溝渠15接觸，且緩衝層18a的材料與包覆層17不同。在一實施例中，包覆層17又包括襯層16、第一絕緣層20a和第二絕緣層22a。襯層16位於溝渠15的底表面和側壁上，其中緩衝層18a位於襯層16的底表面和部分側壁上，其中襯層16的另一部分側壁裸露。第一絕緣層20a位於緩衝層18a的底表面和側壁上。第二絕緣層22a位於第一絕緣層20a的頂表面、緩衝層18a的頂表面和襯層16的另一部分側壁上。

如圖1G所示，在一實施例中，溝渠15的高度H（溝渠15底部至基底12a的頂表面的高度）例如介於1000埃至10000埃之間。在另一實施例中，緩衝層18a的高度h（靠近溝渠15的側壁的緩衝層18a的高度）例如介於1500埃至3000埃之間。在又一實施例中，緩衝層18a的厚度t例如介於100埃至200埃之間。在又一實施例中，溝渠15的寬度w（位於基底12a的頂表面之間的溝渠寬度）例如介於1800埃至3600埃之間。但本發明不限於此。

在一實施例中，緩衝層18a的高度h和緩衝層18a的厚度t的比值例如是介於10%至90%之間。在另一實施例中，緩衝層18a的高度h和溝渠15的寬度w的比值例如是介於20%至90%之間。在又一實施例中，緩衝層18a的厚度t和溝渠15的寬度w的比值例如是介於10%至90%之間。但本發明不限於此。

值得一提的是，緩衝層的高度、厚度和輪廓可藉由參數的調整達到想要的範圍。舉例來說，緩衝層的厚度在一定的範圍內，厚度愈厚對於晶格錯位的問題改善愈佳。然而，當緩衝層的厚度超過一定的範圍，則可能導致填溝能力下降並造成橋接缺陷的問題。此外，由於應力效應（stress effect）和尺寸效應（dimension effect）的影響，溝渠的寬度亦會影響緩衝層的厚度和高度對於晶格錯位或橋接缺陷等問題發生的改善程度。因此，本發明可藉由上述製程的參數調整緩衝層的高度、厚度和輪廓至最佳的範圍內。

圖2為依照本發明的實驗例和比較例所製造的隔離結構的漏電流測試圖。

實驗例1

依照本發明的一實施例製造的隔離結構，其在基底與絕緣層之間包括上述的襯層和緩衝層。

實驗例2

與上述實驗例1的隔離結構相似，但實驗例2的隔離結構在基底與絕緣層之間僅包括上述的襯層，並不包括緩衝層。

比較例1

依照傳統的製造方法製造的隔離結構，其在基底與絕緣層之間不包括上述的襯層和緩衝層。

請參照圖2，實驗例1、實驗例2和比較例1的漏電流結果如圖2中的曲線所示。實驗例1和實驗例2的隔離結構相較於比較例1的隔離結構，前二者的漏電流現象較小，且其中又以實驗例1的隔離結構的漏電流現象最小。也就是說，在基底與絕緣層之間包括緩衝層的隔離結構可減少漏電流現象。此外，由於絕緣層的材料應力相對於基底較大，其壓應力亦較大。藉由介於基底和緩衝層之間具有襯層的隔離結構可消除絕緣層的高壓應力進而加強層間接合。因此在基底與絕緣層之間包括襯層和緩衝層二者的隔離結構可有效地減少漏電流現象。

本發明的隔離結構及其製造方法可應用於任何互補式金氧半導體（CMOS）積體電路的製程，且隔離結構可例如為淺溝渠隔離結構或深溝渠隔離結構。但本發明不以此為限。

綜上所述，本發明實施例中所形成的隔離結構，由於在基底和絕緣層之間具有材料應力較大的緩衝層做為應力緩衝層，因此在後續的高溫製程中，例如熱回火或熱氧化製程，可避免溝渠中的絕緣層體積膨脹而導致結構變形所造成的漏電流現象。又由於緩衝層可減少溝渠的深寬比，故可達到較佳的填溝能力。此外，本發明的緩衝層可藉由參數的調整而形成合適的高度、厚度和輪廓，藉此避免橋接缺陷的問題。此外，具有此隔離結構的半導體元件具有更好的電子載子移動率。因此，可提升半導體元件的電性表現及製程良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10a‧‧‧基底

12、12a‧‧‧墊層

14、14a‧‧‧硬罩幕層

15、15a、15b‧‧‧溝渠

16‧‧‧襯層

17‧‧‧包覆層

18、18a、18b、18c‧‧‧緩衝層

20、20a、20b、20c‧‧‧第一絕緣層

22、22a‧‧‧第二絕緣層

100‧‧‧隔離結構

h、H‧‧‧高度

t‧‧‧厚度

w‧‧‧寬度

圖1A至圖1G為依照本發明的實施例所繪示的隔離結構的製造方法的剖面示意圖。圖2為依照本發明的實驗例和比較例所製造的隔離結構的漏電流測試圖。

10a：基底 12a：墊層 15：溝渠 16：襯層 17：包覆層 18a、18c：緩衝層 20a：第一絕緣層 22a：第二絕緣層 100：隔離結構 h、H：高度 t：厚度 w：寬度

Claims

一種隔離結構，包括：一緩衝層，位於一基底的一溝渠中，其中所述緩衝層包括下部緩衝層及上部緩衝層；以及一包覆層，包括第一部分與第二部分，所述第一部分位於所述溝渠中且環繞包覆所述下部緩衝層，所述第二部分凸起於所述基底的表面，其中所述下部緩衝層未裸露出來且未與所述溝渠接觸，且所述緩衝層的材料與所述包覆層不同，其中，所述上部緩衝層位於所述包覆層的所述第二部分的側壁上，且所述下部緩衝層與所述上部緩衝層之間具有一間隙，所述間隙暴露所述包覆層的所述第一部分。
如申請專利範圍第1項所述的隔離結構，其中所述緩衝層的形狀為U型或V型。
如申請專利範圍第1項所述的隔離結構，其中所述緩衝層的所述材料包括氮化矽、氮氧化矽或其組合。
一種隔離結構，包括：一襯層，位於一基底的一溝渠的底表面和側壁上；一下部緩衝層，位於所述襯層的底表面和部分側壁上；一上部緩衝層，位於所述襯層的一上部側壁，其中所述下部緩衝層與所述上部緩衝層之間具有一間隙，所述間隙暴露所述襯層的其他上部側壁；一第一絕緣層，位於所述下部緩衝層的底表面和側壁上；以及一第二絕緣層，位於所述第一絕緣層的頂表面、所述下部緩衝層的頂表面和所述襯層的所述其他上部側壁上，其中所述上部緩衝層位於所述第二絕緣層的側壁上。
如申請專利範圍第4項所述的隔離結構，其中所述緩衝層的形狀為U型或V型。
如申請專利範圍第4項所述的隔離結構，其中所述緩衝層的材料應力大於所述襯層的材料應力。
如申請專利範圍第4項所述的隔離結構，其中所述緩衝層的材料包括氮化矽、氮氧化矽或其組合。
一種隔離結構的製造方法，包括：於一基底中形成一溝渠；形成一襯層，其中所述襯層覆蓋所述溝渠的底表面和側壁；形成一緩衝層，其中所述緩衝層覆蓋所述襯層的表面；形成一第一絕緣層，其中所述第一絕緣層覆蓋所述緩衝層的表面；移除部分所述第一絕緣層和部分所述緩衝層，以裸露所述溝渠的側壁上的所述襯層的部分側壁；以及形成一第二絕緣層，其中所述第二絕緣層覆蓋所述第一絕緣層的頂表面、所述緩衝層的頂表面和所述襯層的所述部分側壁。
如申請專利範圍第8項所述的隔離結構的製造方法，其中所述緩衝層的材料應力大於所述襯層的材料應力。
如申請專利範圍第8項所述的隔離結構的製造方法，其中移除所述部分所述第一絕緣層和所述部分所述緩衝層的方法包括乾式蝕刻法、濕式蝕刻法或其組合。