CN113903660B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件的制造方法，通过在SOI衬底的半导体层上的第一绝缘介质层上形成第一硬掩膜层，并先在第一硬掩膜层中形成暴露出第一绝缘介质层的第一开口，使得在刻蚀暴露出的第一绝缘介质层以形成第一通孔的同时，还刻蚀第一硬掩膜层以形成对准半导体层上的器件结构的第二开口，从而使得在刻蚀第二开口底面的第一绝缘介质层，以形成暴露出器件结构的第二通孔的同时，还刻蚀第一通孔底面的浅沟槽隔离结构和绝缘埋层，以形成暴露出下层衬底的第三通孔，进而使得与下层衬底电连接的衬底接触对应的通孔以及与器件结构电连接的器件接触对应的通孔同时形成，避免导致衬底接触和器件接触出现异常。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件的制造方法。
背景技术
绝缘体上半导体(SOI)结构包含下层衬底、绝缘埋层和上层半导体层，与常规的半导体衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
在传统的射频SOI工艺中，使得除了与器件(例如源漏极、栅极)电连接的通孔插塞外，为了控制电位或消除天线效应，还需要增加电连接到下层衬底的通孔插塞。现有技术中，与器件电连接的通孔插塞以及与下层衬底电连接的通孔插塞对应的通孔采用先后刻蚀的工艺形成。参阅图1a～图1c，绝缘体上半导体结构包含下层衬底11、绝缘埋层12和上层半导体层13，上层半导体层13中形成有浅沟槽隔离结构131围成的有源区，有源区上形成有栅极结构132(包含栅极和侧墙)，栅极结构132两侧的有源区中分别形成有源极区1331和漏极区1332，上层半导体层13表面还依次覆盖有第一绝缘介质层141和第二绝缘介质层142，第一绝缘介质层141和第二绝缘介质层142将栅极结构132和浅沟槽隔离结构131掩埋在内。与源极区1331和漏极区1332连接的通孔插塞以及与下层衬底11连接的通孔插塞的形成步骤包括：
首先，如图1a所示，刻蚀源极区1331和漏极区1332上方的第二绝缘介质层142，以形成暴露出第一绝缘介质层141的第一通孔151；
然后，如图1b所示，填充有机掩膜层161于第一通孔151中，有机掩膜层161还覆盖在第二绝缘介质层142上；并形成图案化的光刻胶层162于有机掩膜层161上，图案化的光刻胶层162具有暴露出浅沟槽隔离结构131上方的有机掩膜层161的部分表面的开口(未图示)，以图案化的光刻胶层162为掩膜，依次刻蚀有机掩膜层161、第二绝缘介质层142、第一绝缘介质层141、浅沟槽隔离结构131和绝缘埋层12，以形成暴露出下层衬底11的第二通孔152；接着，采用灰化工艺去除图案化的光刻胶层162以及剩余的有机掩膜层161；
然后，如图1c所示，刻蚀第一通孔151底面的第一绝缘介质层141，以暴露出源极区1331和漏极区1332，并填充金属17于第一通孔151和第二通孔152中，以在第一通孔151中分别形成与源极区1331和漏极区1332电连接的通孔插塞以及在第二通孔152中形成与下层衬底11电连接的通孔插塞。
在上述步骤中，在去除第一通孔151中的有机掩膜层161时，由于第一通孔151的深度很深，无法将有机掩膜层161去除完全，导致存在如图1c所示的第一通孔151中残留有机掩膜层161的情况，进而导致通孔插塞高阻值或者断开；并且，随着射频SOI器件的尺寸微缩换代，此种情况会愈发严重。
因此，如何避免通孔插塞出现异常是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，能够避免导致衬底接触和器件接触的结构出现异常。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层上形成有器件结构，所述半导体层中形成有底面与所述绝缘埋层接触的浅沟槽隔离结构，所述半导体层上覆盖有第一绝缘介质层；
形成第一硬掩膜层于所述第一绝缘介质层上；
形成第一开口于所述第一硬掩膜层中，所述第一开口暴露出所述第一绝缘介质层；
刻蚀所述第一开口暴露出的第一绝缘介质层，以形成贯穿所述第一绝缘介质层的第一通孔；同时，刻蚀所述第一硬掩膜层，以形成第二开口，所述第二开口对准所述器件结构；
刻蚀所述第二开口底面的所述第一绝缘介质层，以形成暴露出所述器件结构的第二通孔；同时，刻蚀所述第一通孔底面的所述浅沟槽隔离结构和所述绝缘埋层，以形成暴露出所述下层衬底的第三通孔；以及，
填充导电材料于所述第一通孔、所述第二通孔和所述第三通孔中，以在所述第一通孔和所述第三通孔中形成与所述下层衬底电连接的衬底接触，以及在所述第二通孔中形成与所述器件结构电连接的器件接触。
可选地，所述第一硬掩膜层与所述第一绝缘介质层的刻蚀选择比小于1:20。
可选地，在刻蚀所述第一开口暴露出的所述第一绝缘介质层的同时，还刻蚀所述第一开口外围的所述第一硬掩膜层，以形成第三开口，所述第三开口与所述第一通孔连通，且所述第三开口的横截面积大于所述第一通孔的横截面积。
可选地，在刻蚀所述第二开口底面的所述第一绝缘介质层的同时，还刻蚀所述第三开口底面的所述第一绝缘介质层，以形成第四通孔，所述第四通孔与所述第三通孔连通，且所述第四通孔的横截面积大于所述第三通孔的横截面积；所述导电材料还填充于所述第四通孔中。
可选地，所述第一绝缘介质层与所述半导体层之间还形成有第二绝缘介质层，所述第一绝缘介质层与所述第二绝缘介质层的刻蚀选择比大于10:1。
可选地，所述第一硬掩膜层为硅或金属氮化物。
可选地，刻蚀所述第一开口暴露出的第一绝缘介质层，以形成贯穿所述第一绝缘介质层的第一通孔之前，所述半导体器件的制造方法还包括：在所述第一开口和所述第一硬掩膜层上形成第二硬掩膜层，通过图案化的所述第二硬掩膜层，形成所述第一通孔和所述第二开口。
可选地，所述器件结构包括形成于所述浅沟槽隔离结构所环绕的半导体层上的栅极结构，以及形成于所述栅极结构两侧的半导体层中的源极区和漏极区。
可选地，所述第二通孔暴露出所述栅极结构，和/或，所述第二通孔暴露出所述源极区和所述漏极区。
可选地，所述第四通孔暴露出所述浅沟槽隔离结构顶面的部分宽度，所述浅沟槽隔离结构顶面的边缘与所述第四通孔的侧壁之间的水平距离为0.5μm～1μm。
可选地，所述第三通孔的侧壁与所述第四通孔的侧壁之间的水平距离为0.2μm～0.5μm。
可选地，所述半导体器件的制造方法还包括：
去除所述第一硬掩膜层。
与现有技术相比，本发明的半导体器件的制造方法，对于包括自下向上的下层衬底、绝缘埋层和半导体层的SOI衬底，通过在所述半导体层上的第一绝缘介质层上形成第一硬掩膜层，并先在所述第一硬掩膜层中形成暴露出第一绝缘介质层的第一开口，利用所述第一绝缘介质层与所述第一硬掩膜层的高刻蚀选择比，使得在刻蚀所述第一开口暴露出的第一绝缘介质层以形成贯穿所述第一绝缘介质层的第一通孔的同时，还刻蚀所述第一硬掩膜层以形成对准所述半导体层上的器件结构的第二开口，从而进一步使得在刻蚀所述第二开口底面的所述第一绝缘介质层，以形成暴露出所述器件结构的第二通孔的同时，还刻蚀所述第一通孔底面的所述浅沟槽隔离结构和所述绝缘埋层，以形成暴露出所述下层衬底的第三通孔，进而使得与所述下层衬底电连接的衬底接触对应的通孔以及与所述器件结构电连接的器件接触对应的通孔能够同时形成，避免先后形成而导致的通孔中残留有机掩膜层的情况，进而避免导致衬底接触和器件接触的结构出现异常。
附图说明
图1a～图1c是现有的与器件连接的通孔插塞以及与下层衬底连接的通孔插塞的制作器件示意图；
图2是本发明一实施例的半导体器件的制造方法的流程图；
图3a～图3g是图2所示的半导体器件的制造方法中的器件示意图；
图4是本发明一实施例的半导体器件的示意图。
其中，附图1a～图4的附图标记说明如下：
11-下层衬底；12-绝缘埋层；13-上层半导体层；131-浅沟槽隔离结构；132-栅极结构；1331-源极区；1332-漏极区；141-第一绝缘介质层；142-第二绝缘介质层；151-第一通孔；152-第二通孔；161-有机掩膜层；162-图案化的光刻胶层；17-金属；
21-下层衬底；22-绝缘埋层；23-半导体层；231-浅沟槽隔离结构；232-栅极结构；2321-栅极层；2322-侧墙；2331-源极区；2332-漏极区；241-第二绝缘介质层；242-第一绝缘介质层；25-第一硬掩膜层；251-第一开口；252-第一图案化的光刻胶层；253-第二硬掩膜层；254-第二图案化的光刻胶层；255-第二开口；256-第三开口；261-第一通孔；262-第二通孔；263-第三通孔；264-第四通孔；27-导电材料；271-衬底接触；272-器件接触；
31-下层衬底；32-绝缘埋层；33-半导体层；331-浅沟槽隔离结构；332-栅极结构；3321-栅极层；3322-侧墙；3331-源极区；3332-漏极区；341-第二绝缘介质层；342-第一绝缘介质层；35-第一通孔；351-第一部分；352-第二部分；36-第二通孔；37-衬底接触；38-器件接触。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件的制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层上形成有器件结构，所述半导体层中形成有底面与所述绝缘埋层接触的浅沟槽隔离结构，所述半导体层上覆盖有第一绝缘介质层；
步骤S2、形成第一硬掩膜层于所述第一绝缘介质层上；
步骤S3、形成第一开口于所述第一硬掩膜层中，所述第一开口暴露出所述第一绝缘介质层；
步骤S4、刻蚀所述第一开口暴露出的第一绝缘介质层，以形成贯穿所述第一绝缘介质层的第一通孔；同时，刻蚀所述第一硬掩膜层，以形成第二开口，所述第二开口对准所述器件结构；
步骤S5、刻蚀所述第二开口底面的所述第一绝缘介质层，以形成暴露出所述器件结构的第二通孔；同时，刻蚀所述第一通孔底面的所述浅沟槽隔离结构和所述绝缘埋层，以形成暴露出所述下层衬底的第三通孔；
步骤S6、填充导电材料于所述第一通孔、所述第二通孔和所述第三通孔中，以在所述第一通孔和所述第三通孔中形成与所述下层衬底电连接的衬底接触，以及在所述第二通孔中形成与所述器件结构电连接的器件接触。
下面参阅图3a～图3g更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～图3g是半导体器件的纵向剖面示意图。
按照步骤S1，参阅图3a，提供SOI衬底，包括自下向上的下层衬底21、绝缘埋层22和半导体层23，所述半导体层23上形成有器件结构，所述半导体层23上覆盖有第一绝缘介质层242。
所述下层衬底21和所述半导体层23可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，所述绝缘埋层22例如为氧化硅层。
所述半导体层23中形成有浅沟槽隔离结构231，所述浅沟槽隔离结构231环绕的所述半导体层23的区域为有源区；所述器件结构包括形成于所述有源区上的栅极结构232，以及形成于所述栅极结构232两侧的有源区中的源极区2331和漏极区2332。
所述浅沟槽隔离结构231的底面与所述绝缘埋层22接触，即浅沟槽隔离结构231的底面与绝缘埋层22的顶面齐平，或者浅沟槽隔离结构231也可以深入绝缘埋层22中；所述浅沟槽隔离结构231的顶面齐平、略低于或略高于所述半导体层23的顶面。所述浅沟槽隔离结构231的材质可以为氧化硅或氮氧硅等，所述浅沟槽隔离结构231的高度可以为
所述栅极结构232包括栅极层2321和位于所述栅极层2321侧壁上的侧墙2322。所述栅极结构232与所述半导体层23之间还形成有栅介质层(未图示)。
所述源极区2331和所述漏极区2332可以形成于所述半导体层23的整个厚度或部分厚度(如图3a所示)中，所述栅极结构232下方的位于所述源极区2331和所述漏极区2332之间的区域为沟道区。
所述第一绝缘介质层242与所述半导体层23之间还可形成有第二绝缘介质层241；所述第一绝缘介质层242和所述第二绝缘介质层241将所述器件结构和所述浅沟槽隔离结构231掩埋在内。
所述第一绝缘介质层242的材质可以为氧化硅或氮氧硅等，厚度可以为
所述第二绝缘介质层241的材质可以为氮化硅、氮氧硅等，厚度可以为
当所述第二绝缘介质层241的材质为氮化硅时，第一绝缘介质层242的材质可以是氧化硅或氮氧硅，当所述第二绝缘介质层241的材质为氮氧硅时，第一绝缘介质层242的材质可以是氧化硅。需要说明的是，所述第一绝缘介质层242和所述第二绝缘介质层241的材质、厚度不仅限于上述的范围，可以根据器件的类型选择合适的范围。
所述第二绝缘介质层241的刻蚀速率小于所述第一绝缘介质层242的刻蚀速率，例如，所述第一绝缘介质层242与所述第二绝缘介质层241的刻蚀选择比大于10:1。
按照步骤S2，继续参阅图3a，形成第一硬掩膜层25于所述第一绝缘介质层242上。
所述第一绝缘介质层242相比所述第一硬掩膜层25具有高刻蚀选择比，所述第一硬掩膜层25与所述第一绝缘介质层242的刻蚀选择比小于1:20。
所述第一硬掩膜层25的材质可以为硅、金属氮化物(例如氮化钛、氮化钽)等。所述第一硬掩膜层25的厚度可以为
需要说明的是，所述第一硬掩膜层25的材质、厚度不仅限于上述的范围，可以根据器件的类型选择合适的范围。
按照步骤S3，继续参阅图3a，形成第一开口251于所述第一硬掩膜层25中，所述第一开口251暴露出所述第一绝缘介质层242的部分顶面。
形成所述第一开口251的步骤包括：首先，形成第一图案化的光刻胶层252于所述第一硬掩膜层25上；然后，以所述第一图案化的光刻胶层252为掩膜，刻蚀所述第一硬掩膜层25，以形成贯穿所述第一硬掩膜层25的第一开口251；然后，执行灰化工艺，去除所述第一图案化的光刻胶层252。所述第一开口251对准下方的所述浅沟槽隔离结构231，优选对准所述浅沟槽隔离结构231的中心。
按照步骤S4，参阅图3b～图3d，刻蚀所述第一开口251暴露出的第一绝缘介质层242，以形成贯穿所述第一绝缘介质层242的第一通孔261；同时，刻蚀所述第一硬掩膜层25，以形成第二开口255，所述第二开口255对准所述器件结构。
其中，在形成所述第二开口255时，可以刻蚀部分厚度或全部厚度的所述第一硬掩膜层25，或者，也可以刻蚀全部厚度的所述第一硬掩膜层25以及部分厚度的所述第一绝缘介质层242。
并且，在本实施例中，在刻蚀所述第一开口251暴露出的所述第一绝缘介质层242的同时，还刻蚀所述第一开口251外围的所述第一硬掩膜层25，以形成第三开口256，所述第三开口256与所述第一通孔261连通，且所述第三开口256的横截面积大于所述第一通孔261的横截面积；所述第三开口256使得后续形成的衬底接触对应的通孔呈现上宽下窄的形貌，更易于导电材料的填充。需要说明的是，在其他实施例中，在刻蚀所述第一开口251暴露出的所述第一绝缘介质层242时，也可以未对所述第一开口251外围的所述第一硬掩膜层25进行刻蚀，即未形成所述第三开口256，使得后续形成的衬底接触对应的通孔的上下宽度相同。
并且，若形成所述第三开口256，则可以刻蚀所述第一开口251外围的部分厚度或全部厚度的所述第一硬掩膜层25，或者，也可以刻蚀所述第一开口251外围的全部厚度的所述第一硬掩膜层25以及部分厚度的所述第一绝缘介质层242。
以通过刻蚀所述第一开口251外围的部分厚度的所述第一硬掩膜层25形成所述第三开口256，以及通过刻蚀部分厚度的所述第一硬掩膜层25形成所述第二开口255为例，形成所述第一通孔261、所述第二开口255和所述第三开口256的步骤可以包括：首先，如图3b所示，依次形成第二硬掩膜层253和第二图案化的光刻胶层254于所述第一硬掩膜层25上，所述第二硬掩膜层253将所述第一开口251填满，所述第二图案化的光刻胶层254中具有对准所述器件结构的开口以及对准所述第一开口251的开口，且对准第一开口251的开口的横截面积大于所述第一开口251的横截面积；然后，如图3c所示，以所述第二图案化的光刻胶层254为掩膜，依次刻蚀所述第二硬掩膜层253和部分厚度的所述第一硬掩膜层25，其中，在将所述第二图案化的光刻胶层254所暴露出的高于所述第一硬掩膜层25顶面上的所述第二硬掩膜层253刻蚀去除之后，继续刻蚀所述第一开口251中的第二硬掩膜层253，同时继续刻蚀所述第一开口251以外区域的被暴露出的第一硬掩膜层25，由于第一硬掩膜层25的刻蚀速率明显小于第二硬掩膜层253的刻蚀速率，使得所述第一开口251中的第二硬掩膜层253被刻蚀去除之后，继续刻蚀所述第一开口251底面的第一绝缘介质层242，直至将所述第一开口251底面的第一绝缘介质层242完全去除，以形成暴露出所述第二绝缘介质层241的第一通孔261，并且，由于所述第一硬掩膜层25的刻蚀速率明显小于所述第一绝缘介质层242的刻蚀速率，使得在形成所述第一通孔261时，所述第一硬掩膜层25可以仅被刻蚀去除部分厚度，以在所述第一硬掩膜层25中形成对准所述器件结构的第二开口255以及对准所述第一通孔261的第三开口256；接着，如图3d所示，去除所述第二图案化的光刻胶层254以及部分厚度的所述第二硬掩膜层253。
在本实施例中，两个所述第二开口255分别对准下方的所述源极区2331和所述漏极区2332；所述第三开口256与所述第一通孔261连通，优选所述第一通孔261位于所述第三开口256底面的中心。
在所述步骤S4中，所有的刻蚀工艺均为干法刻蚀。
并且，由于所述第一通孔261的深度太深，通过在所述第一硬掩膜层25上额外增加所述第二硬掩膜层253，使得能够确保刻蚀工艺顺利执行。
所述第二硬掩膜层253可以为单层结构或者至少两层的堆叠结构。在图3b所示的实施例中，所述第二硬掩膜层253为两层的堆叠结构，位于下层的材质可以为无定形碳、高碳含量的聚合物等，位于上层的材质可以为氮氧化硅、硅底部抗反射涂层等。在图3d所示的实施例中，仅去除了所述第二硬掩膜层253中的上层部分；在其他实施例中，也可以将所述第二硬掩膜层253中的上层部分和下层部分均去除。
所述第一硬掩膜层25与所述第二硬掩膜层253的刻蚀选择比可以小于1:20，以使得所述第一开口251中的第二硬掩膜层253被刻蚀去除时，所述第一开口251以外区域的被暴露出的所述第一硬掩膜层25仅被很少量的刻蚀，进而使得所述第一开口251以外区域的被暴露出的所述第一硬掩膜层25被继续刻蚀时，所述第一开口251底面的第一绝缘介质层242也同时被继续刻蚀，直至形成所述第一通孔261。其中，所述第二绝缘介质层241相当于刻蚀所述第一绝缘介质层242形成所述第一通孔261的停止层。
按照步骤S5，参阅图3e，刻蚀所述第二开口255底面的所述第一绝缘介质层242，以形成暴露出所述器件结构的第二通孔262；同时，刻蚀所述第一通孔261底面的所述浅沟槽隔离结构231和所述绝缘埋层22，以形成暴露出所述下层衬底21的第三通孔263。所述第一通孔261的横截面积等于所述第三通孔263的横截面积。
并且，以在部分厚度的所述第一硬掩膜层25中形成所述第二开口255和所述第三开口256为例，在刻蚀所述第二开口255底面剩余厚度的所述第一硬掩膜层25和所述第一绝缘介质层242的同时，还刻蚀所述第三开口256底面剩余厚度的所述第一硬掩膜层25和所述第一绝缘介质层242，以形成第四通孔264。所述第一通孔261相当于在所述第四通孔264的内部，所述第四通孔264与所述第三通孔263连通，且所述第四通孔264的横截面积大于所述第三通孔263的横截面积。
并且，若所述第一绝缘介质层242与所述半导体层23之间还形成有所述第二绝缘介质层241，则在刻蚀所述第二开口255和所述第三开口256底面的所述第一绝缘介质层242之后，还刻蚀所述第二绝缘介质层241，以使得所述第二通孔262和所述第四通孔264均贯穿所述第二绝缘介质层241。
所述第二通孔262可以暴露出所述栅极结构232中的栅极层2321，和/或，所述第二通孔262暴露出所述源极区2331和所述漏极区2332。
其中，以在所述步骤S4中形成所述第二开口255和所述第三开口256时刻蚀部分厚度的所述第一硬掩膜层25，以及保留所述第二硬掩膜层253中的下层部分为例，参阅图3e，形成所述第二通孔262、所述第三通孔263和所述第四通孔264的步骤包括：
首先，以剩余厚度的所述第二硬掩膜层253以及被刻蚀掉的部分厚度的所述第一硬掩膜层25为掩膜，刻蚀所述第二开口255底面剩余厚度的所述第一硬掩膜层25和所述第一绝缘介质层242，以形成暴露出所述第二绝缘介质层241部分表面的第二通孔262；同时，刻蚀所述第三开口256底面剩余厚度的所述第一硬掩膜层25和所述第一绝缘介质层242，相当于刻蚀所述第一开口251侧壁的第一硬掩膜层25和所述第一通孔261侧壁的第一绝缘介质层242，以形成暴露出所述第二绝缘介质层241部分表面的第四通孔264；同时，刻蚀所述第一通孔261底面的所述第二绝缘介质层241、所述浅沟槽隔离结构231和所述绝缘埋层22，以形成暴露出所述下层衬底21的第三通孔263；
然后，执行灰化工艺，以去除剩余厚度的所述第二硬掩膜层253；
接着，继续刻蚀所述第二通孔262、所述第四通孔264暴露出的第二绝缘介质层241，以使得所述第二通孔262贯穿所述第二绝缘介质层241暴露出所述源极区2331和所述漏极区2332，以及所述第四通孔264贯穿所述第二绝缘介质层241暴露出所述浅沟槽隔离结构231。
在所述步骤S5中，所有的刻蚀工艺均为干法刻蚀。
在所述步骤S5中，通过在刻蚀所述第一通孔261底面的所述第二绝缘介质层241、所述浅沟槽隔离结构231和所述绝缘埋层22以形成所述第三通孔263的同时，还刻蚀所述第一开口251侧壁的第一硬掩膜层25和所述第一通孔261侧壁的第一绝缘介质层242，使得所述第一通孔261的横截面积增大至所述第四通孔264，能够降低对所述第一通孔261底面的结构的刻蚀难度。
所述第四通孔264暴露出所述浅沟槽隔离结构231顶面的部分宽度，所述第四通孔264位于所述浅沟槽隔离结构231顶面的区域范围内，所述浅沟槽隔离结构231顶面的边缘与所述第四通孔264的侧壁之间的水平距离可以为0.5μm～1μm。
所述第三通孔263的侧壁与所述第四通孔264的侧壁之间的水平距离可以为0.2μm～0.5μm。优选所述第四通孔264位于所述浅沟槽结构231顶面的中心，所述第三通孔263位于所述第四通孔264底面的中心，从而使得所述第三通孔263贯穿所述浅沟槽隔离结构231的中心。
按照步骤S6，参阅图3f～图3g，填充导电材料27于所述第一通孔261、所述第二通孔262和所述第三通孔263中，以在所述第一通孔261和所述第三通孔263中形成与所述下层衬底21电连接的衬底接触271，以及在所述第二通孔262中形成与所述器件结构电连接的器件接触272，导电材料可以为金属。
并且，由于在所述第一通孔261所在的位置形成了具有更大横截面积的所述第四通孔264，因此，所述导电材料27还填充于所述第四通孔264中。
形成所述衬底接触271和所述器件接触272的步骤包括：首先，如图3f所示，填充导电材料27于所述第二通孔262、所述第三通孔263和所述第四通孔264中，且所述导电材料27将所述第一硬掩膜层25掩埋在内；然后，如图3g所示，执行平坦化工艺，以去除高于所述第一绝缘介质层242顶面的导电材料27以及所述第一硬掩膜层25，以在所述第四通孔264和所述第三通孔263中形成与所述下层衬底21电连接的衬底接触271，以及在所述第二通孔262中形成与所述器件结构电连接的器件接触272。
另外，在填充所述导电材料27于所述第二通孔262、所述第三通孔263和所述第四通孔264中之前，可以先在所述第二通孔262、所述第三通孔263和所述第四通孔264的表面形成粘结-阻挡层(未图示)，粘结-阻挡层可以防止导电材料扩散到介质层中，也可以增强导电材料与通孔表面的粘附力，粘结-阻挡层例如为Ti、Ta、Ru、TiN或TaN。
从上述半导体器件的制造方法可知，对于包括自下向上的下层衬底21、绝缘埋层22和半导体层23的SOI衬底，通过在所述半导体层23上的第一绝缘介质层242上形成第一硬掩膜层25，并先在所述第一硬掩膜层25中形成暴露出第一绝缘介质层242的第一开口251，利用所述第一绝缘介质层242与所述第一硬掩膜层25的高刻蚀选择比，使得在刻蚀所述第一开口251暴露出的第一绝缘介质层242以形成贯穿所述第一绝缘介质层242的第一通孔261的同时，还刻蚀所述第一硬掩膜层25以形成对准所述半导体层23上的器件结构的第二开口255，从而进一步使得在刻蚀所述第二开口255底面的所述第一绝缘介质层242，以形成暴露出所述器件结构的第二通孔262的同时，还刻蚀所述第一通孔261底面的所述浅沟槽隔离结构231和所述绝缘埋层22，以形成暴露出所述下层衬底21的第三通孔263，进而使得与所述下层衬底21电连接的衬底接触271对应的通孔(含第一通孔261和第三通孔263)以及与所述器件结构电连接的器件接触272对应的通孔(即第二通孔262)能够同时形成，避免先后形成而导致的通孔中残留有机掩膜层的情况(即图1a～图1c所示的第一通孔151中残留有机掩膜层161的情况)，进而避免导致衬底接触271和器件接触272的结构出现异常。
并且，在所述步骤S5中，在形成与所述下层衬底21电连接的衬底接触271对应的通孔(含第四通孔264和第三通孔263)以及与所述器件结构电连接的器件接触272对应的通孔(即第二通孔262)的过程中，已经通过同时刻蚀不同区域的所述第二绝缘介质层241以使得所述第二通孔262贯穿所述第二绝缘介质层241暴露出所述器件结构，以及所述第四通孔264贯穿所述第二绝缘介质层241暴露出所述浅沟槽隔离结构231(同时也暴露出了下层衬底21)，避免了如图1a～图1c所示的在形成暴露出下层衬底11的第二通孔152以及去除第一通孔151中的有机掩膜层161之后，还要额外增加刻蚀去除第一通孔151底面的第一绝缘介质层141以暴露出源极区1331和漏极区1332(即器件结构)的步骤，从而避免了工艺步骤的增加。
本发明一实施例提供了一种半导体器件，所述半导体器件包括SOI衬底、第一通孔、第二通孔、衬底接触和器件接触，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层上形成有器件结构，所述半导体层中形成有底面与所述绝缘埋层接触的浅沟槽隔离结构，所述半导体层上覆盖有第一绝缘介质层；所述第一通孔暴露所述下层衬底，所述第一通孔包括贯穿所述第一绝缘介质层的第一部分以及贯穿所述浅沟槽隔离结构和所述绝缘埋层的第二部分，所述第一部分的横截面积大于所述第二部分的横截面积；所述第二通孔贯穿所述第一绝缘介质层，以暴露出所述器件结构；所述衬底接触填充于所述第一通孔中且与所述下层衬底电连接，所述器件接触填充于所述第二通孔中且与所述器件结构电连接。所述半导体器件还可采用本发明的所述半导体器件的制造方法制造。
下面参阅图4更为详细的介绍本实施例提供的半导体器件。
所述SOI衬底包括自下向上的下层衬底31、绝缘埋层32和半导体层33，所述半导体层33上形成有器件结构，所述半导体层33上覆盖有第一绝缘介质层342。
所述下层衬底31和所述半导体层33可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，所述绝缘埋层32例如为氧化硅层。
所述半导体层33中形成有浅沟槽隔离结构331，所述浅沟槽隔离结构331环绕的所述半导体层33的区域为有源区；所述器件结构包括形成于所述有源区上的栅极结构332，以及形成于所述栅极结构332两侧的有源区中的源极区3331和漏极区3332。
所述浅沟槽隔离结构331的底面与所述绝缘埋层32接触，即浅沟槽隔离结构331的底面与绝缘埋层32的顶面齐平，或者浅沟槽隔离结构331也可以深入绝缘埋层32中；所述浅沟槽隔离结构331的顶面齐平、略低于或略高于所述半导体层33的顶面。所述浅沟槽隔离结构331的材质可以为氧化硅或氮氧硅等，所述浅沟槽隔离结构331的高度可以为
所述栅极结构332包括栅极层3321和位于所述栅极层3321侧壁上的侧墙3322。所述栅极结构332与所述半导体层33之间还形成有栅介质层(未图示)。
所述源极区3331和所述漏极区3332可以形成于所述半导体层33的整个厚度或部分厚度中，所述栅极结构332下方的位于所述源极区3331和所述漏极区3332之间的区域为沟道区。
所述第一绝缘介质层342与所述半导体层33之间还可形成有第二绝缘介质层341；所述第一绝缘介质层342和所述第二绝缘介质层341将所述器件结构和所述浅沟槽隔离结构331掩埋在内。
所述第一绝缘介质层342的材质可以为氧化硅或氮氧硅等，厚度可以为
所述第二绝缘介质层341的材质可以为氮化硅、氮氧硅等，厚度可以为
需要说明的是，所述第一绝缘介质层342和所述第二绝缘介质层341的材质、厚度不仅限于上述的范围，可以根据器件的类型选择合适的范围。
所述第二绝缘介质层341的刻蚀速率小于所述第一绝缘介质层342的刻蚀速率，例如，所述第一绝缘介质层342与所述第二绝缘介质层341的刻蚀选择比大于10:1。
所述第一通孔35暴露所述下层衬底31，所述第一通孔35包括贯穿所述第一绝缘介质层342的第一部分351(即图3e中的第四通孔264)以及贯穿所述浅沟槽隔离结构331和所述绝缘埋层32的第二部分352(即图3e中的第三通孔263)，所述第一部分351的横截面积大于所述第二部分352的横截面积。
所述第二通孔36(即图3e中的第二通孔262)贯穿所述第一绝缘介质层342，以暴露出所述器件结构。
若所述第一绝缘介质层342与所述半导体层33之间还形成有第二绝缘介质层341，则所述第一部分351和所述第二通孔36均贯穿所述第二绝缘介质层341。
所述第二部分352贯穿所述半导体层33中的浅沟槽隔离结构331以及所述绝缘埋层32，以暴露出所述下层衬底31。
所述第二通孔36暴露出所述栅极结构332中的栅极层3321，和/或，所述第二通孔36暴露出所述源极区3331和所述漏极区3332。
所述第一部分351暴露出所述浅沟槽隔离结构331顶面的部分宽度，所述第一部分351位于所述浅沟槽隔离结构331顶面的区域范围内，所述浅沟槽隔离结构331顶面的边缘与所述第一部分351的侧壁之间的水平距离可以为0.5μm～1μm。
所述第二部分352的侧壁与所述第一部分351的侧壁之间的水平距离可以为0.2μm～0.5μm。优选所述第一部分351位于所述浅沟槽结构331顶面的中心，所述第二部分352位于所述第一部分351底面的中心，从而使得所述第二部分352贯穿所述浅沟槽隔离结构331的中心。
所述衬底接触37填充于所述第一通孔35中且与所述下层衬底31电连接，所述器件接触38填充于所述第二通孔36中且与所述器件结构电连接。
另外，所述第一通孔35的表面与所述衬底接触37之间以及所述第二通孔36与所述器件接触38之间还夹有粘结-阻挡层(未图示)，粘结-阻挡层可以防止导电材料扩散到介质层中，也可以增强导电材料与通孔表面的粘附力，粘结-阻挡层例如为Ti、Ta、Ru、TiN或TaN。
从上述半导体器件的结构可知，对于包括自下向上的下层衬底31、绝缘埋层32和半导体层33的SOI衬底，且所述半导体层33上覆盖有第一绝缘介质层342，通过将暴露所述下层衬底31的第一通孔35分为贯穿所述第一绝缘介质层342的第一部分351以及贯穿所述浅沟槽隔离结构331和所述绝缘埋层32的第二部分352，且所述第一部分351的横截面积大于所述第二部分352的横截面积，使得能够降低形成所述第一通孔35的工艺难度，且使得所述第一通孔35能够与暴露出所述半导体层33上的器件结构的第二通孔36同时形成，进而能够避免填充于所述第一通孔35中且与所述下层衬底31电连接的衬底接触37以及填充于所述第二通孔36中且与所述器件结构电连接的器件接触38的结构出现异常。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种半导体器件的制造方法，其特征在于，包括：
提供SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层上形成有器件结构，所述半导体层中形成有底面与所述绝缘埋层接触的浅沟槽隔离结构，所述半导体层上覆盖有第一绝缘介质层；
形成第一硬掩膜层于所述第一绝缘介质层上；
形成第一开口于所述第一硬掩膜层中，所述第一开口暴露出所述第一绝缘介质层；
刻蚀所述第一开口暴露出的第一绝缘介质层，以形成贯穿所述第一绝缘介质层的第一通孔；同时，刻蚀所述第一硬掩膜层，以形成第二开口，所述第二开口对准所述器件结构；
刻蚀所述第二开口底面的所述第一绝缘介质层，以形成暴露出所述器件结构的第二通孔；同时，刻蚀所述第一通孔底面的所述浅沟槽隔离结构和所述绝缘埋层，以形成暴露出所述下层衬底的第三通孔；以及，
填充导电材料于所述第一通孔、所述第二通孔和所述第三通孔中，以在所述第一通孔和所述第三通孔中形成与所述下层衬底电连接的衬底接触，以及在所述第二通孔中形成与所述器件结构电连接的器件接触。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一硬掩膜层与所述第一绝缘介质层的刻蚀选择比小于1:20。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在刻蚀所述第一开口暴露出的所述第一绝缘介质层的同时，还刻蚀所述第一开口外围的所述第一硬掩膜层，以形成第三开口，所述第三开口与所述第一通孔连通，且所述第三开口的横截面积大于所述第一通孔的横截面积。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在刻蚀所述第二开口底面的所述第一绝缘介质层的同时，还刻蚀所述第三开口底面的所述第一绝缘介质层，以形成第四通孔，所述第四通孔与所述第三通孔连通，且所述第四通孔的横截面积大于所述第三通孔的横截面积；所述导电材料还填充于所述第四通孔中。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘介质层与所述半导体层之间还形成有第二绝缘介质层，所述第一绝缘介质层与所述第二绝缘介质层的刻蚀选择比大于10:1。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一硬掩膜层为硅或金属氮化物。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，刻蚀所述第一开口暴露出的第一绝缘介质层，以形成贯穿所述第一绝缘介质层的第一通孔之前，所述半导体器件的制造方法还包括：在所述第一开口和所述第一硬掩膜层上形成第二硬掩膜层，通过图案化的所述第二硬掩膜层，形成所述第一通孔和所述第二开口。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述器件结构包括形成于所述浅沟槽隔离结构所环绕的半导体层上的栅极结构，以及形成于所述栅极结构两侧的半导体层中的源极区和漏极区。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述第二通孔暴露出所述栅极结构，和/或，所述第二通孔暴露出所述源极区和所述漏极区。
10.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第四通孔暴露出所述浅沟槽隔离结构顶面的部分宽度，所述浅沟槽隔离结构顶面的边缘与所述第四通孔的侧壁之间的水平距离为0.5μm～1μm。
11.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第三通孔的侧壁与所述第四通孔的侧壁之间的水平距离为0.2μm～0.5μm。
12.如权利要求1-11中任一项所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
去除所述第一硬掩膜层。
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