CN115172280A - 半导体器件及其制备方法 - Google Patents

Abstract

本公开实施例提供了一种半导体器件及其制备方法，该制备方法包括：提供衬底，衬底包括用于形成接触孔的接触区域；形成覆盖衬底的介质层，介质层包括第一区域和包围第一区域的第二区域，第一区域在衬底表面的正投影覆盖接触区域且部分正投影位于接触区域沿第一方向的两侧；减薄介质层的第二区域，以使第二区域的表面低于第一区域的表面；在减薄第二区域后，在第一区域形成贯穿介质层且延伸到接触区域内的接触孔；形成覆盖介质层且填充接触孔的导电材料层；去除部分位于介质层上的导电材料层形成沿第二方向延伸的导线，去除部分位于接触孔内的导电材料层形成接触部，减薄第一区域内剩余的介质层；其中，减薄后的第一区域和第二区域的表面基本平齐。

Description

半导体器件及其制备方法

技术领域

本公开实施例涉及半导体制造领域，特别涉及一种半导体器件及其制备方法。

背景技术

随着半导体技术的不断发展，半导体器件的关键尺寸不断减小，高深宽比结构的图形转换对刻蚀能力提出了更高的要求。尤其是对叠层薄膜进行深刻蚀时，由于刻蚀对各层薄膜存在刻蚀选择比不同的问题，易造成各层薄膜在刻蚀过程中，刻蚀出的结构的底部形态达不到预期效果，存在局部过刻蚀或者刻蚀不足的问题，从而影响后续制程，甚至在产品中形成缺陷，降低产品的性能。

发明内容

根据本公开的第一个方面，提供了一种半导体器件的制备方法，包括：

提供衬底；其中，所述衬底包括用于形成接触孔的接触区域；

形成覆盖所述衬底的介质层；其中，所述介质层包括第一区域和包围所述第一区域的第二区域，所述第一区域在所述衬底表面的正投影覆盖所述接触区域，且部分所述正投影位于所述接触区域沿第一方向的两侧；所述第一方向平行于所述衬底所在平面；

减薄所述介质层的所述第二区域，以使所述第二区域的表面低于所述第一区域的表面；

在减薄所述第二区域后，在所述第一区域形成贯穿所述介质层且延伸到所述接触区域内的所述接触孔；

形成覆盖所述介质层且填充所述接触孔的导电材料层；

去除部分位于所述介质层上的导电材料层形成沿第二方向延伸的导线，去除部分位于所述接触孔内的导电材料层形成接触部，减薄所述第一区域内剩余的所述介质层；其中，减薄后的所述第一区域和所述第二区域的表面基本平齐；所述第二方向平行于所述衬底所在平面，且与所述第一方向相垂直。

在一些实施例中，所述第二区域内，减薄前的所述介质层沿第三方向具有第一尺寸，减薄后的所述介质层沿所述第三方向具有第二尺寸；

其中，所述第二尺寸大于或等于所述第一尺寸的二分之一，且小于或等于所述第一尺寸的四分之三，所述第三方向垂直于所述衬底所在平面。

在一些实施例中，沿所述第二方向上，所述第一区域在所述衬底表面的正投影的边缘和所述接触区域的边缘平齐。

在一些实施例中，所述衬底内形成有多个沿所述第一方向并列排布的有源区，所述接触区域位于所述有源区；

所述第一区域在所述衬底表面的正投影，与沿所述第一方向上相邻的所述有源区接触或者部分重叠。

在一些实施例中，所述第一区域在所述衬底表面的正投影与相邻所述有源区的重叠区域沿所述第一方向具有第三尺寸，所述有源区沿所述第一方向具有第四尺寸，所述第三尺寸小于所述第四尺寸的五分之一。

在一些实施例中，所述减薄所述介质层的所述第二区域，包括：

形成覆盖所述介质层的第一掩膜层；其中，所述第一掩膜层和所述介质层在相同刻蚀条件下具有不同的刻蚀速率；

刻蚀位于所述第二区域的所述第一掩膜层和所述介质层，以在所述介质层中形成凹槽；其中，所述凹槽沿所述第三方向的第五尺寸小于所述介质层沿所述第三方向的第一尺寸，所述第三方向垂直于所述衬底所在平面。

在一些实施例中，所述第一掩膜层和所述介质层在相同刻蚀条件下的刻蚀选择比满足：大于2。

在一些实施例中，所述在所述第一区域形成贯穿所述介质层且延伸到所述接触区域内的接触孔，包括：

在所述介质层上依次形成第二掩膜层和第三掩膜层；

图案化所述第三掩膜层，以在所述第一区域上的所述第三掩膜层中形成掩膜图形；

形成回填层，所述回填层覆盖所述掩膜图形；

去除所述掩膜图形，在所述回填层中形成第一沟槽；

通过所述第一沟槽刻蚀所述第二掩膜层，以在所述第二掩膜层中形成第二沟槽；

通过所述第二沟槽依次刻蚀所述所述介质层和所述接触区域，形成接触孔。

在一些实施例中，所述第二掩膜层包括依次层叠的氧化物层、第一旋涂硬掩膜层和第一氮氧化硅层；所述氧化物层位于所述第一导电材料层和所述第一旋涂硬掩膜层之间；和/或，

所述第三掩膜层包括依次层叠的第二旋涂硬掩膜层和第二氮氧化硅层，所述第二旋涂硬掩膜层位于所述第二掩膜层和所述第二氮氧化硅层之间。

在一些实施例中，所述导电材料层包括第一子导电材料层、第二子导电材料层、阻挡材料层和第三子导电材料层；

所述形成覆盖所述介质层且填充所述接触孔的导电材料层，包括：

在形成所述第二掩膜层之前，形成覆盖所述介质层的所述第一子导电材料层；其中，位于所述第一区域和所述第二区域上的所述第一子导电材料层的表面基本平齐；

在通过所述第二沟槽依次刻蚀所述所述介质层和所述接触区域，形成接触孔时，还通过所述第二沟槽刻蚀所述第一子导电材料层，形成所述接触孔；

在形成所述接触孔之后，向所述接触孔内填充第二子导电材料，形成所述第二子导电材料层；其中，所述第二子导电材料层的顶部和所述第一子导电材料层的顶部平齐；

形成覆盖所述第一子导电材料层和所述第二子导电材料层的所述阻挡材料层；

形成覆盖所述阻挡材料层的所述第三子导电材料层。

在一些实施例中，所述第一子导电材料层的材质包括多晶硅，所述第二子导电材料层的材质包括多晶硅，所述阻挡材料层的材质包括金属氮化物，所述第三子导电材料层的材质包括金属。

在一些实施例中，所述衬底内形成有多个沿所述第一方向并列排布的有源区，所述接触部位于所述有源区内；所述制备方法还包括：

去除未被所述导线覆盖的所述介质层；

在去除所述介质层之后，形成与所述有源区接触的电容接触插塞；其中，所述电容接触插塞与所述接触部并列设置且相互隔离；

在所述电容接触插塞上形成电容器。

根据本公开的第二个方面，提供了一种半导体器件，所述半导体器件是采用如本公开的第一个方面所述的半导体器件的制备方法制备得到的。

在一些实施例中，所述接触部的材质包括多晶硅，所述导线包括依次层叠的多晶硅层、金属氮化物层和金属层，所述多晶硅层位于所述衬底和所述金属氮化物层之间。

本公开实施例提供的半导体器件的制备方法中，先形成覆盖衬底的介质层，之后减薄介质层的第二区域，而使第一区域的厚度保持不变，从而使第二区域的厚度小于第一区域的厚度。接着在第一区域内形成贯穿介质层并延伸到接触区域的接触孔，由于第一区域在衬底表面的正投影覆盖接触区域且部分该正投影位于接触区域沿第一方向的两侧，因此，第一区域内位于接触区域的介质层在形成接触孔时被去除，而接触区域两侧上的介质层未被去除，从俯视图中看，接触孔两侧的介质层较厚，而其它区域(也即第二区域)的介质层较薄。然后，形成覆盖介质层并填充接触孔的导电材料层，并刻蚀导电材料层形成导线和接触部，其中，由于底部位于介质层上的导电材料层较薄，而底部位于接触孔内的导电材料层较厚。在刻蚀导电材料层的过程中，底部位于介质层上的导电材料层最先被刻蚀到底，而此时，底部位于接触孔内的导电材料层还未被刻蚀到底，因此将部分刻蚀气体集中于接触孔继续刻蚀接触孔内的导电材料层。由于刻蚀气体对介质层和导电材料层存在刻蚀选择比且对介质层的刻蚀速率较小，因此当刻蚀接触孔内的导电材料层时，位于接触孔附近(也即第一区域内)的介质层也会被刻蚀，但由于接触孔附近的介质层较厚，因此，当刻蚀停止后，第一区域和第二区域内剩余介质层的厚度可基本相等，使得第一区域和第二区域的表面基本平齐，获得较好的底部形态。在去除介质层后，可获得较为平整的衬底表面。

总言之，本公开实施例根据导线材料层刻蚀过程中底部各区域的刻蚀深度不同，预先在导线材料层的下方对应形成各区域厚度不同的介质层，使得刻蚀过程中，介质层的各区域可被去除不同的厚度，最终使得刻蚀完成后，介质层各区域的厚度基本相同，获得较好的底部形态，降低对后续制程或最终产品的性能的影响。

附图说明

图1a至图1i为本公开实施例提供的一种半导体器件在制备过程中的结构示意图；

图2为本公开实施例提供的一种半导体器件的制备方法的流程示意图；

图3a至图3h为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；

图4为本公开实施例提供的一种半导体器件的介质层的俯视示意图；

图5为本公开实施例提供的又一种半导体器件在减薄第二区域后的结构示意图；

图6a至图6j为本公开实施例提供的一种半导体器件在形成接触孔的过程中的结构示意图；

图7为本公开实施例提供的一种半导体器件的结构示意图；

图8为图7的局部放大示意图；

图9为图7所示的半导体器件的俯视示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

图1a至图1i为本公开实施例提供的一种半导体器件在制备过程中的结构示意图。其中，图1a为衬底的俯视示意图，图1b至图1h为该半导体器件沿A-A线的剖视示意图。如图1a所示，该半导体器件包括衬底10，衬底包括多个有源区(AA)11和浅槽隔离结构(STI)12，多个有源区11呈阵列排布，并且被浅槽隔离结构12隔离。

参见图1b，在衬底10上形成依次层叠的隔离层20和介质层30。示例地，隔离层20的材质包括但不限于氧化硅，介质层30的材质包括但不限于氮化硅。

参见图1c，形成贯穿介质层30和隔离层20且延伸到有源区11的位线接触孔13。该位线接触孔13用于在后续工艺中形成位线接触插塞。

接着，形成覆盖介质层30且填充位线接触孔13的位线材料层40。示例地，位线材料层40包括从下到上依次层叠的多晶硅层41、金属氮化物层42、金属层43，其中，多晶硅层41填满位线接触孔13并覆盖介质层30的表面。

在一些实施例中，还可形成覆盖位线材料层的保护材料层50，用于将位线和其上的结构电隔离。示例地，保护材料层50的材质包括但不限于氮化硅。

图1d至图1i示出了形成位线结构的过程，其中，图1f为图1e的局部放大图，图1h为图1g的局部放大图，图1i示出了形成位线结构之后的半导体器件的俯视示意图。参见图1d，形成覆盖保护材料层50的光胶层60，并对光胶层60进行曝光和显影，从而在光胶层60中形成与位线一一对应的线条图形。线条沿着Y方向延伸，多个线条沿X方向并列排布。

参见图1e、图1f和图1i，通过图案化的光胶层60刻蚀位线材料层40。示例地，通过图案化的光胶层60从上到下依次刻蚀保护材料层50、金属层43、金属氮化物层42和多晶硅层41，形成保护层51和位线结构40′。该位线结构40′包括位于介质层30上的位线41′，以及位于接触孔13内的位线接触插塞42′，位线41′沿Y方向延伸，多个位线41′沿X方向并列排布。位线41′包括从下到上依次层叠的多晶硅层、金属氮化物层和金属层。位线接触插塞42′包括多晶硅层。

如图1f所示，在位线结构40′中，底部位于介质层30上的多晶硅层较薄，而底部位于接触孔13内的多晶硅层较厚。在刻蚀多晶硅层的过程中，底部位于介质层30上的多晶硅层最先被刻蚀到底，而此时，底部位于接触孔13内的多晶硅层还未被刻蚀到底，因此将部分刻蚀气体集中于接触孔13继续刻蚀多晶硅层。由于刻蚀气体对介质层30和多晶硅层存在刻蚀选择比，因此当刻蚀接触孔13内的多晶硅层时，位于接触孔13附近的介质层也会被刻蚀，并且随着与接触孔13的距离越远，刻蚀气体浓度越低，介质层30被刻蚀的越少，使得接触孔13附近的介质层30形成楔形结构。

在图1g和图1h中，去除未被位线41′覆盖的介质层30时，由于楔形结构的斜面处介质层30厚度较薄而最先被去除，当继续去除其它区域的介质层30时，楔形结构的斜面处被过度刻蚀，使得位于其下的隔离层20和衬底10被刻蚀而形成缺陷14。这些缺陷14会影响后续制程，甚至会造成最终产品的电性能异常。

在另一些实施中，如果楔形结构斜面处的介质层30刚好被去除时，那么其它区域的介质层30则会刻蚀不足，导致介质层30残留，影响后续制程，甚至影响产品的性能。

鉴于此，本公开实施例提供了一种半导体器件的制备方法。图2为本公开实施例提供的一种半导体器件的制备方法的流程示意图。如图2所示，该半导体器件的制备方法包括：

S100：提供衬底；其中，衬底包括用于形成接触孔的接触区域；

S200：形成覆盖衬底的介质层；其中，介质层包括第一区域和包围第一区域的第二区域，第一区域在衬底表面的正投影覆盖接触区域，且部分第一区域的正投影位于接触区域沿第一方向的两侧；第一方向平行于衬底所在平面；

S300：减薄介质层的第二区域，以使第二区域的表面低于第一区域的表面；

S400：在减薄第二区域后，在第一区域形成贯穿介质层且延伸到接触区域内的接触孔；

S500：形成覆盖介质层且填充接触孔的导电材料层；

S600：去除部分位于介质层上的导电材料层形成沿第二方向延伸的导线，去除部分位于接触孔内的导电材料层形成接触部，减薄第一区域内剩余的介质层；其中，减薄后的第一区域和第二区域的表面基本平齐；第二方向平行于衬底所在平面，且与第一方向相垂直。

图3a至图3h为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图。下面将结合图3a至图3h对本公开实施例提供的半导体器件的制备方法进行描述。

参见图3a，执行步骤S100，提供衬底100，衬底100包括用于形成接触孔的接触区域101。

在一些实施例中，衬底100包括有源区阵列和浅槽隔离结构120，有源区阵列包括沿第一方向并列排布的多个有源区110，浅槽隔离结构120将多个有源区110隔离。有源区110包括用于形成接触孔的接触区域101，在后续工艺中该接触孔内用于形成接触部。这里，第一方向为X方向。

示例地，半导体器件还可包括字线，字线沿第一方向(X方向)延伸，且穿过沿第一方向并列排布的多个有源区110。每个有源区110可被两条字线穿过以形成并列排布的两个晶体管。有源区110还包括源极和漏极，源极和漏极沿水平方向分设于字线的两侧，其中，位于同一有源区110的两个晶体管公用源极，接触区域101位于源极上，接触部用于将源极和导线电连接。这里，导线为位线。

继续参见图3a，执行步骤S200，形成覆盖衬底100的介质层300，该介质层300包括第一区域310和包括第一区域310的第二区域320，第一区域310在衬底100表面的正投影覆盖接触区域101，且部分第一区域的正投影位于接触区域101沿第一方向的两侧。

示例地，第一区域310的数量和接触区域101的数量相同，介质层300包括多个第一区域310，第二区域320是介质层300除多个第一区域310外的其它区域。

这里，第一区域310在衬底100表面的正投影覆盖接触区域101，是指第一区域310在衬底100表面的正投影覆盖接触区域101在衬底100表面的正投影。

如图3a所示，第一区域310在衬底100表面的正投影覆盖接触区域101在衬底表面的正投影，第一区域310在衬底100表面的正投影沿第一方向的尺寸大于接触区域101在衬底表面的正投影沿第一方向的尺寸，并且第一区域310的正投影部分位于接触区域101的正投影的两侧。

接着，执行步骤S300，减薄介质层300的第二区域320，以使第二区域320的表面低于第一区域310的表面。图3b至图3d示提供了一种减薄第二区域320的方法。

参见图3b，形成覆盖介质层300的第一掩膜层810，以及形成覆盖第一掩膜层810的第一光胶层910。接着，对第一光胶层910进行曝光和显影，去除第二区域320上的第一光胶层910，保留第一区域310上的第一光胶层910，形成图案化的第一光胶层910。

参见图3c和图3d，通过图案化的第一光胶层，对第二区域320上的第一掩膜层810和介质层300同时进行刻蚀，刻蚀停止在介质层300中，以在介质层300中形成凹槽330，该凹槽330沿第三方向的第五尺寸L5小于介质层300沿第三方向的第一尺寸L1。换言之，凹槽330的深度小于介质层300的厚度，如此可使介质层300的第二区域320的表面低于第一区域310的表面。这里，第三方向为Z方向。

本实施例中，第一掩膜层810和介质层300在相同刻蚀条件下具有不同的速率，也即第一掩膜层810和介质层300在相同刻蚀条件下具有刻蚀选择比。这里，设置第一掩膜层能够使第一光胶层的图形更准确地转移至介质层中，并且可通过设置介质层的刻蚀速率小于第一掩膜层的刻蚀速率，更易控制刻蚀终点，使得凹槽的底部更为平整。

在一些实施例中，第一掩膜层810和介质层300在相同刻蚀条件下的刻蚀选择比满足：例如大于2或3。换言之，第一掩膜层810比介质层300更容易进行刻蚀。如此，当第一掩膜层810被刻蚀完成后，介质层300被刻蚀的速率较慢，较容易控制介质层300被刻蚀的深度(也即凹槽330的深度)，使得减薄后的第二区域320各处厚度较为均匀。

示例地，介质层300的材质包括氮化硅，第一掩膜层810的材质包括但不限于氮氧化硅、氧化物或不定型碳，氧化物包括但不限于氧化硅。

在减薄第二区域320后，去除第一光胶层910和第一掩膜层810。这里，去除第一光胶层910是为了移除介质层300表面的的光胶材料，避免光胶材料残留造成后续制程异常。第一掩膜层810也被去除以显露出介质层300。

应当理解，在一些实施例中，还可使用局部平坦化工艺等减薄第二区域的厚度。相比于局部平坦化工艺，本公开实施例提供的刻蚀形成凹槽的方式能通过控制刻蚀时间更精确地控制减薄的厚度，通过图案化的第一光胶层910更精确地控制减薄的区域。

参见图3e，执行步骤S400，在减薄第二区域320之后，在第一区域310形成贯穿介质层300且延伸到接触区域101内的接触孔130。如图3e所示，由于第一区域310在衬底100表面的正投影覆盖接触区域101，且由于第一区域301的正投影面积较大，由此部分第一区域301的正投影位于接触区域101的两侧，因此，在形成接触孔130后，第一区域310内对应接触孔130位置的介质层300被去除，而位于接触孔130两侧上方的介质层300被保留。从俯视图中看，接触孔130两侧的介质层300较厚，而其它区域(也即第二区域320)的介质层300较薄。

继续参见图3e，执行步骤S500，形成覆盖介质层300且填充接触孔130的导电材料层400。

在一些实施例中，该制备方法还包括形成覆盖导电材料层400的保护材料层500，用于将导线和其上的结构电隔离。示例地，保护材料层500的材质包括但不限于氮化硅。

执行步骤S600，去除部分位于介质层300上的导电材料层400形成沿第二方向延伸的导线401，去除部分位于接触孔130内的导电材料层400形成接触部402。图3e至图3g示出了形成导线结构的过程，其中，图3g为图3f的局部放大图。

参见图3e，形成覆盖保护材料层500的第二光胶层920，对第二光胶层920进行曝光和显影，以在第二光胶层920中形成与导线对应的线条图形。

参见图3f，通过图案化的第二光胶层，从上到下依次刻蚀保护材料层500和导电材料层400，形成保护层510和导线结构400′。该导电结构400′包括位于介质层30上的导线401，以及位于接触孔130内的接触部402，其中，导线401沿第二方向延伸，多个导线401沿第一方向并列排布。这里，第二方向为Y方向。

如图3g所示，在对导电材料层400进行刻蚀时，接触孔130内的导电材料层400和介质层300上的导电材料层400同时被刻蚀，当刻蚀至接触孔130内部时，介质层300被暴露出来，然后刻蚀气体在对接触孔130内的导电材料层400进行刻蚀，这样会对接触孔130两侧(也即第一区域310)的介质层300进行刻蚀，由于介质层300的刻蚀速率较小，同时对接触孔130进行刻蚀时，大部分刻蚀气体会集中在接触孔130内，仅有少部分刻蚀气体会集中在接触孔130的两侧，也就是第一区域310，由此在刻蚀结束之后，接触孔130两侧的介质层被消耗掉，这样就使得多余的介质层被消耗掉，从而形成较为平整的介质层平面，也就是第一区域310和第二区域320基本平齐或平齐。

参见图3h，在去除未被导线结构400′覆盖的介质层300时，由于介质层300各区域的厚度均匀，因此，介质层300的各区域可被同时去除，不会发生局部过刻蚀或者局部刻蚀不足的问题，使得衬底100的表面较为平整。

本公开实施例提供的半导体器件的制备方法中，先形成覆盖衬底的介质层，之后减薄介质层的第二区域，而使第一区域的厚度保持不变，从而使第二区域的厚度小于第一区域的厚度。接着在第一区域内形成贯穿介质层并延伸到接触区域的接触孔，由于第一区域在衬底表面的正投影覆盖接触区域且部分该正投影位于接触区域沿第一方向的两侧，因此，第一区域内位于接触区域的介质层在形成接触孔时被去除，而接触区域两侧上的介质层未被去除，从俯视图中看，接触孔两侧的介质层较厚，而其它区域(也即第二区域)的介质层较薄。然后，形成覆盖介质层并填充接触孔的导电材料层，并刻蚀导电材料层形成导线和接触部，其中，由于底部位于介质层上的导电材料层较薄，而底部位于接触孔内的导电材料层较厚。在刻蚀导电材料层的过程中，底部位于介质层上的导电材料层最先被刻蚀到底，而此时，底部位于接触孔内的导电材料层还未被刻蚀到底，因此将部分刻蚀气体集中于接触孔继续刻蚀接触孔内的导电材料层。由于刻蚀气体对介质层和导电材料层存在刻蚀选择比且对介质层的刻蚀速率较小，因此当刻蚀接触孔内的导电材料层时，位于接触孔附近(也即第一区域内)的介质层也会被刻蚀，但由于接触孔附近的介质层较厚，因此，当刻蚀停止后，第一区域和第二区域内剩余介质层的厚度可基本相等，使得第一区域和第二区域的表面基本平齐，获得较好的底部形态。在去除介质层后，可获得较为平整的衬底表面。

总言之，本公开实施例根据导线材料层刻蚀过程中底部各区域的刻蚀速率不同，预先在导线材料层的下方对应形成各区域厚度不同的介质层，使得刻蚀过程中，介质层的各区域可被去除不同的厚度，最终使得刻蚀完成后，介质层各区域的厚度基本相同，获得较好的底部形态，降低对后续制程或最终产品的性能的影响。

在一些实施例中，如图3d所示，减薄前的介质层300沿第三方向具有第一尺寸L1，第二区域320内减薄后的介质层300沿第三方向具有第二尺寸L2。第二尺寸L2是基于楔形结构和导电材料层的刻蚀参数等确定的，第二尺寸L2不能太大，否则当形成接触部之后，第二区域320的表面高于第一区域310的表面，在去除介质层时，会导致第一区域310过刻蚀或第二区域320刻蚀不足。第二尺寸也不能太小，否则当形成接触部之后，第二区域320的表面低于第一区域310的表面，在去除介质层时，会导致第二区域320过刻蚀或第一区域310刻蚀不足。

本实施例中，第二尺寸L2和第一尺寸L1满足：1/2L1≤L2≤3/4L1。如此，能使得减薄后的第一区域310和第二区域320被同时去除，获得平整的衬底表面。

图4为本公开实施例提供的一种半导体器件的介质层的俯视示意图。图4中，有源区110是不可见的且导线401还未形成，有源区110和导线401仅是为更加清晰的示意第一区域和第二区域而设置的。在实施例中，第一区域310在衬底100表面的正投影覆盖接触区域101在衬底100表面的正投影，且沿第二方向(Y方向)上，第一区域310在衬底100表面的正投影的边缘和接触区域101的边缘平齐。如此，接触区域101上的介质层300的厚度均匀，当形成接触孔130之后，接触孔130各处深度相同，进而使得形成接触部后，接触部各处的高度相等。并且，第一区域310在衬底100表面的正投影的边缘和接触区域101的边缘平齐，如此，当形成导线401之后，导线401位于介质层300的第二区域320上，能够保证导线401各处厚度基本相同，从而提高导线结构的传输性能。

在一些实施例中，第一区域310在衬底100表面的正投影，与沿第一方向上相邻的有源区110接触或者部分重叠。

如图1f所示，在一些实施例中，楔形结构的斜面延伸到相邻有源区110上方，而第一区域310是基于楔形结构的斜面设置的，因此，第一区域310在衬底100表面的正投影与有源区110接触或部分重叠，能够保证形成导线结构之后，介质层300各处厚度均匀。

这里，第一区域310在衬底100表面的正投影与沿第一方向上相邻的有源区110接触是指第一区域310在衬底100表面的正投影的边缘和有源区110的边缘对齐，如图3a所示。

图5为本公开实施例提供的又一半导体器件在减薄第二区域后的结构示意图，如图5所示，在一些实施例中，第一区域310在衬底100表面的正投影与相邻有源区110的重叠区域沿第一方向具有第三尺寸L3，有源区110沿第一方向具有第四尺寸L4，第三尺寸L3和第四尺寸L4满足：L3＜1/5L4。

图6a至图6j为本公开实施例提供的半导体器件在形成接触孔的过程中的结构示意图，下面结合图6a至图6j详述本公开实施例提供的一种形成接触孔的方法。

参见图6a和图6b，在介质层300上形成依次层叠的第一子导电材料层410、第二掩膜层820、第三掩膜层830和第四掩膜层840，其中，位于第一区域310和第二区域320上的第一子导电材料层410的表面基本平齐。第二掩膜层820包括从下到上依次层叠的氧化物层821、第一旋涂硬掩膜层(SOH)822和第一氮氧化硅层823，第三掩膜层830包括从下到上依次层叠的第二旋涂硬掩膜层831和第二氮氧化硅层832，第四掩膜层840包括从下到上依次层叠的另一氧化物层841、第三旋涂硬掩膜层842和第三氮氧化硅层843。

参见图6c，形成覆盖第四掩膜层840的第三光胶层930，对第三光胶层930曝光和显影，在第三光胶层930中形成与接触孔对应的光胶图形。

参见图6c和图6d，通过图案化的第三光胶层930刻蚀第四掩膜层840，具体地，通过图案化的第三光胶层930从上到下依次刻蚀第三氮氧化硅层843、第三旋涂硬掩膜层842和另一氧化物层841，从而将光胶图形转移至第四掩膜层840中。之后去除第三氮氧化硅层843和第三旋涂硬掩膜层842，以降低图案化的第四掩膜层840的厚度。

参见图6e，通过图案化的第四掩膜层刻蚀第三掩膜层830，以将图案转移至第三掩膜层830，形成掩膜图形。具体地，通过图案化的第四掩膜层840依次刻蚀第二氮氧化硅层832和第二旋涂硬掩膜层831。

参加图6f，形成回填层700，回填层700覆盖图案化的第三掩膜层830。示例地，回填层700的材质包括但不限于氧化物，例如氧化硅。

参见图6g，采用平坦化工艺处理回填层700，使回填层700的顶部和第三掩膜层的顶部基本平齐。接着，去除第三掩膜层，在回填层700中形成第一沟槽710。第一沟槽710位于接触区域上方。

示例地，可采用干法刻蚀工艺或湿法刻蚀工艺去除第三掩膜层。

参见图6g和图6h，通过第一沟槽710刻蚀第二掩膜层820，以在第二掩膜层820中形成第二沟槽824。具体地，通过第一沟槽710从上到下依次刻蚀第一氮氧化硅层823、第一旋涂硬掩膜层822和氧化物层821，形成第二沟槽824，然后去除第一氮氧化硅层823。

参见图6i，通过第二沟槽依次刻蚀第一子导电材料层410、介质层300隔离层200和接触区域101，形成接触孔130。

本实施例提供的形成接触孔的方式，先在第三掩膜层中形成对应接触区域的掩膜图形，然后通过形成回填层，并去除掩膜图形，从而在接触区域上形成第一沟槽，通过第一沟槽逐步刻蚀第二掩膜层，再刻蚀第一子导电材料层、介质层和接触区域，形成接触孔。这种形成接触孔的方式，形成的接触孔的尺寸和位置精度更高。

在一些实施例中，导电材料层400包括第一子导电材料层410、第二子导电材料层420、阻挡材料层430和第三子导电材料层440。

参见图6j，在形成贯穿第一子导电材料层410、介质层300、隔离层200且延伸到接触区域的接触孔之后，向接触孔内填充第二子导电材料，然后回刻第二子导电材料，形成第二子导电材料层420，其中，第二子导电材料层420的顶部和第一子导电材料层410的顶部平齐。最后，去除氧化物层821，显露出第一子导电材料层410和第二子导电材料层420。

参见图3e，形成覆盖第一子导电材料层410和第二子导电材料层420的阻挡材料层430，形成覆盖阻挡材料层430的第三子导电材料层440。

参见图3f和图3g，去除部分导电材料层后形成导线401，其中，位于介质层300上的导线401部分包括从下到上依次设置的第一子导电层411、阻挡层431和第三子导电层441，位于接触部402上的导线401部分包括从下到上依次设置的第二子导电层421、阻挡层431和第三子导电层441。接触部402包括部分第二子导电层421。

在一些实施例中，第一子导电材料层410的材质和第二子导电材料层420的材质相同。示例地，第一子导电材料层410的材质和第二子导电材料层420的材质均包括多晶硅。在另一实施例中，第一子导电材料层410的材质和第二子导电材料层420的材质也可不同，例如第一子导电材料层410的材质和第二子导电材料层420的材质分别是掺杂有不同浓度或不同类型的离子的掺杂多晶硅。

示例地，阻挡材料层的材质包括金属氮化物，例如氮化钛、氮化钨等。第三子导电材料层的材质包括金属，例如钨、钴、铜等。

应当理解，在另一些实施例中，也可完全去除第一子导电材料层后，重新沉积覆盖介质层且填充接触孔的第二子导电材料层。

在一些实施例中，该制备方法还包括：

去除未被导线覆盖的介质层；

在去除介质层之后，形成与有源区的漏极接触的电容接触插塞；其中，电容接触插塞与接触部并列设置且相互隔离；

在电容接触插塞上形成电容器。

应当理解，本公开实施例示出了形成位线结构的过程，但是本公开实施例所提供的半导体器件的制备方法的适用范围不限于此，本公开实施例提供的半导体器件的制备方法适用于任何刻蚀工艺，尤其是高深度比结构的刻蚀，能够使得高深宽比结构具有较好的底部形态。

本公开实施例还提供了一种半导体器件，图7为本公开实施例提供的一种半导体器件的结构示意图，图8为图7的局部放大示意图，图9为图7所示的半导体器件的俯视示意图，其中，图9中未示出电容接触插塞。如图7至图9所示，该半导体器件包括：

衬底100，包括浅槽隔离结构120和沿第一方向并列排布的多个有源区110，浅槽隔离结构120将多个有源区110隔离；

导线结构400′，包括导线401和与导线401相连接的接触部402，导线401位于衬底100上且沿第二方向延伸，接触部402伸入到有源区110内；

介质层300，位于导线401和衬底100之间；

电容器结构，包括电容接触插塞610和电容器，电容器位于电容接触插塞610上，电容接触插塞610与有源区110相接触，且与接触部402相隔离，电容接触插塞610和有源区110的接触面是平整的。

这里，第一方向和第二方向均平行于衬底所在平面，第一方向且与第二方向相垂直。

本公开实施例提供的半导体器件采用上述半导体器件的制备方法而制得，因此，衬底100表面是平整的，当形成电容接触插塞610后，电容接触插塞610和有源区110的接触面也是平整的，无缺陷的，如此，能够提高半导体器件的性能。

在一些实施例中，接触部402包括第一子导电层411，第一子导电层的材质为多晶硅，导线401包括依次层叠的第一子导电层411(或第二子导电层421)、阻挡层431和第三子导电层441，其中，第二子导电层421的材质包括多晶硅，阻挡层431的材质包括金属硅化物，第三子导电层441的材质包括金属。也即，导线401包括从下到上依次层叠的多晶硅层、金属氮化物层和金属层，多晶硅层位于衬底100和金属氮化物层之间。

在一些实施例中，该半导体器件还包括保护层510，位于导线结构400′上，用于将导线结构400′与其上的结构相隔离。

在一些实施例中，导线结构400′和电容器结构600之间还设有隔离结构450，示例地，隔离结构450包括沿第一方向依次排布的氮化物层-氧化物层-氮化物层，形成NON结构。

在一些实施例中，如图9所示，该导电结构为位线结构，半导体器件还可包括字线140，字线140沿第一方向(X方向)延伸，且穿过沿第一方向并列排布的多个有源区110。每个有源区110可被两条字线140穿过以形成并列排布的两个晶体管。有源区110还包括源极111和漏极112，源极111和漏极112沿水平方向分设于字线140的两侧，其中，位于同一有源区110的两个晶体管公用源极111，导线601通过接触部与源极111电连接，电容器通过电容接触插塞和漏极112电连接。

应当理解过，本公开实施例提供的半导体器件可以是DRAM芯片，当然，还可以是其它芯片或其它半导体器件，在此不再一一列举。该半导体器件的有益效果可参考上述的半导体器件的制备方法的有益效果，在此不再赘述。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：

提供衬底；其中，所述衬底包括用于形成接触孔的接触区域；

形成覆盖所述衬底的介质层；其中，所述介质层包括第一区域和包围所述第一区域的第二区域，所述第一区域在所述衬底表面的正投影覆盖所述接触区域，且部分所述正投影位于所述接触区域沿第一方向的两侧；所述第一方向平行于所述衬底所在平面；

减薄所述介质层的所述第二区域，以使所述第二区域的表面低于所述第一区域的表面；

在减薄所述第二区域后，在所述第一区域形成贯穿所述介质层且延伸到所述接触区域内的所述接触孔；

形成覆盖所述介质层且填充所述接触孔的导电材料层；

去除部分位于所述介质层上的导电材料层形成沿第二方向延伸的导线，去除部分位于所述接触孔内的导电材料层形成接触部，减薄所述第一区域内剩余的所述介质层；其中，减薄后的所述第一区域和所述第二区域的表面基本平齐；所述第二方向平行于所述衬底所在平面，且与所述第一方向相垂直。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二区域内，减薄前的所述介质层沿第三方向具有第一尺寸，减薄后的所述介质层沿所述第三方向具有第二尺寸；

其中，所述第二尺寸大于或等于所述第一尺寸的二分之一，且小于或等于所述第一尺寸的四分之三，所述第三方向垂直于所述衬底所在平面。

3.根据权利要求1所述的半导体器件的制备方法，其特征在于，沿所述第二方向上，所述第一区域在所述衬底表面的正投影的边缘和所述接触区域的边缘平齐。

4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述衬底内形成有多个沿所述第一方向并列排布的有源区，所述接触区域位于所述有源区；

所述第一区域在所述衬底表面的正投影，与沿所述第一方向上相邻的所述有源区接触或者部分重叠。

5.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述第一区域在所述衬底表面的正投影与相邻所述有源区的重叠区域沿所述第一方向具有第三尺寸，所述有源区沿所述第一方向具有第四尺寸，所述第三尺寸小于所述第四尺寸的五分之一。

6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述减薄所述介质层的所述第二区域，包括：

形成覆盖所述介质层的第一掩膜层；其中，所述第一掩膜层和所述介质层在相同刻蚀条件下具有不同的刻蚀速率；

刻蚀位于所述第二区域的所述第一掩膜层和所述介质层，以在所述介质层中形成凹槽；其中，所述凹槽沿第三方向的第五尺寸小于所述介质层沿所述第三方向的第一尺寸，所述第三方向垂直于所述衬底所在平面。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述第一掩膜层和所述介质层在相同刻蚀条件下的刻蚀选择比满足：大于2。

8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述在所述第一区域形成贯穿所述介质层且延伸到所述接触区域内的接触孔，包括：

在所述介质层上依次形成第二掩膜层和第三掩膜层；

图案化所述第三掩膜层，以在所述第一区域上的所述第三掩膜层中形成掩膜图形；

形成回填层，所述回填层覆盖所述掩膜图形；

去除所述掩膜图形，在所述回填层中形成第一沟槽；

通过所述第一沟槽刻蚀所述第二掩膜层，以在所述第二掩膜层中形成第二沟槽；

通过所述第二沟槽依次刻蚀所述所述介质层和所述接触区域，形成接触孔。

9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述第二掩膜层包括依次层叠的氧化物层、第一旋涂硬掩膜层和第一氮氧化硅层；所述氧化物层位于所述介质层和所述第一旋涂硬掩膜层之间；和/或，

所述第三掩膜层包括依次层叠的第二旋涂硬掩膜层和第二氮氧化硅层，所述第二旋涂硬掩膜层位于所述第二掩膜层和所述第二氮氧化硅层之间。

10.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述导电材料层包括第一子导电材料层、第二子导电材料层、阻挡材料层和第三子导电材料层；

所述形成覆盖所述介质层且填充所述接触孔的导电材料层，包括：

在形成所述第二掩膜层之前，形成覆盖所述介质层的所述第一子导电材料层；其中，位于所述第一区域和所述第二区域上的所述第一子导电材料层的表面基本平齐；

在通过所述第二沟槽依次刻蚀所述所述介质层和所述接触区域，形成接触孔时，还通过所述第二沟槽刻蚀所述第一子导电材料层，形成所述接触孔；

在形成所述接触孔之后，向所述接触孔内填充第二子导电材料，形成所述第二子导电材料层；其中，所述第二子导电材料层的顶部和所述第一子导电材料层的顶部平齐；

形成覆盖所述第一子导电材料层和所述第二子导电材料层的所述阻挡材料层；

形成覆盖所述阻挡材料层的所述第三子导电材料层。

11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述第一子导电材料层的材质包括多晶硅，所述第二子导电材料层的材质包括多晶硅，所述阻挡材料层的材质包括金属氮化物，所述第三子导电材料层的材质包括金属。

12.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述衬底内形成有多个沿所述第一方向并列排布的有源区，所述接触部位于所述有源区内；所述制备方法还包括：

去除未被所述导线覆盖的所述介质层；

在去除所述介质层之后，形成与所述有源区接触的电容接触插塞；其中，所述电容接触插塞与所述接触部并列设置且相互隔离；

在所述电容接触插塞上形成电容器。

13.一种半导体器件，其特征在于，所述半导体器件是采用如权利要求1至12中任一项所述的半导体器件的制备方法制备得到的。

14.根据权利要求13所述的半导体器件，其特征在于，所述接触部的材质包括多晶硅，所述导线包括依次层叠的多晶硅层、金属氮化物层和金属层，所述多晶硅层位于所述衬底和所述金属氮化物层之间。

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