DE10219107B4 - SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat - Google Patents

SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat Download PDF

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Abstract

Verfahren zur Herstellung zumindest eines ohmschen Kontaktes auf einem Substrat, wobei das Substrat eine obere und eine untere Halbleiterschicht und eine dazwischen liegende dielektrische Schicht aufweist, wobei das Verfahren umfasst:
Bilden zumindest eines Grabens in der oberen Halbleiterschicht, um die Oberfläche der dielektrischen Schicht teilweise freizulegen;
Abscheiden einer ersten Schutzschicht auf dem Substrat mit der teilweise freigelegten dielektrischen Schicht;
Maskieren des Substrats mit der ersten Schutzschicht, die zumindest eine Öffnung über der freigelegten Oberfläche der dielektrischen Schicht aufweist;
Implantieren eines Dotiermaterials in die untere Halbleiterschicht, durch die zumindest eine Öffnung der Schutzschicht, um zumindest ein dotiertes Gebiet in der unteren Halbleiterschicht entsprechend zu der zumindest einen Öffnung der Schutzschicht zu bilden;
Entfernen der ersten Schutzschicht nach dem Implantieren des Dotiermaterials;
Bilden einer Isolationsstruktur im Graben und Bilden einer darüber liegenden Einebnungsschicht, und
Bilden zumindest einer leitenden Durchführung, die sich von dem zumindest einen...

Description

  • Gebiet der vorliegenden Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere Silizium-auf-Isolator-(SOI)Transistorelemente mit einem Rückseitenkontakt und ein Verfahren zur Herstellung elektrischer Kontakte für integrierte Schaltungen, die auf SOI-Scheiben gefertigt sind.
  • Beschreibung des Stands der Technik
  • In der letzten Zeit hat die Verwendung von Silizium-auf-Isolator-(SOI)Scheiben zur Herstellung integrierter Schaltungen deutlich zugenommen. Insbesondere hat sich bei SOI-Scheiben herausgestellt, dass diese die Möglichkeit zur Verbesserung der Leistungsfähigkeit von CMOS-Schaltungen besitzen und sind damit zu weit verbreiteten Substraten in der Herstellung von CMOS-Elementen geworden.
  • Typischerweise umfasst eine SOI-Scheibe eine untere und eine obere Schicht aus Silizium, wobei eine dielektrische Schicht dazwischen eingeschlossen ist. Die obere Schicht wird manchmal als die aktive Schicht, die untere Schicht manchmal als Volumensubstrat und die dielektrische Schicht wird manchmal als eine vergrabene Oxidschicht („BOX”) bezeichnet.
  • Im Stand der Technik sind mehrere Möglichkeiten zur Herstellung von SOI-Scheiben bekannt. Abhängig von dem verwendeten Lösungsansatz werden unterschiedliche Materialien zur Herstellung der eingeschlossenen dielektrischen Schicht ausgewählt. Wenn beispielsweise Silizium-auf-Saphir-(SOS)Scheiben hergestellt werden, wird eine Schicht aus reinem Aluminiumoxid zwischen den beiden Siliziumschichten eingeschlossen. Alternativ kann die Trennung durch implantierten Sauerstoff (SIMOX) und/oder die Möglichkeit des Scheibenbondens (WB) zur Herstellung von SOI-Scheiben verwendet werden, wobei Siliziumdioxid als das dielektrische Material verwendet wird.
  • Wenn Elemente auf SOI-Scheiben gebildet werden, werden kleine Inseln aus Silizium auf der dielektrischen Schicht (typischerweise durch Trockenätzverfahren) hergestellt. Einzelne Elemente werden dann in den Inseln gebildet, und diese Elemente werden dann in der herkömmlichen Weise miteinander verbunden.
  • Die SOI-Technologie bietet einige Vorteile. Zunächst besitzen Schaltungen, die auf SOI-Scheiben hergestellt sind, eine reduzierte parasitäre Kapazität im Vergleich zu Volumensubstraten, die eine zusätzliche epitaxial gewachsene Siliziumschicht aufweisen können. Eine geringere Kapazität führt zu einer geringeren Leistungsaufnahme oder einer höheren Geschwindigkeit. Zweitens, SOI-Bauteile besitzen eine verbesserte Immunität gegenüber strahlungsinduzierter Einzelereignisse (SEU) und sind damit für Raumfahrtanwendungen nützlich. Drittens, SOI-Elemente sind vollständig ohne Latch-up-Verhalten. Schließlich kann der Herstellungsvorgang auf SOI-Scheiben vereinfacht werden, indem die Anzahl der Masken bis zu 30% reduziert wird.
  • Die Herstellung von Halbleiterbauelementen auf SOI-Scheiben besitzt jedoch den Nachteil, dass die untere Siliziumschicht durch die dazwischen liegende dielektrische Schicht isoliert ist und nicht in einfacher Weise mit der Vorderseite der Scheibe verbunden werden kann. Es muss jedoch zumindest ein elektrischer Kontakt zu der unteren Siliziumschicht bereit gestellt werden, da eine potenzialfreie Siliziumschicht unter der eingeschlossenen dielektrischen Schicht einen nicht vorhersagbaren Einfluss auf die auf der Scheibe hergestellten Bauelemente ausüben kann.
  • Es wurden diverse Verfahren im Stand der Technik vorgeschlagen, um die Rückseite von SOI-Scheiben zu kontaktieren. Beispielsweise können gemäß einer bekannten Technik Kontakte zu der Rückseite von SOI-Scheiben während des Einbringens in ein Gehäuse am Ende des Herstellungsvorgangs gebildet werden. Diese Lösung wird jedoch für gewöhnlich im Hinblick auf die damit beteiligten hohen Kosten nicht bevorzugt.
  • Gegenwärtig ist die am weitesten verbreitete Methode zur Herstellung von Rückseitenkontakten für SOI-Scheiben die sogenannte duale Kontaktlösung. Im Folgenden wird mit Bezug zu den 1a bis 1g die Art und Weise beschrieben, wie Rückseitenkontakte für CMOS-Transistoren auf SOI-Scheiben gemäß der dualen Kontaktlösung hergestellt werden.
  • In den 1a bis 1g bezeichnet Bezugszeichen 1 einen beliebigen Abschnitt auf einem SOI-Substrat, auf dem ein CMOS-Transistor 100 herzustellen ist. Das SOI-Substrat 1 umfasst eine obere Schicht aus Silizium (aktive Schicht) 1a, eine Schicht aus isolierendem Material 1b (manchmal als vergrabene Oxidschicht („BOX”) bezeichnet) und eine untere Schicht aus Silizium 1c (Volumensubstrat). Insbesondere zeigt 1a die Lage zu dem Zeitpunkt während des Herstellungsvorgangs, wenn die wesentlichen Teile des CMOS-Transistors hergestellt sind, und Kontakte zu der unteren Siliziumschicht 1c und zu dem CMOS-Transistor noch auszubilden sind. In 1a bezeichnet daher das Bezugszeichen 2 die Isolationsstrukturen, die im Folgenden als Flachgrabenisolationen (STI) bezeichnet werden, die zuvor in der oberen Schicht 1a ausgebildet worden sind. Diese Isolationsstrukturen 2 unterteilen die obere Schicht 1a des Substrats in zwei Bereiche, in denen der PMOS-Transistor und der NMOS-Transistor zu bilden sind. In dem speziellen in 1a dargestellten Falle ist der PMOS-Bereich auf der linken Seite der Figur und der NMOS-Bereich auf der rechten Seite der Figur dargestellt. Ferner bezeichnen in den 1a bis 1g die Bezugszeichen 3p und 3n die Polysiliziumgateelektroden der PMOS- und NMOS-Transistoren. Bezugszeichen 4p und 4n bezeichnen die Oxidseitenwandabstandselemente, die an den Seitenwänden der Polysiliziumgateelektroden ausgebildet sind. Die Bezugszeichen 6p und 6n bezeichnen die Gateisolierschichten jeweils auf dem PMOS-Gebiet und dem NMOS-Gebiet. In den 1a bis 1g kennzeichnen die Bezugszeichen 5p und 5n die Source- und Draingebiete der PMOS- und NMOS-Transistoren. Schließlich bezeichnen die Bezugszeichen 8p und 8n Metallsilicidschichten, die auf der Oberseite der Polysiliziumgateelektroden 3p und 3n und auf den Source- und Draingebieten 5p und 5n gebildet sind.
  • Nachdem die wesentlichen Teile des in 1a dargestellten CMOS-Transistors hergestellt sind, geht der Herstellungsvorgang mit der Bildung eines dielektrischen Stapels auf der Scheibe 1 weiter, um die Scheibe 1 einzuebnen. Wie aus den 1b bis 1g ersichtlich ist, umfasst der Einebnungsstapel eine erste dielektrische Schicht 9 und eine zweite dielektrische Schicht 10, die nach der Abscheidung mittels CMP (chemisch-mechanisches Polieren) eingeebnet wird. Die unten liegende dielektrische Schicht 9 weist für gewöhnlich Siliziumoxynitrid (SiON) auf, und besitzt zwei Funktionen. Zunächst dient sie als eine BARC(vergrabene antireflektierende Beschichtung)-Schicht für die kritische Kontaktlochlithographie. Zweitens, dient sie als eine Ätzstoppschicht, die es ermöglicht, dass die Löcher für die Kontakte zu den Polysiliziumgateelektroden 3p, 3n und den Source/Draingebieten 5p, 5n des Transistors während eines gemeinsamen Ätzschrittes geätzt werden können.
  • Nach Einebnung der dielektrischen Schicht 10 wird ein erster Maskierungs- und Ätzschritt angewendet, um ein Kontaktloch von der oberen Oberfläche der eingeebneten Scheibe 1 zu der unteren Siliziumschicht 1c zu öffnen. Wie aus 1c ersichtlich ist, wird insbesondere eine erste Lackschicht 11 auf der Scheibe abgeschieden und so strukturiert, dass der Bereich der Scheibe 1 freigelegt ist, der für den Rückseitenkontakt vorgesehen ist. Anschließend wird, wie in 1d gezeigt ist, der freigelegte Bereich der Scheibe weggeätzt, um ein Kontaktloch 12 von der oberen Oberfläche der Scheibe zu der unteren Siliziumschicht 1c zu bilden. Während dieses Ätzschrittes werden die obere dielektrische Schicht 10, die unten liegende dielektrische Schicht 9 sowie die Isolationsstruktur 2 und die obere Siliziumschicht 1a anisotrop geätzt.
  • Wenn das Kontaktloch 12 gebildet ist, wird ein zweiter Maskierungs- und Ätzschritt angewendet, um die Kontaktlöcher zu den Metallsiliciden 8p und 8n auf den Polysiliziumgateelektroden 3p und 3n und den Source- und Draingebieten 5p und 5n der PMOS- und NMOS-Transistoren zu öffnen. In einem ähnlichen Vorgehen, wie es für das Öffnen des Rückseitenkontaktloches 12 angewendet wird, wird eine zweite Lackschicht 11' auf der Scheibe 1 abgeschieden und so strukturiert, um jene Bereiche der Scheibe 1 freizulegen, die für die Kontakte zu den Transistoren (1e) vorgesehen sind. Anschließend wird ein weiterer Ätzschritt ausgeführt, wie dies in 1f gezeigt ist, um Kontaktlöcher 12' von der oberen Oberfläche der Scheibe zu den Metallsiliciden 8p und 8n zu öffnen. Während des Ätzschrittes muss ein Stapel aus zwei unterschiedlichen dielektrischen Materialien anisotrop geätzt werden, d. h. die dielektrische Schicht 10 und die darunter liegende Schicht 9 aus SiON. Wie aus 1f zu erkennen ist, ist die dielektrische Schicht 10 über den Source- und Draingebieten 5p und 5n dicker als über den Polysiliziumgateelektroden 3p und 3n. Folglich muss die dielektrische Schicht 10 bis zu unterschiedlichen Tiefen hin geätzt werden. Dabei dient die dielektrische BARC-Schicht 9 als ein Ätzstopp, der es ermöglicht, Kontaktlöcher zu den Polysiliziumgatelektroden und zu den Source- und Draingebieten in einem gemeinsamen Ätzschritt zu öffnen.
  • Nachdem alle Kontaktlöcher 12 und 12' geöffnet sind, werden alle Kontaktlöcher mit Wolfram 12'' in einem gemeinsamen Füllschritt aufgefüllt, wie in 1g gezeigt ist. Schließlich wird das überschüssige Wolfram von der Scheibenoberfläche mittels eines CMP-Schrittes, der in den Figuren nicht dargestellt ist, entfernt.
  • Die zuvor beschriebene duale Kontaktlösung des Standes der Technik weist den Nachteil auf, dass Schottky-Kontakte zwischen dem Wolfram 12'' und der unteren Siliziumschicht 1c ausgebildet werden. Dies bedeutet, dass die Kontakte kein ohmsches Verhalten zeigen, sondern einen nicht vernachlässigbaren Widerstand für den Stromfluss in beiden Richtungen durch den Kontakt zeigen. Wenn Rückseiten-Schottky-Kontakte oder keine ohmschen Kontakte gebildet werden, kann die Leistungsfähigkeit der auf dem Substrat hergestellten Schaltung und insbesondere die Leistungsfähigkeit von Hochgeschwindigkeitsschaltungen negativ beeinflusst werden.
  • Die Patentschrift US 5,751,041 A offenbart einen integrierten Halbleiterschaltkreis mit einem Eingangsschutzschaltungselement, wie z. B. einer Diode, die in der unteren Schicht eines Halbleitersubstrates gebildet ist.
  • Die Patentschrift US 6,303,414 B1 offenbart ein Verfahren zum Bilden von PID-Schutzdioden für SOI-Substrate. Die PID-Schutzdioden dienen zur Ableitung von Wärme und unerwünschter Ladung aus dem aktiven Bereich der unteren Halbleiterschicht der Substrate.
  • Angesichts der zuvor erläuterten Problematik ist es die Aufgabe der vorliegenden Erfindung, Verfahren zur Herstellung von Rückseitenkontakten auf SOI-Scheiben bereit zu stellen, die eines oder mehrere der zuvor bezeichneten Probleme lösen oder verringern können.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an ein Verfahren, das die Herstellung von Rückseitenkontakten auf SOI-Scheiben erlaubt, die näherungsweise ein ohmsches Verhalten zeigen, und richtet sich an ein Transistorelement mit einem Rückseitenkontakt einschließlich eines stark dotierten Siliziumgebiets.
  • Insbesondere gründet sich die vorliegende Erfindung auf die Erkenntnis, dass nahezu ohmsche Metall-Halbleiterkontakte geschaffen werden können, indem ein stark dotiertes Gebiet in der Oberfläche der unteren Siliziumschicht gebildet und kontaktiert wird. In der Tat kann der Ladungstransport über einen Metall-Halbleiterkontakt indirekt durch die Dotierkonzentration des in der unteren Siliziumschicht ausgebildeten dotierten Gebiets beeinflusst werden. Das heißt, wenn die Dotierkonzentration gering ist, können lediglich Ladungsträger, deren Energie größer als die Barrierenhöhe ist, die Barriere überwinden. Wenn im Gegensatz dazu die Dotierkonzentration diese Werte übersteigt, wird der Ladungsträgertransport durch das quantenmechanische Tunnelverhalten dominiert.
  • Ausgehend von dieser Lehre erlaubt das erfindungsgemäße Verfahren, nahezu ohmsche Rückseitenkontakte auf SOI-Scheiben zu verwirklichen, indem stark dotierte Gebiete in der Siliziumrückseitenschicht gebildet werden.
  • Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1 und 13 und durch die Vorrichtung nach Anspruch 31 gelöst.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, wobei identische oder entsprechende Teile durch die gleichen Bezugszeichen gekennzeichnet sind. Insbesondere zeigen in den Zeichnungen:
  • 1a–1g eine typische Prozesssequenz nach dem Stand der Technik zur Herstellung von Kontakten auf SOI-Scheiben;
  • 2a–2g eine erste Prozesssequenz zur Herstellung stark dotierter Gebiete in SOI-Scheiben gemäß dem erfindungsgemäßen Verfahren;
  • 3a–3g ein Beispiel der Art und Weise, wie die in den 2a–2g dargestellte Prozesssequenz vervollständigt werden kann, um Kontakte auf SOI-Scheiben gemäß dem erfindungsgemäßen Verfahren herzustellen.
  • Detaillierte Beschreibung der Erfindung
  • Die vorliegende Erfindung ist besonders vorteilhaft bei Verwendung zur Herstellung der Kontakte von CMOS-Transistoren, die auf SOI-Scheiben hergestellt sind. Insbesondere ist die vorliegende Erfindung äußerst vorteilhaft, wenn diese für die Herstellung von Rückseitenkontakten von auf SOI-Scheiben hergestellten CMOS-Transistoren eingesetzt wird. Aus diesem Grunde werden im Folgenden Beispiele angeführt, in denen entsprechende Ausführungsformen des erfindungsgemäßen Verfahrens zur Herstellung von Rückseitenkontakten auf SOI-Scheiben, auf denen CMOS-Transistoren hergestellt werden, eingesetzt werden. Es ist jedoch zu beachten, dass die vorliegende Erfindung nicht auf den speziellen Fall von CMOS-Transistoren, die auf SOI-Scheiben gefertigt sind, eingeschränkt ist, sondern dass diese in jeder Situation einsetzbar ist, in der die Verwirklichung von Rückseitenkontakten erforderlich ist. Eine integrierte Schaltung kann einen oder mehrere Kontakte zur der Rückseite der Scheibe, auf der sie hergestellt ist, erfordern. Die vorliegende Erfindung ist ebenso auf diese integrierten Schaltungen anwendbar, unabhängig von deren Funktionen. Obwohl die vorliegende Erfindung beispielsweise mit Bezug zu einem CMOS-Transistor beschrieben ist, kann die vorliegende Erfindung auch zur Herstellung von Rückseitenkontakten für NMOS-Transistoren, PMOS-Transistoren und ähnliche Feldeffekttransistoren verwendet werden.
  • In den 2a bis 2g und 3a bis 3g sind die bereits mit Bezug zu den 1a bis 1g beschriebenen Elemente mit den gleichen Bezugszeichen belegt. In den 2a bis 2g und 3a bis 3b bezeichnet Referenzzeichen 1 einen beliebigen Abschnitt auf einer SOI-Scheibe, beispielsweise einer Silizium-auf-Saphir-(SOS)Scheibe, auf der ein CMOS-Transistor 100 herzustellen ist. In den Figuren ist insbesondere die SOI-Scheibe so dargestellt, dass diese eine obere und eine untere Siliziumschicht 1a und 1c sowie eine dazwischen liegende dielektrische Schicht 1b aufweist. Bezugszeichen 2 betrifft Isolationsstrukturen (beispielsweise STI-Strukturen), die gemäß dem Fachmann vertrauter Verfahren hergestellt sind. Die Isolationsstrukturen 2 unterteilen die obere Siliziumschicht 1a des SOI-Substrats 1 in zwei Bereiche, d. h. einen PMOS-Bereich und einen NMOS-Bereich, auf dem der PMOS-Transistor und der NMOS-Transistor zu bilden sind. In dem speziellen in den 2a bis 2g und 3a bis 3b dargestellten Falle ist der PMOS-Bereich auf der linken Seite der Zeichnung und der NMOS-Bereich auf der rechten Seite dargestellt. Ferner weisen die Isolationsstrukturen 2 für gewöhnlich ein isolierendes Material wie etwa Siliziumoxid oder dergleichen auf. In den 2a bis 2g und 3a bis 3g bezeichnen die Bezugszeichen 3p und 3n die Polysiliziumgatelektroden, die nachfolgend auch als Polysiliziumgateleitungen bezeichnet werden, die jeweils auf dem PMOS-Bereich und dem NMOS-Bereich gebildet sind. Bezugszeichen 6p und 6n bezeichnen die Gateisolierschichten, die auf dem PMOS-Bereich und dem NMOS-Bereich gebildet sind. Ferner bezeichnen die Bezugszeichen 5p und 5n die Source- und Draingebiete, während die Bezugszeichen 4p und 4n Seitenwandabstandselemente kennzeichnen, die auf dem PMOS- und dem NMOS-Gebiet ausgebildet sind. Bezugszeichen 8p und 8n betreffen Metallsilicidschichten, die auf den Gateelektroden und den Source- und Draingebieten gebildet sind. Ferner bezeichnet das Bezugszeichen 13 eine Nitridschicht, die auf der SOI-Scheibe 1 zur Herstellung der STI-Strukturen 2 abgeschieden ist. Bezugszeichen 15 kennzeichnet ein stark dotiertes Gebiet, das an der oberen Oberfläche der unteren Siliziumschicht 1c gebildet ist. Die Bezugszeichen 9 und 10 bezeichnen dielektrische Einebnungsschichten. Bezugszeichen 12, 12' und 12'' bezeichnen Kontaktlöcher und Metallkontakte, die zur Kontaktierung des Transistors und des stark dotierten Gebiets 15 in der unteren Siliziumschicht 1c der SOI-Scheibe 1 vorgesehen sind. Das Bezugszeichen 13 bezeichnet eine Schicht aus Siliziumnitrid, die auf der Scheibe 1 während der Herstellung der STI-Strukturen abgeschieden ist. Schließlich kennzeichnen die Bezugszeichen 11, 11' und 13' Lackschichten, die auf der Scheibe während des nachfolgend beschriebenen Herstellungsvorgangs abgeschieden werden.
  • Die vorliegende Erfindung gründet sich auf die Erkenntnis, dass Metall-Siliziumkontakte, die ein nahezu ohmsches Verhalten zeigen, gebildet werden können, indem die Oberfläche der unteren Siliziumschicht 1c beispielsweise durch Implantieren von Borionen dotiert werden kann, wenn die untere Schicht 1c aus einem vordotierten p-Typ Substrat gebildet wird. Wenn die untere Schicht 1c aus einem vordotierten n-Typ Substrat hergestellt ist, kann die untere Schicht 1c mit Phosphorionen dotiert werden.
  • Wie im anschließenden detaillierter erläutert wird, umfassen die anschaulichen Ausführungsformen der vorliegenden Erfindung die Herstellung von Rückseitenkontakten auf SOI-Scheiben, das Bilden eines stark dotierten Gebiets in der Oberfläche der unteren Siliziumschicht 1c des SOI-Substrats während der Herstellung der Bauelemente auf der Scheibe. Wenn die Bauelemente fertig gestellt sind, und die Scheibe eingeebnet ist, wird ein Kontakt von der oberen Oberfläche der Scheibe zu dem stark dotierten Gebiet hergestellt. Da das stark dotierte Gebiet kontaktiert wird, zeigt der Kontakt kein Schottky-Verhalten sondern zeigt stattdessen nahezu ohmsche Eigenschaften. Daher ist die Rückseite der Scheibe in geeigneter Weise kontaktiert und die Leistungsfähigkeit der Bauelemente auf der Scheibe werden nicht negativ beeinflusst.
  • Das stark dotierte Gebiet an der Oberfläche 1c' der unteren Siliziumschicht 1c der SOI-Scheibe wird während der Herstellung der Bauelemente auf der Scheibe gebildet. Insbesondere wird im Falle von CMOS-Transistoren, die auf den SOI-Scheiben hergestellt werden, das stark dotierte Gebiet während der Herstellung der Flachgrabenisolationsstrukturen gebildet.
  • In 2a ist die Sachlage für eine SOI-Scheibe 1 zu dem Zeitpunkt während des Herstellungsvorgangs gezeigt, wenn die Flachgrabenisolationsstrukturen zu bilden sind.
  • In 2a bezeichnen die Bezugszeichen 13 und 13' eine Nitridschicht und eine Lackschicht, die auf der SOI-Scheibe 1 abgeschieden worden sind. Beispielsweise kann die Nitridschicht 13 mittels eines LPCVD(chemische Dampfabscheidung mit geringem Druck)-Prozess abgeschieden werden. Alternativ kann ein dünnes Zwischenoxid (in den Figuren nicht gezeigt) zunächst aufgewachsen werden, und die LPCVD-Nitridschicht 13 kann anschließend darauf abgeschieden werden. Die dielektrische Schicht 13 und möglicherweise die Zwischenoxidschicht werden lediglich für Maskierungszwecke gebildet. Ob zwei übereinander liegende Schichten oder lediglich eine Siliziumnitridschicht (wie in 2a dargestellt ist) gebildet werden, ist für die vorliegende Erfindung nicht entscheidend und wird daher nicht detaillierter erläutert.
  • Wie aus 2a ersichtlich ist, ist die Lackschicht 13' während eines Belichtungs- und Entwicklungsschrittes strukturiert worden, um jene Bereiche der Nitridschicht 13 freizulegen, die in vertikaler Richtung jenen Bereichen in der oberen Siliziumschicht 1a entsprechen, die für die STI-Isolationsstrukturen vorgesehen sind.
  • Anschließend werden, wie in 2b gezeigt ist, die freigelegten Bereiche der Nitridschicht 13 weggeätzt; beispielsweise kann ein an sich bekannter anisotroper Ätzschritt zum Ätzen der freigelegten Bereiche der Nitridschicht 13 ausgeführt werden. Wenn die freigelegten Bereiche der Nitridschicht 13 geätzt worden sind, werden die entsprechenden freigelegten Bereiche der oberen Siliziumschicht 1a geätzt, um Gräben 13'' in der oberen Siliziumschicht 1a der SOI-Scheibe 1 zu bilden (siehe 2c). Dies kann durch Ausführen eines zweiten anisotropen Ätzschrittes erreicht werden. Abhängig von den Gegebenheiten können die freigelegten Bereiche der oberen Siliziumschicht 1a vollständig entfernt werden (wie in 2c gezeigt ist), um entsprechende Bereiche der darunter liegenden dielektrischen Schicht 1b freizulegen. Alternativ können die Gräben 13'' bis zu einer Tiefe geätzt werden, die kleiner als die Dicke der oberen Siliziumschicht 1a ist.
  • Nachdem die Gräben 13'' geöffnet worden sind, wird eine weitere Lackschicht 14 auf der Scheibe 1 abgeschieden und strukturiert, wie in 2d gezeigt ist. Insbesondere wird, wie aus 2d hervorgeht, die Lackschicht 14 so strukturiert, um jenen Bereich der dielektrischen Schicht 1b freizulegen, der vertikal der Lage in der unteren Siliziumschicht 1c entspricht, an der das stark dotierte Gebiet 15 (siehe 2f) gebildet wird. Die Größe der Öffnung 14' in der Lackschicht 14 über dem Bereich, in dem das dotierte Gebiet 15 gebildet wird, kann unterschiedlich sein. In einem anschaulichen Beispiel kann die Öffnung 14' einen im Wesentlichen kreisförmigen Querschnitt aufweisen.
  • Während eines nächsten Schrittes, wie in 2e gezeigt ist, werden Dotierstoffe durch die strukturierte Lackschicht 14 und die vergrabene dielektrische Schicht 1b implantiert, um die Dotierung des Gebiets 15 der unteren Siliziumschicht 1c, das dem freigelegten Bereich der vergrabenen Oxidschicht 1b entspricht, zu erhöhen. Typische Implantationsparameter sind ungefähr 60 bis 100 keV bei einer Dosis von ungefähr 5 × 1014 bis 5 × 1015 Atome/cm2 für Borionen, und ungefähr 160 bis 200 keV bei einer Dosis von ungefähr 5 × 1014 bis 5 × 1015 Atome/cm2 für Phosphor. Wenn der Ionenimplantationsschritt abgeschlossen ist, wird der Lack 14 entfernt und die Scheibe 1 wird einem thermischen Prozess unterzogen, so dass das Dotiermaterial in die untere Siliziumschicht 1c diffundieren kann, um ein stark dotiertes Gebiet 15 an der Oberfläche der unteren Siliziumschicht 1c zu bilden (siehe 2f).
  • Im weiteren Verlauf des Herstellungsvorgangs werden elektrische Kontakte auf dem Substrat 1 gebildet. Insbesondere wird ein Kontaktloch von der oberen Oberfläche des Substrats, das zuvor eingeebnet worden ist, zu dem stark dotierten Gebiet 15 geöffnet. Dazu kann, wie aus dem Folgenden deutlicher hervorgehen wird, die gleiche Maske verwendet werden, wie sie zur Strukturierung der Lackschicht 14 verwendet wird, um dieses Kontaktloch zu dem stark dotierten Gebiet 15 zu öffnen.
  • Nachdem das stark dotierte Gebiet 15 in der zuvor beschriebenen Weise gebildet ist, werden Herstellungsprozesse in der üblichen Art durchgeführt, bis der CMOS-Transistor fertiggestellt ist. Insbesondere werden im nächsten Schritt die Flachgrabenisolationsstrukturen 2 gebildet. Dazu werden, wie in 2g gezeigt ist, die Gräben 13'' (siehe 2c) mit einem dielektrischen Material, beispielsweise Siliziumoxid, gefüllt, und das überschüssige Siliziumoxid und die Nitridschicht 13 werden mittels eines Poliervorgangs entfernt. Abhängig von den Gegebenheiten kann ein dünnes thermisches Oxid (in den Figuren nicht gezeigt) auf den Grabenwänden vor dem Füllen der Gräben 13'' mit Siliziumoxid aufgewachsen werden.
  • Anschließend wird der Herstellungsvorgang fortgesetzt bis der CMOS-Transistor fertiggestellt ist, und die Kontakte zu dem Transistor und zu der Rückseite der Scheibe sind nun zu bilden. Die Herstellungsschritte zur Fertigstellung des CMOS-Transistors gehören nicht zur vorliegenden Erfindung und sind daher nicht detailliert zu beschreiben; stattdessen wird nun die Herstellung der Kontakte beschrieben.
  • 3a zeigt den Herstellungsvorgang in einem Stadium, wenn die Kontakte auszubilden sind (ähnlich zu 1a). Diverse bekannte Möglichkeiten können zur Ausbildung der Kontakte auf der Scheibe 1 angewendet werden. Beispielsweise kann der duale Kontaktlochansatz, der zuvor mit Bezug zu den 1a bis 1g beschrieben ist, verwendet werden. Angesichts der Tatsache, dass das stark dotierte Gebiet 15 in der unteren Siliziumschicht 1c unter Anwendung der dualen Kontakttechnik ausgebildet worden ist, führt dies jedoch nicht zu einem Schottky-Rückseitenkontakt, sondern zu einem nahezu ohmschen Kontakt, wie dies aus dem Folgenden deutlich wird.
  • Wie zuvor mit Bezug zu den 2a bis 2g erläutert ist, beginnt die duale Kontakttechnik zur Herstellung von Kontakten auf SOI-Scheiben mit der Einebnung der Scheibe. Dazu wird, wie in 3b gezeigt ist, ein dielektrischer Stapel auf der Scheibe 1 gebildet. Der dielektrische Stapel umfasst eine erste dielektrische Schicht 9 und eine zweite dielektrische Schicht 10, die nach der Abscheidung mittels CMP (chemisch-mechanisches Polieren) eingeebnet wird.
  • Nach der Einebnung der dielektrischen Schicht 10 wird ein erster Maskierungs- und Ätzschritt ausgeführt, um eine Kontaktöffnung von der oberen Oberfläche der eingeebneten Scheibe zu dem stark dotierten Gebiet 15 herzustellen. Insbesondere wird, wie in 3c gezeigt ist, eine erste Lackschicht 11 abgeschieden und strukturiert. Anschließend wird die freigelegte dielektrische Schicht 10, die darunter liegende dielektrische Schicht 9 sowie die Isolationsstrukturen 2 und die dielektrische Schicht 1b geätzt, um ein Kontaktloch 12 von der oberen Oberfläche der Scheibe 1 zu dem stark dotierten Gebiet 15 zu bilden.
  • Wenn das Kontaktloch 12 gebildet ist, werden Kontaktlöcher 12' während eines weiteren Maskierungs- und Ätzschrittes, wie in 3e und 3f gezeigt ist, von der oberen Oberfläche der Scheibe zu den PMOS- und NMOS-Transistoren geöffnet. Schließlich werden alle Kontaktlöcher mit Wolfram 12'' in einem gemeinsamen Füllschritt, wie in 1g dargestellt ist, gefüllt, und das überschüssige Wolfram 12'' wird von der Scheibe während eines CMP-Schrittes, der in den Figuren nicht gezeigt ist, entfernt.
  • Für weitere Details hinsichtlich der Öffnung der Kontaktlöcher 12 und 12' sowie des Füllens der Kontaktlöcher sei auf die Erläuterung verwiesen, die mit Bezug zu den Figuren 1a bis 1g angeführt ist.
  • Folglich zeigen die Rückseitenkontakte nahezu ohmsche Eigenschaften aufgrund des stark dotierten Gebiets 15, das in der unteren Siliziumschicht 1c vorgesehen ist.
  • Somit erlaubt die vorliegende Erfindung die Realisierung von Rückseitenkontakten, die nicht die Nachteile zeigen, die die nach herkömmlichen Verfahren gebildeten Kontakte aufweisen. Insbesondere wird die Leistungsfähigkeit der auf SOI-Scheiben hergestellten Bauelemente nicht nachteilig durch die Kontakte beeinflusst, die gemäß dem erfindungemäßen Verfahren hergestellt sind.
  • Ferner können die Ausführungsformen, die sich auf Verfahren zur Herstellung von Rückseitenkontakten auf SOI-Scheiben beziehen, in einfacher Weise in bereits bestehende Herstellungsprozessabläufe ohne zusätzliche Kosten und/oder Komplexität eingeführt werden; insbesondere kann die gleiche Maske zur Implantierung des stark dotierten Gebiets in der unteren Siliziumschicht auch zur Öffnung des Rückseitenkontaktloches verwendet werden.

Claims (41)

  1. Verfahren zur Herstellung zumindest eines ohmschen Kontaktes auf einem Substrat, wobei das Substrat eine obere und eine untere Halbleiterschicht und eine dazwischen liegende dielektrische Schicht aufweist, wobei das Verfahren umfasst: Bilden zumindest eines Grabens in der oberen Halbleiterschicht, um die Oberfläche der dielektrischen Schicht teilweise freizulegen; Abscheiden einer ersten Schutzschicht auf dem Substrat mit der teilweise freigelegten dielektrischen Schicht; Maskieren des Substrats mit der ersten Schutzschicht, die zumindest eine Öffnung über der freigelegten Oberfläche der dielektrischen Schicht aufweist; Implantieren eines Dotiermaterials in die untere Halbleiterschicht, durch die zumindest eine Öffnung der Schutzschicht, um zumindest ein dotiertes Gebiet in der unteren Halbleiterschicht entsprechend zu der zumindest einen Öffnung der Schutzschicht zu bilden; Entfernen der ersten Schutzschicht nach dem Implantieren des Dotiermaterials; Bilden einer Isolationsstruktur im Graben und Bilden einer darüber liegenden Einebnungsschicht, und Bilden zumindest einer leitenden Durchführung, die sich von dem zumindest einen dotierten Gebiet in der unteren Halbleiterschicht zu der oberen Oberfläche der Einebnungsschicht erstreckt, wobei zumindest ein Kontaktloch zu dem dotierten Gebiet geöffnet wird.
  2. Verfahren nach Anspruch 1, wobei das Abscheiden der Schutzschicht auf dem Substrat und das Maskieren des Substrats umfasst: Abscheiden einer ersten Schicht aus schützendem Lack, Belichten der ersten Schicht aus Lack unter Anwendung einer ersten Belichtungsmaske und Entwickeln des Lacks, um die zumindest eine Öffnung zu bilden.
  3. Verfahren nach Anspruch 2, das ferner umfasst: Ausführen eines thermischen Prozesses mit dem Substrat, um das Dotiermaterial in die untere Halbleiterschicht zu diffundieren, um damit das zumindest eine dotierte Gebiet in ausgeprägterer Weise zu bilden.
  4. Verfahren nach Anspruch 3, wobei das Bilden zumindest einer leitenden Durchführung umfasst: Maskieren des Substrats mit einer zweiten Schutzschicht mit zumindest einer Öffnung entsprechend zu dem zumindest einen dotierten Gebiet und Ätzen des zumindest einen freigelegten Bereichs des Substrats entsprechend zu der zumindest einen Öffnung, um das zumindest eine Kontaktloch durch die dielektrische Schicht zu dem zumindest einen dotierten Gebiet zu bilden.
  5. Verfahren nach Anspruch 4, das ferner das Füllen des zumindest einen Kontaktlochs mit einem leitenden Material aufweist.
  6. Verfahren nach Anspruch 5, wobei das Maskieren des Substrats mit der zweiten Schutzschicht umfasst: Abscheiden einer zweiten Schicht aus schützendem Lack auf der Einebnungsschicht, Belichten der zweiten Schicht aus schützendem Lack unter Verwendung der ersten Belichtungsmaske und Entwickeln des Lacks, um die zumindest eine Öffnung zu bilden.
  7. Verfahren nach Anspruch 6, wobei das Ätzen des zumindest einen freigelegten Bereichs des Substrats ein Trockenätzen umfasst.
  8. Verfahren nach Anspruch 7, wobei das zumindest eine Kontaktloch mit Wolfram gefüllt wird.
  9. Verfahren nach Anspruch 8, wobei Bor als Dotierstoff verwendet wird.
  10. Verfahren nach Anspruch 9, wobei die obere und die untere Halbleiterschicht Silizium aufweisen.
  11. Verfahren nach Anspruch 10, wobei die dielektrische Schicht Siliziumoxid aufweist.
  12. Verfahren nach Anspruch 11, das ferner das Entfernen des überschüssigen Wolframs mittels eines chemisch-mechanischen Poliervorgangs umfasst.
  13. Verfahren zur Herstellung zumindest eines Feldeffekttransistors auf einem p-Typ Substrat, wobei das Substrat eine obere und eine untere Halbleiterschicht und eine dazwischen liegende dielektrische Schicht aufweist, wobei das Verfahren umfasst: Bilden zumindest eines stark p-dotierten Gebiets an der oberen Oberfläche der unteren Halbleiterschicht; Fertigstellen des zumindest einen Feldeffekttransistors und Abscheiden zumindest einer dielektrischen Einebnungsschicht auf dem Substrat; Bilden zumindest einer kontaktierenden Durchführung von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen stark p-dotierten Gebiet, wobei die Durchführung Wolfram aufweist und wobei der Wolfram-Halbleiter-Übergang im Wesentlichen ohmsche Eigenschaften aufweist, und zumindest einer leitenden Durchführung von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen Feldeffekttransistor.
  14. Verfahren nach Anspruch 13, wobei Bilden des zumindest einen stark p-dotierten Gebiets umfasst: Maskieren des Substrats mit einer ersten Schutzschicht mit zumindest einer Öffnung und Implantieren eines Dotiermaterials in die untere Halbleiterschicht durch die zumindest eine Öffnung der Schutzschicht, um zumindest ein stark p-dotiertes Gebiet in der unteren Halbleiterschicht entsprechend zu der zumindest einen Öffnung der Schutzschicht zu bilden.
  15. Verfahren nach Anspruch 14, wobei Maskieren des Substrats umfasst: Abscheiden einer ersten Schicht aus schützendem Lack auf der oberen Oberfläche des Substrats, Belichten der ersten Lackschicht unter Verwendung einer ersten Belichtungsmaske und Entwickeln des Lacks, um die zumindest eine Öffnung zu bilden.
  16. Verfahren nach Anspruch 15, das ferner umfasst: Entfernen der ersten Lackschicht nach Implantieren des Dotiermaterials und Ausführen eines thermischen Prozesses mit dem Substrat, um das Dotiermaterial in die untere Halbleiterschicht zur weiteren Ausbildung des zumindest einen stark p-dotierten Gebiets zu diffundieren.
  17. Verfahren nach Anspruch 16, wobei das Bilden der zumindest einen leitenden Durchführung von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen stark p-dotierten Gebiet umfasst: Maskieren des Substrats mit einer zweiten Schutzschicht mit zumindest einer Öffnung entsprechend zu dem zumindest einen stark p-dotierten Gebiet und Ätzen des zumindest einen freigelegten Bereichs des Substrats entsprechend zu der zumindest einen Öffnung, um zumindest eine Durchführung durch die zumindest eine dielektrische Einebnungsschicht, eine Flachgrabenisolationsstruktur und die dielektrische Schicht zu dem zumindest einen stark p-dotierten Gebiet zu bilden.
  18. Verfahren nach Anspruch 17, wobei Maskieren des Substrats mit der zweiten Schutzschicht umfasst: Abscheiden einer zweiten Schicht aus schützendem Lack auf der zumindest einen dielektrischen Einebnungsschicht, Belichten der zweiten Schicht aus schützendem Lack unter Verwendung der ersten Belichtungsmaske und Entwickeln des Lacks, um die zumindest eine Öffnung zu bilden.
  19. Verfahren nach Anspruch 18, wobei das Ätzen des zumindest einen freigelegten Bereichs des Substrats einen Trockenätzschritt umfasst.
  20. Verfahren nach Anspruch 15, wobei das Bilden der zumindest einen leitenden Durchführung von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen Feldeffekttransistor umfasst: Maskieren des Substrats mit einer dritten Schutzschicht mit zumindest einer Öffnung entsprechend zu dem zumindest einen Feldeffekttransistor und Ätzen des zumindest einen freigelegten Bereichs des Substrats entsprechend zu der zumindest einen Öffnung, um zumindest eine Durchführung durch die zumindest eine dielektrische Einebnungsschicht von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen Feldeffekttransistor zu bilden.
  21. Verfahren nach Anspruch 20, wobei Maskieren des Substrats mit einer dritten Schutzschicht umfasst: Abscheiden einer dritten Schicht aus schützendem Lack, Belichten des Lacks unter Verwendung einer zweiten Belichtungsmaske und Entwickeln des Lacks, um die zumindest eine Öffnung entsprechend zu dem zumindest einen Feldeffekttransistor zu bilden.
  22. Verfahren nach Anspruch 21, das ferner umfasst: Füllen der zumindest einen Durchführung von der oberen Oberfläche der dielektrischen Einebnungsschicht zu dem zumindest einen stark dotierten Gebiet mit dem Metall, das Wolfram enthält und Füllen der zumindest einen Durchführung von der oberen Oberfläche der dielektrischen Einebnungsschicht zu dem zumindest einen Feldeffekttransistor mit einem leitenden Material.
  23. Verfahren nach Anspruch 22, wobei das leitende Material Metall aufweist, das Wolfram enthält und wobei das Füllen der zumindest einen Durchführung von der oberen Oberfläche der dielektrischen Einebnungsschicht zu dem zumindest einen stark dotierten Gebiet und das Füllen der zumindest einen Durchführung von der oberen Oberfläche der dielektrischen Einebnungsschicht zu dem zumindest einen Feldeffekttransistor gleichzeitig in einem gemeinsamen Füllprozess erfolgt.
  24. Verfahren nach Anspruch 23, das ferner das Entfernen des überschüssigen leitenden Materials mittels eines chemisch-mechanischen Poliervorgangs umfasst.
  25. Verfahren nach Anspruch 14, wobei das Dotiermaterial Bor umfasst.
  26. Verfahren nach Anspruch 25, das ferner das Abscheiden einer ersten und einer zweiten dielektrischen Einebnungsschicht und das Polieren der zweiten Einebnungsschicht umfasst.
  27. Verfahren nach Anspruch 26, wobei das Ätzen der Durchführungen von der oberen Oberfläche der Einebnungsschicht zu dem zumindest einen stark dotierten Gebiet und zu dem zumindest einem Feldeffekttransistor ein Trockenätzen umfasst.
  28. Verfahren nach Anspruch 27, wobei die obere Halbleiterschicht Silizium aufweist.
  29. Verfahren nach Anspruch 28, wobei die dazwischen liegende dielektrische Schicht Siliziumoxid aufweist.
  30. Verfahren nach Anspruch 29, wobei die untere Halbleiterschicht Silizium aufweist.
  31. Feldeffekttransistor, der auf einem p-Typ Substrat gebildet ist, wobei das Substrat zumindest eine obere und eine untere Halbleiterschicht und eine dazwischen liegende dielektrische Schicht aufweist, wobei der Transistor umfasst: zumindest ein stark p-dotiertes Gebiet in der unteren Halbleiterschicht; und zumindest einen elektrischen Kontakt, der das zumindest eine stark p-dotierte Gebiet kontaktiert und der Wolfram aufweist, wobei der Wolfram-Halbleiter-Übergang im Wesentlichen ohmsche Eigenschaften aufweist, wobei sich der elektrische Kontakt durch eine angrenzende Flachgrabenisolationsstruktur erstreckt, die den Kontakt von der oberen Halbleiterschicht trennt.
  32. Feldeffekttransistor nach Anspruch 31, der ferner zumindest eine dielektrische Einebnungsschicht aufweist, und wobei der zumindest eine Kontakt eine leitende Durchführung von der oberen Oberfläche der zumindest einen dielektrischen Einebnungsschicht zu dem zumindest einen stark p-dotierten Gebiet aufweist.
  33. Feldeffekttransistor nach Anspruch 32, wobei die zumindest eine leitende Durchführung ein Kontaktloch aufweist, das mit dem Wolfram gefüllt ist.
  34. Feldeffekttransistor nach Anspruch 33, wobei das zumindest eine stark p-dotierte Gebiet zumindest einen Dotierstoff mit einer Konzentration von 1019–1021 Atome/cm3 aufweist.
  35. Feldeffekttransistor nach Anspruch 34, wobei der zumindest eine Dotierstoff Bor aufweist.
  36. Feldeffekttransistor nach Anspruch 35, wobei die dielektrische Einebnungsschicht eine darunter liegende Schicht aus SiON und eine darüber liegende Schicht aus Siliziumoxid aufweist.
  37. Feldeffekttransistor nach Anspruch 36, wobei die dazwischen liegende dielektrische Schicht Siliziumoxid aufweist.
  38. Feldeffekttransistor nach Anspruch 37, wobei die obere und die untere Halbleiterschicht Silizium aufweisen.
  39. Feldeffekttransistor nach Anspruch 38, wobei der Feldeffekttransistor ein Bauelement eines CMOS-Bauteils ist.
  40. Feldeffekttransistor nach Anspruch 39, wobei die Flachgrabenisolationsstruktur in der oberen Siliziumschicht gebildet ist.
  41. Feldeffekttransistor nach Anspruch 40, wobei die zumindest eine leitende Durchführung durch die darüber liegende und die darunter liegende dielektrische Schicht der Einebnungsschicht, die Flachgrabenisolationsstruktur und die dazwischen liegende dielektrische Schicht gebildet ist.
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