JP2009524233A - 金属線間で自己整合されたトレンチの集積化 - Google Patents

Abstract

本発明はＩＣのビアミスアライメントを克服するために改良されたエアキャビティを形成する方法を提供することである。集積回路の金属線の間にエアキャビティトレンチを形成する方法は、内部接続表面の金属線の頂部表面とトラック間誘電体表面の間の高さを制御するために内部接続構造表面上に堆積されたトラック間誘電体を除去するステップ（４２）と、内部間接続表面上の誘電体ライナを堆積するステップ（４４）と、内部間接続表面上の誘電体ライナの少なくとも一部を除去するステップ（４６）と、複数のエアキャビティトレンチを形成するための残存誘電体ライナによって内部間接続表面が十分に保護されている限り、内部接続表面上の誘電体ライナを堆積するステップと除去するステップを繰り返すステップ（４８）と、及び、トラック間誘電体材料のエッチングによって金属線間の少なくとも一つのエアキャビティを形成するステップ（５０）と、を含んでいる。

Description

本発明は集積回路の製造、及び特に、金属内部接続線間で自己整合されたトレンチの集積化に関している。

ＩＣ（集積回路）のような半導体素子は単体の半導体材料に一体化して製造されたトランジスタ、ダイオード及び抵抗のような電子回路素子を有している。様々な回路素子は数百万の個々の回路素子を含むことができる完全な回路を形成するために導電性コネクタに接続されている。半導体材料及び処理技術の躍進は、単体上のそれらの数を増加させる一方でＩＣ回路素子の全体サイズの減少を導いてきた。改良されたＩＣ性能及びコスト削減のためにさらなる最小化が高く望まれている。

結果として、ＩＣの所定の平面上での金属線間の空間は次第に小さくなり、現在ではサブマイクロメータの範囲まで拡張している。ＩＣ内の導電性部材間のスペースを減らすことによって、容量結合の増加が起こっている。容量結合の増加は非常に大きなクロストーク、高い容量損失、及び増加されたＲＣ時定数を引き起こす。

容量結合を減らすために、所定の層上及び層間の金属線間に挿入された従来の誘電体材料に代わる低誘電率（ｌｏｗ‐ｋ）を有する材料の新しい発達と実現が提案されてきた。通常、従来の電子絶縁体は３．５から４．２の間の誘電率を有する。例えば、二酸化シリコン（ＳｉＯ_２）は４．２の誘電率を有し、先端高分子は２．５から３．０の範囲の誘電率を有する。低誘電率を有する絶縁体材料は既に知られているが、このような材料は処理、コスト、及び不安定性のような問題が関連している。

その結果、バックエンドライン（ＢＥＯＬ）工程における非常に重要な変化は、他のどの物質よりも最も低いｋ値（約１．０のｋ値）を有するエアギャップのような超低誘電率（ｕｌｔｒａｌｏｗ‐ｋ）誘電体を有する低誘電率（ｌｏｗ‐ｋ）誘電体の代替を含む。最も低い可能な誘電率は真空の誘電率である１．０で、空気は１．００１の誘電率を有する。空気が低誘電率であるという既知のこの認識が、電気的な導電性部材間の容量結合を減少させるために金属リード間にエアギャップを有する半導体素子の製造を試みさせた。エアギャップ形成の技術は複雑性や制限性の様々な度合いで用いられてきた。

半導体素子内にエアギャップまたはエア領域を形成するための様々な技術がある。一般的に、インテグレーションスキームは非コンフォーマルＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用してエアギャップを形成することで知られている。例えば、図１に示されるように、エアキャビティがビアエッチング工程に先立って形成されるとき、キャビティブレイクスルーの形成に先立ってビアミスアライメント（ｖｉａ‐ｍｉｓａｌｉｇｎｍｅｎｔ）がとても大きい、つまり、ビアエッチングが特定の物質によって止まらない（エッチング選択性）場合、キャビティは開いたままである（例えば、図１に示されるような開口１）。結果として、内部接続の信頼性に関連する重大な問題となりうる次のインテグレーションステップ間に、いくつかの金属材料が開かれたままのキャビティ内部に堆積されるだろう。

さらに、図２を参照すると、非コンフォーマルＣＶＤを利用してエアギャップを形成する間のビアミスアライメント問題を克服するため、従来技術はビアランディングを導くように線幅２を局所的に広げることを提案している。しかしながら、この解法はＩＣ素子の密度やパフォーマンスに弊害をもたらす。

さらに、ビアミスアライメント問題を避けるために、例えば、追加のリソグラフィック工程の利用が提案されている。しかしながら、図３に図示されたような特有の解決策は、金属レベルで内部接続スタックの頂部上にいくつかの誘電体ライナ３の残存を引き起こす。従って、この方法を利用するとビアミスアライメントは減少されるにも関わらず、内部接続性能を低下させる。もう一つの問題は、トレンチが金属スパイスより狭くなってしまい、金属‐金属間のミスアライメントを考慮しなければならない。リソグラフィックステップがそれぞれの金属レベルの生成で繰り返されなければならないように、この問題はこのアプローチを非常に高価で複雑にしている。

従って、これらの問題を鑑みて、上述した問題を解決する金属線間で自己整合のとれたトレンチの集積化が実行できる新しくかつ改良された方法を開発する必要性が引き続き必要とされている。特に、イントラメタルのレベルで結合容量を低下することなくビアミスアライメントを克服するために広いビアランディングを同時に確保することが望まれている。

簡単に述べると、本発明の目的の一つは、集積回路の金属線間に複数のエアキャビティを形成する方法を提供することである。前記方法は、内部接続表面の金属線の頂部表面とトラック間誘電体層の表面との間の高さを調節するために半導体内部接続構造表面上に堆積したトラック間誘電体層を部分的に除去するステップと、コンフォーマルな堆積工程を利用して内部接続表面上に誘電体ライナ（またはスペーサ）を堆積するステップと、異方性（つまり、非等方的）エッチング工程を利用して内部接続表面上の誘電体ライナの少なくとも一部を除去するステップと、必要ならば内部接続構造表面上に残った誘電体ライナの所望の幅を得るために必要に応じて何度でも、内部接続表面上の誘電体ライナを堆積するステップと誘電体ライナを除去するステップを連続的に繰り返すステップと、内部接続構造表面上に残った誘電体ライナをエッチングマスクとして利用してトラック間誘電体材料の選択的なエッチングにより金属線間の少なくとも一つのエアキャビティトレンチを形成するステップ、を含んでいる。

具体的に、前記方法の他の特性は従属請求項にさらに列挙されている。本発明の実施形態において、以下の特性の一つまたはそれ以上が含まれても良い。

誘電体ライナの堆積は化学気相蒸着（ＣＶＤ）またはプラズマ化学気相蒸着（ＰＥＣＶＤ）法を用いて実行されうる。さらに、内部接続構造表面上の誘電体ライナの少なくとも一部を除去するステップは反応性イオンエッチング（ＲＩＥ）法を含んでもよい。そのような技法を利用するための手段は容易に入手できる。

ある実施形態において、前記手段は、その後のビア形成工程の間に、金属線上のビアランディングのためのランドパッドとして内部接続構造表面上に残った誘電体ライナを利用することも含んでおり、これによってより大きなビアランディングを保証する。

さらにもう一つの特性として、金属線は周りを取り囲む物質内での金属の拡散を避けるために自己整合バリアを備えている。

さらにもう一つの特性として、ａ．ｍ．高さを制御するために内部接続表面上に堆積されたトラック間誘電体ライナを部分的に除去するステップが、金属線間におけるエアキャビティを所望の幅とするために実行されてもよい。特に指定が無ければ、取り除かれる誘電体の量は前記所望の幅に依存する。

加えて、前記手段は誘電体ライナの少なくとも一部を除去するステップに先立って内部接続表面上に堆積された誘電体ライナのレベルを制御するステップを含んでいる。この制御のステップも金属線間のエアキャビティを所望の幅にするために実行されてもよい。

前記手段はＩＣ内でビアを形成するためのエッチストップ層として働く内部接続表面上に残った誘電体ライナを利用することを含んでいる。

本発明のもう一つの態様に従って、半導体素子は、半導体基板と、基板上に形成されたトラック間誘電体層と、基板上に形成された金属線と、及び金属線間に形成された少なくとも一つのエアキャビティを備え、前記半導体素子はさらに、エアキャビティトレンチ及び金属線に一定の間隔を置くために半導体内部接続構造表面上に堆積された誘電体層を備えている。

具体的に、半導体素子の他の特性は従属請求項にさらに列挙されており、本発明の実施形態において、一つまたはそれ以上の以下の特性が含まれてもよい。内部接続表面上に残った誘電体ライナは導電体材料上のビアランディングに対してランドパッドとして働いてもよい。もう一つの特性として、金属線は拡散バリア層によってトラック間誘電体材料から保護されてもよい。さらにもう一つの特徴として、半導体素子の金属線は自己整合バリアを備えていてもよい。

本実施形態は以下の利点を一つまたはそれ以上有している。

前記手段は、エアキャビティ幅の制御やビアミスアライメントのように、良好な結合容量の性能を可能にする自己整合工程を利用してエアキャビティの製造を最適化する。さらに、前記手段は、関連したリソグラフィックステップで誘電体ライナを用いる追加のステップを実行する必要のある高価で無駄な工程も排除する。

さらに、本発明の方法と素子は、残った誘電体が高速の内部接続における歩留まりを考慮する上で決定的となるエッチストップ層として働くのでビアエッチングの制御を可能にする。

本発明のこれらの、及び他の態様は、以下の説明、図面及び特許請求の範囲で述べられた実施形態を参照することで明らかとなる。

図４を参照すると、金属化層の金属トラックまたは金属線２２（例えばＣｕ）が、トラック間誘電体材料２６と接触している拡散バリア２４内で保護されている内部接続スタックの一部分２０が示されている。例えば、誘電体材料はＳｉＯ_２であり、そして、拡散層または拡散バリア２４は例えば、純金属ベース、ＴａＮまたはＴａＮ／Ｔａの二重層拡散バリア（窒化タンタル／タンタル バリア）、または銅金属とシリコンの間のバリアとして用いられ、一般的に金属線と同じ高さを有しているＳｉＣ／ＴａＮＴａ（シリコンカーバイト／窒化タンタル／タンタル バリア）のようなハイブリッドスタックである。または、単純化のために残る図で示されるように、拡散バリア２４は無くてもよい。しかしながら、銅は酸化物及び低誘電率誘電体中で高い移動性のために多くの物質を通って容易に拡散することができるので、シリコンと反応し、そして、適度に抑えられない場合、銅は漏電やＩＣの故障を導き、ＩＣ素子を“殺生”してしまう。従って、好ましくは、このタイプの悪影響を避けるために金属堆積に先立ってエッチングされた誘電体上にバリア層は堆積される。

さらに、図４を参照すると、高さ“ｈ”はＣｕ金属線２２の上部表面２８と誘電体２６の表面３０の間の高さの差を表している。“ｈ”の初期値の効果は良好な縦横比を達成するためには不可欠である。言い換えると、非コンフォーマルＣＶＤ法に対して、エアギャップの形状はトレンチの縦横比に依存している。金属線間におけるトレンチは幅及び高さにおいてしっかりと制御されるべきであり、それによってトレンチの高さと幅の比は形の良いキャビティの生成を達成するために適合する。このようにすることが重要であるのは、本発明の目的が、任意のフィーチャーサイズに対してエアキャビティの形状（つまり、キャビティの閉じた点での高さ、幅、体積）が良く制御されるようにエアキャビティの集積化を達成することだからであり、それによって、上部金属レベルのエッチングの間のまたはラインとビアのミスアライメントに因るエアギャップ内へのブレイクスルー、及びこれに続き得る金属の侵入（図１で以前に示したような）が、防止される。

図５ＡからＣを参照すると、内部接続スタックの一部分２０上での誘電体ライナ３２の堆積において、三つの異なる過程が示されている。図５Ａ１、５Ｂ１、５Ｃ１において、誘電体ライナ３２は内部接続スタック上に堆積される（例えば、ここでは一部分２０上に堆積されるようにだけ示されている）。これは非平坦な表面上でのＰＥＣＶＤ蒸着工程（プラズマ化学気相蒸着）のようなコンフォーマル蒸着工程、及びＲＩＥ技術（イオン反応エッチング）のような関連した異方性エッチングの具体的な特性を用いることによってなされうる。ＰＥＣＶＤはこの工程においてＡＬＤ（原子層堆積）法によって置き換えられる。誘電体ライナ材料は、例えばＳｉ_３Ｎ_４（窒化シリコン）でありうる。

例として、非被覆の銅ウェーハ表面（つまり、金属表面で自己整合バリア（ＳＡＢ）がない）内での誘電体ライナ３２の連続する堆積とエッチングを示す。図５Ａ１、５Ｂ１、５Ｃ１において、それぞれの堆積された誘電体ライナ３２は異なる厚さ“ｅ”を有する。図５Ａ１において誘電体ライナ３２は“ｅ”の最も小さな値を有し、図５Ｃ１は“ｅ”が最も大きいことを示している。例えばＩＭＤ（金属配線間誘電体）での化学エッチング（例えばＲＩＥ）を用いて誘電体ライナ３２がエッチングされると、誘電体ライナ３２を所定の厚さにする制御された除去が実行される。その結果は図５Ａ２、５Ｂ２、５Ｃ２に示されている。“ａ”、“ｂ”及び“ｃ”は化学エッチング工程後に残された誘電体ライナ３２の幅を表している。

特に、“ａ”は“ｂ”より小さく“ｂ”は“ｃ”より小さい（つまり、“ａ”＜“ｂ”＜“ｃ”）。実際、“ｈ”の初期値は、化学エッチング後の誘電体ライナ３２の幅（“ａ”、“ｂ”及び“ｃ”）を実際に決定し、及びこれによって“ａ”、“ｂ”及び“ｃ”の三つの全ての値は“ｈ”の初期値に依存する。

これはさらに図６Ａ‐Ｉにおいて、より近接して詳細に、そして連続的なステップを図示する。図６Ａにおいて、内部接続スタックの一部分２０は非被覆の金属表面（好ましくはＳＡＢを有さない）内に示される。ここで図６Ａ１は図６Ａ２及び６Ａ３のｈ’（ｈプライム）値よりも大きな“ｈ”の値を有する。続けて示される図６Ｂ１‐３及び６Ｃ１‐３において、誘電体ライナ３２は前に上述された従来の方法で堆積される。図６Ｂ１‐３において、誘電体の第１の層３２が堆積され、後に図６Ｃ１‐３において、第２の層が堆積され、誘電体層３２を厚く、そして広く形成する。

誘電率ｋに対して誘電体堆積の影響を下げると同時にビアランディングの整合性を増加させることに注意する必要があり、図６Ａ‐６Ｉの連続的なステップに示されるように“ｈ”を下げ、堆積とエッチングステップを繰り返すことが可能となる。

従って、例えば、図６Ｄ１、６Ｄ２、６Ｅ１及び６Ｅ２において、内部接続スタック上の誘電体ライナ３２の堆積は図６Ｄ３及び６Ｅ３を除いて繰り返し続けられ、図６Ｄ３及び６Ｅ３においては、内部接続スタックの一部分２０は図６Ｃ３で堆積されたような誘電体ライナ３２と同じレベルで残っている。言い換えれば、図６Ｅ１‐３からわかるように、誘電体ライナ３２の幅及び高さはそれぞれの内部接続構造において異なる。

連続的に図６Ｆ１‐３から図６Ｉ１‐３を通して、エッチング工程は誘電体ライナ３２の除去を始め、図６Ｉ１‐３に示すように、全ての三つの内部接続スタックに対して誘電体ライナ３２の最終的な三つの異なる幅を連続的に示している。このようにして、前に述べられたように、“ｈ”の初期値（金属線２２の上部表面２８と誘電体２６の表面３０の間の高さの違い）の他に、連続する堆積／エッチングステップの数も、最終的な金属線表面のトポグラフィに影響を与える。

改良されたアプローチにおいて、無電解技術を用いて堆積された自己整合バリア（ＳＡＢ）を用いる金属線自身の被覆は、前記線とＩＭＤからの誘電体の間でウェーハ表面での制御されたタイプグラフィを達成するために直接利用されうる。つまり、集積化の達成とエアギャップの形態論を正確に制御することを達成するために、無電解工程を用いて堆積された金属表面（この例では銅表面）上でＳＡＢを含むことが実行されうる。加えて、ＳＡＢは無電解技術、ＣＶＤ、または銅の表面改質を利用して達成されうる。エッチング工程の後でトレンチの側壁上に残るいくらかの誘電体を有する金属線上に形成されたキャップは金属線に比べて大きくそして広いので、これは金属層上でビアミスアライメントを克服するための“マッシュルーム”形状を作り出す。この“キャップ”は潜在的なビアランディングパッドとして作用する。

図７Ａ‐Ｇを詳細に参照して、本発明の一つの態様に従った半導体内部接続構造を製造する方法の様々なステップが図示されている。この典型的なインテグレーションスキームにおいて、特定の内部接続トポロジーが部分的な誘電体エッチングを用いて製造される。このようにして、半導体内部接続構造の一部分２０は拡散バリア２４により被覆され、（図７Ａにおいて）任意である自己整合バリア（ＳＡＢ）によりキャップされた金属層２２を有している。それから、次のステップにおいて、誘電体２６の除去が実行されうる（図７Ｂ）。次に、誘電体ライナ３２はＰＥＣＶＤまたはＡＬＤのようなコンフォーマル堆積工程を用いて内部接続スタックの改質表面上で堆積され（図７Ｃ）、それから、ＲＩＥのような異方性エッチング工程が実行される（図７Ｄ）。結果として、ライナ３２のいくらかの誘電体は銅線のエッジ部３３上に残る。誘電体２５のエッチングに対してエッチングマスクとしてライナ３２から残った誘電体を利用して、誘電体ライナの幅がエアギャップトレンチの形成を可能となるまで第２の連続的堆積及びエッチング工程が任意的に繰り返される（図７Ｅ‐Ｆ）。これは、Ｓｉ_３Ｎ_４に逆らってＳｉＯ_２をエッチングするための公知工程の高い選択性に起因する。それ故、これらの連続的な方法のステップは金属線間の自己整合されたトレンチ２７に形成されたエアキャビティの形成をもたらす。ライナ３２から残る誘電体は、整合されたビアランディングのためのランドパッドとして後で利用されうる。このようにして、エアギャップ内部の金属浸入を避ける。

さらにもう一つの積層スキームを図８Ａ‐Ｇを参照すると、所望の内部接続トポロジーは金属層上のＳＡＢと共に生成される。最初に、銅金属線が図８ＡではＳＡＢが無く、図８ＢではＳＡＢを有して示されている。それから、次のステップで、誘電体ライナ３２は堆積され（図８Ｃ）、エッチングされる（図８Ｄ）。さらに、前述したように、誘電体ライナの堆積とエッチングステップは要望の通りに繰り返される（図８Ｅ‐Ｆ）。それから、エアキャビティは形成されて、トレンチ２７が図８Ｇのように示される。

図９Ａ‐Ｈを参照すると、図８Ａ‐Ｇの方法のステップから改善されて、銅金属ＳＡＢの無いもう一つのインテグレーションスキームが示されている。最初に、金属層上にＳＡＢが無い銅金属が示されている（図９Ａ）。部分的な誘電体除去が実行される（図９Ｂ）。それから、次のステップで、誘電体ライナの堆積ステップが実行され（図９Ｃ）、ライナのエッチングステップが続く（図９Ｄ）。さらに、誘電体ライナの堆積ステップとエッチングステップの任意の繰り返しが実行される（図９Ｅ‐Ｆ）。それ故、ＳＡＢ２５被覆は銅金属表面に形成され（図９Ｇ１）、エアギャップの形成とトレンチ２７の形成が続く（図９Ｈ１）。または、これらの後の二つのステップはエアギャップとトレンチ２７を最初に形成するために入れ替えられてもよく（図９Ｇ２）、銅金属表面上のＳＡＢ２５被覆の形成が後に続く（図９Ｈ２）。この場合、ＳＡＢ２５は無電解技術またはＣＶＤまたは銅の表面改質を利用して形成されうる。一般的にライン高さを増大させるＣｕ金属線上のＳＡＢ２５を達成するために、無電解及びＣＶＤ技法が用いられてもよい。

図１０を参照すると、金属線間の自己整合されたトレンチの連続的な集積に対する方法のステップが図示されている。方法または工程４０は、ステップ４２で示されるようにトラック間誘電体層の部分的除去から始まる。上述のように、内部接続構造に形成されるエアキャビティトレンチの幅を制御するために、誘電体層の部分的なエッチングは導体金属材料と犠牲誘電物質の間の高さを調節または制御する。それから、次に、ステップ４４にて、誘電体ライナはコンフォーマル堆積工程を利用して堆積される（例えばＰＥＣＶＤまたはＣＶＤ工程を利用する）。これは、ライナがエッチストップ層として働く他に、ＩＣ基板内にビアを形成するとき、ビアランディングを導くために構成される誘電体ライナの異方性エッチングであるステップ４６が後に続く。ステップ４６はさらに、残っている誘電体ライナの幅を制御する。その結果、必要ならばトラック間誘電体を保護する誘電体ライナの所定の、または適切な幅を達成するために必要に応じて何度も、ライナの堆積ステップ４４及びライナのエッチングステップ４６がステップ４８において繰り返されうる。従って、エアギャップトレンチはステップ５０において、トラック間誘電体材料２６の選択的エッチングによってその後形成され、この自己整合工程におけるエアギャップ形成の解決策を最適化する。

従って、提案されたインテグレーション法において、金属と誘電体間の高さの違いを調節すること、及びエッチ工程に先立ってウェーハ表面上に堆積された誘電体の高さ、によって誘電体内のトレンチの幅は直接制御されうる。結果として、このインテグレーションスキームにおいて完全に避けられている関連したリソグラフィックステップ（エアギャップ幅の制御、ビアミスアライメント）を有する誘電体ライナの利用と同じくらい良好な結合容量の性能を可能にさせる自己整合された工程を利用して、この技術はエアギャップ形成工程を最適化する。さらに、ここで述べられたインテグレーション法は、特定のエアギャップマスクが局所的に導入されたエアギャップに用いられるときに出くわす決定的なミスアライメントの問題を避ける。

本発明は、集積回路のトランジスタに対する損傷を避けると同時に、銅の内部接続において歩留まりの影響を与えるものとして重要となるエッチストップ層として作用する残った誘電体ライナと共にビアエッチングを制御する利点を追加的に有している。

本発明の好ましい実施形態であると現下考慮されているものが図示され述べられているが、本発明の範囲から逸脱することなく様々な他の修正がなされ、同等のものは代替されうることは当業者によって理解されるだろう。

加えて、多くの修正はここで述べられた主要な発明の概念から逸脱することなく、本発明の教示に対して特別な状況に適用するためになされてもよい。さらに、本発明の実施形態は上で述べられた全ての特徴を含まなくてもよい。それ故、本発明は開示された特定の実施形態に限定されることは無く、むしろ本発明が添付の請求項の範囲に含まれている全ての実施形態を含むことを意図している。

エアキャビティに繋がったビア開口を示している半導体内部接続構造の概略断面図である。 拡張された金属線幅を有する半導体内部接続構造の概略断面図である。 追加のリソグラフィックステップが実施された半導体内部接続構造の概略断面図である。 誘電体を有する金属線の接合領域が示された半導体内部接続構造の概略断面図である。 本発明の実施形態に関する三つの異なる誘電体ライナ堆積を図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する三つの異なる誘電体ライナ堆積を図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する三つの異なる誘電体ライナ堆積を図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の具体的なステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関するもう一つの方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明のもう一つの態様に関する方法の実施例のいくつかのステップを図示した半導体内部接続構造の概略断面図である。 本発明の実施形態に関する方法のステップを示した図式フローチャートである。

符号の説明

１ 開口
２ 線幅
３ 誘電体ライナ
２０ 内部接続構造の一部分
２２ Ｃｕ金属線
２４ 拡散バリア
２５ 自己整合バリア（ＳＡＢ）
２６ 誘電体
２７ トレンチ
２８ 金属線２２の上部表面
３０ 誘電体２６の表面
３２ 誘電体ライナ
３３ エッジ部

Claims (13)

1. 集積回路の金属線（２２）の間にある複数のエアキャビティトレンチを形成する方法であって、
   ‐半導体内部接続構造表面の金属線の頂部表面とトラック間誘電体層の表面の間の高さを制御するために、半導体内部接続構造表面上に堆積されたトラック間誘電体層を部分的に除去するステップ（４２）と；
   ‐コンフォーマルな堆積工程を利用して前記半導体内部接続構造表面上に誘電体ライナを堆積するステップ（４４）と；
   ‐異方性エッチングを利用して前記半導体内部接続構造表面上の前記誘電体ライナの少なくとも一部を除去するステップ（４６）と；
   ‐必要ならば前記内部接続構造表面上に残っている前記誘電体ライナを所望の幅とするために必要に応じて何度でも、前記半導体内部接続構造表面上に前記誘電体ライナを堆積するステップ及び前記誘電体ライナの少なくとも一部を除去するステップを連続的に繰り返すステップ（４８）と；
   ‐前記内部接続構造表面上に残っている前記誘電体ライナをエッチングマスクとして用いて、前記トラック間誘電体材料を選択的にエッチングすることにより、金属線間に少なくとも一つのエアキャビティトレンチを形成するステップ（５０）と；
   を含む方法。
2. 前記誘電体ライナを堆積するステップは、化学気相蒸着またはプラズマ化学気相蒸着法を利用して誘電体ライナを堆積することを含む請求項１に記載の方法。
3. 前記半導体内部接続構造表面上の前記誘電体ライナの少なくとも一部を除去するステップは、反応性イオンエッチング法を利用して誘電体ライナをエッチングすることを含む請求項１または２のいずれかに記載の方法。
4. 連続的なビア形成の工程の間に、前記金属線上にビアランディングのためのランドパッドとして、内部接続構造表面上に残っている誘電体ライナを利用することを含む請求項１ないし３のいずれか一項に記載の方法。
5. 前記金属線は自己整合バリアを含む請求項１ないし４のいずれか一項に記載の方法。
6. 前記半導体内部接続構造表面の前記金属線の頂部表面と前記トラック間誘電体層の表面の間の高さを制御するために、前記半導体内部接続構造表面上に堆積された前記トラック間誘電体層を部分的に除去するステップは、前記金属線間のエアキャビティトレンチの所望の幅を基にしている請求項１ないし５のいずれか一項に記載の方法。
7. 前記誘電体ライナの少なくとも一部を除去するステップに先立って、前記内部接続構造表面上に堆積された前記誘電体ライナのレベルを制御するステップをさらに含む請求項１ないし６のいずれか一項に記載の方法。
8. 前記内部接続構造表面上に堆積された誘電体ライナのレベルを制御するステップは、前記金属線間のエアキャビティトレンチの所望の幅を基に実行される請求項７に記載の方法。
9. 前記集積回路内にビアを形成するためにエッチストップ層として前記内部接続構造表面上に残っている前記誘電体ライナを利用することをさらに含む請求項１ないし８のいずれか一項に記載の方法。
10. 半導体素子であって、
    ‐半導体基板と；
    ‐基板上に形成されたトラック間誘電体層（２６）と；
    ‐基板上に形成された金属線（２２）と；及び
    ‐金属線間に形成された少なくとも一つのエアキャビティ（２７）と；を備え、
    ここで、
    ‐エアキャビティトレンチ（２７）及び金属線に一定の間隔を置くために半導体内部接続構造表面上に堆積された誘電体ライナ（３２）をさらに備える半導体素子。
11. 前記内部接続構造表面上の誘電体ライナ（３２）は、導体上のビアランディングのためのランドパッドとして働く請求項１０に記載の半導体素子。
12. 前記金属線は拡散バリア層によって前記トラック間誘電体材料から保護されている請求項１０または１１のいずれかに記載の半導体素子。
13. 前記金属線は自己整合バリア（２５）を備えている請求項１０、１１または１２のいずれか一項に記載の半導体素子。

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