CN115332156A - 集成芯片 - Google Patents

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CN115332156A CN202210670050.5A CN202210670050A CN115332156A CN 115332156 A CN115332156 A CN 115332156A CN 202210670050 A CN202210670050 A CN 202210670050A CN 115332156 A CN115332156 A CN 115332156A
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姚欣洁
李忠儒
吕志伟
田希文
廖韦豪
戴羽腾
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Abstract

在一些实施例中，本公开关于一种集成芯片，所述集成芯片包括设置在基板上方的第一互连介电层。互连线延伸穿过第一互连介电层，且阻障结构直接设置在互连线上方。集成芯片还包括设置在阻障结构上方且围绕阻障结构的外侧壁的蚀刻停止层。第二互连介电层设置在蚀刻停止层上方，且互连导孔延伸穿过第二互连介电层、蚀刻停止层及阻障结构以接触互连线。

Description

集成芯片
技术领域
本发明实施例涉及集成芯片及其形成方法，特别涉及包括在互连线上的阻障结构的集成芯片及其形成方法，以增加上层导孔(overlying via)的工艺裕度(processingwindow)。
背景技术
随着半导体集成电路(integrated circuits，IC)的尺寸及部件尺寸按比例缩小，形成IC的元件的密度增加，且介于元件之间的间距减少。这种间距的减少受到光刻的光绕射(diffraction)、遮罩(掩膜)对准、隔离及装置性能等因素的限制。随着介于任意两个相邻导电部件之间的距离减少，导致所产生的电容增加，这使得功率消耗(powerconsumption)及时间延迟(time delay)增加。因此，正在研究制造技术及装置设计以减少IC尺寸，同时保持或提高IC的性能。
发明内容
因此，在一些实施例中，本公开关于一种集成芯片。所述集成芯片包括设置在基板上方的第一互连介电层；延伸穿过第一互连介电层的互连线；直接设置在互连线上方的阻障结构；设置在阻障结构上方并围绕(surrounding)阻障结构的外侧壁(outer sidewalls)的蚀刻停止层；设置在蚀刻停止层上方的第二互连介电层；以及延伸穿过第二互连介电层、蚀刻停止层及阻障结构以接触互连线的互连导孔。
在其他实施例中，本公开关于一种集成芯片。所述集成芯片包括设置在基板上方的第一互连介电层；延伸穿过第一互连介电层的互连线；直接设置在互连线上方的阻障结构；设置在阻障结构上方并围绕阻障结构的外侧壁的蚀刻停止层；设置在蚀刻停止层上方的第二互连介电层；及延伸穿过第二互连介电层及蚀刻停止层以接触互连线及阻障结构的互连导孔。
在又一些实施例中，本公开关于一种集成芯片的形成方法。所述形成方法包括：形成第一互连介电层在基板上方；形成互连线在第一互连介电层内(within)，且互连线延伸穿过第一互连介电层；直接形成阻障结构在互连线上；形成蚀刻停止层在第一互连介电层及阻障结构上方；形成第二互连介电层在蚀刻停止层上方；执行第一移除工艺，以形成延伸穿过第二互连介电层的空腔，来暴露蚀刻停止层的上表面；执行第二移除工艺，以使空腔延伸穿过蚀刻停止层的上部(upper portion)，来暴露阻障结构的上表面；以及形成导电材料在空腔内，以形成与互连线耦合的(coupled to)互连导孔。
附图说明
根据以下的详细说明并配合说明书附图阅读，能够最好的理解本公开的实施方式。在此强调的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A显示集成芯片的一些实施例的剖面图，所述集成芯片具有设置在第一互连线(interconnect wire)上方的阻障结构，其中互连导孔(interconnect via)延伸穿过(extends through)阻障结构及蚀刻停止层，以接触第一互连线。
图1B显示对应于图1A的一些实施例的俯视图。
图2至图5显示集成芯片的一些替代实施例的剖面图，所述集成芯片具有设置在第一互连线上方的阻障结构，其中互连导孔延伸穿过阻障结构及/或蚀刻停止层，以接触第一互连线。
图6至图16显示集成芯片的形成方法的一些实施例的各种视图，所述集成芯片具有设置在第一互连线上方的阻障结构及设置在阻障结构上方的蚀刻停止层，其中阻障结构有助于预防在第一互连线的最上表面(topmost surface)下方形成上层互连导孔(overlying interconnect via)。
图17显示对应于图6至图16所示的方法的一些实施例的流程图。
附图标记说明：
100A,200,300,400,500,600,700,800,900,1000,1100,1200,1300,1500,1600：剖面图
100B,1400：俯视图
1002：抗反射结构
1002a：第一抗反射层
1002b：第二抗反射层
1004：第一遮罩结构
1006：开口
102：基板
104：互连结构
106：下互连导孔
108：下互连介电层
110：第一蚀刻停止层
1102：第一移除工艺
1104：空腔
112：第一互连线
112u：上表面
114：第一互连介电层
114t,116t：最上表面
116：阻障结构
118：第二蚀刻停止层
118s：中间表面
120：第二互连介电层
1202：第二移除工艺
122：互连导孔
122s：水平表面
130：第一方向
1302：第三移除工艺
132：第二方向
1502：导电材料
1700：方法
1702,1704,1706,1708,1710,1712,1714,1716,1718：步骤
202：第一线
302：半导体装置
304：源极/漏极区域
306：栅极电极
308：栅极介电层
310：第二线
a1：第一角度
d1：第一距离
d2：第二距离
d3：第三距离
d4：第四距离
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的发明标的(subject matter)中的不同部件。以下叙述组件及排列方式的特定范例，以简化本公开。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本公开叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了将其他部件形成于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。另外，在不同范例中，本公开可能重复使用元件符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定在此所讨论的不同实施例及/或配置之间有特定的关系。
再者，本文所用的空间相关用词，诸如：“之下(beneath)”、“下方(below)”、“下(lower)”、“之上(above)”、“上部(upper)”及其类似用语，是用于简化如附图所示的一元件或部件与另一(些)元件或部件的关系的描述。除了如附图所示的方向之外，这些空间相关用词旨在涵盖使用中或操作中的装置的不同方位。设备可以其他方向定向(旋转90度或在其他方向)，且本文所用的空间相关用词可相应地解释。
集成芯片可以包括多个半导体装置(例如，晶体管(transistors)、电感器(inductors)、电容器(capacitors)等)及/或设置在半导体基板上方及/或之内的存储器装置。互连结构可以设置在半导体基板上方并且耦合到半导体装置。互连结构可以包括导电互连层，所述导电互连层具有互连线及在互连介电结构之内的互连导孔。互连线及/或互连导孔提供介于设置在半导体基板之内及/或上方的不同半导体装置之间的电性路径(electrical pathways)。
互连结构的一些实施例包括耦合到下层半导体装置的第一互连线，并且互连导孔设置在第一互连线中的一者上方并且耦合到第一互连线中的一者。在制造期间中，可以形成嵌入(embedded)第一互连介电层内的第一互连线。然后，可以沉积第二互连介电层在第一互连介电层及第一互连线上方。可以使用光刻(photolithography)及移除工艺，在第二互连介电层内形成空腔(cavity)，以暴露第一互连线中的一者的上表面。然后，可以形成导电材料在空腔内，以形成互连导孔，且所述互连导孔耦合到第一互连线中的一者。
然而，随着集成芯片的尺寸减少，第一互连线及介于第一互连线之间的间距减少，并且由于工艺限制，形成空腔变得更加困难，其中所述空腔直接居中于第一互连线中的一者的上方(centered directly over)。这种工艺限制的一些范例包括覆盖(overlaying)用于光刻的直接居中于第一互连线中的一者上的遮罩结构及/或实现用于形成空腔的对应于互连线中的一者的在遮罩结构中的足够小的开口的精度(precision)/准确度(accuracy)。。在一些情况下，如果空腔非居中(centered over)于第一互连线中的一者上方，则空腔可以部分地形成在第一互连介电层上方。在这样的实施例中，用于形成空腔的移除工艺也可以移除第一互连介电层的一部分。在这样的实施例中，在最终结构(finalstructure)中的互连导孔的一部分可以直接设置在相邻的(adjacent)第一互连线之间，这可以增加电容及/或减少第一互连介电层在介于相邻的第一互连线之间崩溃(breakdown)的时间，从而降低了整个集成芯片的可靠性。
本公开的各种实施例关于选择性地形成阻障结构在互连结构中的第一互连线的上表面上。然后，形成蚀刻停止层在阻障结构上方及在阻障结构之间。形成第二互连介电层在蚀刻停止层上方。在一些实施例中，阻障结构可以包括介电材料或金属，并且阻障结构包括与第一互连线、蚀刻停止层及第二互连介电层不同的材料。然后，可以执行光刻及移除工艺以形成空腔，所述空腔延伸穿过第二互连介电层、蚀刻停止层及阻障结构中的一者，以暴露第一互连线中的一者的上表面。包括第二蚀刻剂的第二移除工艺可用于移除蚀刻停止层的一部分，其中阻障结构实质上(substantially)抵抗(resistant)通过第二蚀刻剂的移除。类似地，在一些实施例中，可以使用包括第三蚀刻剂的第三移除工艺来移除阻障结构，其中蚀刻停止层实质上抵抗通过第三蚀刻剂的移除。
因此，在一些实施例中，即使由于工艺限制，而使得空腔直接形成在第一互连介电层的一部分上方，介于阻障结构及蚀刻停止层之间的蚀刻选择比预防空腔延伸到第一互连介电层及/或暴露第一互连介电层。因此，所获得的形成在空腔内的互连导孔不直接设置在介于相邻的第一互连线之间。因此，在保持介于相邻的第一互连线之间的隔离的同时，增加了用于形成互连导孔的工艺裕度，从而减少了串扰(cross-talk)并提高了整个集成芯片的可靠性。
图1A显示出了集成芯片的一些实施例的剖面图100A，所述集成芯片包括延伸穿过阻障结构以接触第一互连线的互连导孔。
图1A的集成芯片包括设置在基板102上方的互连结构104。在一些实施例中，互连结构104包括下互连导孔106；设置在下互连导孔106上方并耦合到下互连导孔106的第一互连线112；以及设置在第一互连线112中的一者上方并耦合至第一互连线112中的一者的互连导孔122。在一些实施例中，互连结构104还可以包括围绕下互连导孔106的下互连介电层108；围绕第一互连线112的第一互连介电层114；以及围绕互连导孔122的第二互连介电层120。在一些实施例中，第一蚀刻停止层110可以设置在下互连介电层108上方并且在介于下互连介电层108及第一互连介电层之间114。在一些实施例中，第二蚀刻停止层118可以设置在第一互连介电层114上方，且设置在介于第一互连介电层114及第二互连介电层120之间。
此外，在一些实施例中，互连结构104可以耦合到一个或多个半导体装置(例如，晶体管、电感器、电容器等)及/或设置在基板102上方及/或基板102之内的存储器装置(未显示出)。因此，互连结构104的导电部件(例如，下互连导孔106、第一互连线112、互连导孔122)可以彼此电性耦合(electrically coupled)，且可以电性耦合到任何下层或上层装置(未显示出)，以提供用于穿过(traveling through)集成芯片的信号(例如，电压、电流)的导电路径。
在一些实施例中，第一互连线112中的每一个具有等于(equal)第一距离d1的宽度，所述第一距离d1在举例而言，介于大约(approximately)5纳米(nanometers)及大约1000纳米之间的范围内。此外，在一些实施例中，第一互连线112中的一者可以与第一互连线112中的相邻的一者以第二距离d2间隔开。在一些实施例中，第二距离d2可以在举例而言，介于大约5纳米及大约1000纳米之间的范围内。在一些实施例中，第一互连线112与第一互连介电层114彼此间隔开。在一些实施例中，第一互连介电层114包括低介电常数(低k，low dielectric constant，low-k)介电材料，举例而言，碳化硅(silicon carbide)、二氧化硅(silicon dioxide)、碳氧化硅(silicon oxygen carbide)、氮化硅(siliconnitride)、碳氮化硅(silicon carbon nitride)、氮氧化硅(silicon oxynitride)、碳氮氧化硅(silicon oxygen carbon nitride)或一些其他合适的介电材料。第一互连介电层114的低k介电材料及/或横向设置(arranged laterally)在介于第一互连线112之间的任何其他隔离结构(例如，其他介电层、空气间隔物(air spacer)结构等)减少电容，并预防介于相邻的第一互连线112之间的串扰。
在一些实施例中，阻障结构116设置在每个第一互连线112上方。在一些实施例中，阻障结构116也可以具有等于第一距离d1的宽度，并且阻障结构116可以具有最底面，所述最底面完全地且直接地覆盖第一互连线112的上表面。因此，在一些实施例中，阻障结构116的最底面的宽度可以小于或等于第一互连线112的上表面的宽度。在一些实施例中，第二蚀刻停止层118横向围绕阻障结构116的外侧壁，且第二蚀刻停止层118直接设置在阻障结构116上方。因此，阻障结构116通过第二蚀刻停止层118彼此间隔开，且阻障结构116通过第二蚀刻停止层118与第二互连介电层120间隔开。
在一些实施例中，阻障结构116包括举例而言，氧化铪(hafnium oxide)、氧化铌锂(lithium niobium oxide)、氮氧化锂(lithium nitrogen oxide)、氧化镁(magnesiumoxide)、氧化锰(manganese oxide)、氧化钼(molybdenum oxide)、氧化铌(niobiumoxide)、氧化氮(nitrogen oxide)、氧化硅(silicon oxide)、碳氧化硅(silicon oxygencarbide)、碳氮氧化硅(silicon oxygen carbon nitride)、氮氧化硅(siliconoxynitride)、碳化硅(silicon carbide)、氧化锡(tin oxide)、氧化硅锡(tin siliconoxide)、氧化锶(strontium oxide)、氧化钽(tantalum oxide)、氮氧化钽(tantalumoxynitride)、氧化钛(titanium oxide)、氮氧化钛(titanium oxynitride)、氧化钨(tungsten oxide)、氧化锌(zinc oxide)、氧化锆(zirconium oxide)或一些其他合适的介电材料及/或金属氧化物(metal-oxide)。在一些其他实施例中，阻障结构116可以包括金属，诸如举例而言钽(tantalum)、氮化钽(tantalum nitride)、氮化钛(titaniumnitride)、铜(copper)、钴(cobalt)、钌(ruthenium)、钼(molybdenum)、铱(iridium)、钨(tungsten)或一些其他合适的金属材料。然而，在一些实施例中，阻障结构116包括与第二蚀刻停止层118不同的材料，且阻障结构116包括与第一互连线112不同的材料。此外，阻障结构116包括允许选择性地形成阻障结构116于第一互连线112上而不是选择性地形成于第一互连介电层114上的材料，以提高阻障结构116的形成效率(efficiency)。
在一些实施例中，互连导孔122延伸穿过第二互连介电层120、第二蚀刻停止层118及阻障结构116，以直接接触第一互连线112。在一些实施例中，因为第一互连线112的第一距离d1及介于第一互连线112之间的第二距离d2非常小(例如，介于大约5纳米及大约1000纳米之间)，所以由于工艺限制，形成互连导孔122以直接设置(land directly on)在第一互连线112上更加困难。为了预防互连导孔122形成在第一互连介电层114的最上表面114t下方使得第一互连线112之间的电容增加，使用了第二蚀刻停止层118及阻障结构116。
在一些实施例中，为了形成互连导孔122，形成包括开口的遮罩结构在第二互连介电层120上方。可以执行第一移除工艺，以移除直接设置在遮罩结构的开口的下方的第二互连介电层120的一部分。在这样的实施例中，第二蚀刻停止层118可以包括与第二互连介电层120不同的材料，且实质上抵抗通过第一移除工艺的移除。然后，在一些实施例中，可以执行第二移除工艺，以移除直接设置在遮罩结构的开口下方的第二蚀刻停止层118的一部分。在第二移除工艺之后，可以暴露阻障结构116。然而，第二移除工艺可以通过举例而言，基于第二蚀刻停止层118的厚度的蚀刻时间来控制，使得在第二移除工艺之后，第二蚀刻停止层118仍然完全覆盖第一互连介电层114。结果是，在一些实施例中，互连导孔122可以包括直接设置在第一互连介电层114上方的水平表面122s，其中所述水平表面122s介于互连导孔122的最上表面及最底表面之间。在一些实施例中，可以根据遮罩结构，执行第三移除工艺以移除阻障结构116的一部分，以暴露第一互连线112。第二蚀刻停止层118实质上抵抗通过第三移除工艺的移除，以保护第一互连介电层114。在第一移除工艺、第二移除工艺及第三移除工艺之后，可以形成互连导孔122，且互连导孔122直接接触第一互连线112而不是直接设置在介于相邻的第一互连线112之间。
因此，在一些实施例中，即使用于形成互连导孔122的遮罩结构的开口的一部分直接设置在第一互连介电层114上方，在互连导孔122的形成期间不会移除第一互连介电层114。结果是，互连导孔122不延伸到第一互连线112的上表面下方，且可以保持由第一互连介电层114提供的介于相邻的第一互连线112之间的隔离，从而减少介于第一互连线112之间的串扰并保持及/或增加互连结构104的可靠性。
图1B显示出了对应于图1A的剖面图100A的一些实施例的俯视图100B。
在一些实施例中，从俯视图100B中，第一互连线112设置在第二互连介电层120之下(beneath)，因此，第一互连线112使用点状虚线显示。在一些实施例中，第一互连线112在第一方向130上延伸。在一些实施例中，阻障结构(图1A的阻障结构116)及第二蚀刻停止层(图1A的第二蚀刻停止层118)至少有助于增加在垂直于第一方向130的第二方向132上的互连导孔122的工艺裕度。
在一些实施例中，应当理解的是，从俯视图100B中，虽然可能看起来是互连导孔122设置在介于相邻的第一互连导线112之间，但是如图1A的剖面图100A所示，互连导孔122不直接设置在介于第二方向132上的相邻的第一互连导线112之间。在一些实施例中，从俯视图100B中，互连导孔122可以具有圆形轮廓(profile)。在其他实施例中，从俯视图100B中，互连导孔122可以呈现出矩形、类椭圆形(oval-like)或一些其他形状轮廓。此外，在一些实施例中，额外的互连导孔(未显示出)耦合到第一互连线112。
图2显示出了集成芯片的一些实施例的剖面图200，所述集成芯片包括延伸穿过阻障结构以接触第一互连线的互连导孔，其中所述互连导孔实质上居中于第一互连线上方。
在一些实施例中，直接设置在互连导孔122下方的第一互连线112的中心(center)设置在第一线(line)202上。在这样的实施例中，第一线202垂直于基板102的上表面。在一些实施例中，决定(determined)第一互连线112的中心为第一互连线112的最上表面的宽度的中点。在一些实施例中，类似地决定(similarly determined)互连导孔122的中心为互连导孔122的最上表面的宽度的中点。在一些实施例中，如图2的剖面图200所示，第一线202也与互连导孔122的中心相交。在这样的实施例中，互连导孔122及下层的第一互连线112可以被分类为彼此“对齐(aligned)”或“居中(centered)”。在这样的实施例中，其中互连导孔122及第一互连线112对齐，介于互连导孔122及第一互连线112之间的接触面积增加。在这样的实施例中，互连导孔122的整个下表面直接接触第一互连线112。
然而，在一些实施例中，其中第一互连线112的宽度(例如，第一距离d1)非常小(例如，在介于大约5纳米及大约1000纳米之间)，所以因为工艺限制(例如，光刻精度(photolithography precision)、蚀刻精度(etching precision)等)使得介于互连导孔122及下层的第一互连线112的对齐很少(rare)。因此，在互连导孔122及下层的第一互连线112未对准(misaligned)的情况下(例如，图1A及图3)，阻障结构116及第二蚀刻停止层118仍然包括在第一互连线112上方。
此外，应当理解的是，在一些其他实施例中，即使互连导孔122居中于下层的第一互连线112上方，由于工艺限制，互连导孔122也可能比下层的第一互连线112更宽。在这样的实施例中，所得到的互连导孔122仍然可以具有直接覆盖第一互连介电层114的一部分。然而，在这样的实施例中，直接覆盖第一互连介电层114的互连导孔122的一部分通过第二蚀刻停止层118与第一互连介电层114间隔开。
此外，在一些实施例中，阻障结构116具有等于第三距离d3的高度。在一些实施例中，第三距离d3在举例而言，大约10埃及大约1000埃之间的范围内。在一些实施例中，第二蚀刻停止层118具有等于第四距离d4的高度。在一些实施例中，第四距离d4在举例而言，大约10埃及大约1100埃之间的范围内。在一些实施例中，第四距离d4大于第三距离d3，使得第二蚀刻停止层118覆盖阻障结构116的上表面。在一些实施例中，第二蚀刻停止层118包括与阻障结构116及第二互连介电层120不同的材料。在一些实施例中，第二蚀刻停止层118包括举例而言，碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧氮化铝(aluminum oxynitride)、氧化铝(aluminum oxide)或一些其他合适的材料。
在一些实施例中，下互连导孔106、第一互连线112及互连导孔122可以各自包括导电材料，诸如举例而言，钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。在一些实施例中，下互连导孔106、第一互连线112及互连导孔122可以各自包括相同的材料，可以各自包括不同的材料，或者可以包括相似及不同材料的组合。在一些实施例中，下互连导孔106、第一互连线112及互连导孔122可以各自具有在举例而言，大约10埃及大约1000埃之间的范围内的高度。
图3示出了一些实施例的剖面图300，其中包括阻障结构的互连结构耦合到下层的半导体装置。
在一些实施例中，互连导孔122在下层的第一互连线112上“未对准(misaligned)”或“未居中(not centered)”。在这样的实施例中，垂直于基板102的上表面的第二线310与互连导孔122的中心相交，且第二线310平行于与第一互连线112的中心相交的第一线202。在这样的实施例中，当第一线202与第二线310平行且不相交时，互连导孔122与下层的第一互连线112未对准。在这样的实施例中，如关于图1A的剖面图100A所描述的，阻障结构116及第二蚀刻停止层118有助于在形成互连导孔122的期间中保护第一互连介电层114，且因此互连导孔122不会在第一互连线112的上表面下方延伸。
此外，在一些实施例中，下互连导孔106耦合到下层半导体装置302。在一些实施例中，下层的半导体装置302可以包括举例而言，场效晶体管(field effect transistor，FET)。在这样的实施例中，半导体装置302可以包括设置在基板102上或之内的源极/漏极区域304。源极/漏极区域304可以包括基板102的掺杂部分。此外，在一些实施例中，半导体装置302可以包括设置在基板102上方且介于源极/漏极区域304之间的栅极电极306。在一些实施例中，栅极介电层308可以直接设置在介于栅极电极306及基板102之间。在一些实施例中，下互连导孔106耦合到源极/漏极区域304中的一者，而在其他实施例中，下互连导孔106可以连接到半导体装置302的栅极电极306。此外，在一些实施例中，应当理解的是，互连结构104可以使半导体装置302耦合到一些其它半导体装置、存储器装置、光电(photo)装置或一些其它电子装置。应当理解的是，除了示出为半导体装置302的FET之外的其他电子/半导体装置也在本公开的范围内。
图4显示出了集成芯片的一些其他实施例的剖面图400，所述集成芯片包括延伸穿过阻障结构以接触第一互连线的互连导孔。
在一些实施例中，互连导孔122的水平表面122s设置在阻障结构116的最上表面116t下方。在这样的实施例中，用于移除第二蚀刻停止层118的一部分的第二移除工艺继续经过(continues past)阻障结构116的最上表面116t。因此，在一些实施例中，第二移除工艺移除在阻障结构116的最上表面116t下方的第二蚀刻停止层118的一部分。然而，在暴露第一互连介电层114的最上表面114t之前，停止第二移除工艺。因此，在一些实施例中，互连导孔122的水平表面122s设置在第一互连介电层114的最上表面114t上方，但在阻障结构116的最上表面116t下方。在一些其他实施例中，互连导孔122的水平表面122s设置在与第一互连介电层114的最上表面114t具有第一高度处(at)，其中所述第一高度大约等于阻障结构116的第三距离d3。
图5显示出了集成芯片的一些实施例的剖面图500，所述集成芯片包括互连导孔，所述互连导孔延伸穿过第二蚀刻停止层以接触阻障结构及下层的互连线。
在一些实施例中，可以省略用于移除阻障结构116的一部分的第三移除工艺，且互连导孔122可以延伸穿过第二互连介电层120及第二蚀刻停止层118，以直接接触阻障结构116的最上表面116t。在这样的实施例中，阻障结构116可以包括导电材料，使得阻障结构116不损害介于互连导孔122及第一互连线112之间的电性连接(electrical connection)。在一些其他实施例中，阻障结构116可以包括介电材料，但是来自阻障结构116的介于互连导孔122及第一互连线112之间的电容可能会损害(例如，降低速度、改变传输的信号的数值等)介于第一互连线112及互连导孔122之间的电性连接。然而，当省略第三移除工艺，制造效率增加，且阻障结构116直接保留在介于互连导孔122及第一互连线112之间。
图6～图16显示出了在第一互连线上的互连导孔的形成方法的一些实施例的各种视图600～1600，所述形成方法使用阻障结构及在第一互连线上的第二蚀刻停止层，以增加用于形成互连导孔的工艺裕度。虽然图6～图16涉及一种方法来进行描述，但是应当理解的是，在图6～图16中所公开的结构不限于这种方法，取而代之则可以作为独立于方法的结构独立存在。
如图6的剖面图600所示，提供基板102。在一些实施例中，基板102可以是或包括任何类型的半导体基体(body)(例如，硅(silicon)/互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)块材(bulk)、SiGe、绝缘层上覆硅(Silicon On Insulator，SOI)等)，诸如半导体晶圆(wafer)或在晶圆上的一或多个晶粒(die)、以及任何其他类型的半导体及/或在其上形成及/或以其他方式相关的外延层。在一些实施例中，下互连介电层108形成在基板102上方。在一些实施例中，各种半导体装置(例如，晶体管、电感器、电容器等)及/或存储器装置(未显示出)可以设置在基板102上方及/或在基板102之内，且在下互连介电层108下方。在一些实施例中，下互连导孔106可以形成在下互连介电层108之内，且耦合到各种半导体装置及/或存储器装置(未显示出)中的一或多个。
在一些实施例中，可以通过沉积工艺的方法(例如，旋转涂布(spin-on)、物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)等)形成下互连介电层108。在一些实施例中，下互连介电层108可以具有在举例而言，大约30埃及大约800埃之间的范围内的厚度。在一些实施例中，下互连介电层108可以包括举例而言，低k介电材料，诸如碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氧氮化硅、碳氮氧化硅或一些其他合适的介电材料。
在一些实施例中，可以通过(through)图案化工艺(例如，光刻/蚀刻)；沉积工艺(例如，PVD、CVD、等离子体辅助CVD(plasma-enhanced CVD，PE-CVD)、ALD、溅镀(sputtering)等)；以及移除工艺(例如，湿式蚀刻、干式蚀刻、化学机械平坦化(chemicalmechanical planarization，CMP)等)的各种步骤，来形成下互连导孔106在下互连介电层108之内。在一些实施例中，下互连导孔106可以包括导电材料，诸如举例而言，钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。此外，在一些实施例中，下互连导孔106可以具有在举例而言，大约10埃及大约1000埃之间的范围内的高度。
在一些实施例中，形成第一蚀刻停止层110在下互连导孔106上方且在下互连介电层108上方。在一些实施例中，第一蚀刻停止层110通过沉积工艺(例如，PVD、CVD、ALD、旋转涂布等)的方式来形成，且可以在设定(set)为举例而言大约150摄氏度(degrees Celsius)及大约400摄氏度之间的范围内的温度的腔室(chamber)中形成。在一些实施例中，可以形成第一蚀刻停止层110以具有在举例而言大约10埃及大约1000埃之间的范围内的厚度。在一些实施例中，第一蚀刻停止层110可以包括举例而言，碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氧氮化硅、碳氮氧化硅、氧氮化铝、氧化铝或一些其他合适的材料。
如图7的剖面图700所示，在一些实施例中，形成嵌入在第一互连介电层114中的第一互连线112在第一蚀刻停止层110上方。在一些实施例中，可以首先形成第一互连介电层114在第一蚀刻停止层110上方，然后第一互连介电层114可以经历图案化工艺(例如，光刻/蚀刻)；沉积工艺(例如，PVD、CVD、PE-CVD、ALD、溅镀等)；以及移除工艺(例如，湿式蚀刻、干式蚀刻、CMP等)的各个步骤，来形成第一互连线112在第一互连介电层114内。在其他实施例中，通过图案化工艺(例如，光刻/蚀刻)；沉积工艺(例如，PVD、CVD、PE-CVD、ALD、溅镀等)；以及移除工艺(例如，湿式蚀刻、干式蚀刻、CMP等)的各个步骤，可以首先形成第一互连线112在第一蚀刻停止层110的上方，然后可以形成第一互连介电层114在第一互连线112周围(around)。
然而，在一些实施例中，第一互连介电层114通过沉积工艺(例如，旋转涂布、PVD、CVD、ALD等)的方法，在设定为介于大约50摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。在一些实施例中，可以形成第一互连介电层114为具有举例而言，大约10埃及大约1000埃之间的范围内的厚度。在一些实施例中，第一互连介电层114可以包括低k介电材料，诸如举例而言，碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或一些其他合适的介电材料。
此外，在一些实施例中，第一互连线112可以通过沉积工艺(例如，旋转涂布、PVD、CVD、ALD等)的方法，在设定为介于大约150摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。在一些实施例中，第一互连线112可以具有等于第一互连介电层114的高度的高度。因此，在一些实施例中，第一互连线112具有在介于大约10埃及大约1000埃之间的范围内的高度。此外，在一些实施例中，第一互连线112中的每一个具有等于第一距离d1的宽度，所述第一距离d1在举例而言，大约5纳米及大约1000纳米之间的范围内。在一些实施例中，第一互连线112可以第二距离d2彼此间隔开，所述第二距离d2在举例而言，大约5纳米及大约1000纳米之间的范围内。在一些实施例中，第一互连线112可以包括导电材料，诸如钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。
在一些实施例中，第一互连线112中的一或多个延伸穿过第一蚀刻停止层110，以直接接触下互连导孔106中的一或多个。因此，在一些实施例中，第一互连线112的形成还包括移除第一蚀刻停止层110的一部分。应当理解的是，可以存在多于或少于4条的第一互连线112在第一互连介电层114中。
如图8的剖面图800所示，在一些实施例中，选择性地形成阻障结构116在第一互连线112上方。在这样的实施例中，阻障结构116包括可以选择性地直接沉积在第一互连线112上，但不沉积在第一互连介电层114上的材料。因为可以选择性地直接形成阻障结构116在第一互连线112上，而不是形成在第一互连介电层114上，所以可以省略光刻工艺，从而增加形成阻障结构116的制造效率。在一些实施例中，阻障结构116可以包括举例而言，氧化铪、氧化铌锂、氮氧化锂、氧化镁、氧化锰、氧化钼、氧化铌、氧化氮、氧化硅、碳氧化硅、碳氮氧化硅、氮氧化硅、碳化硅、氧化锡、氧化硅锡、氧化锶、氧化钽、氮氧化钽、氧化钛、氮氧化钛、氧化钨、氧化锌、氧化锆或一些其他合适的介电材料或金属氧化物。在这样的实施例中，阻障结构116可以通过沉积工艺(例如，PVD、CVD、ALD、旋转涂布等)的方式，在设定为介于大约150摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。
在一些其他实施例中，阻障结构116可以包括举例而言，钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的金属。在一些实施例中，阻障结构116可以包括与第一互连线112不同的材料。在这样的其他实施例中，阻障结构116可以通过沉积工艺(例如，PVD、CVD、ALD、电化学镀(electrochemical plating)、溅镀等)的方式，在设定为介于大约20摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。
在一些实施例中，阻障结构116具有等于第三距离d3的高度，所述第三距离d3在举例而言，介于大约10埃及大约1000埃之间的范围内。
如图9的剖面图900所示，在一些实施例中，形成第二蚀刻停止层118在阻障结构116上方且在第一互连介电层114上方。在一些实施例中，第二蚀刻停止层118具有最大厚度(maximum thickness)，所述最大厚度等于第四距离d4，且第四距离d4大于第三距离d3，使得第二蚀刻停止层118完全覆盖阻障结构116。在一些实施例中，第四距离d4在举例而言，介于大约10埃及大约1000埃的范围内。在一些实施例中，第二蚀刻停止层118可以通过举例而言，沉积工艺(例如，PVD、CVD、ALD、旋转涂布等)的方式，在设定为举例而言，介于大约150摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。在一些实施例中，在沉积工艺之后，执行移除工艺(例如，化学机械平坦化(CMP))，使得第二蚀刻停止层118具有实质上平坦的上表面。在一些实施例中，第二蚀刻停止层118可以包括不同于阻障结构116的材料。此外，在一些实施例中，第二蚀刻停止层118包括不同于第一互连介电层114的材料。在一些实施例中，第二蚀刻停止层118可以包括举例而言，碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氮氧化铝、氧化铝或一些其他合适的材料。
此外，在一些实施例中，形成第二互连介电层120在第二蚀刻停止层118上方。在一些实施例中，第二互连介电层120可以通过举例而言，沉积工艺(例如，PVD、CVD、ALD、旋转涂布等)的方式，在设定为举例而言，介于大约50摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。在一些实施例中，第二互连介电层120包括介电材料，诸如举例而言碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或一些其他合适的介电材料。在一些实施例中，第二互连介电层120包括与第一互连介电层114相同的材料。在其他实施例中，第二互连介电层120可以包括与第一互连介电层114不同的材料。在一些实施例中，第二互连介电层120包括与第二蚀刻停止层118不同的材料。在一些实施例中，第二互连介电层120具有在举例而言，大约30埃及大约800埃之间的范围内的厚度。
如图10的剖面图1000所示，在一些实施例中，可以形成抗反射(anti-reflective)结构1002在第二互连介电层120上方。在一些实施例中，抗反射结构1002可以包括举例而言，第一抗反射层1002a及第二抗反射层1002b。在一些实施例中，抗反射结构1002有助于后续图案化/光刻工艺的精度及准确度。在一些实施例中，抗反射结构1002通过沉积工艺(例如，旋转涂布、CVD、PVD、ALD等)形成并且包括有机及/或无机材料。在一些实施例中，通过使用光刻及移除(例如，蚀刻)工艺，形成第一遮罩结构1004在抗反射结构1002上方。在一些实施例中，第一遮罩结构1004包括光刻胶或硬遮罩材料。
在一些实施例中，第一遮罩结构1004包括直接设置在第一互连线112中的一者上方的开口1006。在一些实施例中，第一线202与直接(directly underlies)位于第一遮罩结构1004的开口1006下层的第一互连线112的中心相交。在一些实施例中，第二线310与第一遮罩结构1004的开口1006的中心相交。在一些实施例中，第一互连线112的中心可以定义为第一互连线112的宽度的中点，并且类似地，开口1006的中心可以定义为开口1006的宽度的中点。在一些实施例中，第一线202及第二线310垂直于基板102的最上表面。
在一些实施例中，由于光刻精度及/或准确度限制，举例而言，第一线202可以从第二线310偏移(offset)。在这样的实施例中，开口1006可以直接覆盖第一互连介电层114的一部分。在这样的实施例中，第一遮罩结构1004的开口1006可以认定为与下层的第一互连线112中的一者“未对准”。
在一些其他实施例中，第一线202可以与第二线310共线(collinear)，且开口1006可以仅直接覆盖下层的第一互连线112中的一者。在这样的其他实施例中，可以认定开口1006与下层的第一互连线112中的一者对齐。在另一实施例中，第一线202可以与第二线310共线，但是开口1006的宽度可以大于第一互连线112的宽度。在这样的其他实施例中，开口1006仍可以直接覆盖第一互连介电层114的一部分。在一些实施例中，开口1006的宽度可以在举例而言，介于大约5纳米及大约300纳米之间的范围内。
如图11的剖面图1100所示，在一些实施例中，可以执行第一移除工艺1102，以移除直接位于开口1006下方的抗反射结构1002及第二互连介电层120的一部分。在一些实施例中，第一移除工艺1102可以形成空腔1104，所述空腔1104延伸穿过抗反射结构1002及第二互连介电层120，以暴露直接设置在第一遮罩结构1004的开口1006下方的第二蚀刻停止层118。因此，在一些实施例中，第二蚀刻停止层118包括不同于第二互连介电层120的材料，并且包括实质上抵抗通过第一移除工艺1102的移除的材料。在一些实施例中，空腔1104可以具有以第一角度a1倾斜的侧壁。在一些实施例中，第一角度a1可以在举例而言，介于大约90度及大约130度之间的范围内。
在一些实施例中，第一移除工艺1102包括用于移除抗反射结构1002及第二互连介电层120的一部分的一或多种干蚀刻剂。在一些实施例中，第一移除工艺1102可以是或包括反应性离子(reactive-ion)蚀刻、电感耦合等离子体(inductively coupled plasma)及/或电容耦合等离子体(capacitively coupled plasma)。在这样的实施例中，第一移除工艺1102可以利用以下气体蚀刻剂(gas etchants)中的一或多种：碳氢气体(carbon-hydrogengas)(例如，CH4)、氟化物类气体(fluoride-based gas)(例如，CH3F、CH2F2、CHF3、C4F8、C4F6、CF4)、溴化氢(hydrogen bromide)、一氧化碳(carbon monoxide)、二氧化碳(carbondioxide)、三氯化硼(boron trichloride)、氯气(chlorine)、氮气(nitrogen)、氦气(helium)、氖气(neon)、氩气(argon)或一些其他合适的气体。在一些实施例中，第一移除工艺1102可以在设定为在介于大约0摄氏度及大约100摄氏度之间的范围内的温度；在介于大约0.2毫托(millitorr)及大约120毫托之间的范围内的压力；在介于大约50瓦(watts)及大约3000瓦之间的范围内的功率(power)；以及在介于大约0伏(volts)及大约1200伏之间的范围内的偏压(bias)的腔室中进行。
如图12的剖面图1200所示，在一些实施例中，执行第二移除工艺1202，以移除设置在第一遮罩结构1004的开口1006下方的第二蚀刻停止层118的一部分。因此，第二移除工艺1202使空腔1104延伸，且暴露直接位于第一遮罩结构1004的开口1006下方的阻障结构116的最上表面116t。在一些实施例中，阻障结构116包括实质上抵抗第二移除工艺1202的移除的材料。在一些实施例中，通过第二移除工艺1202在介于第二蚀刻停止层118及阻障结构116之间的蚀刻选择比(etching selectivity)在介于大约10及30之间。换句话说，可以以比通过第二移除工艺1202移除阻障结构116更快10到30倍(times)的速率来通过第二移除工艺1202移除第二蚀刻停止层118。
在一些实施例中，即使第一遮罩结构1004的开口1006直接覆盖第一互连介电层114，在第二移除工艺1202之后，第二蚀刻停止层118仍然完全覆盖第一互连介电层114。因此，在一些实施例中，第二蚀刻停止层118可以通过举例而言，预定蚀刻时间(predetermined etching time)来控制，以移除足够的第二蚀刻停止层118，而暴露阻障结构116的最上表面116t但不移除第二蚀刻停止层118的整个厚度(亦即，第四距离d4)，以预防暴露第一互连介电层114。因此，在一些实施例中，通过第二移除工艺1202形成第二蚀刻停止层118的中间表面(mid-surface)118s，其中中间表面118s在介于阻障结构116的最上表面116t及第一互连介电层114的最上表面114t之间。在一些实施例中，第二移除工艺1202包括与第一移除工艺1102不同的蚀刻剂。
在一些实施例中，第二移除工艺1202可以是或包括反应性离子蚀刻、远程等离子体(remote plasma)、电感耦合等离子体及/或电容耦合等离子体。在这样的实施例中，第二移除工艺1202可以利用以下气体蚀刻剂中的一或多种：碳氢气体(例如，CH4)、氟化物类气体(例如，CH3F、CH2F2、CHF3、C4F8、C4F6、CF4)、溴化氢、一氧化碳、二氧化碳、三氯化硼、氯气、氮气、氦气、氖气、氩气或一些其他合适的气体。在一些实施例中，第二移除工艺1202可以在设定为在介于大约0摄氏度及大约100摄氏度之间的范围内的温度；在介于大约0.2毫托及大约120毫托之间的范围内的压力；在介于大约50瓦及大约3000瓦之间的范围内的功率；以及在介于大约0伏及大约1200伏之间的范围内的偏压的腔室中进行。
在一些其他实施例中，第二移除工艺1202可以包括湿蚀刻剂，以根据图11的空腔1104及第一遮罩结构1004的开口1006移除第二蚀刻停止层118。在一些实施例中，当第二移除工艺1202包括湿蚀刻剂，第二移除工艺1202的湿蚀刻剂也可以移除第一遮罩结构1004及/或抗反射结构1002。在另一些实施例中，可以在第二移除工艺1202之前或之后使用与用于第二移除工艺1202不同的湿蚀刻剂，以移除第一遮罩结构1004及抗反射结构1002。
如图13的剖面图1300所示，在一些实施例中，可以执行第三移除工艺1302，以移除直接位于第一遮罩结构(图12的第一遮罩结构1004)的开口(图12的开口1006)下方的阻障结构116的一部分。因此，第三移除工艺1302使空腔1104延伸，以暴露第一互连线112的上表面112u。在一些实施例中，在第三移除工艺1302之前，通过湿式或干式蚀刻剂的方式，来移除抗反射结构(图12的抗反射结构1002)及第一遮罩结构(图12的第一遮罩结构1004)。在其他实施例中，在第三移除工艺1302之后，通过湿式或干式蚀刻剂的方式，来移除抗反射结构(图12的抗反射结构1002)及第一遮罩结构(图12的第一遮罩结构1004)。
在一些实施例中，第三移除工艺1302包括与第二移除工艺(图12的第二移除工艺1202)不同的蚀刻剂，使得第二蚀刻停止层118实质上抵抗通过第三移除工艺1302的移除。因此，第二蚀刻停止层118可以保护第一互连介电层114不受第三移除工艺1302移除。此外，在一些实施例中，在第三移除工艺1302期间，第二互连介电层120作为遮罩结构。因此，第三移除工艺1302与第一移除工艺(图11的第一移除工艺1102)不同，使得第二互连介电层120实质上抵抗通过第三移除工艺1302的移除。另外，在一些实施例中，第一互连线112实质上抵抗通过第三移除工艺1302的移除。因此，在一些实施例中，第一互连线112包括与阻障结构116不同的材料。
在一些实施例中，第三移除工艺1302可以是或包括反应性离子蚀刻、远程等离子体、电感耦合等离子体及/或电容耦合等离子体。在这样的实施例中，第三移除工艺1302可以利用以下气体蚀刻剂中的一或多种：碳氢气体(例如，CH4)、氟化物类气体(例如，CH3F、CH2F2、CHF3、C4F8、C4F6、CF4)、溴化氢、一氧化碳、二氧化碳、三氯化硼、氯气、氮气、氦气、氖气、氩气或一些其他合适的气体。在一些实施例中，第三移除工艺1302可以在设定为在介于大约0摄氏度及大约100摄氏度之间的范围内的温度；在介于大约0.2毫托及大约120毫托之间的范围内的压力；在介于大约50瓦及大约3000瓦之间的范围内的功率；以及在介于大约0伏及大约1200伏之间的范围内的偏压的腔室中进行。
在一些其他实施例中，第三移除工艺1302可以包括湿蚀刻剂，以移除阻障结构116的一部分，而暴露第一互连线112的上表面112u。在又一些实施例中，可以省略第三移除工艺1302，且可以通过阻障结构，使得将形成(to be formed)在空腔1104内的覆盖(overlying)互连导孔耦合到第一互连线112(例如，图5)。
图14显示出了对应于图13的剖面线AA’的一些实施例的俯视图1400。
图14的俯视图1400说明的是，空腔1104延伸穿过阻障结构116，以暴露第一互连线(图13的第一互连线112)的上表面112u。此外，应当理解，其他空腔(未显示出)可能已经与空腔1104同时形成，使得其他空腔(未显示出)暴露设置在阻障结构116下方的其他第一互连线(图13的第一互连线112)的上表面。
如图15的剖面图1500所示，在一些实施例中，形成导电材料1502在第二互连介电层120上，以完全填充在第二互连介电层120、第二蚀刻停止层118及阻障结构116中的空腔(图13的空腔1104)，以接触第一互连线112的上表面112u。在一些实施例中，导电材料1502可以包括举例而言，钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。此外，在一些实施例中，导电材料1502可以通过沉积工艺(例如，PVD、CVD、ALD、旋转涂布等)的方式，在设定为举例而言，介于大约150摄氏度及大约400摄氏度之间的范围内的温度的腔室中形成。在一些实施例中，导电材料1502的厚度可以在举例而言，介于大约10埃及大约1000埃之间的范围内。
如图16的剖面图1600所示，在一些实施例中，执行移除工艺，以移除设置在第二互连介电层120的最上表面上方的导电材料(图15的导电材料1502)的一部分，从而形成设置在第一互连线112上方并耦合到第一互连线112的互连导孔122。在一些实施例中，图16的移除工艺包括平坦化工艺(例如，CMP)。在一些实施例中，下互连导孔106、第一互连线112及互连导孔122构成(make up)互连结构104，所述互连结构104覆盖在基板102上，且所述互连结构104在介于设置在互连结构104的上方及下方的各种电子装置(例如，半导体装置、光电装置、存储器装置等)之间提供导电路径。
在一些实施例中，至少因为阻障结构116及第二蚀刻停止层118，而在形成空腔(图13的空腔1104)来形成互连导孔122的期间，不暴露且不移除第一互连介电层114。因此，互连导孔122不会在第一互连线112下方延伸，并且互连导孔122不会直接在介于相邻的第一互连线112之间延伸。因此，阻障结构116为了形成互连导孔122提供更大的工艺裕度，因为即使互连导孔122在第一互连线112上方未对准，也能保持通过第一互连介电层114提供的介于第一互连线112之间的隔离。因此，阻障结构116及第二蚀刻停止层118增加了用于形成互连导孔122的工艺裕度，而不牺牲介于下层的第一互连线112之间的隔离，以便提供高性能及可靠的集成芯片。
图17显示出了方法1700的一些实施例的流程图，所述方法1700对应于图6至图16中所示的方法。
虽然在下文中显示并描述方法1700为一系列步骤或事件，但是应当理解的是，这些步骤或事件的图示顺序不应被解释为限制性的。举例而言，一些步骤可以以不同的顺序发生及/或与除了本文显示及/或描述的那些步骤之外的其他步骤或事件同时(concurrently)发生。此外，不需要所有显示的步骤来实施本文描述的一或多个实施方式或实施例。再者，本文描述的一或多个步骤可以在一或多个单独的步骤及/或阶段中执行。
在步骤1702，形成第一互连介电层在基板上方。
在步骤1704，形成互连线在第一互连介电层内，且所述互连线延伸穿过第一互连介电层。图7显示出了对应于步骤1702及1704的一些实施例的剖面图700。
在步骤1706，选择性地直接形成阻障结构在互连线上方。图8显示出了对应于步骤1706的一些实施例的剖面图800。
在步骤1708，形成蚀刻停止层在第一互连介电层及阻障结构上方。
在步骤1710，形成第二互连介电层在蚀刻停止层上方。图9显示出了对应于步骤1708及1710的一些实施例的剖面图900。
在步骤1712，执行第一移除工艺，以形成延伸穿过第二互连介电层的空腔，以暴露蚀刻停止层的上表面。图11显示出了对应于步骤1712的一些实施例的剖面图1100。
在步骤1714，执行第二移除工艺，以使空腔延伸穿过蚀刻停止层的上部(upperportion)，来暴露阻障结构的上表面。图12显示出了对应于步骤1714的一些实施例的剖面图1200。
在步骤1716，执行第三移除工艺，以使空腔延伸穿过阻障结构，以暴露互连线的上表面。图13显示出了对应于步骤1716的一些实施例的剖面图1300。
在步骤1718，形成导电材料在空腔中，以形成与互连线耦合的互连导孔。图16显示出了对应于步骤1718的一些实施例的剖面图1600。
因此，本公开关于一种在互连线上方的互连导孔的形成方法，其中形成阻障结构及蚀刻停止层在互连线上方，以预防在形成互连导孔时移除围绕互连线的第一互连介电层，来增加互连导孔的工艺裕度。
因此，在一些实施例中，本公开关于一种集成芯片。所述集成芯片包括设置在基板上方的第一互连介电层；延伸穿过第一互连介电层的互连线；直接设置在互连线上方的阻障结构；设置在阻障结构上方并围绕(surrounding)阻障结构的外侧壁(outer sidewalls)的蚀刻停止层；设置在蚀刻停止层上方的第二互连介电层；以及延伸穿过第二互连介电层、蚀刻停止层及阻障结构以接触互连线的互连导孔。
在一些实施例中，互连导孔的最底表面(bottommost surface)直接接触互连线的上表面，且互连通孔的整个(entirety)最底表面直接覆盖(overlies)互连线的上表面。在一些实施例中，互连导孔的最底面的宽度小于或等于互连线的上表面的宽度。在一些实施例中，阻障结构包括金属，且阻挡结构包括与互连线及蚀刻停止层不同的材料。在一些实施例中，阻障结构包括介电材料，且阻障结构包括与蚀刻停止层不同的材料。在一些实施例中，蚀刻停止层包括与第一互连介电层及第二互连介电层不同的材料。在一些实施例中，所述集成芯片还包括额外的(additional)互连线及额外的阻障结构，其中额外的互连线横向设置(laterally beside)在互连线旁边，且通过第一互连介电层与附加互连线间隔开(spaced apart from)；且其中额外的阻挡结构直接设置在额外的互连线上方，且通过第一互连介电层与阻挡结构间隔开。在一些实施例中，互连通孔不直接设置在介于互连线及额外的互连线之间。
在其他实施例中，本公开关于一种集成芯片。所述集成芯片包括设置在基板上方的第一互连介电层；延伸穿过第一互连介电层的互连线；直接设置在互连线上方的阻障结构；设置在阻障结构上方并围绕阻障结构的外侧壁的蚀刻停止层；设置在蚀刻停止层上方的第二互连介电层；及延伸穿过第二互连介电层及蚀刻停止层以接触互连线及阻障结构的互连导孔。
在一些实施例中，互连导孔完全延伸穿过(extends completely through)阻障结构，以直接接触互连线。在一些实施例中，互连导孔直接接触阻障结构，且通过(through)阻障结构电耦合(electrically coupled)到互连线。在一些实施例中，阻障结构包括金属。在一些实施例中，互连导孔包括中间表面(middle surface)，所述中间表面设置在介于互连导孔的最上表面及最下表面之间，且其中，互连导孔的中间表面设置在阻障结构的最上表面下方(below)。在一些实施例中，互连导孔完全设置(arranged completely above)在互连线之上。在一些实施例中，阻障结构包括介电材料，所述介电材料是与第一互连介电层不同的材料。
在又一些实施例中，本公开关于一种形成方法。所述形成方法包括：形成第一互连介电层在基板上方；形成互连线在第一互连介电层内(within)，且互连线延伸穿过第一互连介电层；直接形成阻障结构在互连线上；形成蚀刻停止层在第一互连介电层及阻障结构上方；形成第二互连介电层在蚀刻停止层上方；执行第一移除工艺，以形成延伸穿过第二互连介电层的空腔，来暴露蚀刻停止层的上表面；执行第二移除工艺，以使空腔延伸穿过蚀刻停止层的上部(upper portion)，来暴露阻障结构的上表面；以及形成导电材料在空腔内，以形成与互连线耦合的(coupled to)互连导孔。
在一些实施例中，第二移除工艺包括第二蚀刻剂，其中阻障结构实质上能抵抗(resistant)第二蚀刻剂的移除。在一些实施例中，在第二移除工艺之后，形成蚀刻停止层的中间表面，其中所述中间表面是介于蚀刻停止层的最上表面及最下表面之间。在一些实施例中，所述形成方法还包括执行第三移除工艺，以使空腔延伸穿过阻障结构，来暴露互连线的上表面，其中第三移除工艺在第二移除工艺之后且在形成导电材料之前执行。在一些实施例中，蚀刻停止层实质上能抵抗通过第三移除工艺的移除。
前述内文概述了数个实施例的部件，使得所属技术领域中技术人员可以更佳地了解本公开的实施方式。所属技术领域中技术人员应可理解的是，他们可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到与在本文中介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中技术人员也应理解的是，这些等效的构型并未脱离本公开的构思与范围，且在不脱离本公开的构思与范围的情况下，可对本公开进行各种改变、取代或替代。

Claims (1)

1.一种集成芯片，包括：
一第一互连介电层，设置在一基板上方；
一互连线，沿伸穿过该第一互连介电层；
一阻障结构，直接设置在该互连线上方；
一蚀刻停止层，设置在该阻障结构上方且围绕该阻障结构的外侧壁；
一第二互连介电层，设置在该蚀刻停止层上方；以及
一互连导孔，延伸穿过该第二互连介电层、该蚀刻停止层及该阻障结构以连接该互连线。
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