DE112016007299T5 - Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten - Google Patents

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Glenn A. Glass
Karthik Jambunathan
Anand S. Murthy
Chandra S. Mohapatra
Patrick Morrow
Mauro J. Kobrinsky
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Abstract

Techniken für Rückseiten-Source/Drain- (S/D-) Austausch für Halbleiterbauelemente mit Metallisierung auf beiden Seiten (MOBS; metallization on both sides) werden offenbart. Die hierin beschriebenen Techniken stellen Verfahren bereit, um einen niedrigen Kontaktwiderstandswert wiederherzustellen oder anderweitig zu ermöglichen, wodurch ein parasitärer externer Widerstandswert der die Performance des Transistors vermindert, reduziert oder eliminiert wird. In einigen Fällen umfassen die Techniken das Bilden eines Opfer-S/D-Materials und einer Keimschicht während einer Vorderseiten-Verarbeitung einer Bauelementschicht, umfassend eines oder mehrere Transistorbauelemente. Die Bauelementschicht kann dann umgedreht werden und an einen Host-Wafer gebondet werden. Eine Rückseitenfreilegung der Bauelementschicht kann dann über Schleifen, Ätzen und/oder CMP-Prozesse durchgeführt werden. Das Opfer-S/D-Material kann dann unter Verwendung der Keimschicht als ein Ätz-Stopp durch Rückseiten-S/D-Kontaktgräben entfernt werden, gefolgt von der Bildung von relativ hoch dotiertem finalen S/D-Material, das aus der Keimschicht gewachsen ist, um verbesserte ohmsche Kontakteigenschaften bereitzustellen. Andere Ausführungsbeispiele können beschrieben und/oder offenbart sein.

Description

  • HINTERGRUND
  • Halbleiterbauelemente sind elektronische Komponenten, die die elektronischen Eigenschaften von Halbleitermaterialien, wie beispielsweise Silizium, Germanium und Galliumarsenid nutzen. Ein Feldeffekttransistor (FET) ist ein Halbleiterbauelement, das drei Anschlüsse umfasst: ein Gate, eine Source und einen Drain. Ein FET nutzt ein elektrisches Feld, das von dem Gate angewendet wird, um die elektrische Leitfähigkeit eines Kanals zu steuern, durch den Ladungsträger (z.B. Elektronen oder Löcher) von der Source zu dem Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als ein n-Kanal-Bauelement bezeichnet, und bei Fällen, dass die Ladungsträger Löcher sind, wir der FET als ein p-Kanal-Bauelement bezeichnet. Manche FETs weisen einen vierten Anschluss auf, der als der Körper oder das Substrat bezeichnet wird, das verwendet werden kann, um den Transistor vorzuspannen. Zusätzlich umfassen Metall-Oxid-Halbleiter-FETs (MOSFETs; metal-oxide-semiconductor FETs) eine Gate-Dielektrikum-Schicht zwischen dem Gate und dem Kanal. Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen Halbleitermaterial (allgemein als eine Finne bezeichnet) herum gebaut ist. Der leitfähige Kanal des FinFET-Bauelements befindet sich auf den äußeren Abschnitten der Finne, die benachbart zu dem Gate-Dielektrikum platziert ist. Genauer läuft der Strom entlang/innerhalb beider Seitenwände der Finne (Seiten senkrecht zu der Substratoberfläche), sowie entlang der Oberseite der Finne (Seiten parallel zu der Substratoberfläche). Da der leitfähige Kanal solcher Konfigurationen sich im Wesentlichen entlang der drei unterschiedlichen, äußeren, planaren Regionen der Finne befindet, wird ein solcher FinFET-Entwurf manchmal als ein Tri-Gate-Transistor bezeichnet. Andere Arten von FinFET-Konfigurationen stehen ebenfalls zur Verfügung, wie beispielsweise sogenannte Doppel-Gate-FinFETs, bei welchen sich der leitfähige Kanal grundsätzlich nur entlang der zwei Seitenwände der Finne befindet (und nicht entlang der Oberseite der Finne). Ein Nanodraht-Transistor (manchmal als Nanoband-Transistor bezeichnet, abhängig von der Höhe des Drahts), ist ähnlich zu einem finnenbasierten Transistor ausgebildet, doch anstatt einer gefinnten Kanalregion, wo sich das Gate auf zwei oder drei Abschnitten (und somit gibt es zwei oder drei effektive Gates) befindet, werden ein oder mehrere Nanodrähte genutzt, um den Kanal zu bilden. In solchen Fällen befindet sich das Gate-Material allgemein auf vier Abschnitten oder umgibt sonst jeden Nanodraht, wodurch es einen sogenannten Gate-Allround- (Gate-Ringsum-) Kanal bereitstellt.
  • Die Herstellung von integrierten Schaltungen (IC; integrated circuit) umfasst primär zwei Abschnitte: den Front-End oder Front-End-of-Line (FEOL) und den Back-End oder Back-End-of-Line (BEOL). Der Front-End oder FEOL ist der erste Abschnitt der IC-Herstellung, wo einzelne Halbleiterbauelemente gebildet werden, umfassend alle Prozesse bis zu der Abscheidung von metallischen Zwischenverbindungsschichten. Der Back-End oder BEOL, nicht zu verwechseln mit der Far-Back-End-Chip-Herstellung, ist der zweite Abschnitt der IC-Herstellung, bei dem die einzelnen Halbleiterbauelemente mit Metallverdrahtung zwischenverbunden werden. BEOL kann irgendeine Anzahl von Metallisierungsschichten umfassen, abhängig von der Zielanwendung oder Endnutzung.
  • Figurenliste
    • 1A-B stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein Verfahren 100 zum Bilden einer integrierten Schaltung (IC) dar, umfassend ein Metallisierung-auf-beiden-Seiten- (MOBS-; metallization on both sides) Schema und umfassend ein Rückseiten Source/Drain- (S/D-) Austauschmaterial.
    • 2A-D stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung das Bilden von zumindest einem Transistor, umfassend Opfer-S/D-Material auf einem Mehrschichtsubstrat umfassend einen Bulk-Wafer, eine Opferschicht und eine Bauelement-Qualitätsschicht dar. Es wird darauf hingewiesen, dass 2A' gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ein anderes beispielhaftes Mehrschichtsubstrat darstellt.
    • 3 stellt die Übertragungswaferstruktur von 2D gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umgedreht und an einen Host-Wafer gebondet dar.
    • 4-4' stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein IC-Struktur, umfassend einen Übertragungswafer, der umgedreht und an einen Host-Wafer gebondet ist, dar, wobei der Übertragungswafer Opfer-S/D-Material und ein Mehrschichtsubstrat umfasst. Es wird darauf hingewiesen, dass die beispielhafte IC-Struktur in 4A' das Mehrschichtsubstrat aus 2A' umfasst.
    • 5A-B stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung resultierende IC-Strukturen während eines Entfernens der Bulk-Waferschicht des Mehrschichtsubstrats für eine Rückseitenfreilegung der Bauelementschicht dar.
    • 6A stellt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine beispielhafte IC-Struktur dar, nachdem an der Struktur von 5B Rückseitenverarbeitung durchgeführt wurde, die das Bilden von Rückseiten-S/D-Kontaktgräben umfasst.
    • 6B stellt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine beispielhafte IC-Struktur dar, nachdem das Opfer-S/D-Material von der Struktur von 6A durch die Rückseiten-S/D-Kontaktgräben entfernt wurde.
    • 6C stellt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine beispielhafte IC-Struktur dar, nachdem finales S/D-Material auf einer Keimschicht der Struktur von 6B gebildet wurde.
    • 6D stellt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine beispielhafte IC-Struktur dar, nachdem Rückseiten-S/D-Kontakte in den Rückseiten-S/D-Kontaktgräben der Struktur von 6C gebildet wurden.
    • 6E stellt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine beispielhafte IC-Struktur dar, nachdem Rückseiten-Back-End- (BBE-; backside back-end) Verarbeitung an der Struktur von 6D durchgeführt wurde.
    • 7A-M stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung perspektivische Ansichten von beispielhaften IC-Strukturen dar, die bei dem Ausführen des Verfahrens aus den 1A-B gebildet wurden.
    • 8 stellt gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein Rechensystem dar, das mit integrierten Schaltungsstrukturen und/oder Bauelementen implementiert ist, die unter Verwendung der hierin offenbarten Techniken gebildet wurden.
  • Diese und andere Merkmale der vorliegenden Ausführungsbeispiele werden durch Lesen der nachfolgenden detaillierten Beschreibung in Kombination mit den hierin beschriebenen Figuren verständlich. In den Zeichnungen kann jede identische oder fast identische Komponente, die in den verschiedenen Figuren dargestellt ist, durch ein gleiches Bezugszeichen repräsentiert sein. Der Klarheit halber ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Ferner wird darauf hingewiesen, dass die Figuren nicht notwendigerweise maßstabsgetreu gezeichnet sind, oder die beschriebenen Ausführungsbeispiele auf die bestimmten Konfigurationen beschränken sollen, die gezeigt sind. Während manche Figuren allgemein beispielsweise gerade Linien, rechte Winkel und glatte Oberflächen anzeigen, kann eine tatsächliche Implementierung der offenbarten Techniken möglicherweise keine perfekten geraden Linien oder rechte Winkel aufweisen und aufgrund von Echtwelt-Beschränkungen des Herstellungsprozesses können manche Merkmale eine Oberflächentopographie aufweisen oder auf sonstige Art nicht glatt sein. Wiederum können manche der Merkmale in den Zeichnungen eine strukturierte und/oder schattierte Füllung umfassen, die primär bereitgestellt ist, um bei dem visuellen Unterscheiden der verschiedenen Merkmale zu helfen. Kurz gesagt, sind die Figuren nur bereitgestellt, um beispielhafte Strukturen zu zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Metallisierung auf beiden Seiten (MOBS; metallization on both sides) ist ein Konzept bei der Herstellung von integrierten Schaltungen (IC; integrated circuit), wobei Front-End- oder FEOL-IC-Verarbeitung gemäß dem Stand der Technik durchgeführt wird (obgleich einige der Kontakte potenziell sehr tief verarbeitet werden), gefolgt von einem Back-End- oder BEOL-IC Prozessfluss. Der Wafer, der als Übertragungswafer bezeichnet wird, wird dann gewendet oder umgedreht und an einen neuen Trägerwafer gebondet, der als ein Host-Wafer bezeichnet wird. Die Rückseite des Übertragungswafers kann dann über eine Kombination aus Schleifen, Ätzen und/oder chemisch-mechanischem Polieren/Planarisierung (CMP; chemical mechanical polishing/planarization) mit oder ohne Verwendung einer Ätz-Stopp-Schicht (z.B. ein kristalliner oder amorpher Isolator wie beispielsweise Silizium auf Isolator (SOI; silicon on insulator)) entfernt werden. Ein solcher Substratentfernungsprozess wird als Rückseitenfreilegung bezeichnet, da er die Rückseite oder Unterseite der Bauelementschicht erkennen lässt, die eine oder mehrere Halbleiterbauelemente (z.B. Transistoren) umfassen kann, die während der Front-End-Verarbeitung auf dem Übertragungswafers gebildet wurden, wodurch ermöglicht wird, dass ein nachfolgendes Verarbeiten von der Rückseite der Bauelementschicht durchgeführt wird. Die nachfolgende Verarbeitung kann das Bilden von zusätzlichen Kontaktgräben in der freigelegten Rückseite und das Abscheiden von Metallkontakten in die Rückseiten-Kontaktgräben umfassen. Zusätzliche Verarbeitung kann eine oder mehrere Schichten von Rückseiten-Back-End-Verarbeitung (z.B. Bilden einer oder mehrerer Rückseiten-Metallisierungsschichten, Bilden von Löthöckern, und so weiter) umfassen.
  • In der Praxis hat ein Transistor ohmsche Kontakte, die idealerweise relativ hohe Dotierungslevel und Zusammensetzung in den Source/Drain- (S/D-) Regionen umfassen, um den parasitären externen Widerstandswert, der die Performance des Transistors verringert, zu reduzieren oder zu eliminieren. Jedoch können thermische Anforderungen, die der Gate-Verarbeitung zugeordnet sind, inkompatibel mit solchen relativ hohen Dotierungsleveln in den S/D-Regionen sein, da die S/D-Dotierstoffe dazu neigen, in der Kanalregion während der nachfolgenden Gate-Verarbeitung mit relativ hoher Temperatur oder anderer Front-End-Verarbeitung zu diffundieren. Durch Durchführen einer Opferabscheidung mit niedriger/keiner Dotierung, bewahrt die Verarbeitung den Raum und die Sauberkeit der Schnittstelle, während die unvermeidbare Diffusion, die einer FEOL-Verarbeitung zugeordnet ist, vermieden wird.
  • Deshalb, und gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung, sind Techniken für einen Rückseiten-Source/Drain- (S/D)- Austausch für Halbleiter-Transistorstrukturen mit Metallisierung auf beiden Seiten (MOBS; metallization on both sides) offenbart. Bei einigen Ausführungsbeispielen können die hierin beschriebenen Techniken genutzt werden, um einen niedrigen Kontaktwiderstandswert in den S/D-Regionen, umfassend Rückseiten-Kontakte, wiederherzustellen, wodurch ein parasitärer externer Widerstandswert, der die Performance des Transistors vermindert, reduziert oder eliminiert wird. Bei einigen Ausführungsbeispielen umfassen die Techniken ein MOBS-Schema, das das Bilden eines Opfermaterials in einer oder mehreren S/D-Regionen während einer Front-End-Verarbeitung einer Bauelementschicht auf einem Übertragungswafer umfasst. Bei einigen solchen Ausführungsbeispielen kann das Opfer-S/D-Material nach dem Bonden des Übertragungswafers an einen Host-Wafer und nachdem eine Rückseitenfreilegung für die Bauelementschicht durchgeführt wurde (wie hierin detaillierter beschrieben wird), durch die Rückseiten-Kontaktgräben entfernt werden und mit einem finalen oder funktionalen S/D-Material, das relativ hohe Dotierungslevel aufweist, ausgetauscht werden, um die gewünschten ohmschen Kontakteigenschaften bereitzustellen. Bei einigen Ausführungsbeispielen kann während der Front-End-Verarbeitung der S/D-Regionen eine Keimschicht auf dem Opfer-S/D-Material gebildet werden, um bei der nachfolgenden Struktur-Umdrehung und dem rückseitigen Entfernen des Opfer-S/D-Materials und dem Neuwachsen des finalen S/D-Materials zu helfen, wie es aufgrund dieser Offenbarung offensichtlich ist. Bei einigen solchen Ausführungsbeispielen kann die Keimschicht eine Ätzrate aufweisen, die relativ niedriger ist als die des Opfer-S/D-Materials, unter Verwendung eines gegebenen Ätzmittels (z.B. zumindest 2, 3, 4, 5, 10, 15, 20, 25 oder 50 Mal niedriger), sodass das Opfer-S/D-Material effektiv entfernt werden kann, während zumindest ein Abschnitt der Keimschicht übrig gelassen wird, aus dem das finale Austausch-S/D-Material gewachsen werden kann. Insofern kann die Keimschicht auch als Ätz-Stopp für den Opfer-S/D-Material-Ätzprozess agieren. Ferner kann bei einigen solchen Ausführungsbeispielen die relative Ätzrate erreicht werden basierend darauf, dass die Keimschicht zumindest eine der folgenden Eigenschaften aufweist: undotiert oder nominal dotiert sein (z.B. eine Dotierungskonzentration von weniger als 1E18 oder 1E19 Atomen pro Kubik-cm); Aufweisen einer unterschiedlichen Materialzusammensetzung als das Opfer-S/D-Material (z.B. Keimschicht ist Si oder SiGe mit 10% weniger Ge relativ zu dem Opfer-S/D-Material); und Umfassen einer Kohlenstofflegierung (z.B. mindestens 1% C), wie es aufgrund dieser Offenbarung offensichtlich ist.
  • Wie vorangehend beschrieben ist, sind die Rückseiten-S/D-Austauschtechniken, die hierin bereitgestellt sind, innerhalb des Kontextes eines MOBS-Schemas implementiert. Bei einigen solchen Ausführungsbeispielen kann das MOBS-Schema erreicht werden, indem ein Mehrschichtsubstrat, umfassend einen Bulk-Wafer (z.B. einen Bulk-Silizium-) oder einen Halbleiter-auf-Isolator-Wafer (z.B. Silizium-auf-Isolator- oder SOI-Wafer), eine Ätz-Stopp und/oder eine Schnell-Ätz-Schicht, die auf den Wafer abgeschieden werden, und eine Bauelement-Qualitätsschicht, die auf der Ätz-Stopp- oder der Schnell-Ätz-Schicht abgeschieden wird, gebildet wird. Dann kann standardmäßige Front-End-Verarbeitung auf dem Mehrschichtsubstrat durchgeführt werden, um so viele Halbleiterbauelemente (z.B. Transistoren) zu bilden, wie in der Bauelement-Qualitätsschicht gewünscht ist, um eine Bauelementschicht zu bilden. Standardmäßige Back-End-Verarbeitung kann dann über dieser Bauelementschicht durchgeführt werden, um Kontakte und so viele Metall- (oder anderweitig elektrisch leitfähige) Back-End-Schichten wie gewünscht zu bilden. Bei einigen Ausführungsbeispielen können Vorderseiten-Vias oder -Kontakte sehr tief verarbeitet werden, wie beispielsweise in zumindest einen Abschnitt des Mehrschichtsubstrats unter der Bauelementschicht, da die tief verarbeiteten Vias genutzt werden können, um zum Beispiel einen Kontakt von der Rückseite durch die Bauelementschicht herzustellen. Der entstehende, vollständig integrierte Wafer, der hierin als ein Übertragungswafer bezeichnet wird, kann dann an einen anderen Wafer gebondet werden, der hierin als ein Host-Wafer bezeichnet wird, der eine oder mehrere Metallisierungsschichten umfassen kann und auch optional vollständig mit einem oder mehreren Halbleiterbauelementen integriert sein kann, zum Beispiel. Das Bonden kann auftreten, indem der Übertragungswafer umgedreht wird, um ihn umzudrehen, und das Metall-Back-End und/oder Isolatormaterial (z.B. Oxidmaterial) des Übertragungswafers mit dem Metall-Back-End und/oder Isolatormaterial des Host-Wafers verbunden wird, sodass die blanken oder anderweitig unbestückten Seiten der zwei sandwichartig angeordneten Wafer nach außen blicken. Ein solches Bonden kann unter der Verwendung von Wärme, Druck und/oder Kraft bei Vorliegen einer kontrollierten Umgebung wie beispielsweise eines Formiergases oder Ammoniak, durchgeführt werden. Bei einigen Ausführungsbeispielen kann der Host-Wafer eine mechanische Stütze sein und keine aktive elektronische Funktion aufweisen, da er in einem Endprodukt entfernt werden kann. Dementsprechend kann der Host-Wafer ein Nicht-Halbleitermaterial wie beispielsweise Siliziumoxid oder Siliziumnitrid oder einen anderen Refraktärwerkstoff (z.B. Aluminiumoxid oder Yttriumoxid) umfassen, um ein paar Beispiele bereitzustellen. Bei einem anderen Ausführungsbeispiel kann der Host-Wafer beispielsweise eine Graphitscheibe mit Siliziumcarbid-Beschichtung zum Widerstand gegen einen chemischen Angriff sein.
  • Nachdem der Übertragungswafer an den Host-Wafer gebondet ist, kann der Bulk-Wafer-Abschnitt des Übertragungswafers (z.B. der Großteil der Mehrschichtsubstratdicke, der nicht mit aktiven Bauelementelementen bestückt ist) von dem Mehrschichtsubstrat entfernt werden, was als Rückseitenfreilegungsprozess bezeichnet wird. Bei Ausführungsbeispielen, die eine Ätz-Stopp-Schicht in dem Mehrschichtsubstrat umfassen, kann ein Rückseitenschleifen durchgeführt werden, um nahe an die Ätz-Stopp-Schicht heranzukommen und dann kann ein Nassätz- und/oder Polierprozess durchgeführt werden, bis das Ätzen/Polieren effektiv an der Ätz-Stopp-Schicht gestoppt wird. Bei einigen solchen Ausführungsbeispielen werden nur die Bauelementschicht (umfassend die darauf/daraus gebildeten Transistoren) und möglicherweise ein Teil der Ätz-Stopp-Schicht auf dem Übertragungswafer übrigbleiben, wodurch vertikale Integrations-MOBS-Schemas ermöglicht werden. Bei anderen Ausführungsbeispielen umfassend eine Schnell-Ätz-Schicht in dem Mehrschichtsubstrat, kann ein laterales Nassätzen durchgeführt werden, um die Schnell-Ätz-Schicht zu entfernen und das Freilegen (Abhebeprozess, anstatt eines Schleifprozesses) des Bulk-Wafers von der Bauelement-Qualitätsschicht zu erlauben. Bei einigen solchen Ausführungsbeispielen werden nur die Bauelementschicht (umfassend die darauf/daraus gebildeten Transistoren) und möglicherweise ein Teil der Schnell-Ätz-Schicht auf dem Host-Wafer bleiben, wodurch die Dicke des Übertragungswafers deutlich reduziert wird, wodurch vertikale Integrations-MOBS-Schemas ermöglicht werden. Bei noch anderen Ausführungsbeispielen kann das Mehrschichtsubstrat sowohl eine Schnell-Ätz-Schicht wie auch eine Ätz-Stopp-Schicht umfassen, wie es aufgrund dieser Offenbarung offensichtlich ist. Bei einigen solchen Ausführungsbeispielen kann das laterale Ätzen durchgeführt werden, um den Bulk-Wafer freizugeben, und dann kann ein Rückseiten-Ätzen und/oder -Polieren durchgeführt werden, bis das Ätzen/Polieren effektiv an der Ätz-Stopp-Schicht gestoppt wird.
  • Es wird darauf hingewiesen, dass „Bauelement-Qualität“ und „Bauelementschicht“ nach hiesigem Gebrauch (z.B. Bauelement-Qualitätsschicht oder Bauelement-Qualitätsmaterial) das Umfassen von qualitativ hochwertigem Einkristallhalbleitermaterial bezeichnet. Die qualitativ hochwertige Komponente kann repräsentativ sein für Defektpegel (z.B. weniger als 1E8 Defekte pro Quadrat-cm), Verunreinigungspegel, Dotierstoffpegel, Rauigkeit und/oder irgendeine andere geeignete oder gewünschte Eigenschaft des Materials, wie es aufgrund der vorliegenden Offenbarung offensichtlich ist. Die Bauelement-Qualitätsschicht kann Regionen von abgestuftem Konzentrationsgradienten oder Stufenfunktionskonzentrationsgradienten umfassen, um Regionen von entweder hohen oder niedrigen Ätz- und/oder Polierraten bereitzustellen, die den Rückseitenfreilegungsprozesses ermöglichen, wie anhand dieser Offenbarung offensichtlich ist. Wie ferner offensichtlich ist, kann ein MOBS-Schema nicht ohne Verwendung der hierin verschieden beschriebenen Integrationstechniken erreicht werden. Das liegt daran, dass das Bauelement-Qualitätsmaterial, aus dem ein oder mehrere Transistoren auf dem Übertragungswafer gebildet werden, eine Einkristallstruktur von ausreichend hoher Qualität vom Standpunkt der Verunreinigung, der Dotierung, des Defekts, der Rauigkeit etc. aufweisen muss. Ohne ein Definieren der Kristallstruktur durch einen Bulk-Wafer (z.B. die hierin beschriebenen Übertragungswafer) könnte solch qualitativ hochwertiges Einkristallmaterial nicht anderweitig erreicht werden, und somit wäre die Bauelement-Qualitätsschicht für vertikal integrierte Transistorebenen nicht erreichbar. Deshalb können die hierin beschriebenen Rückseiten-S/D-Austausch-Techniken zuerst die Übertragungs-zu-Host-Wafer-Integrationstechniken nutzen, die hierin beschrieben sind, wie es aufgrund dieser Offenbarung offensichtlich ist. Es wird darauf hingewiesen, dass, nachdem das Übertragungs-zu-Host-Wafer-Integrationsschema genutzt wird, um eine MOBS-Struktur zu bilden, Abschnitte unter der Bauelementschicht (ursprünglich auf dem Übertragungswafer gebildet), allgemein als Vorderseite der Bauelementschicht bezeichnet werden können, während Abschnitte über der Bauelementschicht allgemein als Rückseite der Bauelementschicht bezeichnet werden können.
  • Ferner wird darauf hingewiesen, dass die Vorderseite der Bauelementschicht sowohl sogenannter Front-End- und Back-End-Verarbeitung ausgesetzt sein kann, da eine solche Verarbeitung vor dem Übertragungs-an-Host-Wafer-Bonden durchgeführt werden kann. Nach der Durchführung der Übertragungs-zu-Host-Wafer-Integration und der Rückseitenfreilegung kann die Rückseite etwas ausgesetzt werden, das als Back-End-Verarbeitung betrachtet wird, doch da eine solche Back-End-Verarbeitung auf der Rückseite der Bauelementschicht durchgeführt wird, kann sie hierin als sogenannte Rückseiten-Back-End- (BBE-; backside-back-end) Verarbeitung bezeichnet werden. Zusätzlich wird darauf hingewiesen, dass Vorderseiten- und Rückseiten-Bezeichnungen relativ zu einer gegebenen Orientierung der Bauelementschicht sind, die sich während des Übertragungs-zu-Host-Wafer-Integrationsschemas ändert, wenn die Bauelementschicht umgedreht wird. Ferner wird darauf hingewiesen, dass, wenn die Halbleiterstruktur umgedreht ist, sodass die Bauelementschicht effektiv nach unten weist, die Kanäle der Transistorbauelemente in dieser Bauelementschicht sich, relativ gesprochen, über deren jeweiligen Gates befinden, anstatt unter den Gates, wie üblicherweise dargestellt. Zu diesem Zweck, und wie offensichtlich wird, ist es nicht vorgesehen, dass Bezüge auf „über“ oder „unter“ hierin notwendigerweise eine Beschränkung bezüglich der Orientierung der Struktur andeuten. Eher wird eine solche Terminologie einfach als relative Ausdrücke verwendet, um die Struktur wie sie in einer bestimmten Orientierung existiert, zu beschreiben. In der Realität kann die Struktur gedreht und umgedreht und anderweitig orientiert werden, wie für eine gegebene Anwendung gewünscht ist, und die relative Terminologie, die hierin verwendet wird, kann einfach an diese tatsächliche Orientierung angepasst werden.
  • Zahlreiche Vorteile der Übertragung-auf-Host-Wafer-Integrationstechniken, die hierin verschieden beschrieben sind, sind aufgrund dieser Offenbarung offensichtlich. Beispielsweise können die Techniken genutzt werden, um sauber einen Transistor und Back-End-Stapel auf einem sehr dünnen Bauelement-Qualitätssubstrat herzustellen, wie beispielsweise einem Substrat, das eine Dicke von weniger als 400, 250, 100 oder 50 nm aufweist, oder irgendeine andere geeignete Maximaldicke, wie aufgrund dieser Offenbarung offensichtlich ist. Wie vorangehend beschrieben, müsste solch ein dünnes Substrat zu Integrationszwecken Bauelementebenen-Qualität aufweisen, im Hinblick auf Verunreinigung, Dotierungslevel, Defektpegel (z.B. Punkt, Linie und Bulk-Defektpegel), Rauigkeit und Waferverbiegung, um nur ein paar Beispielbereiche zu nennen. Verwendung der Ätz-Stopp- und/oder Schnell-Ätz-Schichten in den hierin beschriebenen Integrationstechniken stellt eingebaute Eigenausrichtungsfähigkeiten bereit, sodass jeder Wafer einfacher nach den gewünschten Spezifikationen hergestellt werden kann, umfassend die Fähigkeit, Bauelementebenen-Qualitätssubstrate zu erreichen und vertikale Skalierung (z.B. für ein MOBS-Schema und/oder mehrere Schichten von Front-End-Bauelementen, falls so gewünscht) zu ermöglichen. Zusätzlich stellen die hierin verschieden beschriebenen Übertragungs-zu-Host-Wafer-Integrationstechniken Vorteile zu einfachen Schleif- und Ätz-Techniken bereit, da solche Techniken nicht eine eingebaute Ätz-Stopp-Schicht oder Schnell-Ätz-Schicht umfassen, was zu Dicke-Homogenitätsproblemen führt, die Performance und Verlässlichkeit beeinträchtigen können. Die hierin beschriebenen Integrationstechniken demonstrieren Kontrolle über die Dicke des Substrats der gestapelten Schicht und ermöglichen auch das vertikale Stapeln sehr dünner Bauelement-Qualitätsschichten. Zusätzlich ermöglichen die hierin beschriebenen Integrationstechniken ein MOBS-Schema, das die hierin beschriebenen Rückseiten-S/D-Austauschtechniken umfassen kann. Solche Rückseiten-Kontaktwiderstandsreduzierungstechniken können verbesserte oder vergrößerte ohmsche Kontakteigenschaften bereitstellen, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Verwendung der Techniken und Strukturen, die hierin bereitgestellt sind, kann unter Verwendung von Werkzeugen detektiert werden, wie beispielsweise: Elektronenmikroskopie, umfassend Raster/Transmissionselektronenmikroskopie (SEM/TEM; scanning electron microscopy/transmission electron microscopy), Raster-Transmissionselektronenmikroskopie (STEM; scanning transmission electron microscopy), und Reflexionselektronenmikroskopie (REM; reflection electron microscopy); Zusammensetzungsabbildung, Röntgenkristallstrukturanalyse oder Röntgenbeugung (XRD; x-ray crystallography or diffraction); Energiedispersive Röntgenspektroskopie (EDS; energy-dispersive x-ray spectroscopy); Sekundärionen-Massenspektrometrie (SIMS; secondary ion mass spectrometry); Laufzeit-SIMS; (ToF-SIMS; time-of-flight SIMS); Atomsonden-Bildgebung oder Tomographie; Lokalelektroden-Atomsonden- (LEAP-; local electrode atom probe) Techniken; 3D-Tomographie; oder hochauflösende physikalische oder chemische Analyse, um ein paar geeignete Beispiele analytischer Werkzeuge zu nennen. Insbesondere können bei einigen Ausführungsbeispielen solche Werkzeuge eine IC-MOBS-Struktur anzeigen, die S/D-Regionen eines oder mehrerer Transistoren umfasst, die (zumindest teilweise) über Rückseitenverarbeitung ausgetauscht wurden. Beispielsweise können bei einigen solchen Ausführungsbeispielen die Techniken durch das Vorliegen einer Keimschicht unter den S/D-Regionen detektiert werden, wobei die Keimschicht Halbleitermaterial umfasst und Zusammensetzungsmerkmale aufweist, umfassend zumindest eines der Folgenden: Einbringen eines Ätz-Rate reduzierenden Elements, wie beispielsweise Kohlenstoff und/oder niedrige oder keine Dotierung, Kohlenstoffpegel von 1% oder höher und/oder Dotierungslevel von zumindest 1E19 oder 1E20 Atomen pro Kubikzentimeter (cm) weniger als die Dotierungslevel der S/D-Regionen. In solchen Fällen liegt die Keimschicht vor, um bei Wachsen des finalen S/D-Materials nach dem rückseitigen Entfernen des Opfer-S/D-Materials, das an diesem Ort als eine Art Platzhalter für die S/D-Regionen vorlag, zu helfen. Ferner ermöglicht dies es dem finalen S/D-Material, relativ hohe Verunreinigungsdotierungs-Mengen (z.B. größer als 1E20, 5E20 oder 1E21 Atomen pro Kubik-cm) zu umfassen, ohne dass solche Dotierstoffe in die benachbarten Kanalregion diffundieren, da das finale S/D-Material in den S/D-Regionen gebildet wird, nach einer Verarbeitung, die eine solche ungewünschte Dotierstoffdiffusion verursacht hätte. Bei einigen Ausführungsbeispielen kann die Keimschicht undotiert sein oder Verunreinigungsdotierungs-Pegel (z.B. eines geeigneten n-Typ- oder p-Typ-Dotierstoffs) von weniger als zum Beispiel 1E18, 1E19 oder 1E20 Atomen pro Kubik-cm umfassen, während die S/D-Regionen (nachdem das Opfermaterial entfernt wurde und mit finalem Material ausgetauscht wurde) Verunreinigungsdotierungs-Pegel (z.B eines geeigneten n-Typ- oder p-Typ-Dotierstoffs) umfassen können, die größer sind als zum Beispiel 1E19, 1E20 oder 1E21 Atome pro Kubik-cm. Bei einigen Ausführungsbeispielen kann das MOBS-Schema basierend auf einer oder mehreren Metallisierungsschichten detektiert werden, die sich unter und über der Bauelementschicht (die einen oder mehrere Transistoren umfassen kann) befinden, und/oder basierend darauf, dass einer oder mehrere Transistoren auf der IC auf relativ umgedrehte Art (z.B. wobei jeder Transistorkanal über dem Gate ist, was in herkömmlichen Strukturen untypisch ist) umfasst sind. Zahlreiche Konfigurationen und Variationen sind aufgrund dieser Offenbarung offensichtlich.
  • Architektur und Methodologie
  • 1A-B stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein Verfahren 100 zum Bilden einer integrierten Schaltung (IC; integrated circuit) dar, umfassend ein Metallisierung-auf-beiden-Seiten- (MOBS-; metallization on both sides) Schema und umfassend ein Rückseiten-Source/Drain- (S/D-) Austauschmaterial. 2A-D, 3, 4-4', 5A-B und 6A-E stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung beispielhafte integrierte Schaltungsstrukturen dar, die bei dem Ausführen des Verfahrens 100 aus den 1A-B gebildet werden. Zur Einfachheit der Darstellung sind die IC-Strukturen primär dargestellt, Transistorbauelemente, umfassend eine gefinnte Konfiguration (z.B FinFET oder Trigate), zu verwenden. Jedoch können die Techniken genutzt werden, um Transistoren irgendeiner geeigneten Geometrie zu integrieren, abhängig von der Endnutzung oder Zielanwendung. Verschiedene beispielhafte Transistorbauelementgeometrien, die einen Vorteil aus der Integration und den hierin beschriebenen Rückseiten-S/D-Austauschtechniken ziehen können, umfassen sind aber nicht beschränkt auf Feldeffekttransistoren (FETs; field-effect-transistors), Metall-Oxid-Halbleiter-FETs (MOSFETs; metall-oxide semiconductor FETs); Tunnel-FETs (TFETs; tunnel-FETs), planare Transistor-Konfigurationen, Dual-Gate-Transistor-Konfigurationen, gefinnte Transistor-Konfigurationen (z.B. fin-FET, Tri-Gate) und Nanodraht-(oder Nanoband- oder Gate-Allround- (Gate-Ringsum-)) Transistor-Konfigurationen. Zusätzlich können die Techniken für p-Typ Transistorbauelemente (z.B p-MOS oder p-TFET) und/oder n-Typ Transistorbauelemente (z.B. n-MOS oder n-TFET) verwendet werden. Ferner können die Techniken für komplementäre Transistor-basierte Bauelemente, wie beispielsweise komplementäre MOS (CMOS; complementary MOS) oder komplementäre TFET (CTFET; complementary TFET) Bauelemente, verwendet werden, oder Wenige-zu-Einzelelektronen-Quanten-Transistorbauelemente verwendet werden. Wiederum können solche Bauelemente Halbleitermaterialien verwenden, die beispielsweise dreidimensionale Kristalle, ebenso wie zweidimensionale Kristalle oder Nanoröhren sind. Bei einigen Ausführungsbeispielen können die Techniken genutzt werden, um Bauelementen verschiedener Ausmaße einen Vorteil zu bringen, wie beispielsweise IC-Bauelementen, die kritische Dimensionen im Mikrometerbereich und/oder im Nanometerbereich (z.B. gebildet an den 22, 14, 10, 7, 5 oder 3 nm Verarbeitungsknoten oder darüber hinaus) aufweisen.
  • Wie in 1A erkennbar ist, umfasst das Verfahren 100 ein Bereitstellen 102 eines Bulk-Wafers oder -Substrats, ein Abscheiden 104a einer Ätz-Stopp-Schicht oder ein Abscheiden 104b einer Schnell-Ätz-Schicht, und ein Abscheiden einer Bauelement-Qualität-Halbleiterschicht 106, um eine beispielhaftes Mehrschichtsubstrat zu bilden, das in 2A gemäß einem Ausführungsbeispiel dargestellt ist. Das Mehrschichtsubstrat umfasst in diesem beispielhaften Ausführungsbeispiel eine Bulk-Wafer-Schicht 200, eine Ätz-Stopp- oder Schnell-Ätz-Schicht 210 und eine Bauelement-Qualität-Halbleiterschicht 220. Die Bulk-Wafer-Schicht 200 kann bei einigen Ausführungsbeispielen sein: ein Bulk-Substrat umfassend Gruppe IV Material, wie beispielsweise Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe) oder Siliziumcarbid (SiC) und/oder zumindest ein Gruppe III-V Material und/oder Saphir und/oder irgendein anderes geeignetes Material (geeignete Materialien), wie aufgrund dieser Offenbarung offensichtlich ist; eine X-auf-Isolator- (XOI; X on insulator) Struktur, wobei X eines der vorangehenden Materialien ist (z.B. Gruppe IV und/oder Gruppe III-V und oder Saphir) und das Isolatormaterial ein Oxidmaterial oder dielektrisches Material oder ein anderes elektrisch isolierendes Material ist; oder irgendeine andere geeignete Mehrschichtstruktur, wobei die obere Schicht eines der vorangehend genannten Materialien (z.B. Gruppe IV und/oder Gruppe III-V und/oder Saphir) umfasst. Es wird darauf hingewiesen, dass Gruppe IV Materialien nach hiesigem Gebrauch zumindest ein Gruppe IV Element (z.B. Kohlenstoff, Silizium, Germanium, Zinn) wie beispielsweise Si-, Ge-, SiGe- oder SiC-Verbindungen oder Legierungen umfasst, um einige Beispiele zu nennen. Es wird darauf hingewiesen, dass Gruppe III-V Materialien nach hiesigem Gebrauch zumindest ein Gruppe III Element (z.B. Aluminium, Gallium, Indium, Bor, Thallium) und zumindest ein Gruppe V Element (z.B. Stickstoff, Phosphor, Arsen, Antimon, Bismut), wie beispielsweise Galliumarsenid (GaAs), Galliumnitrid (GaN), Indiumgalliumarsenid (InGaAs), Indiumgalliumnitrid (InGaN), Aluminiumgalliumarsenid (AlGaAs), Alluminiumgalliumnitrid (AlGaN) und Indiumphosphid (InP) umfasst, um einige Beispiele zu nennen. Bei einigen Ausführungsbeispielen kann ein Bulk-Wafer 200 mit einem oder mehreren Materialien dotiert sein, wie beispielsweise umfassend p-Typ- oder n-Typ- Verunreinigungsdotierung irgendeiner geeigneten Kombination. Bei einigen Ausführungsbeispielen kann ein Bulk-Wafer 200 eine Oberflächen-Kristallorientierung umfassen, die durch einen Millerschen Index von <100>, <110> oder <111> oder dessen Äquivalenten beschrieben ist, wie aufgrund dieser Offenbarung offensichtlich ist. Da die auf dem Bulk-Wafer 200 gebildeten Bauelemente in einen anderen Host-Wafer integriert werden sollen, kann der Bulk-Wafer 200 hierin, um die Bezugnehmung zu vereinfachen, als ein Übertragungswafer bezeichnet werden. Zusätzlich wird, um die Beschreibung zu vereinfachen, die vorliegende Offenbarung primär in dem Kontext beschrieben, dass der Bulk-Wafer 200 ein Bulk-Si- oder SOI-Wafer ist. Bei einigen Fällen kann die Dicke T1 der Bulk-Wafer-Schicht 200 beispielsweise 0,1-2 mm betragen, wie beispielsweise 0,75 mm für Wafer mit einem Durchmesser von 12 Zoll, wie es Standard ist. Jedoch kann die Dicke T1 der Bulk-Wafer-Schicht 200 irgendeine geeignete Dicke sein, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Bei diesem beispielhaften Ausführungsbeispiel kann eine Schicht 210 entweder einer Ätz-Stopp-Schicht oder eine Schnell-Ätz-Schicht sein, die auf die Bulk-Wafer-Schicht 200 abgeschieden 104a oder 104b wurde. Wie aufgrund der vorliegenden Offenbarung offensichtlich ist, ist die Schicht 210 eine Opferschicht, die bei dem Entfernen der Bulk-Wafer-Schicht 200 hilft. Dementsprechend wird die Opferschicht 210, wie hierin detaillierter beschrieben ist, während der Durchführung der Integrationstechniken entweder vollständig oder teilweise entfernt. Eine Abscheidung 104a oder 104b kann eine Deckschichtabscheidung der Opferschicht 210 oder ein selektives Wachsen der Opferschicht 210 auf der Schicht 200 unter Verwendung von Gasphasenabscheidung (CVD; chemical vapor deposition), Atomschichtabscheidung (ALD; atomic layer deposition), Molekularstrahlepitaxie (MBE; molecular beam epitaxy), und/oder irgendeines anderen geeigneten Prozesses umfassen, abhängig von der Endnutzung oder Zielanwendung. Bei einigen Ausführungsbeispielen kann die obere Oberfläche der Wafer-Schicht 200 vor der Abscheidung der Opferschicht 210 behandelt werden (z.B. chemische Behandlung, thermische Behandlung, etc.). Bei einigen Ausführungsbeispielen, bei welchen die Opferschicht 210 eine Ätz-Stopp-Schicht ist, kann die Dicke T2 der Ätz-Stopp-Schicht 210 beispielsweise im Bereich von 50-200 nm sein, oder irgendeine geeignete Dicke, die es erlaubt, dass ein Ätzen/Polieren 115a, das die Täler trifft, verursacht durch ein Rückseitenschleifen 114a, dem Prozess des Ätzens/Polierens 115a stand hält, bis alle Spitzen entfernt sind, wie Bezug nehmend auf 5A detaillierter beschrieben wird. Bei einigen Ausführungsbeispielen, bei welchen die Opferschicht 210 eine Schnell-Ätz-Schicht ist, kann die Dicke T2 der Schnell-Ätz-Schicht 210 beispielsweise zumindest 500 nm sein, oder irgendeine geeignete Dicke, die es dem lateralen Ätzen 114b ermöglicht, von den Rändern des Wafers 200 hineinzuätzen, und ein Abheben oder Entfernen des Wafers ermöglicht, wie Bezug nehmend auf 5B detaillierter beschrieben wird. Jedoch kann die Dicke T2 der Opferschicht 210 irgendeine geeignete Dicke sein, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Bei diesem beispielhaften Ausführungsbeispiel kann die Bauelement-Qualitätsschicht 220 Gruppe IV Halbleitermaterial (z.B. Si, Ge, SiGe), Gruppe III-V Halbleitermaterial (z.B. GaAs, InGaAs, InP), Graphen, MoS2, und/oder Kohlenstoffnanoröhren umfassen, um einige Beispiele zu nennen. Bei einigen Ausführungsbeispielen kann eine Schicht 220 eine Mehrzahl von Mehrschichtmaterialien umfassen, die beispielsweise für Nanodraht-Transistorkonfigurationsanwendungen verwendet werden können. Zusätzlich kann die Schicht 220 mit einem oder mehreren Materialien (z.B. mit geeigneten n-Typ- oder p-Typ-Dotierstoffen) dotiert sein, abhängig von der Endnutzung oder Zielanwendung. Eine Abscheidung 106 der Schicht 220 kann unter Verwendung von irgendeinem Abscheidungsprozess durchgeführt werden, der hierin beschrieben ist (z.B. CVD, ALD, MBE, etc.), oder irgendeinem anderen geeigneten Abscheidungsprozess. Bei einigen Ausführungsbeispielen kann die Dicke T3 der Bauelement-Qualitätsschicht 220 beispielsweise in dem Bereich von 300-500 nm sein, oder irgendeine andere geeignete Dicke, wie aufgrund dieser Offenbarung offensichtlich ist. Wie anhand dieser Offenbarung verstanden werden kann, kann eines oder können mehrere Transistorbauelemente unter Verwendung der Bauelement-Qualitätsschicht 220 gebildet werden, und diese Bauelemente werden an einen Host-Wafer gebondet, um ein MOBS-Schema zu ermöglichen, wie hierin detaillierter beschrieben wird.
  • Irgendein geeignetes Material kann für die Opferschicht 210 verwendet werden, abhängig von der ausgewählten Konfiguration. Bei einigen Ausführungsbeispielen kann die Materialauswahl für die Opferschicht 210 darauf basieren, ob die Schicht 210 eine Ätz-Stopp-Schicht oder eine Schnell-Ätz-Schicht ist, auf dem Material der Bulk-Wafer-Schicht 200, und/oder dem Material der Bauelement-Qualitätsschicht 220. Beispielsweise umfasst ein beispielhaftes Ätz-Stopp-Material im Falle eines Si-Bulk-Wafers 200 und einer Si-Bauelement-Qualitätsschicht 220 Si:C mit C-Dotierungs- oder Legierungs-Gehalt im Bereich von 1-30% und beispielhafte Schnell-Ätz-Materialien umfassen SiGe und SiGe:B. Im Falle eines Si-Bulk-Wafers 200 und einer Ge- oder SiGe- Bauelement-Qualitätsschicht 220 mit einem Ge-Gehalt von mehr als 80% für die Schicht 210, umfassen beispielhafte Ätz-Stopp-Materialien Ge oder Ge:C mit C-Dotierungsgehalt im Bereich von 1-30%, und beispielhafte Schnell-Ätz-Materialien umfassen GeSn und GeSn:B. Im Falle eines Si-Bulk-Wafers 200 und einer SiGe Bauelement-Qualitätsschicht 220 mit einem Ge-Gehalt im Bereich von 10-80% für die Schicht 210 umfasst ein beispielhaftes Ätz-Stopp-Material SiGe:C mit einem C-Dotierungsgehalt im Bereich von 1-30%, und ein beispielhaftes Schnell-Ätz-Material umfasst SiGe mit einem Ge-Gehalt, das ungefähr 10% höher oder höher ist als die Si-Ge-Bauelement-Qualitätsschicht (die Bor-dotiert sein kann oder nicht). Im Falle eines Si-Bulk-Wafers 200 und einer InGaAs-Bauelement-Qualitätsschicht 220 für die Schicht 210 umfasst ein beispielhaftes Ätz-Stopp-Material InP, und ein beispielhaftes Schnell-Ätz-Material umfasst GaAs. Bei Beispielen, die eine Schnell-Ätz-Schicht umfassen, kann das Schnell-Ätz-Material basierend auf der Fähigkeit ausgewählt werden, dieses Schnell-Ätz-Material mit einer Rate von zumindest 2, 5, 10, 20, 50, 100 oder 200 Mal schneller zu entfernen, als das Material von einer oder mehreren der umgebenden Schichten. Zahlreiche Variationen der Materialien der Opferschicht 210, ob die Schicht eine Ätz-Stopp-Schicht oder eine Schnell-Ätz-Schicht ist, sind aufgrund dieser Offenbarung offensichtlich.
  • 2A' stellt gemäß einem Ausführungsbeispiel ein anderes beispielhaftes Mehrschichtsubstrat dar. Bei diesem beispielhaften Ausführungsbeispiel sind der Bulk-Wafer 200 und die Bauelement-Qualitätsschicht 220 dieselben, wie Bezug nehmend auf die beispielhafte Struktur von 2A beschrieben sind, doch zwischen ihnen sind zusätzliche Schichten umfasst. Wie in dem Verfahren 100 aus 1A erkennbar ist, umfassen manche Ausführungsbeispiele sowohl eine Ätz-Stopp-Schicht wie auch eine Schnell-Ätz-Schicht, was bei der beispielhaften Struktur von 2A' der Fall ist, bei der eine Schicht 212 eine Schnell-Ätz-Schicht ist und eine Schicht 214 eine Ätz-Stopp-Schicht ist. Die vorangehende relevante Erörterung im Hinblick auf die Schicht 210 ist gleichfalls auf diese Struktur anwendbar. Beispielsweise treffen die relevanten Dicken und Materialien, die Bezug nehmend auf die Schicht 210 als eine Schnell-Ätz-Schicht erörtert wurden, auf eine Schnell-Ätz-Schicht 212 (aufweisend eine Dicke T4) zu. Ferner treffen die relevanten Dicken und Materialien, die Bezug nehmend auf die Schicht 210 als eine Ätz- Stopp-Schicht erörtert wurden, auf eine Ätz-Stopp-Schicht 214 (aufweisend eine Dicke T6) zu. Wie auch in 2A' erkennbar ist, ist eine Schicht 205 sandwichartig zwischen der Schnell-Ätz-Schicht 212 und der Ätz-Stopp-Schicht 214 angeordnet. Die Schicht 205 kann als eine Übergangsschicht umfasst sein, die bei dem Ätzen und Entfernen der Schicht 212 hilft und/oder mit dem Ätzen/Polieren hilft, das mit der Ätz-Stopp-Schicht 214 durchgeführt wird, wie aufgrund der vorliegenden Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann die Schicht 205 dasselbe Material umfassen wie der Bulk-Wafer 200 oder die Schicht 205 kann dasselbe Material umfassen wie die Schicht 220, zum Beispiel. Ferner kann bei einigen Ausführungsbeispielen die Schicht 205 zum Beispiel eine Dicke T5 im Bereich von 50-300 nm aufweisen, oder irgendeine andere geeignete Dicke, abhängig von der Endnutzung oder Zielanwendung. Es wird darauf hingewiesen, dass die Abscheidung irgendeiner der Schichten 212, 205, 214 und 220 unter Verwendung irgendeines Abscheidungsprozesses durchgeführt werden kann, der hierin beschrieben ist (z.B. CVD, ALD, MBE, etc.), oder irgendeinem anderen geeigneten Abscheidungsprozess.
  • Das Verfahren 100 aus 1A wird mit der Durchführung 108 einer Front-End-Verarbeitung unter Verwendung des beispielhaften Mehrschichtsubstrats aus 2A fortgesetzt, um die resultierende beispielhafte Struktur zu bilden, die in 2B gemäß einem Ausführungsbeispiel gezeigt ist. Die Front-End-Verarbeitung umfasst in diesem beispielhaften Ausführungsbeispiel ein Bilden eines Opfer-S/D-Materials, das später entfernt wird und während einer Rückseitenverarbeitung ausgetauscht wird, wie aufgrund dieser Offenbarung offensichtlich ist. Wie in 2B erkennbar ist, wurde während der Front-End-Verarbeitung 108 die Bauelement-Qualitätsschicht 220 in Finnen 222 gebildet, flaches Grabenisolations- (STI, shallow trench isoliation) Material 230 wurde abgeschieden und ausgespart, und ein Gate 240 wurde auf den Finnen 222 gebildet, um die Kanalregionen (wo die Source/Drain- (S/D-) Regionen benachbart zu der Kanalregion angeordnet sind) zu definieren. Die Bildung der Finnen 222 kann unter Verwendung irgendeines geeigneten Prozesses durchgeführt worden sein, wie beispielsweise eines Nass- oder Trockenätz-Prozesses. Die Finnen 222 können gebildet sein, verschiedene Breiten und Höhen aufzuweisen. Beispielsweise kann das Höhe- (Ausmaße in die Y-Richtung) zu-Breite- (Ausmaße in die X-Richtung) Verhältnis (h/w) der Finnen größer als 1 sein, wie beispielsweise 1,5 bis 3, bei einigen Fällen. Es wird darauf hingewiesen, dass die Finnen 222 und die zwischen den Finnen 222 gebildeten Gräben in dieser beispielhaften Struktur zur Einfachheit der Darstellung als die gleiche Breite und Tiefe/Höhe aufweisen dargestellt werden; jedoch soll die vorliegende Offenbarung nicht derartig eingeschränkt sein. Auch wird darauf hingewiesen, dass, obwohl in der beispielhaften Struktur drei Finnen 222 gezeigt sind, irgendeine Anzahl von Finnen gebildet werden kann, wie beispielsweise eine, zwei, zehn, hunderte, tausende, Millionen, etc., abhängig von der Endnutzung oder Zielanwendung. Ferner wird darauf hingewiesen, dass, obwohl ein Abschnitt der Bauelement-Qualitätsschicht 220 in Finnen 222 gebildet wurde, die Maximaldicke der Schicht immer noch dieselbe ist wie (oder ungefähr dieselbe ist wie) die ursprüngliche Dicke der abgeschiedenen Schicht 220, die in 2A (wobei die Dicke von der Unterseite der Schicht 220 zu der Oberseite der Finnen 222 gemessen werden kann) gezeigt ist.
  • Bei der beispielhaften Struktur von 2B liegt ein STI-Material 230 zwischen den Finnen 222 vor, die aus der Bauelement-Qualitätsschicht 220 gebildet wurden. Bei einigen Ausführungsbeispielen kann eine Abscheidung des STI-Materials 230 irgendeinem Abscheidungsprozess umfassen, der hierin beschrieben ist (z.B. CVD, ALD, MBE, etc.), oder irgendeinen anderen geeigneten Abscheidungsprozess. Das STI-Material 230 kann irgendein geeignetes Isolatormaterial umfassen, wie beispielsweise eines oder mehrere von Dielektrikums-, Oxid- (z.B. Siliziumdioxid) oder Nitrid- (z.B. Siliziumnitrid) Materialien. Bei einigen Ausführungsbeispielen kann das STI-Material 230 basierend auf dem Material der Finnen 222 ausgewählt werden. Beispielsweise kann im Fall einer Si-Bauelement-Qualitätsschicht 220, ein STI-Material 220 Siliziumdioxid oder Siliziumnitrid sein. Wie auch in der Struktur von 2B erkennbar ist, wurde ein Gate 240 wurde auf den Finnen 222 gebildet. Bei einigen Ausführungsbeispielen kann die Bildung eines Gates 240 einen Gate-Zuerst-Ablauf (auch Up-Front High-k-Gate genannt) umfassen. Bei einigen Ausführungsbeispielen kann das Gate in einem Gate-Zuletzt-Ablauf (auch Austausch-Metall-Gate (RMG; replacement metal gate) genannt) gebildet werden. Bei solcher Gate-Zuletzt-Verarbeitung umfasst der Prozess Dummy-Gate-Oxidabscheidung, Dummy-Gate-Elektroden- (z.B. poly-Si) Abscheidung und strukturierende Hartmaskenabscheidung. Zusätzliche Verarbeitung kann Strukturieren der Dummy-Gates und Abscheiden/Ätzen des Abstandhaltermaterials umfassen. Auf solche Prozesse folgend, kann das Verfahren fortfahren mit Isolatorabscheidung, Planarisierung und dann Dummy-Gate-Elektroden- und Gate-Oxide-Entfernung, um die Kanalregion der Transistoren freizulegen. Folgend auf das Öffnen der Kanalregion können das Dummy-Gate-Oxid und die Elektrode mit beispielsweise einem High-k-Dielektrikum und/oder einem Austausch-Metall-Gate ausgetauscht werden.
  • Bei diesem beispielhaften Ausführungsbeispiel umfasst das Gate eine Gate-Elektrode 240 und ein Gate-Dielektrikum (das, um die Darstellung zu vereinfachen, nicht gezeigt ist), das direkt unter der Gate-Elektrode 240 gebildet ist. Das Gate-Dielektrikum kann beispielsweise irgendein geeignetes Oxid sein, wie beispielsweise Siliziumdioxid oder High-k-Gate-Dielektrikumsmaterialien. Beispiele von High-k-Gate-Dielektrikumsmaterialien umfassen beispielsweise Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Ausheilungsprozess an der Gate-Dielektrikum-Schicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird. Die Gate-Elektrode 240 kann ein breites Spektrum von Materialen aufweisen, wie beispielsweise Polysilizium, Siliziumnitrid, Siliziumcarbid, oder verschiedene geeignete Metalle oder Metalllegierungen, wie beispielsweise Aluminium (AI), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN). Abstandhalter können benachbart zu dem Gate gebildet werden und/oder Hartmasken können auf dem Gate gebildet werden, um beispielsweise mit einer Austausch-Gate-Verarbeitung zu helfen und/oder um das Gate während eines nachfolgenden Verarbeitens zu beschützen.
  • Eine Front-End-Verarbeitung 108 fährt bei diesem beispielhaften Ausführungsbeispiel mit einer Source/Drain- (S/D-) Verarbeitung fort, die das Entfernen von zumindest einem Abschnitt der Finnen 222 und ein Austauschen dieses Abschnitts mit einem Austauschmaterial 224 und 226 in den S/D-Regionen umfasst, um die resultierende beispielhafte Struktur aus 2C zu bilden. Wie aufgrund dieser Offenbarung offensichtlich ist, soll das S/D-Material 224 das finale Material für die entsprechenden S/D-Regionen sein, da sie von der Vorderseite der Struktur kontaktiert werden. Wie auch aufgrund dieser Offenbarung offensichtlich ist, soll das S/D-Material 226 ein Opfermaterial für die entsprechenden S/D-Regionen sein, da das Opfermaterial 226 entfernt wird und nach der Rückseitenfreilegung ausgetauscht wird, da diese S/D-Regionen von der Rückseite der Struktur kontaktiert werden. Wie aufgrund von 2C verstanden werden kann, wurden die S/D-Regionen von Finnen 222, die über der STI-Schicht 230 waren, bei diesem beispielhaften Ausführungsbeispiel entfernt und ausgetauscht, um die Austausch-S/D-Regionen 224 und 226 zu bilden. Deshalb bleiben in dem Querschnitt der S/D-Region, der in 2C gezeigt ist, nur die Teilfinnenabschnitte 221 der ursprünglichen Finnen 222 übrig. Bei einigen Ausführungsbeispielen können die Austausch-S/D-Regionen 224 (die bei diesem beispielhaften Ausführungsbeispiel Austauschfinnen sind) mit irgendeiner geeigneten Größe und Form gebildet werden, wie beispielsweise einer Größe und Form die ähnlich zu dem Abschnitt der ursprünglichen Finnen 222 ist, der über den STI-Materialabschnitten 230 abgesondert wurde, zum Beispiel. Jedoch können bei einigen Ausführungsbeispielen die Austausch-Finnen-Abschnitte unterschiedliche Größen und Formen aufweisen, wie in den 7G-N gezeigt ist. Bei einigen Ausführungsbeispielen können irgendwelche geeigneten Techniken verwendet werden, um die S/D-Regionen zu entfernen und auszutauschen, wie beispielsweise das Verwenden von Maskierung, Ätzen und/oder Abscheidungsprozessen, wie anhand dieser Offenbarung offensichtlich ist.
  • Bei einigen Ausführungsbeispielen kann das Austausch- finale S/D 224 (von der Vorderseite zu kontaktieren) irgendein geeignetes Material umfassen, wie beispielsweise irgendein geeignetes Halbleitermaterial (z.B. Gruppe IV- oder Gruppe III-V Halbleitermaterial). Ferner kann das Austausch-S/D-Material 224 bei einigen Ausführungsbeispielen zum Beispiel irgendeinen geeigneten n-Typ- und/oder p-Typ- Dotierstoff umfassen, oder nicht. Wie auch in 2C gezeigt ist, umfassen die S/D-Regionen, die von der Vorderseite zu kontaktieren sind (als 224 angezeigt), bei diesem beispielhaften Ausführungsbeispiel eine optionale Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225. Bei einigen Ausführungsbeispielen kann eine solche Kontaktwiderstandsreduktions-Schicht 225 auf dem Vorderseitenabschnitt der S/D-Regionen gebildet werden, um beispielsweise bei ohmschem Kontakt zu helfen. Bei einigen Ausführungsbeispielen kann die Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 irgendein geeignetes Material umfassen, wie beispielsweise Gruppe IV- und/oder Gruppe III-V Material, oder irgendein anderes geeignetes Material, wie aufgrund dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen, bei welchen die Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 vorliegt, kann sie degeneriert dotiertes Material umfassen, wie beispielsweise n-Typ- und/oder p-Typ- Dotierstoffkonzentrationen von zumindest 1E19, 1E20, 5E20 oder 1E21 Atomen pro Kubik-cm, oder irgendeine andere geeignete Minimalschwellendotierstoffkonzentration, um bei ohmschem Kontakt zu helfen. Bei einigen Ausführungsbeispielen kann die Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 ähnliches Material umfassen, wie ihre jeweilige S/D-Region 224. Bei einigen solchen Ausführungsbeispielen kann die Materialzusammensetzung der Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder des -Abschnitts 225, relativ zu der einen oder mehreren S/D-Regionen 224, für die die Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder der -Abschnitt 225 verwendet wird, unterschiedlich sein, als die Materialzusammensetzung dieser einen oder mehreren S/D-Regionen 224. Beispielsweise kann bei dem beispielhaften Fall einer SiGe-S/D-Region, eine Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder ein - Abschnitt für diese SiGe-S/D-Region auch SiGe umfassen, aber mit einem relativ erhöhten Prozentsatz von Ge in dem SiGe-Material. Ferner kann bei dem beispielhaften Fall einer InGaAs-S/D-Region eine Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder ein - Abschnitt für diese InGaAs-S/D-Region auch InGaAs umfassen, aber mit einem relativ erhöhten Prozentsatz von In in dem InGaAs-Material.
  • Um zu darstellenden Zwecken noch mehr spezifische Beispiele bereitzustellen, kann bei einem Ausführungsbeispiel umfassend einen Si-Kanal-p-MOS aufweisend SiGe:B-S/D-Regionen mit 3E20 B Atomen pro Kubik-cm, eine Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder einen -Abschnitt für die S/D-Regionen zum Beispiel SiGe:B mit 5E20 B Atomen pro Kubik-cm oder Ge:B mit 5E20 B Atomen pro Kubik-cm umfassen. Bei einem anderen beispielhaften Fall kann bei einem Ausführungsbeispiel umfassend einen Si-Kanal-n-MOS aufweisend Si:P-S/D-Regionen mit 5E20 P Atomen pro Kubik-cm, eine Vorderseiten-Kontaktwiderstandsreduktions-Schicht oder einen -Abschnitt für die S/D-Regionen Si:P mit 1E21 P Atomen pro Kubik-cm umfassen. Es wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen eine Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225, wenn vorliegend, eine individuelle Schicht oder ein Abschnitt der S/D-Regionen 224 sein kann, wo eines oder mehrere Materialien oder Materialkonzentrationen von einer S/D-Region 224 zu der Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 gestuft (z.B. erhöht und/oder gesenkt) sind. Beispielsweise kann bei dem Bilden von S/D-Regionen 224 der finale Abschnitt des Abscheidungsprozesses das Erhöhen der Dotierungskonzentration auf eine gleichmäßige oder plötzliche Art und Weise umfassen. Bei einigen Ausführungsbeispielen kann die Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 eine Dotierungskonzentration (z.B. irgendwelcher geeigneten n-Typ- oder p-Typ- Dotierstoffe) umfassen, die zumindest 1E17 bis 1E21 Atome pro Kubik-cm (z.B. zumindest 1E20 Atome pro Kubik-cm) größer ist, als die Dotierstoffkonzentration der S/D-Regionen 224, für die sie Kontaktwiderstandsreduktion bereitstellt, oder ein anderer geeigneter Betrag ist, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Fortfahrend mit der beispielhaften Struktur von 2C können die Opfer-S/D-Regionen 226 irgendein geeignetes Material umfassen, wie beispielsweise Gruppe IV- oder Gruppe III-V Halbleitermaterial. Bei einigen Ausführungsbeispielen kann das Material der Opfer-S/D-Regionen 226 Verunreinigungsdotierstoffe (z.B. irgendwelche geeigneten n-Typ- oder p-Typ-Dotierstoffe) umfassen oder nicht, wobei solche Dotierstoffe eine Konzentration von weniger als 1E20, 1E19 oder 1E18 Atomen pro Kubik-cm oder irgendeiner anderen geeigneten Menge aufweisen können, wie aufgrund dieser Offenbarung offensichtlich ist. Bei Ausführungsbeispielen bei welchen die Opfer-S/D-Regionen 226 Verunreinigungsdotierstoffe umfassen, kann die Dotierungskonzentration relativ niedrig gehalten werden (z.B. weniger als 1E20 Atome pro Kubik-cm), um die Dotierstoffe daran zu hindern, während eines nachfolgenden Verarbeitens (z.B. während Ausheilprozessen mit hoher Temperatur, die während Front-End-Verarbeitung auftreten) in die Kanalregion zu diffundieren. Bei einem beispielhaften Ausführungsbeispiel kann das Opfer-S/D-Material zum Beispiel undotiertes oder niedrig dotiertes (z.B. weniger als 1E20 Atome pro Kubik-cm) SiGe-Material umfassen. Bei einigen Ausführungsbeispielen können alle der S/D-Regionen mit einem solchen Opfermaterial ausgetauscht werden, das später während einer Rückseitenverarbeitung entfernt und ausgetauscht wird. Bei einigen Ausführungsbeispielen können nur manche der S/D-Regionen mit einem solchen Opfermaterial ausgetauscht werden, das später während einer Rückseitenverarbeitung entfernt und ausgetauscht wird. Bei einigen solchen Ausführungsbeispielen können die selektiven S/D-Regionen, die Opfermaterial umfassen, nur die S/D-Regionen einer Polarität (z.B. nur eine aus n-Typ- oder p-Typ-S/D-Regionen für nur einen aus n-MOS- und/oder p-MOS-Transistoren) von Transistoren, die auf dem Übertragungswafer zu bilden sind, umfassen. Bei einigen solchen Ausführungsbeispielen können die selektiven S/D-Regionen, die Opfermaterial umfassen, nur die S/D-Regionen umfassen, die von der Rückseite zu kontaktieren sind (nachdem der hierin beschriebene Rückseitenfreilegungsprozess durchgeführt wurde), im Gegensatz zu denen, die von der Vorderseite zu kontaktieren sind. Bei dem spezifischen Ausführungsbeispiel aus 2C umfassen die S/D-Regionen 224 finales S/D-Material, da diese Regionen von der Vorderseite zu kontaktieren sind, während die S/D-Regionen 226 Opfer-S/D-Material umfassen, da diese Regionen später entfernt werden und nach dem Rückseitenfreilegungsprozess ausgetauscht werden.
  • Wie in 2C gezeigt ist, umfassen die Opfer-S/D-Regionen 226 bei diesem beispielhaften Ausführungsbeispiel jede eine obere Schicht 227. Die obere Schicht 227 kann hierin als eine Keimschicht bezeichnet werden, denn, nachdem das Material der Opfer-S/D-Regionen 226 während einer Rückseitenverarbeitung entfernt wurde, kann das finale, in diesen Regionen gebildete S/D-Austauschmaterial dann aus der Keimschicht 227 gewachsen werden, wie aufgrund dieser Offenbarung offensichtlich ist. Bei einigen solchen Ausführungsbeispielen kann das Opfer-S/D-Material 226 selektiv entfernt werden, sodass die Keimschicht 227 nach einem selektiven Ätzprozess übrigbleibt. Dementsprechend kann die Keimschicht 227 bei einigen Ausführungsbeispielen eine Ätzrate aufweisen, die geringer ist, als die des Opfer-S/D-Materials 226 für ein gegebenes Ätzmittel, sodass das gegebene Ätzmittel in der Lage ist, das Opfer-S/D-Material 226 mit einer Rate von zumindest 2, 3, 4, 5, 10, 15, 20, 25, 30, 40, oder 50 Mal schneller zu entfernen, als die Rate, mit der das gegebene Ätzmittel das Keimschichtmaterial 227 entfernt, oder mit einer anderen geeigneten minimalen relativen Rate, wie anhand dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann die Keimschicht 227 Halbleitermaterial umfassen, wie beispielsweise Gruppe IV- oder Gruppe III-V Halbleitermaterial. Bei einigen solchen Ausführungsbeispielen kann die Keimschicht Legierungselemente wie beispielsweise Kohlenstoff mit Pegeln von 1 bis 20% und/oder Verunreinigungsdotierstoffe (z.B. irgendwelche geeigneten n-Typ- oder p-Typ-Dotierstoffe) umfassen oder nicht, wobei solche Dotierstoffe eine Konzentration von weniger als 1E20, 1E19 oder 1E18 Atomen pro Kubik-cm oder irgendeiner anderen geeigneten Menge aufweisen können, wie aufgrund dieser Offenbarung offensichtlich ist. Bei Ausführungsbeispielen, bei welchen die Keimschicht 227 Verunreinigungsdotierstoffe umfasst, können solche Dotierstoffe als ein Resultat von Diffusion von den Opfer-S/D-Regionen 226 (z.B. verursacht während Ausheilprozessen mit hoher Temperatur, die während Front-End-Verarbeitung auftreten) vorliegen. Bei Ausführungsbeispielen, bei welchen die Keimschicht 227 Verunreinigungsdotierstoffe umfasst, kann die Dotierstoffkonzentration zumindest 1E17, 1E18, 1E19, oder 5E19 Atomen pro Kubik-cm (oder ein anderer geeigneter Schwellenbetrag) weniger sein, als die Dotierstoffkonzentration des Opfer-S/D-Materials 226, um, beispielsweise, bei dem selektiven Ätzen und dem Entfernen des Opfer-S/D-Materials 226 relativ zu dem Keimschichtmaterial 227 während einer Rückseitenverarbeitung, zu helfen.
  • Bei einigen Ausführungsbeispielen kann die Oberseite/Keimschicht-Material 227 ähnliches Halbleitermaterial relativ zu seinem jeweiligen Opfer-S/D-Regionmaterial 226 (ungeachtet irgendwelcher umfassten Verunreinigungsdotierstoffe in einem/beiden der Merkmale) umfassen, während die Merkmale bei anderen Ausführungsbeispielen unterschiedliches Halbleitermaterial umfassen können. Beispielsweise können bei einigen Ausführungsbeispielen sowohl eine Opfer-S/D-Region 226 wie auch ihre entsprechende Keimschicht 227 (d.h. die Keimschicht auf oder über der Opfer-S/D-Region, wie in 2C gezeigt ist) können beide dasselbe Halbleitermaterial (z.B. beide umfassen Si oder SiGe) umfassen, oder sie können unterschiedliches Halbleitermaterial (z.B. wobei eine Opfer-S/D-Region 226 SiGe umfasst, und die entsprechende Keimschicht 227 Si umfasst) umfassen. Selbst bei Ausführungsbeispielen bei welchen ein Paar aus einer Opfer-S/D-Region 226 und einer entsprechenden Keimschicht 227 dasselbe Halbleitermaterial umfassen, kann das Material der unterschiedlichen Merkmale unterschiedliche Legierungskonzentrationen umfassen. Beispielsweise, wo beide Merkmale 226 und 227 SiGe umfassen, und genauer Si1-xGex, wobei x der Germaniumprozentsatz in der Legierung ist, kann die Germaniumkonzentration (oder x-Wert) der Keimschicht 227 zumindest 5, 10, 15 oder 20 (oder einen anderen geeigneten Schwellenbetrag) weniger als die Germaniumkonzentration (oder x-Wert) der entsprechenden Opfer-S/D-Region 226 sein. Beispielsweise kann bei einigen solchen beispielhaften Fällen eine Opfer-S/D-Region 226 SiGe umfassen, das eine Germaniumkonzentration von 20% aufweist, und eine entsprechende Keimschicht 227 kann SiGe umfassen, das eine Germaniumkonzentration von 10% oder weniger aufweist. Ein solcher relativer Unterschied in Ge-Konzentration kann verwendet werden, um bei dem selektiven Rückseitenätzen zum Entfernen von Material der Opfer-S/D-Region 226 zu helfen, wie hierin detaillierter beschrieben ist.
  • Bei einigen Ausführungsbeispielen kann ein Keimschichtmaterial 227 eine verdünnte Kohlenstofflegierung umfassen, um bei dem selektiven Rückseitenätzprozess zu helfen. Beispielsweise kann bei einigen solchen Ausführungsbeispielen das Keimschichtmaterial 227 zumindest 0,5, 1, 1,5, 2, oder 2,5% (oder einen anderen geeigneten Schwellenbetrag) Kohlenstofflegierung umfassen, um beispielsweise die Ätz-Selektivität der Keimschicht 227 relativ zu dem Opfer-S/D-Regionmaterial 226 zu erhöhen. Bei einigen Ausführungsbeispielen, bei welchen das Keimschichtmaterial 227 eine verdünnte Kohlenstofflegierung umfasst, kann eine solche Legierung im Bereich von 1 bis 10% (z.B. 2% plus oder minus 1%) oder ein anderer geeigneter Betrag oder Bereich sein, wie aufgrund dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann die Keimschicht 227 eine Dicke (Ausmaße in die Y-Richtung) in dem Bereich von 0,5 bis 20 nm (z.B. 2 bis 10 nm), oder irgendeine andere geeignete Dicke oder Dickebereich aufweisen, wie aufgrund dieser Offenbarung offensichtlich ist. Es wird darauf hingewiesen, dass die Keimschicht der mittleren und rechten Finnen, die in 2C gezeigt sind, bei diesem beispielhaften Ausführungsbeispiel dieselbe Größe, Form und dasselbe Material umfassen; jedoch soll die vorliegende Offenbarung nicht derartig eingeschränkt sein. Beispielsweise können bei einigen Ausführungsbeispielen mehrere unterschiedliche Keim- oder Keimungsschichten zusammen mit mehreren unterschiedlichen Opfer-S/D-Materialien verwendet werden, wie anhand dieser Offenbarung offensichtlich ist.
  • Es wird darauf hingewiesen, dass jegliche zusätzlichen oder alternativen, geeigneten Front-End-Verarbeitungen 108 verwendet werden können, und Variationen der spezifischen Struktur von 2C in anderen Ausführungsbeispielen möglich sein können, wie aufgrund dieser Offenbarung offensichtlich ist. Beispielsweise müssen bei einigen Ausführungsbeispielen eine oder mehrere der Finnen 222 der Struktur von 2B nicht entfernt und durch ein anderes Halbleitermaterial ausgetauscht werden, sodass native Finnen in der Endstruktur verwendet werden, zum Beispiel. Bei einem anderen beispielhaften Ausführungsbeispiel muss für Transistorbauelemente mit planarer Konfiguration STI-Material 230 nicht ausgespart worden sein, um die Finnen 222 freizulegen, was dazu führt, dass das STI-Material 230 auf einer Ebene mit der Oberseite der Finnen 222 ist. Auch wird darauf hingewiesen, dass Front-End-Verarbeitung auch als Front-End-of-Line (FEOL) bezeichnet wird und allgemein Prozesse bis hin zu (aber nicht umfassend) der Abscheidung von Metall-Zwischenverbindungsschichten umfasst. Wie vorangehend beschrieben kann Front-End-Verarbeitung die Bildung von einem oder mehreren Transistorbauelementen umfassen, umfassend irgendeines der Folgenden: Feldeffekttransistoren (FETs; field-effect-transistors), Metall-Oxid-Halbleiter-FETs (MOSFETs; metall-oxide-semiconductor FETs), Tunnel-FETs (TFETs, tunnel-FETs), planare Konfigurationen, Dual-Gate-Konfigurationen, gefinnte Konfigurationen (z.B. fin-FET, Tri-Gate) und/oder Nanodraht- (oder Nanoband- oder Gate-Allround- (Gate-Ringsum-)) Konfigurationen (die irgendeine Anzahl von Nanodrähten aufweisen). Zusätzlich können die gebildeten Bauelemente p-Typ Transistorbauelemente (z.B p-MOS oder p-TFET) und/oder n-Typ Transistorbauelemente (z.B. n-MOS oder n-TFET) umfassen. Ferner können die Bauelemente komplementäre MOS (CMOS; complementary MOS) oder komplementäre TFET (CTFET; complementary TFET) oder Quanten-Bauelemente (Wenige-zu-Einzelelektron) umfassen. Zahlreiche Variationen und Konfigurationen sind aufgrund der vorliegenden Offenbarung offensichtlich.
  • Das Verfahren 100 aus 1A wird mit der Durchführung 110 einer Back-End-Verarbeitung unter Verwendung der beispielhaften Struktur von 2C fortgesetzt, um die resultierende beispielhafte IC-Struktur 20 (hierin als ein Übertragungswafer bezeichnet) zu bilden, die in 2D gemäß einem Ausführungsbeispiel gezeigt ist. Wie anhand dieser Offenbarung verstanden werden kann, wird eine solche Back-End-Verarbeitung 110 immer noch auf der Vorderseite des Übertragungswafers 20 durchgeführt. Bei diesem beispielhaften Ausführungsbeispiel umfasst die Back-End-Verarbeitung 110 primär die Bildung von: Metallkontakten 260; Metallleitungen (und/oder Metall-Vias) 270, 271 und 272; und isolierenden Schichten 250 und 252. Abhängig von der Endnutzung oder Zielanwendung kann die Anzahl der herkömmlichen (Vorderseiten-) Metallschichten 2, 3, 4 oder irgendeine Anzahl sein. Kontakte können unter Verwendung irgendwelcher geeigneten Prozesse für die S/D-Regionen und das Gate gebildet werden, wie beispielsweise das Bilden von Kontaktgräben in einem Isolatormaterial über den jeweiligen Regionen und das Abscheiden von Metall oder Metalllegierung (oder eines anderen geeigneten elektrisch leitfähigen Materials) in die Gräben. Bei einigen Ausführungsbeispielen kann die Kontaktbildung beispielsweise Silizidierung, Keimung oder Ausheilungsprozesse umfassen. Das Material der Kontakte kann Aluminium oder Wolfram umfassen, obgleich irgendein geeignetes leitfähiges Metall oder Legierung verwendet werden kann, wie beispielsweise Silber, Nickel-Platin oder Nickel-Aluminium. Bei einigen Ausführungsbeispielen können die Kontakte ein Widerstandswert-reduzierendes Metall und ein Kontakt-Plug-Metall, oder nur einen Kontakt-Plug umfassen, abhängig von der Endnutzung oder Zielanwendung. Beispielhafte Kontaktwiderstandswert-reduzierende Metalle umfassen Silber, Nickel, Aluminium, Titan, Gold, Gold-Germanium, Nickel-Platin oder Nickel-Aluminium, und/oder andere solche Widerstand-reduzierende Metalle oder Legierungen. Das Kontaktstecker-Metall kann beispielsweise Aluminium, Silber, Nickel, Platin, Titan oder Wolfram oder Legierungen aus diesen umfassen, obgleich irgendein geeignetes leitfähiges Kontakt-Metall oder Legierung verwendet werden kann, abhängig von der Endnutzung oder Zielanwendung. Bei einigen Ausführungsbeispielen können zusätzliche Schichten in den Source/Drain-Kontaktregionen vorliegen, wie beispielsweise Adhäsionsschichten (z.B. Titannitirid) und/oder Liner- oder Sperrschichten (z.B. Tantalnitrid), falls gewünscht.
  • Wie in 2D gezeigt ist, ist ein Kontakt 260 elektrisch mit der S/D-Region 224 über die Vorderseiten-Kontaktwiderstandsreduktions-Schicht 225 verbunden. Deshalb ist bei diesem beispielhaften Ausführungsbeispiel der Kontakt 260 ein Vorderseitenkontakt, da er elektrischen Kontakt mit den S/D-Regionen von der Vorderseite der Bauelementschicht des Übertragungswafers 20 herstellt, wie gezeigt ist. Bei einigen Ausführungsbeispielen müssen Vorderseitenkontakte nicht vorliegen, jedoch können bei einigen Ausführungsbeispielen eines oder mehrere Halbleiterbauelemente (z.B. Transistoren), die auf der Bauelementschicht der finalen IC-Struktur gebildet wurden, von nur der Vorderseite, nur der Rückseite oder sowohl der Vorderseite wie auch der Rückseite kontaktiert werden, wie anhand dieser Offenbarung offensichtlich ist. Wie auch offensichtlich ist, sollen die S/D-Regionen 226 nur von der Rückseite kontaktiert werden, und umfassen deshalb keine Vorderseitenkontakte, wie in der beispielhaften Struktur von 2D gezeigt ist. Bei diesem beispielhaften Ausführungsbeispiel kann eine Metallisierungsleitung/schicht 270 unter Verwendung irgendwelcher geeigneten Prozesse gebildet werden und kann aus irgendeinem geeigneten Material gebildet werden, wie beispielsweise Kupfer oder Aluminium. Bei diesem beispielhaften Ausführungsbeispiel wird zur Vereinfachung der Darstellung nur eine Metallleitung/Ebene 270 gezeigt, jedoch kann irgendeine Anzahl von Back-End-Schichten auf der Vorderseite der Bauelementschicht gebildet werden. Ein Isolator 250 kann unter Verwendung irgendwelcher geeigneten Prozesse gebildet werden und kann aus irgendeinem geeigneten Material gebildet werden, wie beispielsweise einem dielektrischen Material. Bei einigen Ausführungsbeispielen kann zusätzliche oder alternative Back-End-Verarbeitung durchgeführt werden, wie aufgrund dieser Offenbarung offensichtlich ist. Es wird darauf hingewiesen, dass Back-End-Verarbeitung auch als Back-End-of-Line (BEOL) bezeichnet wird, wobei individuelle Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände etc.) mit Verdrahtung zwischenverbunden werden.
  • Das Verfahren 100 aus 1A wird mit dem Umdrehen 112 des Übertragungswafers 20 zum Bonden, wie in 3 dargestellt ist, und Bonden des umgedrehten Übertragungswafers 20 an den Host-Wafer 30 fortgesetzt, um die resultierende beispielhafte Struktur, die in 4 dargestellt ist, gemäß einem Ausführungsbeispiel zu bilden. Wie verstanden werden kann, ist die Übertragungswaferstruktur 20 dieselbe Struktur wie in 2D gezeigt ist, in welcher die einen oder mehreren Transistorbauelemente auf einem Mehrschichtsubstrat gebildet werden, wie hierin verschieden beschriebenen ist. Der Bondenprozess kann unter Verwendung irgendwelcher geeigneten Techniken durchgeführt werden, wie beispielsweise unter Verwendung irgendeiner Kombination aus Wärme, Druck und/oder Kraft, um Struktur 20 physikalisch mit Struktur 30 zu verbinden. In manchen Fällen können die eine oder mehreren Isolier-/Oxidschichten an einen Host-Wafer 300 gebondet werden. Bei manchen Fällen können die eine oder mehreren Metallleitungen an den Host-Wafer 300 gebondet werden, wie beispielsweise auch in 4 gezeigt ist. Obwohl die beispielhafte, resultierende Struktur, die in 4 dargestellt ist, die Metallleitungen 270, 217 und 272 als separate Leitungen zeigt, können sie bei manchen Fällen in eine Leitung zusammengeschweißt sein. 4' stellt die beispielhafte, resultierende Struktur dar, nachdem Umdrehung und Bonden 112 durchgeführt wurden, wobei der zu bondende Übertragungswafer unter Verwendung des beispielhaften Mehrschichtsubstrats aus 2A' gebildet wurde. Es wird erneut darauf hingewiesen, dass ein solches beispielhaftes Mehrschichtsubstrat sowohl eine Schnell-Ätz-Schicht 212 und eine Ätz-Stopp-Schicht 214 (sowie eine Übergangsschicht 205) zwischen dem Bulk-Wafer 200 und der Bauelement-Qualitätsschicht 220 umfasst.
  • Bei einigen Ausführungsbeispielen kann ein Host-Wafer 30 seine eigenen Transistorbauelemente umfassen, bevor der Übertragungswafer an denselben gebondet wird. Solche ein oder mehrere Bauelemente können irgendeines der Folgenden umfassen: Feldeffekttransistoren (FETs; field-effect-transistors), Metall-Oxid-Halbleiter-FETs (MOSFETs; metall-oxide-semiconductor FETs), Tunnel-FETs (TFETs, tunnel-FETs), planare Transistor-Konfigurationen, Dual-Gate-Transistor-Konfigurationen, gefinnte Transistor-Konfigurationen (z.B. fin-FET, Tri-Gate), Vertikalkanal-Transistor-Konfigurationen und/oder Nanodraht- (oder Nanoband- oder Gate-Allround- (Gate-Ringsum-)) Transistor-Konfigurationen (die irgendeine Anzahl von Nanodrähten aufweisen). Zusätzlich können die gebildeten Bauelemente p-Typ Transistorbauelemente (z.B p-MOS oder p-TFET) und/oder n-Typ Transistorbauelemente (z.B. n-MOS oder n-TFET) umfassen. Ferner können die Bauelemente komplementäre MOS (CMOS; complementary MOS) oder komplementäre TFET (CTFET; complementary TFET) oder Quantenbauelemente (Wenige-zu-Einzelelektron) umfassen. Die Materialien oder BauelementTypen, die ursprünglich in dem Host-Wafer und dem Übertragungswafer vor dem Bonden umfasst waren, können ähnlich sein oder sie können unterschiedlich sein. Bei einem beispielhaften Ausführungsbeispiel kann es gewünscht sein, n-MOS-Transistoren auf dem Host-Wafer 30 (z.B. n-MOS-Transistoren umfassend InGaAs-Nanodrähte) herzustellen, während ein Übertragungswafer 20 p-MOS-Transistoren (z.B. Ge Tri-Gate gefinnte p-MOS-Bauelemente) umfassen kann. Bei einem solchen beispielhaften Ausführungsbeispiel kann ein zusätzlicher Übertragungswafer verwendet werden, um beispielsweise Graphen-planare-Quanten- (z.B. Wenige-zu-Einzelektron-) Transistorbauelemente zu bonden. Zahlreiche Transistorbauelementmaterialkombinationen, Bauelementgeometrien und Bauelementtypenvariationen und -Konfigurationen sind aufgrund dieser Offenbarung offensichtlich. Bei einigen Ausführungsbeispielen kann der Host-Wafer eine mechanische Stütze sein und keine aktive elektronische Funktion aufweisen, da er in einem Endprodukt entfernt werden kann. Dementsprechend kann der Host-Wafer ein Nicht-Halbleitermaterial wie beispielsweise Siliziumoxid oder Siliziumnitrid oder einen anderen Refraktärwerkstoff (z.B. Aluminiumoxid oder Yttriumoxid), um ein paar Beispiele bereitzustellen, umfassen. Bei einem anderen Ausführungsbeispiel kann der Host-Wafer beispielsweise eine Graphitscheibe mit Siliziumcarbid-Beschichtung zum Widerstand gegen einen chemischen Angriff sein.
  • Das Verfahren 100 aus 1A wird fortgesetzt mit dem Entfernen der Bulk-Wafer-Schicht 200 des Übertragungswafers 20 über entweder Rückseitenschleifen 114a und Ätz-/Polier- 115a Prozesse in dem Fall, dass die Opferschicht 210 eine Ätz-Stopp-Schicht ist, oder über ein laterales Ätzen 114b, in dem Fall, dass die Opferschicht 210 eine Schnell-Ätz-Schicht ist, gemäß einigen Ausführungsbeispielen. Wie verstanden werden kann, wären die Bulk-Wafer-Schichten 200 und 300 deutlich dicker als die anderen Schichten in der Struktur von 4 (z.B. in der Größenordnung von zumindest 1000 mal dicker, in manchen Fällen), und ein Entfernen der Bulk-Wafer-Schicht 200 würde die Dicke der gesamten Struktur deutlich reduzieren, wodurch ein vertikales Integrationsschema ermöglicht wird. Bei Konfigurationen, bei welchen die Opferschicht 210 in der beispielhaften Struktur von 4 eine Ätz-Stopp-Schicht ist, kann ein Entfernen der Bulk-Wafer-Schicht 200 ursprünglich das Durchführen eines Rückseitenschleifens 114a der Bulk-Wafer-Schicht 200 umfassen, um die resultierende beispielhafte Struktur von 5A zu bilden, gemäß einem Ausführungsbeispiel. Ein Rückseitenschleifen 114a kann unter Verwendung irgendwelcher geeigneten Techniken durchgeführt werden, und bei manchen Fällen kann das Rückseitenschleifen so nah an den aktiven Transistoren (z.B. so nah an der Bauelement-Qualitätsschicht 220) durchgeführt werden wie praktisch ist, aufgrund von, zum Beispiel, Einschränkungen innerhalb eines Wafers bezüglich der Schleifprozess-Dickehomogenität. Wie in 5A erkennbar ist, umfasst die resultierende Struktur üblicherweise eine raue Rückseitenoberfläche 201 der Bulk-Wafer-Schicht 200, nachdem das Schleifen 114a durchgeführt wurde. Nachdem ein Rückseitenschleifen 114a durchgeführt wurde, um das Bulk-Wafer-Material bis zu einem Punkt hin zu entfernen, der nahe oder sehr nahe an der Ätz-Stopp-Schicht 210 ist, kann das Verfahren 100 fortgesetzt werden, indem ein Ätz- und/oder Polierprozess 115a durchgeführt wird, um die Reste der Bulk-Wafer-Schicht 200 zu entfernen. Das Ätzen/Polieren 115a kann unter Verwendung irgendeines geeigneten Prozesses durchgeführt werden, basierend auf dem Material und/oder der Dicke der Ätz-Stopp-Schicht 210 (und optional basierend auf dem Material/der Dicke der anderen Schichten, wie beispielsweise der Bauelement-Qualitätsschicht 220), zum Beispiel. Bei einigen Ausführungsbeispielen entfernt ein Ätzen/Polieren 115a die Gesamtheit der Ätz-Stopp-Schicht 210 und lässt eine beispielhafte Struktur übrig, wie beispielsweise in 5B dargestellt ist. Bei anderen Ausführungsbeispielen entfernt ein Ätzen/Polieren 115a die Ätz-Stopp-Schicht 210 möglicherweise nur teilweise, und deshalb kann etwas von dem Material der Schicht auf der Rückseite der Bauelement-Qualitätsschicht 220 zurückbleiben. Bei einigen solchen Ausführungsbeispielen liegt das übrigbleibende Material der Schicht 210 möglicherweise nicht an allen Orten der Rückseite von Schicht 220 vor, da es in manchen Bereichen vollständig entfernt sein kann und in anderen möglicherweise nur teilweise entfernt ist. Bei Ausführungsbeispielen bei welchen die Bulk-Wafer-Schicht 200 Si ist, umfasst ein beispielhaftes Ätzmittel zum Ätzen/Polieren 115a Ammoniumhydroxid. Wenn beispielsweise die Bulk-Wafer-Schicht 200 Si ist, umfasst ein beispielhaftes Ätz-Stopp-Material Kohlenstoff-dotiertes Si (Si:C) mit einer C-Konzentration im Bereich von 1 bis 30%. Zahlreiche unterschiedliche Ätz-Stopp-Materialien für die Schicht 210 sind aufgrund der vorliegenden Offenbarung offensichtlich.
  • Bei Konfigurationen, bei welchen die Opferschicht 210 in der beispielhaften Struktur von 4 eine Schnell-Ätz-Schicht ist, kann ein Verfahren 100 nach dem Umdreh- und dem Bond-Prozess 112 fortfahren, indem die Schnell-Ätz-Schicht 210 lateral geätzt 114b wird, um die Bulk-Wafer-Schicht 200 freizugeben, gemäß einem Ausführungsbeispiel. Ein laterales Ätzen 114b kann unter Verwendung irgendeines geeigneten Prozesses durchgeführt werden, und umfasst bei diesem beispielhaften Ausführungsbeispiel eine Durchführung eines Nassätzens von der Seite der Struktur, um die Schnell-Ätz-Schicht 210 zu entfernen, wodurch das saubere Freilegen/Abheben der Bulk-Wafer-Schicht 200 ermöglicht wird. Bei einigen Ausführungsbeispielen entfernt das laterale Ätzen 114b die Gesamtheit der Schnell-Ätz-Schicht 210 und lässt eine beispielhafte Struktur übrig, wie beispielsweise in 5B dargestellt ist. Bei anderen Ausführungsbeispielen entfernt das laterale Ätzen 114b die Schnell-Ätz-Schicht 210 möglicherweise nur teilweise, und deshalb kann etwas von dem Material der Schicht auf der Rückseite der Bauelement-Qualitätsschicht 220 zurückbleiben. Bei einigen solchen Ausführungsbeispielen liegt das übrigbleibende Material der Schicht 210 möglicherweise nicht an allen Orten der Rückseite von Schicht 220 vor, da es in manchen Bereichen vollständig entfernt sein kann und in anderen möglicherweise nur teilweise entfernt ist. In jedem Fall kann die Verwendung einer Schnell-Ätz-Schicht als Opferschicht 210 den Vorteil eines sauberen Abhebens des Bulk-Wafers 200 bieten, wodurch der Wafer beispielsweise für zukünftige Verwendung erhalten wird. Bei Ausführungsbeispielen bei welchen die Bauelement-Qualitätsschicht 220 Si ist, und der zu entfernende Übertragungswafer 200 auch Si ist, ist eine beispielhafte Schnell-Ätz-Schicht 210 SiGe oder SiGe:B und ein beispielhaftes Ätzmittel zum lateralen Ätzen 114b ist Peroxid, das konzentrierte Schwefelsäure oder Salpetersäure umfasst. Bei Ausführungsbeispielen bei welchen die Bauelement-Qualitätsschicht 220 Ge oder SiGe mit einem Ge-Gehalt, das größer ist als 80% ist, ist, und der zu entfernende Übertragungswafer 200 Si ist, ist eine beispielhafte Schnell-Ätz-Schicht 210 GeSn oder GeSn:B und ein beispielhaftes Ätzmittel zum lateralen Ätzen 114b ist gepufferte, verdünnte Salpeter- oder Schwefelsäure. Bei Ausführungsbeispielen bei welchen die Bauelement-Qualitätsschicht 220 SiGe mit einem Ge-Gehalt von 10-80% ist, und die zu entfernende Übertragungswaferschicht 200 Si ist, ist eine beispielhafte Schnell-Ätz-Schicht 210 SiGe, mit ungefähr 10% oder mehr mehr Ge-Gehalt als das Ge-Gehalt der Bauelement-Qualitätsschicht, und ein beispielhaftes Ätzmittel ist Peroxid, das konzentrierte Schwefelsäure oder Salpetersäure umfasst. Bei Ausführungsbeispielen bei welchen die Bauelement-Qualitätsschicht 220 InGaAs ist, ist eine beispielhafte Schnell-Ätz-Schicht 210 GaAs, und ein beispielhaftes Ätzmittel zum lateralen Ätzen 114b umfasst eine starke Base, wie beispielsweise Kaliumhydroxid oder Natriumhydroxid. Zahlreiche unterschiedliche Schnell-Ätz-Materialien für die Schicht 210 sind aufgrund der vorliegenden Offenbarung offensichtlich.
  • Bei dem beispielhaften Ausführungsbeispiel, das in 4' dargestellt ist, wird erneut darauf hingewiesen, dass der Übertragungswafer ein Mehrschichtsubstrat umfasst, das sowohl eine Schnell-Ätz-Schicht 212 und eine Ätz-Stopp-Schicht 214 umfasst. Bei einem solchen beispielhaften Ausführungsbeispiel kann das Entfernen der Bulk-Wafer-Schicht 200 das Durchführen eines lateralen Ätzens 114b umfassen, wie vorangehend beschrieben wurde, um die Schnell-Ätz-Schicht 212 vollständig oder teilweise zu entfernen, und ein sauberes Freilegen/Abheben der Bulk-Wafer-Schicht 200 zu ermöglichen. Eine beispielhafte, resultierende Struktur nach der Durchführung des lateralen Ätzen 114b ist in 5A' (wo die Schnell-Ätz-Schicht 212 vollständig entfernt wurde) gezeigt. Das Verfahren kann dann fortgesetzt werden mit der Durchführung eines Ätzens/Polierens 115a, wie vorangehend beschrieben wurde, um die Übergangsschicht 205 vollständig zu entfernen, und die Ätz-Stopp-Schicht 214 teilweise oder vollständig zu entfernen. Eine beispielhafte, resultierende Struktur nach der Durchführung des Ätzens/Polierens 115a ist in 5B (wo die Ätz-Stopp-Schicht 214 vollständig entfernt wurde) gezeigt.
  • Das Verfahren 100 wird mit der Durchführung 116 einer Rückseitenverarbeitung fortgesetzt, nachdem die Rückseitenfreilegung durchgeführt wurde, um die beispielhaften Strukturen aus 6A-E zu bilden, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Wie in der beispielhaften Struktur von 6A gesehen werden kann, wird die Rückseitenverarbeitung 116 auf der Rückseite der Struktur 20 durchgeführt, die zu dem Host-Wafer 30 dazugefügt wurde, nachdem eine Rückseitenfreilegung durchgeführt wurde, um die Rückseite der Bauelementschicht freizulegen (z.B. wie vorangehend beschrieben ist). Eine solche Rückseitenfreilegung umfasst bei diesem beispielhaften Ausführungsbeispiel ein Entfernen des Mehrschichtsubstrats und der Mehrzahl der Bauelement-Qualitätsschicht 220, ausgenommen der Abschnitt unter der Teilfinne 221, wie gezeigt ist. Die Rückseitenverarbeitung wird dann mit Planarisieren (und/oder Polieren) 118 fortgesetzt, um ein Material 220 zu entfernen und eine Rückseiten-Hartmaskenschicht 280 dazuzufügen und diese Rückseiten-Hartmaskenschicht 280 zu strukturieren, um Rückseiten-Kontaktgräben 282 zu bilden 120, um Zugang zu der Rückseite der S/D-Regionen 226 zu erhalten, wie 6A gezeigt ist. Die Hartmaskenschicht 280 kann unter Verwendung irgendeines geeigneten Prozesses gebildet werden und kann irgendein geeignetes Material umfassen, wie beispielsweise ein Dielektrikums-, ein Oxid- und/oder Nitridmaterial. Bei einigen Ausführungsbeispielen kann ein einzelner Ätzprozess verwendet werden, um sowohl das STI- 230 Material wie auch die Bauelementschicht und/oder das Teilfinnen- 221 Material zu entfernen, um Rückseiten-Kontaktgräben 282 zu bilden und wie gezeigt Zugang zu der Rückseite der S/D-Regionen 226 zu erhalten, zum Beispiel. Bei anderen Ausführungsbeispielen können hingegen mehrere Ätzprozesse verwendet werden, um Kontaktgräben 282 zu bilden und Zugang zu der Rückseite der S/D-Regionen 226 zu erhalten, zum Beispiel.
  • Es wird darauf hingewiesen, dass bei diesem beispielhaften Ausführungsbeispiel die Rückseitenfreilegung und die Bildung von Rückseiten-Kontaktgräben 282 durchgeführt werden, um Zugang zu den Opfer-S/D-Regionen 226 zu erhalten, um das Opfermaterial 226 zu entfernen und mit einem finalen oder funktionalen S/D-Material für diese Regionen auszutauschen. Jedoch kann bei einigen Ausführungsbeispielen die Rückseitenfreilegung und Bildung von Rückseiten-Kontaktgräben auch zu anderen geeigneten Zwecken durchgeführt werden, wie beispielsweise, um die finalen S/D-Regionen über die Rückseite der Bauelementschicht zu kontaktieren, wie aufgrund dieser Offenbarung offensichtlich ist. Beispielsweise, wenn die S/D-Regionen 224 auch von der Rückseite kontaktiert werden sollen, zusätzlich dazu, dass sie von der Vorderseite kontaktiert werden, können Rückseiten-Kontaktgräben über den S/D-Regionen 224 gebildet werden, um einen solchen Rückseiten-Kontakt mit diesen S/D-Regionen 224 zu ermöglichen. Eine solche Verarbeitung kann auch die Bildung von Rückseiten-Kontaktwiderstandsreduktions-Schichten vor dem Bilden der Rückseiten-Kontakte umfassen, um beispielsweise bei ohmschem Kontakt von der Rückseite an diesen S/D-Regionen zu helfen. Dennoch werden bei diesem beispielhaften Ausführungsbeispiel die S/D-Regionen 224 nur von der Vorderseite kontaktiert.
  • Auch wird darauf hingewiesen, dass in den 6A-E die Vorderseite der Bauelementschicht (die die Schicht ist, die die S/D-Regionen 224, 226 und 228 umfasst) relativ näher an dem Host-Wafer 300 platziert ist (näher an der negativen Y-Achse), und dass die Rückseite der Bauelementschicht relativ ferner von dem Host-Wafer 300 (ferner von der negativen Y-Achse) positioniert ist, da die Bauelementschicht zuvor umgedreht war und an den Host-Wafer 300 (und die Schichten zuvor darauf gebildet wurden) gebondet war, wie anhand dieser Offenbarung offensichtlich ist. Ferner wird darauf hingewiesen, dass, obwohl das Gate 240 in den Querschnittsansichten aus 6A-E gesehen werden kann, dieser Abschnitt bei einigen Ausführungsbeispielen mit einem Zwischenschicht-Dielektrikumsmaterial bedeckt sein kann, wie anhand dieser Offenbarung offensichtlich ist. Jedoch wird das Gate zu Zwecken der Darstellung und Beschreibung gezeigt.
  • Das Verfahren 100 wird mit einer zusätzlichen Rückseitenverarbeitung fortgesetzt, die ein Durchführen 122 eines selektiven Ätzens zum Entfernen des Opfer-S/D-Materials 226, ohne das Keimschichtmaterial 227 vollständig zu entfernen, umfasst, um die beispielhafte Struktur von 6B zu bilden, gemäß einem Ausführungsbeispiel. Wie in 6B gezeigt ist, bildet der selektive Ätzprozess 122, der das Opfer-S/D-Material 226 entfernt, Rückseiten-S/D-Gräben 284, wobei die Seiten der Kanalregion freigelegt werden, die bei diesem beispielhaften Fall unter Verwendung der Finnen 222 der Bauelement-Qualitätsschicht 220 gebildet wurde. Deshalb ist der gezeigte Abschnitt der Finnen 222 der Abschnitt, der für die Kanalregion von einem oder mehreren Transistorbauelementen verwendet werden kann, und solche Kanalregionen können von der ursprünglichen Bauelement-Qualitätsschicht (z.B. dotiert, entfernt und ausgetauscht während einer Gate-Austausch-Verarbeitung, gebildet in ein oder mehrere Nanodrähte oder eine andere geeignete Konfiguration, und so weiter) verändert worden sein oder nicht, abhängig von dem bestimmten Ausführungsbeispiel. Ein selektives Ätzen 122 kann unter Verwendung irgendwelcher geeigneten Techniken durchgeführt werden, wie beispielsweise unter Verwendung eines Nassätzens mit einem gegebenen Ätzmittel, das selektiv ein Material 226 durch Rückseiten-Kontaktgräben 282 von der Struktur von 6A entfernt, während es zumindest einen Abschnitt der Keimschicht 227 in den S/D-Gräben 284 zurück lässt, um das nachfolgende Wachsen des finalen S/D-Materials aus dieser in diesen Regionen zu erlauben. Wie anhand dieser Offenbarung verstanden werden kann, wäre das finale S/D-Material ohne die Keimschicht 227, aus der das finale S/D-Material wachsen soll, von relativ niedrigerer Qualität und hätte möglicherweise nicht die gewünschte qualitativ hochwertige kristalline Struktur (z.B. eine monokristalline Struktur), da das finale S/D-Material sonst aus dem Isolatormaterial wachsen würde, was zu einer polykristallinen oder amorphen Materialstruktur führen würde. Wie auch verstanden werden kann, kann die Keimschicht 227 als ein Ätz-Stopp agieren, wenn ein selektiver Ätzprozess 122 durchgeführt wird.
  • Wie anhand dieser Offenbarung verstanden werden kann, kann das Ätzmittel, das genutzt wird, um selektiv das Opfer-S/D-Material 226 zu entfernen und zumindest einen Abschnitt der Keimschicht 227 übrig zu lassen, irgendein geeignetes Ätzmittel sein und kann zum Beispiel basierend auf den Materialien der Merkmale 226 und 227 ausgewählt werden. Wie vorangehend beschrieben ist, kann die Keimschicht 227 zumindest eines der Folgenden aufweisen, um bei der Selektivität des Ätzprozesses 122 zu helfen: eine niedrigere Verunreinigungsdotierstoff-Konzentration (z.B. zumindest 1E19 Atome pro Kubik-cm weniger Verunreinigungsdotierstoffe); eine niedrigere Legierungskonzentration (z.B. zumindest 10% weniger G-Konzentration wenn beide Merkmale 226 und 227 SiGe umfassen); eine verdünnte Kohlenstofflegierungskomponente (z.B. zumindest 1% C Legierung in der Keimschicht); und/oder irgendeine andere geeignete Differenz, wie aufgrund dieser Offenbarung offensichtlich ist. Wie auch bereits vorangehend beschrieben wurde, kann die Keimschicht 227 bei einigen Ausführungsbeispielen eine Ätzrate aufweisen, die geringer ist, als die des Opfer-S/D-Materials 226 für ein gegebenes Ätzmittel, sodass das gegebene Ätzmittel in der Lage ist, das Opfer-S/D-Material 226 mit einer Rate von zumindest 2, 3, 4, 5, 10, 15, 20, 25, 30, 40, oder 50 Mal schneller zu entfernen, als die Rate, mit der das gegebene Ätzmittel das Keimschichtmaterial 227 entfernt, oder mit einer anderen geeigneten minimalen relativen Rate, wie anhand dieser Offenbarung offensichtlich ist.
  • Das Verfahren 100 wird mit dem Bilden 124 des finalen S/D-Materials 228 unter Verwendung der Keimschicht 227 fortgesetzt, um die beispielhafte Struktur von 6C zu bilden, gemäß einem Ausführungsbeispiel. Wie aus 6C ersichtlich ist, wurde bei diesem beispielhaften Ausführungsbeispiel das finale S/D-Material 228 in einem S/D-Graben 284 gebildet, und ein Abschnitt des finalen S/D-Materials 228 wuchs in Rückseiten-Kontaktgräben 282. Bei einigen Ausführungsbeispielen kann das finale S/D-Material 228 unter Verwendung irgendwelcher geeigneten Technik(en) gebildet werden, wie beispielsweise über einen Abscheidungsprozess, der hierin beschrieben ist (z.B. CVD, ALD, MBE, etc.), oder irgendeinen anderen geeigneten Abscheidungsprozess, wie aufgrund dieser Offenbarung offensichtlich ist. Wie anhand dieser Offenbarung offensichtlich ist, stellt die Keimschicht 227 eine Oberfläche bereit, auf der das finale S/D-Material 228 abgeschieden werden kann (oder aus der das finale S/D-Material 228 gewachsen werden kann). Bei einigen Ausführungsbeispielen können das Keimschichtmaterial 227 und das finale S/D-Material 228 ähnliches Material umfassen, um zum Beispiel eine qualitativ hochwertige Bildung des finalen S/D-Materials 228 zu erleichtern, was zu einer verbesserten Performance der Transistor-basierten Bauelemente führt, die das Material 228 umfassen. Beispielsweise kann bei einigen Ausführungsbeispielen das Keimschichtmaterial 227 primär Gruppe IV Material (z.B. Si oder SiGe, mit oder ohne verdünnter C-Legierung) umfassen, und das finale S/D-Material 228 kann auch primär Gruppe IV Material (z.B. Si, SiGe oder Ge, üblicherweise mit geeigneten n-Typ oder p-Typ-Dotierstoffen) umfassen. Bei einem anderen Beispiel kann bei einigen Ausführungsbeispielen das Keimschichtmaterial 227 primär Gruppe III-V Material (z.B. GaAs, InGaAs oder InP) umfassen, und das finale S/D-Material 228 kann auch primär Gruppe III-V Material (z.B. GaAs, InGaAs oder InP, üblicherweise mit geeigneten n-Typ oder p-Typ-Dotierstoffen) umfassen.
  • Bei einigen Ausführungsbeispielen kann ein finales S/D-Material irgendein geeignetes Halbleitermaterial umfassen, wie beispielsweise Gruppe IV Material (z.B. Si, SiGe, Ge) und/oder Gruppe III-V Material (z.B. GaAs, InGaAs, InP), oder irgendein anderes geeignetes Source/Drain Material, wie aufgrund dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann ein finales S/D-Material 228 geeignete n-Typ- und/oder p-Typ-Verunreinigungsdotierstoffe umfassen, und solche Dotierstoffe können in Konzentrationen sein, die relativ höher sind, als praktisch wäre, wenn das finale S/D-Material während einer Vorderseiten-Verarbeitung der Bauelementschicht gebildet würde. Der Grund dafür ist, dass höhere S/D-Dotierstoffpegel (z.B. größer als 1E20 Atome pro Kubik-cm) in den ursprünglichen S/D-Regionen vor dem Bondenprozess zu einer Diffusion solcher Dotierstoffe in die Kanalregion führen, während einer Verarbeitung, die zwischen der Vorderseiten-S/D-Verarbeitung und dieser Rückseiten-S/D-Verarbeitung auftritt, wie beispielsweise Hochtemperaturausheilen, das beispielsweise während des in dem MOBS-Schema verwendeten Bondprozesses auftreten kann. Dementsprechend kann bei einigen Ausführungsbeispielen das finale S/D-Material 228 Dotierstoffe (z.B. irgendwelche geeigneten n-Typ- oder p-Typ-Dotierstoffe) in Konzentrationen von größerer als 1E19, 1E20, 5E20, 1E21, oder 5E21 Atomen pro Kubik-cm oder irgendeiner anderen geeigneten Schwellenmenge umfassen, wie aufgrund dieser Offenbarung offensichtlich ist. Solche relativ hoch dotierten S/D-Regionen 228 können auf solche Art und Weise dotiert sein, dass sie ohmschen Kontakt fördern und so die Performance des Transistorbauelements verbessern, in dem das finale, hochdotierte S/D umfasst ist.
  • Um zu darstellenden Zwecken noch mehr spezifische Beispiele bereitzustellen, können bei einem Ausführungsbeispiel umfassend ein Si-Kanal p-MOS-Bauelement (und somit aufweisend p-Typ dotierte, finale S/D-Regionen), die S/D-Regionen 228 SiGe:B mit zumindest 1E20 B Atomen pro Kubik-cm (z.B. ungefähr 5E20 Atome pro Kubik-cm) oder Ge:B mit zumindest 1E20 B Atomen pro Kubik-cm (z.B. ungefähr 5E20 Atome pro Kubik-cm) umfassen, zum Beispiel. Bei einem anderen beispielhaften Fall können bei einem Ausführungsbeispiel umfassend ein Si-Kanal n-MOS-Bauelement (und somit aufweisend n-Typ dotierte, finale S/D-Regionen), die S/D-Regionen 228 Si:P mit zumindest 5E20 P Atomen pro Kubik-cm (z.B. ungefähr 1E21 Atome pro Kubik-cm) umfassen, zum Beispiel. Es wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen das finale S/D-Material 228 eine Mehrschichtstruktur umfassen kann und/oder eine Abstufung (z.B. Zunehmen und/oder Abnehmen) des Gehalts von einem oder mehreren Materialien durch die Merkmale umfassen kann. Beispielsweise kann bei der Bildung von S/D-Regionen 228 der finale Abschnitt des Abscheidungsprozesses das Erhöhen der Dotierungskonzentration auf gleichmäßige oder plötzliche Art und Weise (z.B. um bei ohmschem Kontakt zu helfen) umfassen. Bei einigen Ausführungsbeispielen kann das finale S/D-Material 228 eine Dotierungskonzentration (z.B. irgendwelcher geeigneten n-Typ- oder p-Typ- Dotierstoffe) umfassen, die zumindest 1E17 bis 1E21 Atome pro Kubik-cm (z.B. zumindest 1E19 Atome pro Kubik-cm) größer ist, als die Dotierstoffkonzentration einer entsprechenden Keimschicht 227, auf der das S/D-Material 228 gebildet wird, oder einen anderen geeigneten relativen Schwellen-Betrag, wie aufgrund dieser Offenbarung offensichtlich ist. Da der Wafer an diesem Punkt planar ist, kann eine Abscheidung auf eine nicht-selektive Art durchgeführt werden, und überschüssige Austauschmaterialabscheidung kann unter Verwendung eines Planarisierungsprozesses entfernt werden, falls gewünscht.
  • Bei einigen Ausführungsbeispielen können die Prozesse 122 und 124 wiederholt werden, abhängig von dem Betrag an Sätzen von Opfer-S/D-Regionen, die entfernt werden sollen und mit finalem S/D-Material ausgetauscht werden sollen. Zum Beispiel können bei Ausführungsbeispielen, bei welchen die finalen p-Typ S/D-Regionen (z.B. für p-MOS-Bauelemente) und die finalen n-Typ S/D-Regionen (z.B. für n-MOS-Bauelemente) über ein rückseitiges Entfernen und Austauschen der Opfer-S/D-Regionen gebildet werden sollen, die verschiedenen Sätze von Regionen separat verarbeitet werden, was das Weg-Maskieren eines Satzes von Regionen während der andere verarbeitet wird, umfassen kann. Ein solcher Maskierungsprozess kann durchgeführt werden bevor oder nachdem ein selektiver Ätzprozess 122 durchgeführt wurde, um einen Teil oder alles der Opfer-S/D-Regionen zu entfernen. Beispielsweise kann bei einem beispielhaften Ausführungsbeispiel nach dem Bilden 120 von Rückseiten-S/D-Kontaktgräben, um Zugang zu den Opfer-S/D-Regionen zu erhalten, ein selektives Ätzen 122 durchgeführt werden, um das gesamte Opfer-S/D-Materials zu entfernen, gefolgt von einer Weg-Maskierung der S/D-Regionen, die eines aus n-Typ- und p-Typ sein sollen, dem Bilden des finalen Materials für die andere der n-Typ- und p-Typ S/D-Regionen, das Weg-Maskieren dieser finalen S/D-Regionen, die gerade gebildet wurden, und das Bilden des finalen Materials für die ursprünglich weg-maskierten S/D-Regionen. Bei einem anderen beispielhaften Ausführungsbeispiel kann der Maskierungsprozess durchgeführt werden bevor der selektiver Ätzprozess 122 durchgeführt wird, sodass das Opfer-S/D-Material entfernt wird, kurz bevor das finale S/D-Material pro jedem Satz von Regionen gebildet wird. Jedenfalls können zahlreiche geeignete Techniken verwendet werden, um Opfer-S/D-Material (gebildet während einer Vorderseiten-Verarbeitung) zu entfernen und es mit einem finalen S/D-Material während einer Rückseitenverarbeitung im Kontext eines MOBS-Schemas auszutauschen. Ferner wird darauf hingewiesen, dass die hierin offenbarten Techniken und Prinzipien nicht auf den Kontext eines MOBS-Schemas begrenzt sein müssen. Beispielsweise können die Techniken allgemein genutzt werden, um S/D-Material von der Rückseite einer Bauelementschicht in einer vertikal integrierten IC zu entfernen und auszutauschen, wie anhand dieser Offenbarung offensichtlich ist.
  • Das Verfahren 100 wird mit dem Bilden von Rückseiten-S/D-Kontakten 290 fortgesetzt, um die beispielhafte Struktur von 6D zu bilden, gemäß einem Ausführungsbeispiel. Bei diesem beispielhaften Ausführungsbeispiel sind die Kontakte 290 Rückseiten-Kontakte, da sie elektrischen Kontakt mit den S/D-Regionen 228 von der Rückseite der Bauelementschicht (des Übertragungswafers 20) herstellen, wie gezeigt ist. Bei einigen Ausführungsbeispielen können Rückseiten-S/D-Kontakte 290 unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise ein Abscheiden eines Metalls oder einer Metalllegierung (oder eines anderen geeigneten elektrisch leitfähigen Materials) in Rückseiten-Kontaktgräben 282, zum Beispiel. Bei einigen Ausführungsbeispielen kann die Kontaktbildung beispielsweise Silizidierung, Keimung oder Ausheilungsprozesse umfassen. Das Material der Kontakte kann Aluminium oder Wolfram umfassen, obgleich irgendein geeignetes leitfähiges Metall oder Legierung verwendet werden kann, wie beispielsweise Silber, Nickel-Platin oder Nickel-Aluminium. Bei einigen Ausführungsbeispielen können die Kontakte ein Widerstandsreduzierendes Metall und ein Kontaktstecker-Metall, oder nur einen Kontaktstecker umfassen, abhängig von der Endnutzung oder Zielanwendung. Beispielhafte Kontaktwiderstandswert-reduzierende Metalle umfassen Silber, Nickel, Aluminium, Titan, Gold, Gold-Germanium, Nickel-Platin oder Nickel-Aluminium, und/oder andere solche Widerstand-reduzierende Metalle oder Legierungen. Das Kontaktstecker-Metall kann beispielsweise Aluminium, Silber, Nickel, Platin, Titan oder Wolfram oder Legierungen aus diesen umfassen, obgleich irgendein geeignetes leitfähiges Kontakt-Metall oder Legierung verwendet werden kann, abhängig von der Endnutzung oder Zielanwendung. Bei einigen Ausführungsbeispielen können zusätzliche Schichten in den Source/Drain-Kontaktregionen vorliegen, wie beispielsweise Adhäsionsschichten (z.B. Titannitirid) und/oder Liner- oder Sperrschichten (z.B. Tantalnitrid), falls gewünscht.
  • Das Verfahren 100 wird mit dem Durchführen 128 von Rückseiten-Back-End- (BBE-; backside back-end) Verarbeitung fortgesetzt, um die beispielhafte Struktur von 6E zu bilden. Bei diesem beispielhaften Ausführungsbeispiel umfasst die BBE-Verarbeitung das Bilden einer Metallisierungsschicht/leitung 470, einer Zwischenschichtdielektrikum- (ILD-; interlayer dielectric) Schicht 481, und einer Metallisierungsschicht/leitung 471. Metallisierungsschichten 470, 471 können unter Verwendung irgendeines geeigneten Prozesses gebildet werden und können aus irgendeinem geeigneten Material gebildet werden, wie beispielsweise Kupfer oder Aluminium. Bei diesem beispielhaften Ausführungsbeispiel sind zur Vereinfachung der Darstellung zwei Metallleitungen/ebenen 470, 471 dargestellt; jedoch kann irgendeine Anzahl von BBE-Schichten gebildet werden. Ein Isolator 481 kann unter Verwendung irgendeines geeigneten Prozesses gebildet werden und kann aus irgendeinem geeigneten Material gebildet werden, wie beispielsweise einem dielektrischen Material. Bei einigen Ausführungsbeispielen kann zusätzliche und/oder alternative BBE-Verarbeitung durchgeführt werden, wie aufgrund dieser Offenbarung offensichtlich ist. Es wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen S/D-Regionen nur von der Vorderseite, nur von der Rückseite oder von sowohl der Vorderseite wie auch der Rückseite kontaktiert werden können, wie anhand dieser Offenbarung offensichtlich ist. Auch wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen die Rückseiten-Austausch-S/D-Techniken verwendet werden können, wenn Kontakt zu dem Transistor-Gate von der Rückseite und/oder der Vorderseite hergestellt wird, zum Beispiel.
  • Wie aus 6E ersichtlich ist, hat der aktive Bauelement-Abschnitt der Struktur (z.B. der Abschnitt umfassend die Kanalregion und die Source- und Drain-Regionen) eine Dicke, die als T7 angezeigt ist. Bei einigen Fällen kann die Dicke T7 weniger als 500, 300, 200, 100, 50 oder 25 nm sein, oder irgendeine andere geeignete Maximaldicke, wie aufgrund dieser Offenbarung offensichtlich ist. Es wird erneut darauf hingewiesen, dass unterschiedliche Transistorbauelementgeometrien einen Vorteil aus den hierin beschriebenen MOBS-Integrationstechniken und Rückseiten-S/D-Austauschtechniken ziehen können, umfassend, aber nicht beschränkt auf Feldeffekttransistoren (FETs; field-effect-transistors), Metall-Oxid-Halbleiter-FETs (MOSFETs; metall-oxide semiconductor FETs); Tunnel-FETs (TFETs; tunnel-FETs), planare Transistor-Konfigurationen, Dual-Gate-Transistor-Konfigurationen, gefinnte Transistor-Konfigurationen (z.B. fin-FET, Tri-Gate), vertikale Kanalkonfigurationen und Nanodraht- (oder Nanoband- oder Gate-Allround- (Gate-Ringsum-)) Transistor-Konfigurationen. Zusätzlich können die Techniken für p-Typ Transistorbauelemente (z.B p-MOS oder p-TFET) und/oder n-Typ Transistorbauelemente (z.B. n-MOS oder n-TFET) verwendet werden. Wie anhand dieser Offenbarung verstanden werden kann, weisen MOS- oder MOSFET-Bauelemente üblicherweise eine Source-Kanal-Drain-Konfiguration von p-n-p-Typen (z.B. für p-MOS) oder n-p-n-Typen (z.B. für n-MOS) auf, während TFET-Bauelemente üblicherweise eine Source-Kanal-Drain-Konfiguration von p-i-n-Typen (z.B. für p-TFET) oder n-i-p-Typen (z.B. für n-TFET) aufweisen, wobei ,i' für intrinsisches oder undotiertes (oder minimal dotiertes) Material steht. Deshalb kann das geeignete Dotierungsschema basierend auf der erwünschten Konfiguration ausgewählt werden. Ferner können die Techniken für komplementäre MOS-(CMOS-; complementary MOS) oder komplementäre TFET- (CTFET-; complementary TFET) Bauelemente genutzt werden (wobei solche komplementären Bauelemente sowohl ein n-Kanalwie auch ein p-Kanal-Bauelement umfassen), oder für Quanten-Bauelemente (Wenige-zu-Einzelelektron), zum Beispiel. Zahlreiche Variationen und Konfigurationen von Verfahren 100 und den hierin beschriebenen Integrationstechniken und Strukturen sind aufgrund der vorliegenden Offenbarung offensichtlich.
  • 7A-M stellen gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung perspektivische Ansichten von beispielhaften IC-Strukturen dar, die bei dem Ausführen des Verfahrens 100 aus den 1A-B gebildet wurden. Die hierin bereitgestellte, vorangehende, relevante Beschreibung ist gleichfalls auf die beispielhaften Strukturen der 7A-M anwendbar. Beispielsweise ist die vorangehende relevante Erörterung im Hinblick auf die Opfer-S/D-Regionen 226 gleichfalls auf die Opfer-S/D-Regionen anwendbar, die in der beispielhaften Struktur von 7G gebildet sind, um ein Beispiel zu nennen. 7A stellt eine Bauelement-Qualitätsschicht mit Hartmaskenstreifen dar, die lithographisch strukturiert und auf die Bauelement-Qualitätsschicht geätzt wurden. Wie anhand dieser Offenbarung verstanden werden kann, kann die Bauelement-Qualitätsschicht ähnlich zu der Schicht 220 sein, wie hierin verschieden beschriebenen wird. Deshalb kann bei einigen Ausführungsbeispielen die Bauelement-Qualitätsschicht auf einem Übertragungswafer gebildet werden, umfassend einen Bulk-Wafer/Substrat (z.B. ein hierin beschriebenes Bulk-Substrat/Wafer 200) und eine oder mehrere Schichten, um ein Mehrschichtsubstrat zu bilden, das Übertragungs-zu-Host-Wafer-Integration zu Rückseitenfreilegungszwecken ermöglicht, was in einem MOBS-Integrationsschema verwendet werden kann. Wie aus 7A ersichtlich ist, ist das Mehrschichtsubstrat zur Vereinfachung der Darstellung nicht gezeigt. Jedoch kann bei einigen Ausführungsbeispielen die Bauelement-Qualitätsschicht unter Verwendung irgendeiner geeigneten Mehrschichtsubstratkonfiguration (wie beispielsweise eines der Mehrschichtsubstrate, die in den 2A oder 2A' gezeigt und hierin verschieden beschrieben sind) gebildet werden. Bei diesem beispielhaften Ausführungsbeispiel kann die Bauelement-Qualitätsschicht irgendein geeignetes Halbleitermaterial umfassen, wie beispielsweise Gruppe IV- und/oder Gruppe III-V Material. Die gezeigten Hartmaskenstreifen können alle eine einzelne Breite oder mehrere Breiten aufweisen, um jeweils Finnen mit einer einzelnen Breite oder mehreren Breiten zu bilden, wie verstanden werden kann. Die Hartmaskenstreifen können irgendein geeignetes Material umfassen, wie beispielsweise ein dielektrisches Material.
  • Das Verfahren wird fortgesetzt, indem eine oder mehrere flache Grabenaussparungs- (STR-; shallow trench recess) Ätzungen (z.B. eine oder mehrere Nass- oder Trockenätzungen) durchgeführt werden, um mehrere Finnen aus der Bauelement-Qualitätsschicht zu bilden, wie in 7B gemäß einem Ausführungsbeispiel gezeigt ist. Wie auch gezeigt ist, sind die Finnen durch Finnengräben getrennt. Es wird darauf hingewiesen, dass, obwohl die Finnen und die Finnengräben alle ähnliche Ausmaße aufweisen, die vorliegende Offenbarung nicht derartig eingeschränkt sein soll. Beispielsweise können bei einigen Ausführungsbeispielen Finnen verschiedener Höhen (Ausmaß in die Y-Richtung) und Breiten (Ausmaß in die X-Richtung) gebildet werden, sowie Finnengräben verschiedener Höhen und Breiten, wie anhand dieser Offenbarung offensichtlich ist. Das Verfahren wird mit flacher Grabenisolations- (STI-; shallow trench isolation) Verarbeitung fortgesetzt, um die beispielhafte Struktur von 7C zu bilden, gemäß einem Ausführungsbeispiel. Eine solche STI kann verarbeitet werden und beispielsweise Material ähnlich zu der hierin verschieden beschriebenen STI 230 umfassen. Das Verfahren wird mit Aussparen des STI-Materials fortgesetzt, um die beispielhafte Struktur von 7D zu bilden, gemäß einem Ausführungsbeispiel. Eine solche Aussparung des STI-Materials kann unter Verwendung irgendwelcher geeigneten Techniken durchgeführt werden. Bei einigen Ausführungsbeispielen können vertikale Isolationsstrukturen gebildet werden, um beispielsweise einzelne Finnen oder Gruppen von Finnen weiter zu isolieren (oder elektrisch zu isolieren). Beispielsweise liegen solche vertikalen Isolationsstrukturen in der beispielhaften Struktur von 7E vor, und können umfasst sein, um die schließlichen S/D von einem Transistorbauelement davon abzuhalten, die S/D eines anderen (z.B. benachbarten) Transistorbauelements kurzzuschließen, indem sie sicherstellen, dass die jeweiligen S/D-Regionen separat bleiben. Dementsprechend können solche vertikalen Isolationsstrukturen unter Verwendung irgendwelcher geeigneten Techniken gebildet werden und sie können irgendein geeignetes elektrisch isolierendes Material umfassen, wie beispielsweise ein Dielektrikums-, ein Oxid-, Nitrid- und/oder Carbidmaterial, zum Beispiel. Es wird darauf hingewiesen, dass, obwohl die vertikalen Isolationsstrukturen (in schwarz gezeigt) höher (Ausmaß in die Y-Richtung) sind als die Halbleiterfinnen, die vorliegende Offenbarung nicht derartig eingeschränkt sein soll. Das Verfahren wird weiterhin die beispielhafte Struktur von 7E verwenden, um bei dem Darstellen der nachfolgenden IC-Strukturen, umfassend die vertikalen Isolationsstrukturen, zu helfen. Jedoch müssen solche vertikalen Isolationsstrukturen bei einigen Ausführungsbeispielen nicht vorliegen.
  • Das Verfahren wird mit einer Gate-Stapel-Verarbeitung fortgesetzt, um die beispielhafte Struktur von 7F zu bilden, gemäß einem Ausführungsbeispiel. Eine solche Gate-Stapel-Verarbeitung kann bei einigen Ausführungsbeispielen einen Gate-Zuerst- oder Gate-Zuletzt-Prozess umfassen. Beispielsweise kann bei einem Gate-Zuerst-Prozess der finale Gate-Stapel (z.B. umfassend das Gate-Dielektrikum und das Gate) in diesem Stadium gebildet sein, während bei einem Gate-Zuletzt-Prozess der in 7 gebildete Gate-Stapel ein Dummy-Gate-Stapel sein kann, der später durch den finalen Gate-Stapel ausgetauscht wird. Ferner wird darauf hingewiesen, dass die Kanalregionen (die Abschnitte der Finnen unter dem Gate-Stapel) natives Substratmaterial oder Austauschmaterial verwenden können, wobei beide undotiert oder dotiert sein können (z.B. mit irgendwelchen geeigneten n-Typ- oder p-Typ- Dotierstoffen). Im Falle eines Austauschmaterial-Kanals kann das Austauschmaterial als Deckschicht abgeschieden werden und nachfolgend in Finnen gebildet werden, oder die nativen Finnen können in Gräben in der STI umgewandelt werden und epitaxial gefüllt werden, zum Beispiel. Das Kanalmaterial kann irgendein geeignetes Gruppe IV Halbleitermaterial (z.B. Si, Ge, SiGe), Gruppe III-V Halbleitermaterial (z.B. InGaAs, GaAs, InGaSb, InP) und/oder irgendein anderes geeignetes Material umfassen, wie aufgrund dieser Offenbarung offensichtlich ist. Es wird darauf hingewiesen, dass in dem Fall, dass eine IC-Struktur sowohl n-Kanal- wie auch p-Kanal-Transistoren umfasst, das primäre Kanalmaterial für beide solcher Transistoren dasselbe oder ein unterschiedliches sein kann (z.B. wenn es das gleiche ist, kann der Dotierstofftyp unterschiedlich sein).
  • Das Verfahren wird mit S/D-Verarbeitung fortgesetzt, um die beispielhafte Struktur von 7G zu bilden, gemäß einem Ausführungsbeispiel. Bei diesem beispielhaften Ausführungsbeispiel wurden die S/D-Regionen der Finnen durch einen Prozess aus Maskieren, Ätzen und Abscheidung des Austauschmaterials ausgetauscht, was ein Satz nach dem anderen durchgeführt werden kann (z.B. eine der finalen n-Typ- und p-Typ-S/D-Regionen, dann die andere der finalen n-Typ- und p-Typ-S/D-Regionen, dann die Opfer-S/D-Regionen, in irgendeiner gewünschten Reihenfolge). Wie in diesem Beispiel gezeigt ist, wurden mehrere S/D-Regionen mit Opfer-S/D-Material ausgetauscht, um es zu erlauben, dass dieses Opfermaterial während einer Rückseitenverarbeitung entfernt und ausgetauscht wird, wie hierin detaillierter beschrieben ist. Jedoch wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen nicht alle Opfermaterial-S/D-Regionen während einer Rückseitenverarbeitung ausgetauscht werden. Beispielsweise können bei manchen Fällen ungenutzte Abschnitte der finalen IC das Opfermaterial in Regionen, die S/D-Regionen hätten sein können (z.B. nicht aktive Regionen, die nicht ausgetauscht werden müssen, und deshalb bleibt das Opfermaterial als ein Überbleibsel der hierin beschriebenen Techniken zurück), umfassen. Wie auch bei diesem beispielhaften Ausführungsbeispiel gezeigt ist, wurden einige der S/D-Regionen entfernt und mit finalem S/D-Material ausgetauscht, wie beispielsweise die als p-MOS- und n-MOS-S/D angezeigten S/D-Regionen. Ein solches finales S/D-Material kann von der Vorderseite und/oder der Rückseite kontaktiert werden, und wird nicht während einer Rückseitenverarbeitung ausgetauscht, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Während der S/D-Verarbeitung wird die aktive Kanalregion zum Beispiel von dem Gate-Stapel beschützt. Manche der S/D-Regionen umfassen Vorderseiten-Widerstandsreduktionsabschnitte auf denselben, wie in 7G gezeigt ist, die verarbeitet werden können und Material umfassen können, das ähnlich zu den Vorderseiten-Widerstandsreduktions-Schichten/-Abschnitten 225 ist, wie sie hierin verschieden beschrieben sind, zum Beispiel. Ferner umfassen einige der S/D-Regionen (z.B. die Opfer-S/D-Regionen) eine Keimschicht auf ihnen, wie in 7G gezeigt ist, die verarbeitet werden kann und Material umfassen kann, das ähnlich ist zu der KeimSchicht/-Abschnitten 227, zum Beispiel. Wie anhand dieser Offenbarung verstanden werden kann, wird die Keimschicht verwendet, um bei dem rückseitigen Entfernen und dem Austausch des Opfer-S/D-Materials mit dem finalen S/D-Material zu helfen. Es wird darauf hingewiesen, dass die helleren S/D-Regionen nur zu darstellenden Zwecken als n-Typ- oder n-MOS-S/D-Regionen beschriftet sind, während die dunkleren S/D-Regionen als p-Typ oder p-MOS-S/D-Regionen beschriftet sind, um in der Lage zu sein, demonstrieren zu können, dass die Techniken, die hierin beschrieben sind, sowohl für p-Typ- wie auch für n-Typ-Bauelemente verwendet werden können, und sogar für komplementäre (z.B. CMOS) Bauelemente verwendet werden können, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Das Verfahren wird mit Kontakt- und/oder Via-Bildung fortgesetzt, wie in der beispielhaften Struktur von 7H gemäß einem Ausführungsbeispiel gezeigt ist. Bei einigen Ausführungsbeispielen kann eine solche Verarbeitung ein Abscheiden eines Vorderseiten-Kontaktisolators, ein Planarisieren/Polieren der Struktur, ein Bilden von Kontakt-/Via-Gräben und ein Abscheiden des Kontakt-/Via-Materials (z.B. Metall oder Metalllegierungsmaterial) umfassen. Es wird darauf hingewiesen, dass nicht jede S/D-Region von der Vorderseite (die Oberseite, wie in 7H gezeigt ist) kontaktiert ist, da einige der S/D-Regionen (insbesondere Opfer-S/D-Regionen) von der Rückseite zu kontaktieren sind. Auch wird darauf hingewiesen, dass einige der Vias sehr tief hergestellt sind (angezeigt als tiefe Vias), wie beispielsweise durch zu der Rückseite der Struktur, um Zwischenverbindungen durch die Bauelementschicht zu erlauben, zum Beispiel. Das Verfahren wird mit Back-End-Metallisierungsverarbeitung fortgesetzt, um eine oder mehrere Metallisierungsschichten zu bilden, bei einigen Ausführungsbeispielen. Nachdem der Übertragungswafer zu einer gewünschten Struktur verarbeitet wurde, kann dieser Übertragungswafer (der auch als der Bauelement-Wafer bezeichnet werden kann, da er eine oder mehrere Transistorbauelemente umfasst) umgedreht und an einen Host- (oder Träger-) Wafer gebondet werden, wie hierin verschieden beschriebenen ist. Die resultierende Struktur nach der Durchführung des Umdrehens und Bondens ist in 71 gezeigt, wobei eine oder mehrere Schichten von Metallisierung (genauer gesagt zwei, bei diesem beispielhaften Ausführungsbeispiel) zwischen dem Substrat des Host-Wafers und der Transistorbauelement-Ebene sind. Bei diesem beispielhaften Ausführungsbeispiel wurden die zwei Metallisierungsschichten während einer Vorderseitenverarbeitung auf dem Übertragungswafer gebildet.
  • Das Verfahren wird fortgesetzt mit einer Durchführung einer Rückseitenfreilegungsverarbeitung, einem Abscheiden eines Rückseiten-Kontaktisolators, und einem Bilden von Rückseiten-Kontaktgräben, um die beispielhafte Struktur von 7J zu bilden, gemäß einem Ausführungsbeispiel. Bei einigen Ausführungsbeispielen kann die Rückseitenfreilegungsverarbeitung unter Verwendung irgendwelcher geeigneten Techniken, wie beispielsweise Schleifen, Ätzen und/oder CMP, durchgeführt werden, wie hierin verschieden beschrieben ist. Nachdem die Rückseitenfreilegung beispielsweise die flache Grabenisolationsschicht erreicht, kann die Rückseiten-Kontaktisolationsschicht abgeschieden werden, was irgendein geeignetes dielektrisches Material umfassen kann, zum Beispiel. Dann können Rückseiten-Kontaktgräben, wie in 7J gezeigt ist, unter Verwendung irgendwelcher geeigneten Techniken, wie beispielsweise ein oder mehrere Nass- und/oder Trockenätz-Prozesse, gebildet werden. Es wird darauf hingewiesen, dass die Vias angezeigt sind, da sie genutzt werden können, um Kontakt zu den Metallisierungsschichten unter der Bauelementschicht (z.B. auf der Vorderseite der Bauelementschicht, wie beispielsweise zwischen Transistoren und dem Host-Wafer-Substrat) herzustellen. Bei einigen Ausführungsbeispielen können p-Typ S/D-Regionen (z.B. für p-MOS) und n-Typ S/D-Regionen (z.B. für n-MOS) in demselben Rückseiten-Kontaktgraben positioniert sein, zum Beispiel. Bei einigen solchen Ausführungsbeispielen kann Maskieren genutzt werden, um sicherzustellen, dass Rückseiten-Kontaktwiderstandsreduktionsverarbeitung auf der richtigen Polarität auftritt.
  • Von der beispielhaften Struktur von 7J zu der beispielhaften Struktur von 7K wurden mehrere Prozesse durchgeführt. Das umfasst ein Bilden einer Rückseiten-Kontaktwiderstandsreduktionsschicht für n-MOS S/D-Regionen in den Rückseiten-Kontaktgräben. Solche Rückseiten-Kontaktwiderstandsreduktions-Schichten können ähnlich sein zu den Vorderseiten-Kontaktwiderstandsreduktions-Schichten, die hierin verschieden beschrieben sind, abgesehen davon, dass sie auf der Rückseite der S/D-Regionen gebildet sind. Bei einigen Ausführungsbeispielen können die Rückseiten-Kontaktwiderstandsreduktions-Schichten durch Maskieren einer anderen S/D-Region in den Rückseiten-Kontaktgräben und dann Durchführen der Verarbeitung um die Rückseiten-Kontaktwiderstandsreduktions-Schichten zu bilden, gebildet worden sein, wie anhand dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann die Rückseiten-Kontaktwiderstandsreduktions-Schicht irgendein geeignetes Material umfassen, wie beispielsweise Gruppe IV- und/oder Gruppe III-V Material, oder irgendein anderes geeignetes Material, wie aufgrund dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann die Rückseiten-Kontaktwiderstandsreduktions-Schicht degeneriert dotiertes Material umfassen, wie beispielsweise n-Typ- und/oder p-Typ-Dotierstoffkonzentrationen von zumindest 1E19, 1E20, 5E20 oder 1E21 Atomen pro Kubik-cm, oder irgendeine andere Minimalschwellendotierstoffkonzentration, um bei ohmschem Kontakt zu helfen. Bei einigen Ausführungsbeispielen kann die Rückseiten-Kontaktwiderstandsreduktions-Schicht ähnliches Material umfassen, wie ihre jeweilige S/D-Region. Bei einigen solchen Ausführungsbeispielen kann die Materialzusammensetzung der Rückseiten-Kontaktwiderstandsreduktions-Schicht relativ zu der einen oder den mehreren S/D-Regionen, für die die Rückseiten-Kontaktwiderstandsreduktions-Schicht verwendet wird, unterschiedlich sein, als die Materialzusammensetzung dieser einen oder mehreren S/D-Regionen.
  • Beispielsweise kann bei dem beispielhaften Fall einer SiGe-S/D-Region, eine Rückseiten-Kontaktwiderstandsreduktions-Schicht oder für diese SiGe-S/D-Region auch SiGe umfassen, aber mit einem relativ erhöhten Prozentsatz von Ge in dem SiGe-Material. Ferner kann bei dem beispielhaften Fall einer InGaAs-S/D-Region eine Rückseiten-Kontaktwiderstandsreduktions-Schicht oder ein -Abschnitt für diese InGaAs-S/D-Region auch InGaAs umfassen, aber mit einem relativ erhöhten Prozentsatz von In in dem InGaAs-Material. Um zu darstellenden Zwecken noch mehr spezifische Beispiele bereitzustellen, kann bei einem Ausführungsbeispiel umfassend einen Si-Kanal-p-MOS, aufweisend SiGe:B-S/D-Regionen mit 3E20 B Atomen pro Kubik-cm, eine Rückseiten-Kontaktwiderstandsreduktions-Schicht für die S/D-Regionen zum Beispiel SiGe:B mit 5E20 B Atomen pro Kubik-cm oder Ge:B mit 5E20 B Atomen pro Kubik-cm umfassen. Bei einem anderen beispielhaften Fall kann bei einem Ausführungsbeispiel umfassend einen Si-Kanal n-MOS, aufweisend Si:P-S/D-Regionen mit 5E20 P Atomen pro Kubik-cm, eine Rückseiten-Kontaktwiderstandsreduktions-Schicht für die S/D-Regionen Si:P mit 1E21 P Atomen pro Kubik-cm umfassen. Bei einigen Ausführungsbeispielen kann die der Rückseiten-Kontaktwiderstandsreduktions-Schicht eine Dotierungskonzentration (z.B. irgendwelcher geeigneten n-Typ- oder p-Typ- Dotierstoffe) umfassen, die zumindest 1E17 bis 1E21 Atome pro Kubik-cm (z.B. zumindest 1E20 Atome pro Kubik-cm) größer ist, als die Dotierstoffkonzentration der S/D-Regionen, für die die Kontaktwiderstandsreduktion bereitgestellt wird, oder ein anderer geeigneter relativer Betrag ist, wie aufgrund dieser Offenbarung offensichtlich ist.
  • Fortfahrend mit der Verarbeitung, um die beispielhafte Struktur von 7K zu bilden, nachdem die Rückseiten-Kontaktwiderstandsreduktions-Schicht gebildet wurde, wurden diese S/D-Regionen weg-maskiert, um die Verarbeitung der Opfer-S/D-Regionen zu erlauben. Die Verarbeitung der Opfer-S/D-Regionen umfasst das Entfernen des Opfer-S/D-Materials über einen selektiven Ätzprozess, der S/D-Gräben bildet, ohne die Keimschicht vollständig zu entfernen, wie gezeigt ist. Der selektive Ätzprozess kann durchgeführt werden wie hierin verschieden beschrieben ist, wie beispielsweise auf irgendeine geeignete Art, wie Bezug nehmend auf ein selektives Ätzen 122 beschrieben ist. Bei diesem beispielhaften Ausführungsbeispiel erlaubt ein Entfernen von Opfer-S/D-Material das Abscheiden eines finalen S/D-Materials auf die Keimschicht und in die S/D-Gräben. Das finale S/D-Material kann relativ hohe Dotierungslevel (z.B. größer als 1E19, 1E20 oder 1E21) umfassen, ohne eine Diffusion dieser Dotierstoffe in die benachbarten Kanalregionen zu verursachen, da die Verarbeitung, die eine solche Diffusion verursachen würde, bereits durchgeführt wurde (wie beispielsweise Ausheilprozesse mit hoher Temperatur). Deshalb kann ein MOBS-Schema, wie hierin verschieden beschrieben ist, erreicht werden, während auch relativ hoch dotierte S/D-Regionen ermöglicht werden (z.B. um ohmschen Kontakt zu fördern), die sonst nicht ohne Diffusion der Dotierstoffe in die benachbarten Kanalregionen von diesen hoch dotierten S/D-Regionen gebildet werden könnten, aufgrund der Bildung solcher finaler, relativ hoch dotierter S/D-Regionen später im Prozess während einer Rückseitenfreilegungsverarbeitung.
  • Von der beispielhaften Struktur von 7K zu der beispielhaften Struktur von 7L wurden mehrere Prozesse durchgeführt. Das umfasst das Bilden finaler n-MOS- und p-MOS-S/D-Regionen auf der Keimschicht, wie gezeigt ist. Eine solche Verarbeitung kann durchgeführt worden sein durch Maskieren einer der finalen p-MOS- und finalen n-MOS-S/D-Regionen, Abscheiden des finalen Materials für die unmaskierten S/D-Regionen, Maskieren der anderen der finalen p-MOS- und finalen n-MOS-S/D-Regionen und Abscheiden des finalen Materials für diese unmaskierten S/D-Regionen, zum Beispiel. Eine solches finales S/D-Material kann verarbeitet werden und beispielsweise Material ähnlich zu dem hierin verschieden beschriebenen finalen S/D-Material 228 umfassen. Wie aus 7L ersichtlich ist, umfasst eine finale n-MOS S/D-Region eine Rückseiten-Kontaktwiderstandsreduktions-Schicht, die verarbeitet werden kann und ähnliches Material umfassen kann wie die Vorderseiten- und Rückseiten-Kontaktwiderstandsreduktions-Schichten, die hierin verschieden beschrieben sind, zum Beispiel. Obwohl alles Opfer-S/D-Material zuerst aus der IC-Struktur entfernt wurde und dann unterschiedliche finale S/D-Regionen unter Verwendung von Maskierungsprozessen gebildet wurden, soll die vorliegende Offenbarung nicht derartig eingeschränkt sein. Beispielsweise wird erneut darauf hingewiesen, dass bei einigen Ausführungsbeispielen das Opfermaterial der unterschiedlichen S/D-Regionen vor der Bildung des finalen Materials für diese S/D-Regionen separat entfernt werden kann. Zahlreiche Variationen und Konfigurationen der hierin beschriebenen Rückseiten-S/D-Austauschtechniken sind aufgrund der vorliegenden Offenbarung offensichtlich.
  • Das Verfahren wird mit dem Entfernen der Hartmaske von der beispielhaften IC-Struktur von 7L und Bilden der Rückseiten-Kontakte in den Rückseiten-Kontaktgräbenorten, um die beispielhafte Struktur von 7M zu bilden, fortgesetzt, gemäß einem Ausführungsbeispiel. Bei einigen solchen Ausführungsbeispielen können die Rückseiten-Kontakte verarbeitet werden und Material ähnlich zu dem Rückseiten-Kontakt 290 umfassen, wie hierin verschieden beschrieben ist, zum Beispiel. Beispielsweise können die Gräben mit Metall oder Metalllegierung unter Verwendung von Silicid/Germanid und einer optionalen Diffusionsbarriere gefüllt werden, bei einigen Ausführungsbeispielen. Es wird darauf hingewiesen, dass Kontakte von sowohl der Vorderseite wie auch der Rückseite zu derselben S/D gebildet werden können, doch bei einigen Ausführungsbeispielen werden Kontakte nur von der Vorderseite zu der Rückseite gebildet. Die Rückseiten-Back-End-Verarbeitung (hierin als BBE-Verarbeitung bezeichnet (BBE; backside-back-end)) kann dann das Bilden von so vielen Metallisierungsschichten/-leitungen wie gewünscht, und das Bilden irgendwelcher anderen geeigneten Merkmale, um das Bilden der gewünschten IC-Struktur fertigzustellen, umfassen. Zahlreiche Variationen und Konfigurationen sind aufgrund dieser Offenbarung offensichtlich.
  • Beispiel-System
  • 8 stellt gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein Rechensystem 1000 dar, das mit integrierten Schaltungsstrukturen und/oder Bauelementen implementiert ist, die unter Verwendung der hierin offenbarten Techniken gebildet wurden. Wie ersichtlich ist, häust das Rechensystem 1000 eine Hauptplatine 1002. Die Hauptplatine 1002 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 1004 und zumindest einen Kommunikationschip 1006, wobei beide physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können, oder anderweitig in diese integriert sein können. Wie erkannt werden kann, kann die Hauptplatine 1002 beispielsweise irgendeine gedruckte Schaltungsplatine sein, egal ob eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine, oder die einzige Platine des Systems 1000, etc.
  • Abhängig von seinen Anwendungen kann das Rechensystem 1000 eine oder mehrere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten können umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (GPS; global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.). Irgendwelche der Komponenten, die in dem Rechensystem 1000 umfasst sind, können eine oder mehrere integrierte Schaltungsstrukturen oder Bauelemente umfassen, die unter Verwendung der offenbarten Techniken gemäß einem beispielhaften Ausführungsbeispiel gebildet wurden. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips (z.B. beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 1006 Teil des Prozessors 1004 sein kann, oder anderweitig in diesen integriert ist) integriert werden.
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von dem Rechensystem 1000. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 1006 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Das Rechensystem 1000 kann eine Mehrzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 des Rechensystems 1000 umfasst einen integrierten Schaltungschip, der innerhalb des Prozessors 1004 gehäust ist. Bei einigen Ausführungsbeispielen umfasst der integrierte Schaltungs-Die des Prozessors Schaltungsanordnungen auf der Platine, die mit einer oder mehreren integrierte Schaltungsstrukturen oder Bauelementen integriert sind, die unter Verwendung der offenbarten Techniken gebildet wurden, wie hierin verschieden beschrieben ist. Der Ausdruck „Prozessor“ kann sich auf jegliche Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die/der beispielsweise elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann ferner einen integrierten Schaltungs-Die umfassen, der innerhalb des Kommunikationschips 1006 gehäust ist. Gemäß einigen solcher beispielhaften Ausführungsbeispiele umfasst der integrierte Schaltungs-Die des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder Bauelemente, die unter Verwendung der offenbarten Techniken gebildet wurden, wie hierin verschieden beschrieben ist. Wie anhand dieser Offenbarung erkannt werden kann, wird darauf hingewiesen, dass Multi-Standard-Drahtlos-Fähigkeit direkt in den Prozessor 1004 (z.B. wobei die Funktionalität irgendwelcher Chips 1006 in den Prozessor 1004 integriert sein kann, anstatt separate Kommunikationschips zu haben) integriert sein kann. Ferner wird darauf hingewiesen, dass der Prozessor 1004 ein Chipsatz sein kann, der solche Drahtloskapazitäten aufweist. Kurz gesagt, kann irgendeine Anzahl von Prozessor- 1004 und/oder Kommunikationschips 1006 verwendet werden. Ebenso kann jeder einzelne der Chips oder Chipsätze mehrere Funktionen integriert auf demselben aufweisen.
  • Bei verschiedenen Implementierungen kann das Rechensystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder irgendein anderes elektronisches Gerät oder System, das Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder Bauelemente nutzt, die unter Verwendung der offenbarten Techniken gebildet wurden, wie hierin verschieden beschrieben ist. Es wird darauf hingewiesen, dass ein Bezug auf ein Rechensystem Rechenvorrichtungen, Apparate und andere Strukturen, die ausgebildet sind zu rechnen oder Informationen zu verarbeiten, umfassen soll.
  • Weitere beispielhafte Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Konfigurationen offensichtlich sind.
  • Beispiel 1 ist eine integrierte Schaltung (IC; integrated circuit) umfassend: ein Substrat, einen Transistor über dem Substrat, zumindest eine Metallisierungsschicht unter dem Transistor und zwischen dem Transistor und dem Substrat; und zumindest eine Metallisierungsschicht über dem Transistor. Der Transistor in diesem Beispiel umfasst: ein Gate; einen Kanal über dem Gate; Source und Drain- (S/D-) Regionen benachbart zu dem Kanal; Kontakte über den S/D-Regionen; und eine Keimschicht unter den S/D-Regionen, wobei die Keimschicht Halbleitermaterial umfasst und Dotierungslevel von zumindest 1E19 Atomen pro Kubikzentimeter (cm) weniger aufweist, als die Dotierungslevel der S/D-Regionen.
  • Beispiel 2 umfasst den Gegenstand von Beispiel 1, wobei der Kanal eine Schicht von Einkristallhalbleitermaterial umfasst, das weniger als 1E8 Versetzungsdefekte pro Quadrat-cm aufweist.
  • Beispiel 3 umfasst den Gegenstand von irgendeinem der Beispiele 1-2, wobei der Kanal zumindest eines eines Gruppe IV Halbleitermaterials und Gruppe III-V Halbleitermaterials umfasst.
  • Beispiel 4 umfasst den Gegenstand von irgendeinem der Beispiele 1-3, wobei der Transistor ferner eine Gate-Dielektrikum-Schicht zwischen dem Gate und dem Kanal umfasst.
  • Beispiel 5 umfasst den Gegenstand von irgendeinem der Beispiele 1-4, wobei die S/D-Regionen jeweils einen von n-Typ- und p-Typ-Dotierstoffen umfassen.
  • Beispiel 6 umfasst den Gegenstand von irgendeinem der Beispiele 1-5, wobei die S/D-Regionen Halbleitermaterial umfassen, das Dotierungslevel aufweist, die größer als 1E20 Atome pro Kubik-cm sind.
  • Beispiel 7 umfasst den Gegenstand von irgendeinem der Beispiele 1-6, wobei die Kontakte eines von Metall und einem Metalllegierungsmaterial umfassen.
  • Beispiel 8 umfasst den Gegenstand von irgendeinem der Beispiele 1-7, wobei die Keimschicht zumindest eines eines Gruppe IV Halbleitermaterials und Gruppe III-V Halbleitermaterials umfasst.
  • Beispiel 9 umfasst den Gegenstand von irgendeinem der Beispiele 1-8, wobei die Keimschicht einen Verbundstoff umfasst, der in den S/D-Regionen umfasst ist, aber mit größerer Konzentration von zumindest einem Bestandteil des Verbundstoffmaterials.
  • Beispiel 10 umfasst den Gegenstand von irgendeinem der Beispiele 1-9, wobei die S/D-Regionen und die Keimschicht beide Siliziumgermanium (SiGe) umfassen, und wobei die Keimschicht zumindest 10 Prozent weniger Germaniumkonzentration umfasst als die Germaniumkonzentration in den S/D-Regionen.
  • Beispiel 11 umfasst den Gegenstand von irgendeinem der Beispiele 1-10, wobei die Keimschicht eine Kohlenstofflegierung von zumindest 1 Prozent umfasst.
  • Beispiel 12 umfasst den Gegenstand von irgendeinem der Beispiele 1-11, wobei die Keimschicht undotiert ist.
  • Beispiel 13 umfasst den Gegenstand von irgendeinem der Beispiele 1-12, wobei die S/D-Regionen zusätzliche Kontakte unter den S/D-Regionen umfassen, sodass die Keimschicht zwischen den zusätzlichen Kontakten und den S/D-Regionen ist und sodass die S/D-Regionen von zwei oder mehr Seiten kontaktiert werden.
  • Beispiel 14 umfasst den Gegenstand von irgendeinem der Beispiele 1-13, wobei der Transistor eine von einer planaren Konfiguration, einer gefinnten Konfiguration, und einer Nanodrahtkonfiguration umfasst.
  • Beispiel 15 umfasst den Gegenstand von irgendeinem der Beispiele 1-14, wobei der Transistor einer von einem p-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (p-MOS; p-channel metal-oxide-semiconductor field-effect transistor), einem n-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (n-MOS; n-channel metal-oxide-semiconductor field-effect transistor), einem p-Kanal Tunnel-Feldeffekttransistor (p-TFET; p-channel tunnel field-effect transistor) und einem n-Kanal Tunnel-Feldeffekttransistor (n-TFET; n-channel tunnel field-effect transistor) ist.
  • Beispiel 16 ist ein komplementäres Metall-Oxid-Halbleiter- (CMOS-; complementary metal-oxide-semiconductor) Bauelement, umfassend den Gegenstand von irgendeinem der Beispiele 1-15.
  • Beispiel 17 ist ein Rechensystem, umfassend den Gegenstand von irgendeinem der Beispiele 1-16.
  • Beispiel 18 ist eine integrierte Schaltung (IC; integrated circuit) umfassend: einen Transistor über dem Substrat, zumindest eine Metallisierungsschicht unter dem Transistor und zwischen dem Transistor und dem Substrat; und zumindest eine Metallisierungsschicht über dem Transistor. Der Transistor in diesem Beispiel umfasst: ein Gate; einen Kanal über dem Gate; Source und Drain- (S/D-) Regionen benachbart zu dem Kanal, wobei die S/D-Regionen Halbleitermaterial umfassen und Dotierungslevel über 1E19 Atomen pro Kubikzentimeter (cm) aufweisen; Kontakte über den S/D-Regionen; und eine Keimschicht unter den S/D-Regionen, wobei die Keimschicht Halbleitermaterial umfasst und Dotierungslevel von weniger als 1E19 Atomen pro Kubik-cm aufweist.
  • Beispiel 19 umfasst den Gegenstand von Beispiel 18, wobei der Transistor eine Schicht von Einkristallhalbleitermaterial umfasst, das weniger als 1E8 Versetzungsdefekte pro Quadrat-cm aufweist.
  • Beispiel 20 umfasst den Gegenstand von irgendeinem der Beispiele 18-19, wobei der Kanal zumindest eines eines Gruppe IV Halbleitermaterials und Gruppe III-V Halbleitermaterials umfasst.
  • Beispiel 21 umfasst den Gegenstand von irgendeinem der Beispiele 18-20, wobei der Transistor ferner eine Gate-Dielektrikum-Schicht zwischen dem Gate und dem Kanal umfasst.
  • Beispiel 22 umfasst den Gegenstand von irgendeinem der Beispiele 18-21, wobei die S/D-Regionen jeweils einen von n-Typ- und p-Typ-Dotierstoffen umfassen.
  • Beispiel 23 umfasst den Gegenstand von irgendeinem der Beispiele 18-22, wobei die S/D-Regionen Dotierungslevel aufweisen, die größer als 1E20 Atome pro Kubik-cm sind.
  • Beispiel 24 umfasst den Gegenstand von irgendeinem der Beispiele 18-23, wobei die Kontakte eines von einem Metall und einem Metalllegierungsmaterial umfassen.
  • Beispiel 25 umfasst den Gegenstand von irgendeinem der Beispiele 18-24, wobei die Keimschicht zumindest eines eines Gruppe IV Halbleitermaterials und Gruppe III-V Halbleitermaterials umfasst.
  • Beispiel 26 umfasst den Gegenstand von irgendeinem der Beispiele 18-25, wobei die Keimschicht einen Verbundstoff umfasst, der in den S/D-Regionen umfasst ist, aber mit größerer Konzentration von zumindest einem Bestandteil des Verbundstoffmaterials.
  • Beispiel 27 umfasst den Gegenstand von irgendeinem der Beispiele 18-26, wobei die S/D-Regionen und die Keimschicht beide Siliziumgermanium (SiGe) umfassen, und wobei die Keimschicht zumindest 10 Prozent weniger Germaniumkonzentration umfasst als die Germaniumkonzentration in den S/D-Regionen.
  • Beispiel 28 umfasst den Gegenstand von irgendeinem der Beispiele 18-27, wobei die Keimschicht eine Kohlenstofflegierung von zumindest 1 Prozent umfasst.
  • Beispiel 29 umfasst den Gegenstand von irgendeinem der Beispiele 18-28, wobei die Keimschicht undotiert ist.
  • Beispiel 30 umfasst den Gegenstand von irgendeinem der Beispiele 18-29, wobei die S/D-Regionen zusätzliche Kontakte unter den S/D-Regionen umfassen, sodass die Keimschicht zwischen den zusätzlichen Kontakten und den S/D-Regionen ist und sodass die S/D-Regionen von zwei oder mehr Seiten kontaktiert werden.
  • Beispiel 31 umfasst den Gegenstand von irgendeinem der Beispiele 18-30, wobei der Transistor eine von einer planaren Konfiguration, einer gefinnten Konfiguration, und einer Nanodrahtkonfiguration umfasst.
  • Beispiel 32 umfasst den Gegenstand von irgendeinem der Beispiele 18-31, wobei der Transistor einer von einem p-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (p-MOS; p-channel metal-oxide-semiconductor field-effect transistor), einem n-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (n-MOS; n-channel metal-oxide-semiconductor field-effect transistor), einem p-Kanal Tunnel-Feldeffekttransistor (p-TFET; p-channel tunnel field-effect transistor) und einem n-Kanal Tunnel-Feldeffekttransistor (n-TFET; n-channel tunnel field-effect transistor) ist.
  • Beispiel 33 ist ein komplementäres Metall-Oxid-Halbleiter- (CMOS-; complementary metal-oxide-semiconductor) Bauelement, umfassend den Gegenstand von irgendeinem der Beispiele 18-32.
  • Beispiel 34 ist ein Rechensystem, umfassend den Gegenstand von irgendeinem der Beispiele 18-33.
  • Beispiel 35 ist ein Verfahren zum Bilden einer integrierten Schaltung, das Verfahren umfassend: Bereitstellen eines ersten Substrats; Abscheiden einer Opferschicht auf das erste Substrat; Bilden einer Einkristallhalbleitermaterialschicht auf der Opferschicht; Bilden eines Transistorbauelements unter Verwendung der Halbleitermaterialschicht, der Transistor umfassend ein Gate, einen Kanal unter dem Gate, Source- und Drain- (S/D-) Regionen benachbart zu dem Kanal und eine Keimschicht über den S/D-Regionen, wobei die S/D-Regionen Opfer-S/D-Material umfassen; Bonden einer Metallisierungsschicht des ersten Transistors an eine Metallisierungsschicht eines zweiten Substrats; Entfernen der Opferschicht um das erste Substrat zu entfernen, Bilden von Kontaktgräben um auf eine Seite der S/D-Regionen gegenüber dem zweiten Substrat zuzugreifen, selektives Ätzen des Opfer-S/D-Materials, ohne die Keimschicht vollständig zu entfernen, um S/D-Gräben zu bilden; Bilden von finalem S/D-Material auf der Keimschicht und in den S/D-Gräben; und Bilden von Kontakten in den Kontaktgräben.
  • Beispiel 36 umfasst den Gegenstand von Beispiel 35, wobei die Opferschicht eine Ätz-Stopp-Schicht ist und wobei ein Entfernen des ersten Substrats ein Schleifen des ersten Substrats in die Nähe der Ätz-Stopp-Schicht umfasst, gefolgt von zumindest einem von einem Ätz- und Polierprozess, die genutzt werden, um den Rest des ersten Substratmaterials zu entfernen.
  • Beispiel 37 umfasst den Gegenstand von Beispiel 35, wobei die Opferschicht eine Schnell-Ätz-Schicht ist und wobei ein Entfernen des ersten Substrats ein laterales Ätzen der Schnell-Ätz-Schicht umfasst, um ein Abheben des ersten Substrats zu ermöglichen.
  • Beispiel 38 umfasst den Gegenstand von Beispiel 35, wobei die Opferschicht ein Mehrschichtstapel ist, der eine Schnell-Ätz-Schicht und eine Ätz-Stopp-Schicht umfasst, und Entfernen des ersten Substrats ein laterales Ätzen der Schnell-Ätz-Schicht umfasst, um ein Abheben des ersten Substrats zu ermöglichen, gefolgt von zumindest einem eines Ätz- und Polierprozesses, die dazu genutzt werden, um die Ätz-Stopp-Schicht zumindest teilweise zu entfernen.
  • Beispiel 39 umfasst den Gegenstand von irgendeinem der Beispiele 35-38, wobei ein selektives Ätzen des Opfer-S/D-Materials die Verwendung eines gegebenen Ätzmittels umfasst, das das Opfer-S/D-Material zumindest 5 Mal schneller entfernt als das gegebene Ätzmittel Material der Keimschicht entfernt.
  • Beispiel 40 umfasst den Gegenstand von irgendeinem der Beispiele 35-39, wobei die Keimschicht zumindest 1E18 Atome pro Kubikzentimeter (cm) weniger Dotierstoffe als das Opfer-S/D-Material umfasst.
  • Beispiel 41 umfasst den Gegenstand von irgendeinem der Beispiele 35-40, wobei die Keimschicht ein Verbundstoffmaterial umfasst, das in dem Opfer-S/D-Material umfasst ist, aber mit größerer Konzentration von zumindest einem Bestandteil des Verbundstoffmaterials.
  • Beispiel 42 umfasst den Gegenstand von irgendeinem der Beispiele 35-41, wobei die Keimschicht eine Kohlenstofflegierung von zumindest 1 Prozent umfasst.
  • Die vorangehende Beschreibung von beispielhaften Ausführungsbeispielen wird zu Zwecken der Darstellung und Beschreibung angeboten. Sie soll nicht erschöpfend sein oder die vorliegende Offenbarung auf die offenbarten genauen Formen begrenzen. Viele Modifikationen und Variationen sind aufgrund dieser Offenbarung möglich. Der Schutzbereich der vorliegenden Offenbarung soll nicht durch diese detaillierte Beschreibung eingeschränkt werden, sondern eher durch die hier beigefügten Ansprüche. Zukünftig angemeldete Anmeldungen, die die Priorität dieser Anmeldung beanspruchen, können den offenbarten Gegenstand auf eine unterschiedliche Art beanspruchen und können generell irgendeinen Satz von einer oder mehreren Einschränkungen, wie sie hierin verschieden offenbart oder anderweitig demonstriert wurden, umfassen.

Claims (25)

  1. Eine integrierte Schaltung (IC) umfassend: ein Substrat; einen Transistor über dem Substrat und umfassend: ein Gate; einen Kanal über dem Gate; Source und Drain- (S/D-) Regionen benachbart zu dem Kanal; Kontakte über den S/D-Regionen; und eine Keimschicht unter den S/D-Regionen, wobei die Keimschicht Halbleitermaterial umfasst und Dotierungslevel von zumindest 1E19 Atomen pro Kubikzentimeter (cm) weniger aufweist, als die Dotierungslevel der S/D-Regionen; zumindest eine Metallisierungsschicht unter dem Transistor und zwischen dem Transistor und dem Substrat; und zumindest eine Metallisierungsschicht über dem Transistor.
  2. Die IC gemäß Anspruch 1, wobei der Kanal eine Schicht von Einkristallhalbleitermaterial umfasst, das weniger als 1E8 Versetzungsdefekte pro Quadrat-cm aufweist.
  3. Die IC gemäß Anspruch 1, wobei der Kanal zumindest eines von einem Gruppe IV Halbleitermaterial und einem Gruppe III-V Halbleitermaterial umfasst.
  4. Die IC gemäß Anspruch 1, wobei der Transistor ferner eine Gate-Dielektrikum-Schicht zwischen dem Gate und dem Kanal umfasst.
  5. Die IC gemäß Anspruch 1, wobei die S/D-Regionen jeweils einen von n-Typ- und p-Typ-Dotierstoffen umfassen.
  6. Die IC gemäß Anspruch 1, wobei die S/D-Regionen Halbleitermaterial umfassen, das Dotierungslevel aufweist, die größer als 1E20 Atome pro Kubik-cm sind.
  7. Die IC gemäß Anspruch 1, wobei die Kontakte eines von einem Metall und einem Metalllegierungsmaterial umfassen.
  8. Die IC gemäß Anspruch 1, wobei die Keimschicht zumindest eines eines Gruppe IV Halbleitermaterials und Gruppe III-V Halbleitermaterials umfasst.
  9. Die IC gemäß Anspruch 1, wobei die Keimschicht einen Verbundstoff umfasst, der in den S/D-Regionen umfasst ist, aber mit größerer Konzentration von zumindest einem Bestandteil des Verbundstoffmaterials.
  10. Die IC gemäß Anspruch 1, wobei die S/D-Regionen und die Keimschicht beide Siliziumgermanium (SiGe) umfassen, und wobei die Keimschicht zumindest 10 Prozent weniger Germaniumkonzentration umfasst als die Germaniumkonzentration in den S/D-Regionen.
  11. Die IC gemäß Anspruch 1, wobei die Keimschicht eine Kohlenstofflegierung von zumindest 1 Prozent umfasst.
  12. Die IC gemäß Anspruch 1, wobei die Keimschicht undotiert ist.
  13. Die IC gemäß Anspruch 1, wobei die S/D-Regionen zusätzliche Kontakte unter den S/D-Regionen umfassen, sodass die Keimschicht zwischen den zusätzlichen Kontakten und den S/D-Regionen ist und sodass die S/D-Regionen von zwei oder mehr Seiten kontaktiert werden.
  14. Die IC gemäß Anspruch 1, wobei der Transistor eine von einer planaren Konfiguration, einer gefinnten Konfiguration, und einer Nanodrahtkonfiguration umfasst.
  15. Die IC gemäß Anspruch 1, wobei der Transistor einer von einem p-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (p-MOS), einem n-Kanal Metall-Oxid-Halbleiter-Feldeffekttransistor (n-MOS), einem p-Kanal Tunnel-Feldeffekttransistor (p-TFET) und einem n-Kanal Tunnel-Feldeffekttransistor (n-TFET) ist.
  16. Ein komplementäres Metall-Oxid-Halbleiter- (CMOS-) Bauelement, umfassend die IC gemäß einem der Ansprüche 1-15.
  17. Ein Rechensystem umfassend die IC gemäß einem der Ansprüche 1-15.
  18. Eine integrierte Schaltung (IC) umfassend: ein Substrat; einen Transistor über dem Substrat und umfassend: ein Gate; einen Kanal über dem Gate; Source und Drain- (S/D-) Regionen benachbart zu dem Kanal, wobei die S/D-Regionen Halbleitermaterial umfassen und Dotierungslevel über 1E19 Atomen pro Kubikzentimeter (cm) aufweisen; Kontakte über den S/D-Regionen; und eine Keimschicht unter den S/D-Regionen, wobei die Keimschicht Halbleitermaterial umfasst und Dotierungslevel von weniger als 1E19 Atomen pro Kubik-cm aufweist, zumindest eine Metallisierungsschicht unter dem Transistor und zwischen dem Transistor und dem Substrat; und zumindest eine Metallisierungsschicht über dem Transistor.
  19. Die IC gemäß Anspruch 18, wobei die Keimschicht zumindest eines von einem Gruppe IV Halbleitermaterial und einem Gruppe III-V Halbleitermaterial umfasst.
  20. Die IC gemäß Anspruch 18, wobei die Keimschicht Verbundstoff umfasst, der in den S/D-Regionen umfasst ist, aber mit größerer Konzentration von zumindest einem Bestandteil des Verbundstoffmaterials.
  21. Die IC gemäß Anspruch 18, wobei die S/D-Regionen und die Keimschicht beide Siliziumgermanium (SiGe) umfassen, und wobei die Keimschicht zumindest 10 Prozent weniger Germaniumkonzentration umfasst als die Germaniumkonzentration in den S/D-Regionen.
  22. Die IC gemäß einem der Ansprüche 18-21, wobei die Keimschicht eine Kohlenstofflegierung von zumindest 1 Prozent umfasst.
  23. Ein Verfahren zum Bilden einer integrierten Schaltung, das Verfahren umfassend: Bereitstellen eines ersten Substrats; Abscheiden einer Opferschicht auf das erste Substrat; Bilden einer Einkristallhalbleitermaterialschicht auf der Opferschicht; Bilden eines Transistorbauelements unter Verwendung der Halbleitermaterialschicht, der Transistor umfassend ein Gate, einen Kanal unter dem Gate, Source und Drain-(S/D-) Regionen benachbart zu dem Kanal und eine Keimschicht über den S/D-Regionen, wobei die S/D-Regionen Opfer-S/D-Material umfassen; Bonden einer Metallisierungsschicht des ersten Transistors an eine Metallisierungsschicht eines zweiten Substrats; Entfernen der Opferschicht, um das erste Substrat zu entfernen; Bilden von Kontaktgräben, um auf eine Seite der S/D-Regionen gegenüber dem zweiten Substrat zuzugreifen, selektives Ätzen des Opfer-S/D-Materials, ohne die Keimschicht vollständig zu entfernen, um S/D-Gräben zu bilden; Bilden von finalem S/D-Material auf der Keimschicht und in den S/D-Gräben; und Bilden von Kontakten in den Kontaktgräben.
  24. Das Verfahren gemäß Anspruch 23, wobei ein selektives Ätzen des Opfer-S/D-Materials die Verwendung eines gegebenen Ätzmittels umfasst, das das Opfer-S/D-Material zumindest 5 Mal schneller entfernt als das gegebene Ätzmittel Material der Keimschicht entfernt.
  25. Das Verfahren gemäß einem der Ansprüche 23-24, wobei die Keimschicht zumindest 1E18 Atome pro Kubikzentimeter (cm) weniger Dotierstoffe als das Opfer-S/D-Material umfasst.
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