DE102020103515A1 - Tiefe Source & Drain für Transistorstrukturen mit Rückseiten-Kontaktmetallisierung - Google Patents

Tiefe Source & Drain für Transistorstrukturen mit Rückseiten-Kontaktmetallisierung Download PDF

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Stephen Cea
Rishabh Mehandru
Tahir Ghani
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Abstract

Eine Transistorstruktur umfassend einen tiefen Source- und/oder Drain-Halbleiter, der durch eine Metallisierung von sowohl einer Vorder- (z.B. Ober-) Seite als auch einer Rück- (z.B. Unter-) Seite einer Transistorstruktur kontaktiert wird. Der tiefe Source- und/oder Drain-Halbleiter kann epitaktisch sein, einer Kristallinität einer Kanalregion folgend, die monokristallin sein kann. Eine erste Schicht des Source- und/oder Drain-Halbleiters kann eine geringere Verunreinigungsdotierung aufweisen, während eine zweite Schicht des Source- und/oder Drain-Halbleiters eine höhere Verunreinigungsdotierung aufweisen kann. Der tiefe Source- und/oder Drain-Halbleiter kann sich unter der Kanalregion erstrecken und kann benachbart zu einer Seitenwand einer Unterkanalregion sein, sodass eine Metallisierung in Kontakt mit der Rückseite der Transistorstruktur durch eine Dicke der ersten Schicht des Source- und/oder Drain-Halbleiters passieren kann, um die zweite Schichte des Source-und/oder Drain-Halbleiters zu kontaktieren.

Description

  • HINTERGRUND
  • Die Bauelementdichte bei integrierten Schaltungen (ICs; integrated circuits) hat seit Jahrzehnten in Übereinstimmung mit dem Mooreschen Gesetz zugenommen. Da jedoch die lateralen Abmessungen einer Bauelementstruktur mit jeder Technologiegeneration schrumpfen, wird es immer schwieriger, die strukturellen Abmessungen weiter zu reduzieren.
  • Die dreidimensionale (3D-) Skalierung ist jetzt von erheblichem Interesse, da Reduzierungen bei der z-Höhe (Bauelementdicke) einen anderen Weg zum Erhöhen der Gesamt-Bauelementdichte und IC-Performance bieten. Die 3D-Skalierung kann beispielsweise in Form von Chip-Stapelung oder gepackageter IC-Stapelung sein. Bekannte 3D-Integrationstechniken sind teuer und bieten möglicherweise nur schrittweise Verbesserungen bei der z-Höhe und Bauelementdichte. So kann beispielsweise der größte Teil der Dicke eines IC-Chips inaktives Substratmaterial sein.
  • Eine Form von 3D-Chip-Skalierung umfasst Verbindungsmetallisierung auf gegenüberliegenden Seiten einer Bauelementschicht, die ein Halbleitermaterial, wie beispielsweise monokristallines Silizium, umfasst. Jedoch stellt das Integrieren von Rückseiten-Verbindungsmetallisierung eine Herausforderung dar, da viele der Transistor-Ebene-Strukturen von einer Vorderseite des Substrats gebildet werden, sodass ein Zugriff auf eine Rückseite der Strukturen möglicherweise deutlich von einem Vorderseitenzugriff abweichen muss. In einigen Fälle kann zum Beispiel ein Rückseitenkontakt zu einem Source-und/oder Drain-Abschnitt eines Transistors höheren Kontaktwiderstand als ein Vorderseitenkontakt anzeigen. Somit würden Techniken und Architekturen, die geringen Kontaktwiderstand für eine Rückseitenkontaktmetallisierung erreichen, zumindest von einem Transistor- und/oder Chip-Performance-Standpunkt aus gesehen vorteilhaft sein.
  • Figurenliste
  • Das hierin beschriebene Material ist beispielhaft und nicht einschränkend in den beiliegenden Figuren dargestellt. Der Einfachheit und Klarheit der Darstellung halber sind die in den Figuren dargestellten Elemente nicht notwendigerweise maßstabsgetreu gezeichnet. Beispielsweise können die Abmessungen mancher Elemente relativ zu anderen Elementen der Klarheit halber übertrieben dargestellt sein. Ferner wurden, wo es angemessen erscheint, Bezugszeichen in den Figuren wiederholt, um entsprechende oder gleiche Elemente anzuzeigen. In den Figuren:
    • 1 ist gemäß einigen Ausführungsbeispielen ein Flussdiagramm, das Verfahren zum Bilden einer Transistorstruktur mit einer/m tiefen Source und/oder Drain und Rückseitenkontaktmetallisierung darstellt;
    • 2-6 stellen gemäß einigen Ausführungsbeispielen isometrische Ansichten einer Transistorstruktur dar, die sich entwickelt, wenn eine Kanalregion von Finnen definiert werden;
    • 7A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach einem tiefen Source- und/oder Drain-Finnen-Ätzen dar;
    • 7B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 7A gezeigten Transistorstruktur dar;
    • 8A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach der Bildung einer ersten Source- und/oder Drain-Materialschicht dar;
    • 8B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 8A gezeigten Transistorstruktur dar;
    • 9A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach der Bildung einer zweiten Source- und/oder Drain-Materialschicht dar;
    • 9B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 9A gezeigten Transistorstruktur dar;
    • 10A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach einer Vorderseitenverbindung dar;
    • 10B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 10A gezeigten Transistorstruktur dar;
    • FIG. IIA stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach einem Rückseiten-Source-und/oder Drain-Kontaktätzen dar;
    • 11B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in FIG. IIA gezeigten Transistorstruktur dar;
    • 12A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur nach einer Rückseitenverbindung dar;
    • 12B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 12A gezeigten Transistorstruktur dar;
    • 13 stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht einer Transistorschicht mit Vorderseiten- und Rückseiten-Verbindungsmetallisierung dar;
    • 14 ist gemäß einigen Ausführungsbeispielen ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung; und
    • 15 ist gemäß einigen Ausführungsbeispielen ein Diagramm einer beispielhaften Plattform, umfassend Rückseiten-Transistorverbindung durch tiefe Source-/Drain-Halbleiterstrukturen.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsbeispiele sind Bezug nehmend auf die beigefügten Figuren beschrieben. Während spezifische Konfigurationen und Anordnungen detailliert dargestellt und erörtert werden, versteht es sich, dass dies nur zu darstellenden Zwecken erfolgt. Fachleute auf dem relevanten Gebiet erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne von dem Wesen und Schutzbereich der Beschreibung abzuweichen. Für Fachleute auf dem relevanten Gebiet ist es offensichtlich, dass die hierin beschriebenen Techniken und/oder Anordnungen in einer Vielzahl von anderen Systemen und Anwendungen verwendet werden können, als das, was hierin detailliert beschrieben ist.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen genommen, die einen Teil derselben bilden und beispielhafte Ausführungsbeispiele darstellen. Ferner sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle und/oder logische Änderungen ausgeführt werden können, ohne von dem Schutzbereich des beanspruchten Gegenstands abzuweichen. Es sollte auch darauf hingewiesen werden, dass Richtungen und Bezüge, zum Beispiel, oben, unten, Oberseite, Unterseite, und so weiter, nur verwendet werden sollen, um die Beschreibung der Merkmale in den Zeichnungen zu erleichtern. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden und der Schutzbereich des beanspruchten Gegenstands ist nur durch die beigefügten Ansprüche und ihre Entsprechungen definiert.
  • In der folgenden Beschreibung werden zahlreiche Details ausgeführt. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden können. In einigen Fällen sind bekannte Verfahren und Vorrichtungen in Blockdiagrammform und nicht im Detail gezeigt, um das Verunklaren der Ausführungsbeispiele zu vermeiden. Durchgehend in dieser Beschreibung bedeutet Bezugnahme auf „ein Ausführungsbeispiel“, „ein einzelnes Ausführungsbeispiel“ oder „einige Ausführungsbeispiele“, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem Ausführungsbeispiel“ oder „bei einem einzelnen Ausführungsbeispiel“ oder „einigen Ausführungsbeispielen“ an verschiedenen Stellen durchgehend in dieser Beschreibung nicht notwendigerweise auf das gleiche Ausführungsbeispiel. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Beispielsweise kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die den beiden Ausführungsbeispielen zugeordnet sind, sich nicht gegenseitig ausschließen.
  • Nach Gebrauch in der Beschreibung und den beigefügten Ansprüchen sollen die Singularformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es wird auch darauf hingewiesen, dass der Ausdruck „und/oder“ nach hiesigem Gebrauch sich auf irgendwelche und alle möglichen Kombinationen von einem oder mehreren der zugehörigen, aufgeführten Elemente bezieht, und diese miteinschließt.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ und verwandte Ausdrücke können hierin verwendet werden, um funktionale oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann bei bestimmten Ausführungsbeispielen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischen, optischen oder elektrischen Kontakt miteinander sind. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in entweder direktem oder indirektem (mit anderen, dazwischenliegenden Elementen zwischen ihnen) physischen oder elektrischen Kontakt miteinander sind, und/oder dass die zwei oder mehr Elemente miteinander kooperieren oder interagieren (z.B. wie bei einer Ursache/Wirkung-Beziehung).
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesigem Gebrauch auf eine relative Position einer Komponente oder eines Materials im Hinblick auf andere Komponenten oder Materialien, wo solche physischen Beziehungen erwähnenswert sind. Beispielsweise kann in dem Kontext von Materialien ein Material oder ein Material, das über oder unter einem anderen angeordnet ist, direkt Kontakt haben oder eines oder mehr dazwischenliegende Materialien aufweisen. Außerdem können ein Material, das zwischen zwei Materialien angeordnet ist, oder Materialien direkt mit den zwei Schichten Kontakt haben, oder sie können eine oder mehr dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist ein erstes Material oder Material „auf“ einem zweiten Material oder Material in direktem Kontakt mit diesem zweiten Material/Material. Ähnliche Unterscheidungen sind in dem Kontext von Komponentenanordnungen zu machen.
  • Gemäß der Verwendung in dieser Beschreibung und in den Patentansprüchen kann eine Liste von Elementen, die durch den Ausdruck „zumindest eines von“ oder „eines oder mehrere von“ verbunden ist, irgendeine Kombination der aufgezählten Ausdrücke bedeuten. Zum Beispiel kann der Ausdruck „zumindest eines von A, B oder C“ A; B; C; A und B; A und C; B und C; oder A, B und C bedeuten.
  • Die IC-Bauelementstrukturen und Herstellungstechniken, die eine Rückseitenverarbeitung von Bauelementstrukturen einsetzen, sind hierin beschrieben. Zusätzlich zu der Vorderseitenverarbeitung, die üblicherweise in der Herstellung von IC-Bauelementstrukturen eingesetzt wird, stellt eine Rückseitenverarbeitung von IC-Bauelementen doppelseitige Bauelementstrukturen her. Doppelseitige-Verarbeitung kann ferner untypische Vorderseitenverarbeitung umfassen, entworfen, um die Rückseitenverarbeitung zu ermöglichen. Bei einigen beispielhaften Ausführungsbeispielen umfasst die doppelseitige Verarbeitung eine Freilegung einer Rückseite von Vorderseiten-Bauelementstrukturen.
  • Innerhalb einer IC kann eine Bauelementschicht aktive Bauelemente oder passive Bauelement umfassen. Bei einigen Ausführungsbeispielen umfasst die Bauelementschicht ein Halbleitermaterial, das durch ein IC-Bauelement verwendet wird. Bei speziellen Ausführungsbeispielen ist die Bauelementschicht ein monokristallines Halbleitermaterial, da solches Material oft Bauelement-Performance-Vorteile gegenüber polykristallinen oder amorphen Dünnfilm-Halbleitermaterialen bietet. Als ein Beispiel wird bei einem Transistorbauelement, wie beispielsweise einem Feldeffekttransistor (FET; field effect transistor), der Transistorkanal aus der Halbleiterbauelementschicht gebildet. Als ein anderes Beispiel wird für ein optisches Bauelement, wie beispielsweise eine Photodiode, der Drift- und/oder Verstärkungs-Halbleiter aus der Bauelementschicht gebildet. Die Bauelementschicht kann auch in einer passiven Struktur mit einem IC-Bauelement verwendet werden. Zum Beispiel kann ein optischer Wellenleiter einen Halbleiter verwenden, der aus der Bauelementschicht strukturiert wird.
  • Obwohl finFet-Strukturen, umfassend mehrere Halbleiter-/Gate-Schnittstellen, hierin detailliert beschrieben sind, können die Strukturen und/oder Techniken, beschrieben im Zusammenhang der finFet-Strukturen, ohne weiteres auf planare Transistoren (z.B., die nur eine Oberseiten-Halbleiter-/Gate-Schnittstelle umfassen) sowie Nanodraht-Transistoren (z.B. ein Gate umfassend, das komplett ein Filament des Halbleiters umgibt) angebracht werden. Obwohl die detailliert beschriebenen finFet-Strukturen Metall-Oxid-Halbleiter- (MOS; metal-oxide-semiconductor) Strukturen sind, können die Strukturen und/oder Techniken, beschrieben im Zusammenhang von MOSFET-Strukturen, auch ohne weiteres auf andere Transistortypen angebracht werden, wie beispielsweise, aber nicht beschränkt auf, andere FET-Architekturen, bipolare Übergangstransistoren oder andere Bauelemente, umfassend einen oder mehrere Halbleiter-Übergänge (z.B. Dioden, etc.).
  • Wie weiter unten beschrieben ist, kann eine Transistorstruktur einen tiefen Source- und/oder einen tiefen Drain-Halbleiter umfassen, der von einer Metallisierung auf einer Rück- (z.B. Unter-) Seite der Transistorstruktur kontaktiert wird. Der tiefe Source- und/oder Drain-Halbleiter kann auch von einer Metallisierung auf einer Vorder- (z.B. Ober-) Seite kontaktiert werden. Der tiefe Source- und/oder Drain-Halbleiter kann epitaktisch sein, einer Kristallinität einer Kanalregion der Transistorstruktur folgend. Der tiefe Source- und/oder Drain-Halbleiter kann sich zu einer Tiefe unter der Kanalregion erstrecken, um benachbart zu sowohl einer Seitenwand der Kanalregion als auch einer Seitenwand einer darunterliegenden Unterkanalregion, die nicht mit einer Gateelektrode elektrisch gekoppelt ist, zu sein.
  • Eine erste Schicht des Source- und/oder Drain-Halbleiters, umfassend eine niedrigere Verunreinigungsdotierung, kann in Kontakt mit den Seitenwänden der Kanalregion und Unterkanalregion sein, während eine zweite Schicht des Source- und/oder Drain-Halbleiters, umfassend eine höhere Verunreinigungsdotierung, über der ersten Schicht liegt. Während eine Metallisierung, die eine Vorderseite der Transistorstruktur kontaktiert, direkt zu der zweiten Schicht des Source- und/oder Drain-Halbleiters sein kann, verläuft stattdessen eine Metallisierung, die eine Rückseite der Transistorstruktur kontaktiert, durch eine Dicke der ersten Schicht des Source- und/oder Drain-Halbleiters bei einer Tiefe der Unterkanalregion, um Kontakt mit der zweiten Schicht des Source- und/oder Drain-Halbleiters herzustellen. Mit ausreichender Source- und/oder Drain-Halbleitertiefe muss die Metallisierung nicht ausschließlich die erste Schicht des Source- und/oder Drain-Halbleiters kontaktieren, die höheren Widerstand und/oder nicht-ohmische (z.B. Schottky) Charakteristika anzeigen könnte, sondern stattdessen Kontakt mit dem stärker dotierten Halbleiter herstellen, wodurch niedrigerer Kontaktwiderstand zwischen der Metallisierung und dem Source- und/oder Drain-Halbleiter sichergestellt wird.
  • 1 ist gemäß einigen Ausführungsbeispielen ein Flussdiagramm, das Verfahren 100 zum Bilden einer Transistorstruktur mit einer/m tiefen Source und/oder Drain und Rückseitenkontaktmetallisierung darstellt. Die Verfahren 100 beginnen bei Block 105, wo einer oder mehrere nicht-planare Körper (z.B. Finnen) von einer Halbleitermaterialschicht von einem Substrat gebildet werden. Das Substrat kann ein Wafer irgendeines Durchmessers sein (z.B. 300mm, 450mm, etc.) Die Halbleitermaterialschicht kann zum Beispiel ein Abschnitt eines Bulkhalbleitersubstrats sein oder kann eine obere Schicht eines Halbleiterauf-Isolator- (SOI; semiconductor-on-isolator) Substrats sein. Die Halbleitermaterialschicht kann maskiert sein und dann geätzt werden, zum Beispiel mit irgendeinem Ätzprozess, von dem bekannt ist, dass er für die Halbleitermaterialschicht geeignet ist, um nicht-planare Körper mit transversale Breite und Längslänge zu definieren. Das nicht-planare Körper-Ätzen kann auf einem Isolationsdielektrikum, das die Körper umgibt, stoppen, oder das nicht-planare Körper-Ätzen kann zeitlich festgelegt sein und ein Isolationsdielektrikum nachfolgend um die Körper abgeschieden sein.
  • Bei Block 110 ist eine Kanalregion, die wirksam ist, um von einer Gateelektrode elektrisch gegatet zu sein (z.B. durch den Feldeffekt), innerhalb eines nicht-planaren Körpers definiert. Die Kanalregion kann gemäß einer Anzahl von unterschiedlichen Techniken definiert sein, umfassend „Gate-Zuerst“-Techniken, wo ein permanenter Gate-Stapel gebildet wird, gefolgt von der Bildung von Source- und Drain-Regionen, und „Gate-Zuletzt“-Techniken, wo ein permanenter Gate-Stapel nach dem Bilden der Source- und Drain-Regionen gebildet wird. Einige beispielhafte Gate-Zuletzt-Techniken verwenden einen Opfer-Gate-Stapel, um die Kanalregion vor der Bildung der Source-und Drain-Regionen zu bestimmen, und dann wird der Opfer-Gate-Stapel durch einen permanenten Gate-Stapel ersetzt. Dennoch wird bei Block 110 eine Kanalregion definiert, zum Beispiel entweder mit einem Opfer- oder permanenten Gate-Stapel. Bei einigen beispielhaften fmFET-Ausführungsbeispielen umfasst die bei Block 110 definierte Kanalregion eine Halbleitermaterial-Seitenwand einer Finne. Eine Gateelektrode-Struktur, die die Kanalregion bei Block 110 definiert, kann sich zum Beispiel über ein Isolations-Dielektrikum, benachbart zu einer Finnenseitenwand, erstrecken.
  • Bei Block 120 wird eine Region eines nicht-planaren Körpers, gebildet bei Block 105, der nicht Teil der bei Block 110 definierten Kanalregion ist, oder anderweitig maskiert ist, entfernt, um zumindest eine Endseitenwand der Kanalregion freizulegen und auch um zumindest eine Endseitenwand einer Unterkanalregion freizulegen, die unter der Kanalregion liegt. Bei einigen beispielhaften Ausführungsbeispielen werden zwei gegenüberliegende Enden des nicht-planaren Körpers, gebildet bei Block 105, entfernt, um zwei gegenüberliegende Enden der Kanalregion und der Unterkanalregion freizulegen. Bei anderen Ausführungsbeispielen, wo nur ein Ende einer Unterkanalregion freigelegt ist, wird das gegenüberliegende Ende des bei Block 105 gebildeten nicht-planaren Körpers in geringerem Maße geätzt, wobei zum Beispiel eine Seitenwand der Kanalregion freigelegt wird, aber nicht eine Seitenwand der Unterkanalregion freigelegt wird.
  • Die Unterkanalregion kann Teil der gleichen Substratmaterialschicht wie die Kanalregion sein, oder nicht. Unabhängig davon, im Gegensatz zu der Kanalregion, ist die Unterkanalregion nicht wirksam, um durch einen Feldeffekt, zugeordnet zu einer durch die Gateelektrode getragene Vorspannung, elektrisch gegatet zu werden. Wie nachfolgend weiter angemerkt wird, kann das bei Block 120 ausgeführte Aussparungsätzen tief genug in die Unterkanalregion sein, um sicherzustellen, dass eine Seitenwand der Kanalregion ausreichend steil ist (z.B. größer als 70 Grad) und dass eine Seitenwand einer signifikanten Dicke der Unterkanalregion ebenfalls ausreichend steil ist (z.B. größer als 70 Grad).
  • Die Verfahren 100 fahren bei Block 130 fort, wo leicht dotiertes Source- und/oder Drain-(LDD; lightly doped drain) Halbleitermaterial gebildet wird. Das leicht dotierte Halbleitermaterial kann eine Verunreinigungskonzentration aufweisen, die signifikant größer als die der Kanalregion ist, was vorteilhaft minimal für größte Trägergeschwindigkeit ist, etc. Das leicht dotierte Halbleitermaterial kann mit irgendeiner Technik abgeschieden werden, von der bekannt ist, dass sie für irgendeine gewählte Materialzusammensetzung, geeignet ist, mit dem Verunreinigungsdotierstoff vorteilhaft in-situ im Hinblick auf die Abscheidung anstatt ex-situ eingebracht, (z.B. durch nachfolgende Spezies-Implantation) Bei einigen vorteilhaften Ausführungsbeispielen, wo zumindest die Kanalregion im Wesentlichen monokristallin ist, ist das bei Block 130 gebildete leicht dotierte Halbleitermaterial epitaktisch gewachsen, um eine Kristallinität aufzuweisen, die abhängig von der der Kanalregion ist. Zum Beispiel können die Struktur und Orientierung des kristallinen leicht dotierten Halbleitermaterials im Wesentlichen die gleiche sein wie die Struktur und Orientierung des kristallinen Kanalregion-Halbleiters, oder diese anderweitig anzeigen. Eine ausreichend steile Seitenwandneigung über der Kanalregion und zumindest einem Abschnitt der Unterkanalregion kann sicherstellen, dass das leicht dotierte Halbleitermaterial eine gut kontrollierte Schichtdicke, gemessen von der Seitenwand der Kanalregion und/oder Unterkanalregion, aufweist.
  • Bei Block 140 wird stark dotiertes Source- und/oder Drain-Halbleitermaterial dann über dem leicht dotierten Source- und/oder Drain-Halbleitermaterial gebildet. Bei einigen Ausführungsbeispielen wird das stark dotierte Source- und/oder Drain-Halbleitermaterial epitaktisch mit dem leicht dotierten Source- und/oder Drain-Halbleitermaterial gewachsen, was eine Nukleationsschicht für das epitaktische Wachstum des stark dotierten Materials bereitstellt. Das stark dotierte Material kann eine höhere Verunreinigungsdotierstoff-Konzentration aufweisen als das leicht dotierte Halbleitermaterial. Der Verunreinigungsdotierstoff kann vorteilhaft in-situ zu der Abscheidung anstatt ex-situ eingebracht sein (z.B. durch nachfolgende Spezies-Implantation).
  • Bei Block 150 wird Source- und/oder Drain-Kontaktmetallisierung hergestellt, um elektrischen Kontakt mit einer Vorderseite des Source- und/oder Drain-Halbleiters herzustellen. Irgendeine Kontaktmetallisierungs-Zusammensetzung kann bei Block 150 gemäß irgendeiner Herstellungstechnik, geeignet für die verwendeten Materialien, gebildet werden. Bei einigen Ausführungsbeispielen wird eine Kontaktöffnung oder ein Via durch ein dielektrisches Material gebildet, welches über dem Source- und/oder Drain-Halbleiter liegt. Der Kontakt-Via kann einen Abschnitt des stark dotierten Source- und/oder Drain-Halbleiters freilegen, zum Beispiel, weil das stark dotierte Material über dem leicht dotierten Halbleitermaterial abgeschieden und/oder gewachsen wurde. Die hohe Verunreinigungskonzentration des stark dotierten Halbleiters kann einen Metall-Halbleiter-Kontakt-Übergang mit niedrigem Widerstand mit der Kontaktmetallisierung bilden.
  • Die Verfahren 100 fahren bei Block 160 fort, wo eine Rückseite von zumindest einem Abschnitt des Source- und/oder Drain-Halbleiters freigelegt wird, zum Beispiel mit einem Rückseitenkontakt oder Via-Ätzprozess, der ausgeführt wird, zum Beispiel nachdem eine Vorderseite eines Werkstücks (z.B. Wafer) an einen Träger gebondet wurde und das Werkstück von der Rückseite gedünnt wurde. Bei einigen Ausführungsbeispielen werden Kontaktöffnungen oder Vias durch ein dielektrisches Material gebildet, das über einer Rückseite des Source- und/oder Drain-Halbleitermaterials abgeschieden wird, nach einem Rückseiten-Schleifen und/oder -Polieren. Die Kontakt-Vias können zuerst einen Abschnitt des leicht dotierten Source- und/oder Drain-Halbleiters freilegen, zum Beispiel, weil das stark dotierte Material über dem leicht dotierten Halbleitermaterial abgeschieden und/oder gewachsen wurde. Bei einigen beispielhaften Ausführungsbeispielen umfasst das Rückseiten-Via-Ätzen ferner ein Ätzen durch das leicht dotierte Source- und/oder Drain-Halbleitermaterial, dass das stark dotierte Source- und/oder Drain-Halbleitermaterial kontaktiert. Nachdem der Source- und/oder Drain-Halbleiter genügend Tiefe unter der Kanalzu-Unterkanal-Schnittstelle aufweist, kann das Rückseite-Via-Ätzen eine Halbleiter-Ätztiefe anzielen, die ausreicht, um die Dicke des leicht dotierten Source-und/oder Drain-Halbleiters freizumachen, sodass das stark dotierte Halbleitermaterial an einer Unterseite des Rückseiten-Vias freigelegt wird.
  • Bei Block 170 wird Source- und/oder Drain-Kontaktmetallisierung abgeschieden, um elektrischen Kontakt mit einer Rückseite des stark dotierten Source- und/oder Drain-Halbleitermaterials herzustellen. Irgendeine Kontaktmetallisierung kann bei Block 170 gemäß irgendeiner Herstellungstechnik, geeignet für die verwendeten Materialien, gebildet werden. Bei einigen Ausführungsbeispielen ist die bei Block 170 gebildete Kontaktmetallisierungs-Zusammensetzung die gleiche wie die der bei Block 150 gebildeten Vorderseiten-Kontaktmetallisierung. Die hohe Verunreinigungskonzentration des stark dotierten Halbleiters kann einen Metall-Halbleiter-Kontakt-Übergang mit niedrigem Widerstand mit der Rückseiten-Kontaktmetallisierung bilden.
  • Die Verfahren 100 fahren dann bei Block 180 fort, wo eine integrierte Schaltung, umfassend eine Bauelementschicht, die ferner eine oder mehrere Transistorstrukturen, hergestellt in den Blöcken 105-170, umfasst. Bei einigen Ausführungsbeispielen umfasst Block 180 die Bildung von einer oder mehreren Ebenen einer Rückenseitenverbindung, die die Rückseiten-Kontaktmetallisierung mit verschiedenen Schaltungsknoten einer IC elektrisch verbinden. Bei einigen Ausführungsbeispielen umfasst Block 180 die Bildung von einer oder mehreren Ebenen von Vorderseitenverbindungen, die die Vorderseiten-Kontaktmetallisierung mit verschiedenen Schaltungsknoten einer IC elektrisch verbinden. Insbesondere kann Block 180 mit irgendeiner Anzahl von Herstellungstechniken implementiert werden, wobei irgendeine derselben vor oder nach verschiedenen der Blöcke 105-170 ausgeführt werden kann. Somit wird die dargestellte Reihenfolge der Blöcke 105-170 nicht von allen Ausführungsbeispielen benötigt und/oder verschiedene zusätzliche Blöcke können innerhalb der Blöcke 105-170 durchsetzt sein, um zu einer IC zu gelangen, die zumindest Rückseiten-Metallisierung über und unter einer Bauelementschicht umfasst, die Transistorstrukturen, gebildet gemäß der Verfahren 100, umfasst.
  • Transistorstrukturen gemäß einiger beispielhafter Ausführungsbeispiele sind ferner nachfolgend beschrieben. Attribute und Merkmale der beschriebenen Transistorstrukturen können zum Beispiel durch die Durchführung der Verfahren 100 hergestellt werden. Jedoch können auch andere Herstellungstechniken verwendet werden, um zu den hierin beschriebenen Transistorstrukturen zu gelangen, sodass die Transistorstrukturen, dargestellt zur weiteren Erläuterung, die Durchführung der Verfahren 100 nicht notwendigerweise anordnen.
  • 2-6 stellen gemäß einigen Ausführungsbeispielen isometrische Ansichten einer Transistorstruktur dar, die sich entwickelt, wenn ein Kanalabschnitt von Finnen definiert wird. Bei 2 umfasst eine Transistorstruktur 200 eine Mehrzahl von nicht-planaren Körpern 206, die in eine Vorder- (Ober-) Seite der Substratmaterialschicht 205 strukturiert wurden. Die Körper 206 umfassen eine vordere (obere) Oberfläche 251 und eine Rück-(untere) Oberfläche 252. Die Körper 206 können irgendeine nicht-planare (3D) Form aufweisen, aber in den dargestellten Ausführungsbeispielen sind die Körper 206 Finnen, die eine Längslänge (z.B. Y-Achse) aufweisen, die länger als ihre transversale Breite (z.B. X-Achse) ist. Irgendein Strukturierungs-Ätzprozess, geeignet für die/das Finnenmaterial/ien, kann verwendet werden, um die Körper 206 zu bilden. Optional ist die Substratmaterialschicht 205 eine Substratschicht von einem Substrat, das ferner eine oder mehrere darunterliegende Substratmaterialschichten 201 umfasst. Bei einigen Ausführungsbeispielen, bei denen die Substratschicht 201 vorliegt, ist die Substratschicht 201 ein Isolator, sodass die Substratmaterialschichten 205 und 201 eine Halbleiter-auf-Isolator-(SOI; semiconductor-on-insulator) Substratstruktur umfassen. Bei anderen Ausführungsbeispielen, bei denen die Substratschicht 201 nicht vorliegt, kann die Substratmaterialschicht 205 eine obere Materialschicht eines Bulkhalbleitersubstrats sein.
  • Bei einigen Ausführungsbeispielen ist die Substratmaterialschicht 205 ein kristalliner Halbleiter. Obwohl der kristalline Halbleiter ein polykristalliner Dünnfilm sein kann, ist bei einigen Ausführungsbeispielen der kristalline Halbleiter im Wesentlichen monokristallin. Die nicht-planaren Körper 206 können folglich ebenfalls im Wesentlichen monokristallin sein. Bei einigen Ausführungsbeispielen ist die Kristallinität der Substratmaterialschicht 205 und der nicht-planaren Körper 206 kubisch mit einer Vorderoberfläche 251, die zum Beispiel eine kristallographische Orientierung von (100), (111) oder (110) aufweist. Jedoch sind auch andere kristallographische Orientierungen möglich.
  • Bei einigen Ausführungsbeispielen ist die Substratmaterialschicht 205 ein Gruppe-IV-Halbleiter, wie beispielsweise, aber nicht darauf beschränkt, im Wesentlichen reines Silizium (e.g. aufweisend nur Spuren von Unreinheiten), Siliziumlegierungen (z.B. SiGe), oder im Wesentlichen reines Germanium (aufweisend nur Spuren von Unreinheiten). Bei anderen Ausführungsbeispielen ist die Substratmaterialschicht 205 eine Gruppe III-V- Legierung mit einem ersten Teilgitter von zumindest einem Element aus Gruppe III des Periodensystems (z.B. Al, Ga, In, etc.) und einem zweiten Teilgitter von zumindest einem Element aus Gruppe V des Periodensystems (z.B. N, P, As, Sb, etc.). Die nicht-planaren Körper 206 können somit ebenfalls irgendwelche dieser gleichen Zusammensetzungen aufweisen. Obwohl die Körper 206 im Wesentlichen eine homogene Zusammensetzung aufweisen können, können die Körper 206 alternativ einen oder mehrere Halbleiter-Heteroübergänge umfassen, die ferner ein erstes III-V Verbundhalbleitermaterial auf einem zweiten Halbleitermaterial umfassen.
  • Die Substratmaterialschicht 205 kann irgendeinen Leitfähigkeitstyp aufweisen und kann irgendein Verunreinigungs-Dotierungsniveau aufweisen. Bei einigen Ausführungsbeispielen ist zumindest ein oberer (vorderer) Abschnitt der nicht-planaren Körper 206 ein intrinsischer Halbleiter oder im Wesentlichen undotiert mit elektrisch aktive Verunreinigungen. Bei einigen NMOS Ausführungsbeispielen ist zumindest ein oberer Abschnitt der nicht-planaren Körper 206 ein intrinsisches Silizium oder weist eine leichte P-Typ-Leitfähigkeit auf. Bei einigen PMOS Ausführungsbeispielen ist zumindest ein oberer Abschnitt der nicht-planaren Körper 206 ein intrinsisches Silizium oder weist eine leichte N-Typ-Leitfähigkeit auf. Obwohl die Körper 206 im Wesentlichen eine homogene Verunreinigungsdotierung aufweisen können, können die Körper 206 alternativ einen oder mehrere Halbleiter-Homoübergänge umfassen, die ferner eine erste Verunreinigungsdotierungs-Konzentration eines ersten Leitfähigkeits-Typs (z.B. P-Typ oder N-Typ) aufweisen, die schnittstellenmäßig mit einer zweiten Verunreinigungsdotierungs-Konzentration eines zweiten, komplementären Leitfähigkeits-Typs (z.B. N-Typ oder P-Typ) verbunden ist.
  • 3 stellt eine Transistorstruktur 300 dar, die ein dielektrisches Material 300 umfasst, das auf eine Vorderseite der Transistorstruktur 200 angebracht ist. Ein dielektrisches Material 310 kann irgendein dielektrisches Material sein, das für elektrische Isolation von Transistoren geeignet ist, wie beispielsweise, aber nicht beschränkt auf, SiO, SiON, SiOC, Wasserstoffsilsesquioxan, Methylsilsesquioxan, Polyimid, Polynorbornene, Benzocyclobuten oder dergleichen. Das dielektrische Material 310 kann zum Beispiel als ein fließfähiges Oxid abgeschieden werden und kann im Wesentlichen planar mit der Vorderberfläche 251 sein. 4 stellt eine Transistorstruktur 400 dar, die die Transistorstruktur 300 nach einem Aussparungsätzen eines dielektrischen Materials 310 umfasst. Das Aussparungsätzen legt zumindest einen Teil einer Seitenwand von jedem nicht-planaren Körper 206 frei.
  • 5 stellt eine Transistorstruktur 500 dar, die eine Gate-Struktur umfasst, die auf eine Vorderseite der Transistorstruktur 400 angebracht ist. Die Gate-Struktur schützt und/oder definiert eine Kanalregion der Körper 206. Bei einigen Ausführungsbeispielen umfasst die Gate-Struktur einen Gate-Seitenwand-Abstandhalter 525, der zu einer Seitenwand einer Gateelektrode benachbart sein soll. Der Gate-Seitenwand-Abstandhalter 525 kann irgendein oder irgendwelche dielektrische Materialien sein, von denen bekannt ist, dass sie als ein Isolator einer Gateelektrode geeignet sind, wie beispielsweise, aber nicht beschränkt auf, SiO, SiON, SiOC. Die Gate-Struktur umfasst ferner einen Gate-Stapel (oder Platzhalter desselben) 520. Der Gate-Stapel 520 umfasst eine Gateelektrode (nicht gezeigt), die von einer Kanalregion von nicht-planaren Körpern 206 durch ein Gate-Dielektrikum (nicht gezeigt) getrennt ist. Der Gate-Stapel 520 kann irgendein oder irgendwelche Materialien sein, die entweder als Opfer- oder permanenter Gate-Stapel geeignet sind, abhängig davon, ob jeweils ein Gate-Zuletzt- oder Gate-Zuerst-Herstellungsprozess ausgeführt wird.
  • Wie ferner in 5 dargestellt, definiert der Abschnitt der Körper 206, der nicht durch das dielektrische Material 310 abgedeckt ist, das durch die Gate-Struktur abgedeckt ist, eine Kanalregion der Körper 206. In 5 weist der Kanalabschnitt eine Kanalseitenwand-Höhe HC auf. Innerhalb der Kanalseitenwand-Höhe HC ist eine Gateelektrode benachbart zu einer Seitenwand eines Körpers 206. Die Gate-Struktur liegt über dem dielektrischen Material 310, wobei das dielektrische Material 310 benachbart zu einer Seitenwand eines Unterkanalabschnitt der Körper 206 ist. In 5 weist der Unterkanalabschnitt eine Unterkanal-Seitenwandhöhe von H", auf. Obwohl zu erwarten ist, dass Abmessungen je nach Technologieknoten variieren, liegt bei einigen Ausführungsbeispielen, bei denen die Körper 206 eine transversale Breite von 2-15 nm aufweisen, die Kanalseitenwand-Höhe HC im Bereich von 30-50 mm. Der Unterkanalabschnitt kann irgendeine Seitenwandhöhe H", aufweisen, wie beispielsweise 10-30 nm, oder sogar 50 nm oder mehr.
  • 6 stellt eine Transistorstruktur 600 dar, die ein dielektrisches Material 630 umfasst, das über einen Vorderseite der Transistorstruktur 500 angebracht ist. Ein dielektrisches Material 630 kann irgendein dielektrisches Material sein, das für elektrische Isolation von Transistoren geeignet ist, wie beispielsweise, aber nicht beschränkt auf, SiO, SiON, SiOC, Wasserstoffsilsesquioxan, Methylsilsesquioxan, Polyimid, Polynorbornene, Benzocyclobuten oder dergleichen. Das dielektrische Material 630 kann zum Beispiel als ein fließfähiges Oxid abgeschieden werden und kann im Wesentlichen planar mit der Vorderoberfläche des Gate-Stapels 520 sein.
  • 7A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 700 dar, die von der Transistorstruktur 600 durch Ausführen eines tiefen Vorderseiten -Source- und/oder Drain-Ätzens hergeleitet werden kann. 7B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 7A gezeigten Transistorstruktur 700 entlang der B-B'-Ebene dar.
  • Wie in 7A und 7B gezeigt, wurde ein Abschnitt des Körpers 206, der nicht durch den Gate-Stapel und den Gate-Seitenwand-Abstandhalter 525 geschützt wird, entfernt, zum Beispiel mit irgendeinem Ätzprozess, der für die Zusammensetzung des Körpers 206 geeignet ist. 7B stellt ferner mit einer gestrichelten Linie dar, wie mit längeren Ätzzeiten T0, T1, T2, Enden von den Körpern 206 tiefer von der Vorderoberfläche 751 ausgespart werden. Bei T0 ist zum Beispiel ein Boden des Aussparungsätzens bei einer Tiefe der Vorderoberfläche 751, die ungefähr gleich zu der Kanal-Seitenwandhöhe Hc ist. Gemäß einiger Ausführungsbeispiele spart das tiefe Vorderseiten- Source-und/oder Drain-Ätzen die Körper 206 um zumindest Hc aus und vorteilhafterweise signifikant darüber hinaus (unter) Hc. Wie gezeigt liegt bei der Ätzzeit T3 die Aussparungstiefe DR weit über der Kanal-Seitenwandhöhe HC und hat irgendwo innerhalb der Unterkanalregion aufgehört. Bei einigen beispielhaften Ausführungsbeispielen beträgt die Aussparungstiefe DR 10-25nm unter der Kanalseitenwand-Höhe Hc. Somit kann bei einigen Ausführungsbeispielen, bei denen die Kanalseitenwand-Höhe Hc 40-50nm beträgt, die Aussparungstiefe DR um 25-50% der Kanalseitenwandhöhe unter der Kanalregion sein. Obwohl in dem dargestellten Ausführungsbeispiel das tiefe Source- und/oder Drain-Ätzen die Rückoberfläche 252 nicht erreicht hat, kann eine Unterkanalregion ebenfalls vollständig während des Aussparungsätzens entfernt werden, wobei die Aussparungstiefe DR sich dann in die Substratmaterialschicht 205, unter die Körper 206 und unter das Dielektrikum 310 erstreckt.
  • Bei einigen Ausführungsbeispielen unterschneidet das tiefe Source- und/oder Drain-Ätzen einen Abschnitt eines Gateelektrode-Seitenwand-Abstandhalters. Bei dem dargestellten Beispiel wird der Abstandhalter 525 mit einer Kanalseitenwand 852, die von der äußeren Seitenwand des Abstandhalters 525 ausgespart ist (demarkiert durch gestrichelte Linie 851), unterschnitten. Der Betrag des Abstandhalter-Unterschnitts kann variieren, aber die Kanalseitenwand 852 kann zum Beispiel ungefähr mit einem äußeren Rand eines Gate-Dielektrikums 721 ausgerichtet sein oder sogar unter einem Abschnitt einer Gateelektrode 722 positioniert sein. Während irgendwelche Gate-Stapelmaterialien, von denen bekannt ist, dass sie für Körper 206 geeignet sind, verwendet werden können, ist das Gate-Dielektrikum 721 bei einigen beispielhaften Ausführungsbeispielen ein High-k-Material (mit einer relativen Bulk-Permittivität von mehr als 9) und eine Gate-Elektrode 722, die ein Metall umfassend eine Arbeitsfunktion aufweist, die für Halbleiterkörper 206 geeignet ist. Beispielhafte High-k-Materialien umfassen Metalloxide, wie beispielsweise, aber nicht beschränkt auf ein Metalloxid umfassend hauptsächlich Aluminium (z.B. Al2O3), ein Metalloxid umfassend hauptsächlich Magnesium (z.B. MgO), ein Metalloxid umfassend hauptsächlich Lanthan (z.B. La2O3), ein Metalloxid umfassend hauptsächlich Hafnium (z.B. HfO2) oder eine Metalloxid-Legierung umfassend signifikante Abschnitte von zwei oder mehreren dieser Metalle (z.B. HfAlOx). Bei einigen weiteren Ausführungsbeispielen umfasst das High-k-Material ferner Silizium. Zum Beispiel können Metallsilikate, wie beispielsweise, aber nicht beschränkt auf HfSiOx oder TaSiOx, auch für einige Halbleiterkörperzusammensetzungen (z.B. Si, Ge, SiGe, III-V) geeignet sein. Eine Gate-Elektrode 722 kann vorteilhaft eine Arbeitsfunktion unter 5 eV aufweisen und kann einen Halbleiter (z.B. polykristallines Silizium), eine elementare Metallschicht, eine Metalllegierungsschicht oder eine Laminatstruktur aus irgendeinem dieser Materialien umfassen. Bei einigen Ausführungsbeispielen ist die Gate-Elektrode ein Metallnitrid, z. B. TiN (z. B. 4,0-4,7 eV). Die Gate-Elektrode 722 kann auch Al (z.B. TiAlN) umfassen. Andere Legierungsbestandteile können auch in einer Gate-Elektrode verwendet werden, wie beispielsweise, aber nicht beschränkt auf, C, Ta, W, Pt und Sn. Obwohl nicht gezeigt kann der Gate-Stapel 520 ferner eines oder mehrere dielektrische Materialien über einer Vorder-(Ober-) Oberfläche einer Gateelektrode umfassen.
  • Wie ferner in 7B gezeigt, liegt ein Aussparungs-Neigung-Übergang oder ein Aussparungs-„Eckpunkt“-Profil 745 zwischen einer nahezu vertikalen (z.B. 70-90°) Kanalseitenwand 852 und einer Unterseite der Aussparung bei Tiefe DR vor. Das Übergangsprofil 745 kann sich zum Beispiel signifikant über die äußere Abstandhalter-Seitenwand 851 hinaus erstrecken. Wie ferner in 7A gezeigt, zusätzlich zu einem Aussparungsätzen von ungeschützten Abschnitten der Körper 206, kann ein Abschnitt des dielektrischen Materials 630 ebenfalls geätzt werden, zum Beispiel, um Abschnitte der Körper 206 vollständig freizulegen. Solch ein strukturiertes Ätzen kann gemäß einer darüberliegenden Maske (nicht gezeigt) sein, wobei die weitere Aussparung der Körper 206 in einer selbstausgerichteten Weise mit einem Ätzmittel ausgeführt wird, das selektiv im Hinblick auf die Zusammensetzung der Körper 206 ist.
  • 8A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 800 nach dem Bilden eines Source- und/oder Drain-Halbleitermaterials 850 über der Transistorstruktur 700 dar. 8B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 8A gezeigten Transistorstruktur 800 entlang der B-B'-Ebene dar.
  • Obwohl das Source- und/oder Drain-Halbleitermaterial 850 irgendeine Halbleiterzusammensetzung aufweisen kann, ist bei einigen Ausführungsbeispielen, bei denen die Körper 206 im Wesentlichen reines Silizium sind, das Source- und/oder Drain-Halbleitermaterial 850 ebenfalls im Wesentlichen reines Silizium, aufweisend eine ausreichende Verunreinigungsdotierungs-Konzentration, um den gewünschten Leitfähigkeitstyp (z.B. N-Typ für NMOS und P-Typ für PMOS) und Dichte von Zuständen zu erreichen. Bei dem beispielhaften dargestellte PMOS Ausführungsbeispiel können die Körper 206 im Wesentlichen reines Silizium sein, wobei das Source- und/oder Drain-Halbleitermaterial 850 eine SiGe-Legierung ist (die hauptsächlich Silizium oder hauptsächlich Germanium umfassen kann).
  • Unabhängig von der Majoritäts-Gitter-Zusammensetzung und dem Leitfähigkeitstyp ist das Source- und/oder Drain-Halbleitermaterial 850 vorteilhafterweise leicht dotiert, um eine elektrisch aktive Verunreinigungskonzentration aufzuweisen, die höher als die der Kanalregion der Körper 206 ist. Bei einigen spezifischen Ausführungsbeispielen liegt die Verunreinigungskonzentration im Bereich von 5e19-2e20 Atomen/cm3. Das Source- und/oder Drain-Halbleitermaterial 850 kann eine elektrisch aktive Verunreinigungskonzentration ausweisen, die einen Leitfähigkeitstyp sicherstellt, der komplementär zu dem des Kanalabschnitts ist. Bei einigen beispielhaften NMOS Ausführungsbeispielen umfasst das Source- und/oder Drain-Halbleitermaterial 850 einen N-Typ Dotierstoff, wie beispielsweise, aber nicht beschränkt auf Phosphor. Bei dem beispielhaften dargestellten PMOS Ausführungsbeispiel umfasst das Source- und/oder Drain-Halbleitermaterial 850 einen P-Typ Dotierstoff, wie beispielsweise, aber nicht beschränkt auf Bor.
  • Leicht dotiertes Source- und/oder Drain-Halbleitermaterial kann entweder nicht-epitaktisch oder epitaktisch sein. Bei dem in 8A gezeigten Beispiel wird das Source- und/oder Drain-Halbleitermaterial 850 selektiv auf freiliegenden Abschnitten der Körper 206 und/oder der Substratmaterialschicht 205 gebildet. Bei einigen solcher Ausführungsbeispiele wird das Source- und/oder Drain-Halbleitermaterial selektiv mit einem epitaktischen Halbleitermaterial-Wachstumsprozess gebildet, der von freiliegenden Oberfläche über Körper 206 und/oder Substratmaterialschicht 205 keimt. Durch epitaktisches Wachstum weist das Source- und/oder Drain-Halbleitermaterial 850 Kristallinität auf, die der des Körpers 206 und/oder der Substratmaterialschicht 205 zugeordnet ist. Zum Beispiel kann, wo der Körper 206 und/oder die Substratmaterialschicht 205 eine kubische Kristallinität einer gegebenen Orientierung aufweisen, das Source- und/oder Drain-Halbleitermaterial 850 ebenfalls eine kubische Kristallinität mit der gleichen Orientierung aufweisen, insbesondere bei vorteilhaften Ausführungsbeispielen, wo das Source- und/oder Drain-Halbleitermaterial 850 monokristallin ist. Selbst bei alternativen Ausführungsbeispielen, wo das Source- und/oder Drain-Halbleitermaterial 850 nur polykristallin ist, weist das epitaktisch gewachsene Source-und/oder Drain-Halbleitermaterial 850 eine Textur auf, die die Kristallinität des Körpers 206 begünstigt.
  • Wie ferner in 8B gezeigt, weist das Source- und/oder Drain-Halbleitermaterial 850 eine Dicke TN in eine Richtung auf, die im Wesentlichen normal zu der Kanalseitenwand 852 ist. Bei dem dargestellten Beispiel weist das Source- und/oder Drain-Halbleitermaterial 850 im Wesentlichen die gleiche Dicke TN an einer Unterseite der Aussparung auf (d.h. das Halbleitermaterial 850 ist im Wesentlichen konform). Obwohl die Dicke TN mit der Implementierung variieren kann, ist sie bei einigen Ausführungsbeispielen kleiner als oder ungefähr gleich zu dem Betrag des Unterschnitts unter dem Gate-Stapel, sodass das Source-und/oder Drain-Halbleitermaterial 850 sich nicht lateral (z.B. Y-Dimension) über die äußere Abstandhalter-Seitenwand 851 hinaus über zumindest die ganze Kanalseitenwand-Höhe Hc erstreckt.
  • 9A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 900 nach dem Bilden eines tiefen Source-/ Drain-Halbleiters in der Transistorstruktur 800 dar. 9B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 9A gezeigten Transistorstruktur 900 entlang der B-B'-Ebene dar.
  • Ein Source- und/oder Drain-Halbleitermaterial 961 verfüllt zumindest teilweise die tiefen Source-und/oder Drain-Aussparungen. Das Source- und/oder Drain-Halbleitermaterial 961 steht in Kontakt mit dem Source-und/oder Drain- Halbleitermaterial 850. Das Source-und/oder Halbleitermaterial 961 kann irgendeine Halbleiterzusammensetzung aufweisen, wie beispielsweise, aber nicht beschränkt auf hauptsächlich Silizium, hauptsächlich Germanium, oder eine III-V binäre, ternäre oder quartämere Legierung. Bei einigen beispielhaften Ausführungsbeispielen umfasst das Source-und/oder Drain-Halbleitermaterial 961 unterschiedliche Majoritäts-Gitter-Bestandteile als das Source-und/oder Drain-Halbleitermaterial 850. Zum Beispiel umfasst das Source-und/oder Drain-Halbleitermaterial 961 weniger Silizium als das Source-und/oder Drain-Halbleitermaterial 850, wo das Source-und/oder Drain-Halbleitermaterial 850 hauptsächlich Silizium ist. Oder, wo das Source-und/oder Drain-Halbleitermaterial 850 eine SiGe Legierung ist, das Source-und/oder Drain-Halbleitermaterial 961 nicht eine SiGe Legierung ist oder eine SiGe Legierung mit einem unterschiedlichen Si:Ge-Verhältnis ist. Bei einigen anderen Ausführungsbeispielen umfasst das Source-und/oder Drain-Halbleitermaterial 961 gleiche Majoritäts-Gitter-Bestandteile wie das Source-und/oder Drain-Halbleitermaterial 850. Zum Beispiel ist das Source-und/oder Drain-Halbleitermaterial 961 ebenfalls hauptsächlich Silizium, wo das Source-und/oder Drain-Halbleitermaterial 850 hauptsächlich Silizium ist. Oder, wo das Source-und/oder Drain-Halbleitermaterial 850 eine SiGe Legierung ist, das Source-und/oder Drain-Halbleitermaterial 961 ebenfalls eine SiGe Legierung ist und diese Legierung kann im Wesentlichen das gleiche Si:Ge-Verhältnis aufweisen oder nicht.
  • Unabhängig von der Majoritäts-Gitter-Zusammensetzung und dem Leitfähigkeitstyp ist das Source- und/oder Drain-Halbleitermaterial 961 vorteilhafterweise stark dotiert, um eine elektrisch aktive Verunreinigungskonzentration aufzuweisen, die zumindest höher als die des Source-und/oder Drain-Halbleitermaterials 850 ist. Bei einigen spezifischen Ausführungsbeispielen liegt die Verunreinigungskonzentration im Bereich von 2e20-1e21 Atomen/cm3. Das Source- und/oder Drain-Halbleitermaterial 961 kann eine elektrisch aktive Verunreinigungskonzentration aufweisen, die einen Leitfähigkeitstyp sicherstellt, der komplementär zu dem des Kanalabschnitts ist (somit aufweisend den gleichen Leitfähigkeitstyp wie das Source-und/oder Drain-Halbleitermaterial 850) und eine hohe Dichten von Zuständen. Bei einigen beispielhaften NMOS Ausführungsbeispielen umfasst das Source- und/oder Drain-Halbleitermaterial 961 einen N-Typ Dotierstoff, wie beispielsweise, aber nicht beschränkt auf, Phosphor. Bei dem beispielhaften dargestellten PMOS Ausführungsbeispiel umfasst das Source- und/oder Drain-Halbleitermaterial 961 einen P-Typ Dotierstoff, wie beispielsweise, aber nicht beschränkt auf, Bor.
  • Stark dotiertes Source- und/oder Drain-Halbleitermaterial kann entweder nicht-epitaktisch oder epitaktisch sein. Bei dem in 9A gezeigten Beispiel wird das Source- und/oder Drain-Halbleitermaterial 850 selektiv auf dem Source-und/oder Drain-Halbleitermaterial 850 gebildet. Bei einigen solchen Ausführungsbeispielen wird das Source- und/oder Drain-Halbleitermaterial selektiv mit einem epitaktischen Halbleiter-Wachstumsprozess gebildet, der von dem Source-und/oder Drain-Halbleitermaterial 850 keimt, das als eine Nukleationsschicht während des epitaktischen Wachstums dient. Durch epitaktisches Wachstum weist das Source- und/oder Drain-Halbleitermaterial 961 Kristallinität auf, die der des Halbleitermaterials 850 zugeordnet ist und somit ebenfalls der des Körpers 206. Zum Beispiel kann, wo das Halbleitermaterial 850 eine kubische Kristallinität einer gegebenen Orientierung aufweist, das Source- und/oder Drain-Halbleitermaterial 961 ebenfalls eine kubische Kristallinität mit der gleichen Orientierung aufweisen, insbesondere bei Ausführungsbeispielen, wo das Source- und/oder Drain-Halbleitermaterial 961 hauptsächlich ein einzelner Kristall ist oder nur wenige große Kristallkörner umfasst. Selbst bei alternativen Ausführungsbeispielen, wo das Source- und/oder Drain-Halbleitermaterial 961 viele Kristallkörner umfasst, weist das epitaktisch gewachsene Source- und/oder Drain-Halbleitermaterial 961 eine Textur auf, die die Kristallinität des Halbleitermaterials 850 begünstigt, und somit auch die des Körpers 206.
  • Wie in 9A gezeigt, kann sich das Source-und/oder Drain-Halbleitermaterial 961 lateral erweitern, wo das Wachstum nicht durch die dielektrischen Materialien 310 und/oder 630 begrenzt ist. Abhängig von dem Abstand von benachbarten nicht-planaren Körpern 206, der 30 nm oder weniger betragen kann, kann zum Beispiel das Source- und/oder Drain-Halbleitermaterial 961, gewachsen aus separaten Nukleationsbereichen, zusammengeführt werden. Für eine solche Struktur können mehrere nicht-planare Körper 206 elektrisch parallel wirksam sein, oder zumindest einen gemeinsamen elektrischen Anschluss gemeinsam verwenden.
  • Wie in 9B gezeigt, umfasst das Source-und/oder Drain-Halbleitermaterial 961 einen Vorderseitenabschnitt 951, der benachbart zu einer Seitenwand der Kanalregion (innerhalb der Kanalseitenwand-Höhe HC) ist, mit nur einem Source-und/oder Drain-Halbleitermaterial 850 zwischen der Kanalseitenwand 852 und dem Source-und/oder Drain-Halbleitermaterial 961. Somit ist das Kanalregion-Source-und/oder Drain-Halbleitermaterial 850 wirksam als eine leicht dotiert Source- oder Drain- (LDD) Region. Das Source-und/oder Drain-Halbleitermaterial 961 umfasst einen Rückseitenabschnitt 952, der benachbart zu einer Seitenwand der Unterkanalregion ist (innerhalb der Unterkanal-Seitenwandhöhe Hsc). Die Dicke TN des Source-und/oder Drain-Halbleitermaterials 850 liegt zwischen dem Source-und/oder Drain-Halbleitermaterial 961 und dem darunterliegendem Substratmaterial 205.
  • 10A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 1000 nach einer Vorderseitenverbindung der Transistorstruktur 900 dar. 10B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 10A gezeigten Transistorstruktur 1000 entlang der B-B'-Ebene dar. Bei den dargestellten Ausführungsbeispielen stellen sowohl eine Vorderseiten-Source-Kontaktmetallisierung 1071 und eine Vorderseiten-Drain-Kontaktmetallisierung 1072 Kontakt mit dem Source-und/oder Drain-Halbleitermaterial 961 her. Jede der Source-und Drain-Kontaktmetallisierungen 1071 und 1072 kann eines oder mehrere Metalle oder Metalllegierungen umfassen, von denen bekannt ist, dass sie zum Bilden eines Kontakts mit niedrigem Widerstand mit dem Source-und/oder Drain-Halbleitermaterial 961 geeignet sind. Zum Beispiel können die Source- und Drain-Kontaktmetallisierungen 1071 und 1072 eine gleiche Zusammensetzung aufweisen, die zumindest eines aus Co, Ti, Vn, Ni, Pt umfasst. Jede der Source- und Drain-Kontaktmetallisierungen 1071 und 1072 kann ferner Silizium umfassen (z.B. ein Metallsilizid). Wie gezeigt sind die Source- und Drain-Kontaktmetallisierungen 1071 und 1072, wenn das Source-und/oder Drain-Halbleitermaterial 850 nur entlang der Seitenwand der Kanalregion ist (z.B. unter dem Gate-Seitenwand-Abstandhalter 525). in Kontakt mit dem Source-und/oder Drain-Halbleiter 961, der eine hohe Verunreinigungsdotierung aufweist und ein ohmiger Metall-Halbleiterübergang mit niedrigem Widerstand wird erreicht.
  • Obwohl beide Source- und Drain-Kontaktmetallisierungen 1071 und 1072 gezeigt sind, können eine oder beide in einer Transistorstruktur nicht vorhanden sein, zum Beispiel in exklusiver Zuverlässigkeit von Rückseiten-Kontaktmetallisierung weiter unten beschrieben. Wie ferner in 10A-10B gezeigt, kann irgendeine Anzahl von Vorderseiten-Verbindungsebenen 1075 ferner die Transistorstruktur 100 mit verschiedenen IC-Knoten verbinden. Zum Beispielen können die Verbindungsebenen 1075 die Source-Kontaktmetallisierung 1071 mit einem Source-Knoten einer IC koppeln, während die Verbindungsebenen 1075 die Drain-Kontaktmetallisierung 1072 mit einem Drain-Knoten der IC koppeln können. Insbesondere, sogar wo eine oder beide Source- und Drain-Kontaktmetallisierungen 1071 und 1072 als Teil einer Transistorstruktur vorliegen, können eine oder beide der Source-und Drain-Kontaktmetallisierungen 1071 und 1072 nicht weiter mit einem IC-Knoten durch Oberseiten-Verbindungsebenen verbunden sein. Bei solchen Ausführungsbeispielen können eine Source und/oder Drain mit einer IC nur durch Rückenseiten-Kontaktmetallisierung verbunden sein, wie zum Beispiel weiter unten beschrieben für einen Transistor-Source-Anschluss.
  • 11A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 1100 nach einem Rückseiten-Source-und/oder Drain-Kontaktätzen dar, 11B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 11A gezeigten Transistorstruktur 1100 entlang der B-B'-Ebene dar. Wie gezeigt sind die 11A und 11B relativ zu 10A-10B umgekehrt, zum Beispiel nach Vorderseiten-Wafer-Verarbeitung, wo ein Dielektrikum auf der Vorderseite poliert und an einen Träger-Wafer gebondet werden kann. Die Rückseite eines Wafers kann annähernd hin zu einer Rückseite der Transistorstruktur 1100 geschliffen, geschmirgelt und/oder poliert sein.
  • In 11A und 11B ist eine Rückoberfläche eines Source-und/oder Drain-Halbleitermaterials von einer Rückseite der Transistorstruktur 1100 freigelegt. Bei dem gezeigten Beispiel wird eine Rückseiten-Öffnung 1150 in die Substratmaterialschicht 205 geätzt (und ebenfalls durch irgendeine Rückseiten-Substratmaterialschicht 201). Bei einem Beispiel, wo ein Source-und/oder Drain-Halbleiter 961 als ein Source-Anschluss der Transistorstruktur 1100 wirksam ist und das Source-und/oder Drain-Halbleitermaterial 962 als ein Drain-Anschluss der Transistorstruktur 1100 wirksam ist, legt nur eine Rückseiten-Öffnung 1150 das Source-Halbleitermaterial mit dem Drain-Anschluss, maskiert während des Rückseiten- Source/Drain-Kontaktätzens, frei.
  • Die Rückseiten-Öffnung 1150 erstreckt sich oder durchläuft die Dicke des Source-/Drain-Halbleitermaterials 850, das die tiefe Source/Drain-Halbleiterstruktur auskleidet, und die Öffnung 1150 schneidet einen Rückseitenabschnitt des Source-und/oder Drain-Halbleitermaterials 961. Wie ferner in 11B gezeigt ist, wobei ein Source- und/oder Drain-Halbleitermaterial 961 eine ausreichende Tiefe unter der Kanalseitenwandhöhe Hc aufweist und ein Source-Drain-Halbleitermaterial 850 benachbart zu einer Seitenwand der Kanalregion ist, die nahezu vertikal in die Teil-Kanalregion ist, verläuft die Rückseiten-Öffnung 1150 durch nur die Nominaldicke des Source- und/oder Drain-Halbleitermaterials 850 Zudem, wenn das Source-und/oder Drain-Halbleitermaterial 961 eine ausreichende Tiefe unter der Kanalseitenwand-Höhe Hc aufweist, kann eine signifikante vertikale (Z-Achse) Trennung S zwischen der Kanalregion und der Rückseiten-Öffnung 1150 beibehalten werde, sodass das Source-und/oder Drain-Halbleitermaterial 850 mit einem signifikanten Betrag von Halbleiter-über-Ätzen beseitigt werden kann, ohne das Risiko, die Kanalregion für ein Halbleiter-Ätzen freizulegen, auch wenn die Öffnung 1150 lateral fehlausgerichtet wurde.
  • Wie ferner in 11B gezeigt, kann optional zumindest ein Abschnitt der Unterkanalregion, benachbart zu der Öffnung 1150, verunreinigungsdotiert zu einem Konzentrationsniveau sein, dass das der Kanalregion überschreitet. Bei einigen solcher Ausführungsbeispielen kann zum Beispiel ein Abschnitt der Unterkanalregion, benachbart zu der Öffnung 1150, dotiert werden (z.B. durch Ionenimplantation), um eine Leitfähigkeit aufzuweisen, die komplementär zu der der Source/Drain-Halbleitermaterialen 850 und 961 ist. Zum Beispiel weist bei der Transistorstruktur 1100, bei der die Source-/Drain-Halbleitermaterialen 850 und 961 P-Typ sind, der Abschnitt der Unterkanalregion, benachbart zu der Öffnung 1150 (z.B. demarkiert durch eine gestrichelte Linie) eine N-Typ Leitfähigkeit auf. Die tiefen Source-und/oder Drain-Strukturen können dadurch voneinander elektrisch isoliert werden. Alternativ kann zumindest ein Abschnitt der Unterkanalregion, benachbart zu der Öffnung 1150 (z.B. demarkiert durch eine gestrichelte Linie) in ein dielektrisches Material umgewandelt werden oder dadurch ersetzt werden, das dazu dienen kann, die tiefen Source- und/oder Drain-Strukturen voneinander elektrisch zu isolieren.
  • 12A stellt gemäß einigen Ausführungsbeispielen eine isometrische Ansicht einer Transistorstruktur 1200 nach einer Rückseitenverbindung dar. 12B stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht der in 12A gezeigten Transistorstruktur 1200 entlang der B-B'-Ebene dar. Wie gezeigt, verfüllt die Rückseiten-Source-Kontaktmetallisierung 1281 zumindest teilweise die Öffnung 1150. Bei dem dargestellten Ausführungsbeispiel stellt nur eine Rückseiten-Source-Kontaktmetallisierung 1281 Kontakt mit dem Source-und/oder Drain-Halbleitermaterial 961 her. Jedoch kann eine Rückseiten-Drain-Kontaktmetallisierung (nicht gezeigt) ebenfalls in alternativen Ausführungsbeispielen vorliegen. Die Rückseiten-Source-Kontaktmetallisierung 1281 kann wieder eines oder mehrere Metalle oder Metalllegierungen umfassen, die dafür bekannt sind, dass sie zum Bilden eines Kontakts mit niedrigem Widerstand mit dem Source-und/oder Drain-Halbleitermaterial 961 geeignet sind. Die Rückseiten-Source-Kontaktmetallisierung 1281 kann die gleiche Zusammensetzung aufweisen wie die Kontaktmetallisierungen 1071, 1072 (z.B. Co, Ti, Vn, Ni, Pt). Die Rückseiten-Source-Kontaktmetallisierung 1281 kann ferner Silizium umfassen (z.B. ein Metallsilizid). Wie gezeigt erstreckt sich die Rückseiten-Source-Kontaktmetallisierung 1081 durch leicht dotiertes Halbleitermaterial 850 und steht in Kontakt mit dem Source- und/oder Drain-Halbleiter 961, der eine hohe Verunreinigungsdotierung aufweist. Die Rückseiten-Source-Kontaktmetallisierung 1281 kann somit ebenfalls einen ohmigen Metall-Halbleiterübergang mit niedrigem Widerstand erreichen.
  • Die Rückseiten-Source-Kontaktmetallisierung 1281 kann eine zweite elektrische Verbindung mit der Source der Transistorstruktur 1200 herstellen, wobei die Metallisierung 1071 eine erste elektrische Verbindung mit der Source der Transistorstruktur 1200 herstellt. Die Metallisierungen 1071 und 1281 können entweder elektrisch mit unterschiedlichen Schaltungsknoten gekoppelt sein, oder die Metallisierung 1071 kann lediglich als ein strukturelles Artefakt des Vorderseiten-Kontaktmetallisierungs-Prozesses unbeendet bleiben.
  • 13 stellt gemäß einigen Ausführungsbeispielen eine Querschnittansicht einer integrierten Schaltung 1350 aufweisend eine Bauelementschicht 1300 mit einer Vorderseiten-Verbindungs-Metallisierung 1333 über einer Seite der Bauelementschicht 1300 und Rückseiten-Metallisierung 1334 über einer anderen Seite der Bauelementschicht 1300 dar. Die Bauelementschicht 1300 kann zum Beispiel eine Mehrzahl von Transistorstrukturen 1200 umfassen. Die Vorderseiten-Verbindungs-Metallisierung 1333 umfasst eine Mehrzahl von Verbindungs-Metallisierungsebenen 1320, eingebettet innerhalb eines Zwischenschicht-Dielektrikums (ILD; inter-layer dielectric). Die Rückseiten-Verbindungs-Metallisierung 1334 umfasst eine Mehrzahl von Verbindungs-Metallisierungsebenen 1321, eingebettet innerhalb eines Zwischenschicht-Dielektrikums (ILD). Die Vorderseiten-Verbindungs-Metallisierung 1333 und die Rückseiten-Verbindungs-Metallisierung 1334 können zum Beispiel unterschiedliche Materialzusammensetzungen und/oder -Abmessungen umfassen. Jede der Verbindungs-Metallisierungen 1333 und 1334 kann irgendeine Anzahl von Ebenen umfassen, wobei höhere Ebenen üblicherweise Abmessungen umfassen, die von denen von niedrigeren Ebenen gelockert sind. Die Bauelementschicht 1200 kann ein IC-Stratum innerhalb einer 3D-IC sein, da sie vollständig mit sowohl der Vorderseiten-Verbindungs-Metallisierung 1333 als auch der Rückseiten-Verbindungs-Metallisierung 1334 verbunden ist.
  • 14 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung 1400, gemäß einigen Ausführungsbeispielen. Eine Vorrichtung 1400 umfasst ferner eine Hauptplatine 1402, die eine Anzahl von Komponenten unterbringt, wie beispielsweise, aber nicht beschränkt auf einen Prozessor 1404 (z.B. einen Anwendungsprozessor). Der Prozessor 1404 kann physisch und/oder elektrisch mit der Hauptplatine 1402 gekoppelt sein. Bei einigen Beispielen umfasst der Prozessor 1404 eine Transistorstruktur mit einer Rückseiten-Kontaktmetallisierung zu einem tiefen Source- und/oder Drain-Halbleiter, zum Beispiel wie anderswo hierin beschrieben. Allgemein können die Ausdrücke „Prozessor“ oder „Mikroprozessor“ sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern ferner gespeichert werden können.
  • Bei verschiedenen Beispielen können ein oder mehrere Kommunikationschips 1406 auch physisch und/oder elektrisch mit der Hauptplatine 1402 gekoppelt sein. Bei weiteren Implementierungen können Kommunikationschips 1406 Teil des Prozessors 1404 sein. Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1400 andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1402 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM 1432), einen nichtflüchtigen Speicher (z.B. ROM 1435), einen Flash-Speicher (z.B. NAND oder NOR), einen Magnetspeicher (MRAM 1430), einen Graphikprozessor 1422, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz 1412, eine Antenne 1425, Touchscreen-Anzeige 1415, Touchscreen-Steuerung 1465, Batterie 1416, Audio-Codec, Video-Codec, Leistungsverstärker 1421, GPS-Bauelement (GPS; global positioning system; globales Positionierungssystem) 1440, Kompass 1445, Beschleunigungssensor, Gyroskop, Lautsprecher 1420, Kamera 1441, und Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, Solid-State-Laufwerk (SSD; solid state drive) CD (compact disk), DVD (digital versatile disk) und so weiter) oder ähnliches. Bei einigen beispielhaften Ausführungsbeispielen umfasst zumindest einer der vorangehend erwähnten funktionellen Blöcke eine IC umfassend eine Transistorstruktur mit einer Rückseiten-Kontaktmetallisierung zum Beispiel zu einem tiefen Source- und/oder Drain-Halbleiter, wie anderswo hierin beschrieben ist.
  • Die Kommunikationschips 1406 können drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1400 ermöglichen. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Die Kommunikationschips 1406 können irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf diese, die anderswo hierin beschrieben sind. Wie erörtert, kann die Rechenvorrichtung 1400 eine Mehrzahl von Kommunikationschips 1406 umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • 15 ist gemäß einigen Ausführungsbeispielen ein Diagramm einer beispielhaften Plattform 1505, umfassend eine IC, die eine Rückseiten-Transistorverbindung durch tiefe Source-/Drain-Halbleiterstrukturen umfasst. Die Rechenvorrichtung 1400 kann beispielsweise in der Plattform 1505 oder der Servermaschine 1506 gefunden werden. Die Servermaschine 1506 kann irgendein kommerzieller Server sein, beispielsweise umfassend irgendeine Anzahl von Hochperformance-Rechenplattformen, die innerhalb eines Racks angeordnet und miteinander für elektronische Datenverarbeitung vernetzt sind, was bei dem beispielhaften Ausführungsbeispiel ein gepackagtes SoC 1550 umfasst, das ferner zum Beispiel eine Transistorstruktur mit Rückseiten-Kontaktmetallisierung zu einem tiefen Source- und/oder Drain-Halbleiter umfasst, wie anderswo hierin beschrieben ist. Die mobile Rechenplattform 1505 kann irgendeine tragbare Vorrichtung sein, die für jedes von elektronischer Datenanzeige, elektronischer Datenverarbeitung, drahtloser elektronischer Datenübertragung, oder Ähnliches ausgebildet ist. Beispielsweise kann die mobile Rechenplattform 1505 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer etc. sein, und kann einen Anzeige-Bildschirm (z.B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein Chip-Ebene- oder Gehäuse-Ebene-integriertes System 1510 und eine Batterie 1515 umfassen.
  • Ob innerhalb des integrierten Systems 1510 angeordnet, das in der erweiterten Ansicht 1520 dargestellt ist, oder als alleinstehender Chip innerhalb der Servermaschine 1506, kann das IC-Package 1550 eine Transistorstruktur mit einer Rückseiten-Kontaktmetallisierung zu einem tiefen Source- und/oder Drain-Halbleiter, wie beispielsweise anderswo hierin beschrieben ist. Das IC-Package 1550 kann ferner gekoppelt sein mit einer Platine, einem Substrat oder einem Interposer 1560, zusammen mit einer oder mehr einer Leistungsverwaltungsintegrierten Schaltung (PMIC; power management integrated circuit) 1530, RF (drahtlos) integrierten Schaltung (RFIC; RF (wireless) integrated circuit) 1525 umfassend einen Breitband-RF- (drahtlos) Sender und/oder Empfänger (TX/RX) (z.B. umfassend ein digitales Basisband, und ein analoges Front-End-Modul umfasst ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfängerpfad) und eine Steuerung 1535.
  • Funktional kann die PMIC 1530 Batterieleistungsregulierung, DC-zu-DC-Wandlung, etc. ausführen, und weist so einen Eingang auf, der mit der Batterie 1515 gekoppelt ist, und wobei ein Ausgang anderen funktionalen Modulen eine Stromversorgung bereitstellt. Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel RFIC 1525 einen Ausgang, der mit einer Antenne (nicht gezeigt) gekoppelt ist, um irgendeinen von einer Anzahl von drahtlosen Standards oder Protokollen zu implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 4G, und darüber hinaus.
  • Während bestimmte Merkmale, die hierin ausgeführt sind, Bezug nehmend auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einem einschränkenden Sinn gesehen werden. Somit liegen verschiedene Modifikationen der hierin beschriebenen Implementierungen sowie andere Implementierungen, die für Fachleute auf dem Gebiet, auf das sich die vorliegende Offenbarung bezieht, offensichtlich sind, im Wesen und Schutzbereich der vorliegenden Offenbarung.
  • Es ist offensichtlich, dass die Erfindung nicht auf die derart beschriebenen Ausführungsbeispiele beschränkt ist, sondern mit Modifikationen und Veränderungen durchgeführt werden kann, ohne von dem Schutzbereich der beigefügten Ansprüche abzuweichen. Beispielsweise können die vorangehenden Ausführungsbeispiele spezielle Kombinationen oder Merkmale umfassen, wie nachfolgend weiter bereitgestellt ist.
  • Bei ersten Beispielen umfasst eine Transistorstruktur eine Finne, umfassend eine Kanalregion über einer Unterkanalregion, die Kanalregion umfassend ein erstes Halbleitermaterial, umfassend eine erste Verunreinigungskonzentration. Eine Gateelektrode ist benachbart zu einer Seitenwand der Kanalregion, und über einem dielektrischen Material, das benachbart zu einer Seitenwand der Unterkanalregion ist. Eine Source-Region und eine Drain-Region sind auf gegenüberliegenden Seiten der Gateelektrode. Zumindest eine von der Source-Region und der Drain-Region umfasst ein zweites Halbleitermaterial, das eine zweite Verunreinigungskonzentration größer als die erste Verunreinigungskonzentration aufweist, und ein drittes Halbleitermaterial zwischen dem zweiten Halbleitermaterial und der Seitenwand von beiden der Kanalregion und der Unterkanalregion. Das dritte Halbleitermaterial weist eine dritte Verunreinigungskonzentration auf, die die erste Verunreinigungskonzentration überschreitet, aber geringer als die zweite Verunreinigungskonzentration ist. Die erste Kontaktmetallisierung, gekoppelt mit einer ersten Seite der Source-Region oder Drain-Region, die erste Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial. Die zweite Kontaktmetallisierung, gekoppelt mit einer zweiten Seite der Source-Region oder Drain-Region, gegenüberliegend der ersten Seite, die zweite Kontaktmetallisierung ebenfalls in Kontakt mit dem zweiten Halbleitermaterial.
  • Bei zweiten Beispielen für irgendwelche der ersten Beispiele, umfasst die Source-Region das dritte Halbleitermaterial zwischen der Seitenwand von beiden der Kanalregion und der Unterkanalregion. Die zweite Kontaktmetallisierung erstreckt sich durch das dritte Halbleitermaterial, und eine Seitenwand des dritten Halbleitermaterials, die benachbart zu der Unterkanalregion ist, liegt im Wesentlichen unter einer Seitenwand eines Gate-Abstandhalters, der zwischen einer Seitenwand der Gateelektrode und der Source-Region liegt.
  • Bei dritten Beispielen, für irgendwelche der ersten bis zweiten Beispiele, ist das erste Halbleitermaterial monokristallin und weist hauptsächlich Silizium auf. Das zweite Halbleitermaterial ist in Kontakt mit dem dritten Halbleitermaterial. Das zweite und dritte Halbleitermaterial weisen Kristallinität auf, die epitaktisch mit der des ersten Halbleitermaterials ist.
  • Bei vierten Beispielen, für irgendwelche der dritten Beispiele, umfasst das zweite Halbleitermaterial mehr Germanium als das erste Halbleitermaterial. Das zweite und dritte Halbleitermaterial sind beide N-Typ, und die zweite und dritte Verunreinigungskonzentration umfassen P-Typ Verunreinigungsdotierstoffe.
  • Bei fünften Beispielen, für irgendwelche der dritten oder vierten Beispiele, umfassen das erste, zweite und dritte Halbleitermaterial jeweils hauptsächlich Silizium, und das zweite und dritte Halbleitermaterial sind beide N-Typ, wobei die zweite und dritte Verunreinigungskonzentration zumindest Phosphor umfassen.
  • Bei sechsten Beispielen, für irgendwelche der dritten oder vierten Beispiele, ist die Unterkanalregion ein Abschnitt einer Substratschicht, und die zweite Kontaktmetallisierung erstreckt sich durch eine Dicke des zweiten Halbleitermaterials, die zwischen dem dritten Halbleitermaterial und der Substratschicht liegt.
  • Bei siebten Beispielen, für irgendwelche der sechsten Beispiele, umfasst die Unterkanalregion hauptsächlich Silizium und weist einen Leitfähigkeitstyp auf, der komplementär zu dem der Kanalregion ist.
  • Bei achten Beispielen, für irgendwelche der ersten bis siebten Beispiele, ist eine Seitenwand der zweiten Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial.
  • Bei neunten Beispielen, für irgendwelche der ersten bis achten Beispiele, liegt nur das zweite Halbleitermaterial zwischen der zweiten Kontaktmetallisierung und der Seitenwand der Unterkanalregion.
  • Bei zehnten Beispielen, für irgendwelche der ersten bis neunten Beispiele, liegt das zweite Halbleitermaterial zwischen der zweiten Kontaktmetallisierung und der Seitenwand der Kanalregion.
  • Bei elften Beispielen umfasst eine integrierte Schaltung (IC) eine Mehrzahl von ersten Verbindungs-Metallisierungsebenen, eine Mehrzahl von zweiten Verbindungs-Metallisierungsebenen und eine aktive Bauelementschicht zwischen den ersten und zweiten Metallisierungsebenen. Die aktive Bauelementschicht umfasst eine Mehrzahl von Transistorstrukturen. Zumindest eine der Transistorstrukturen umfasst ferner eine Finne, umfassend eine Kanalregion über einer Unterkanalregion. Die Kanalregion umfasst ein erstes Halbleitermaterial, das eine erste Verunreinigungskonzentration aufweist. Eine Gateelektrode ist benachbart zu einer Seitenwand der Kanalregion, und über einem dielektrischen Material, das benachbart zu einer Seitenwand der Unterkanalregion ist. Eine Source-Region und eine Drain-Region sind auf gegenüberliegenden Seiten der Gateelektrode, wobei zumindest eine von der Source-Region und der Drain-Region ein zweites Halbleitermaterial umfasst, das eine zweite Verunreinigungskonzentration größer als die erste Verunreinigungskonzentration aufweist, und ein drittes Halbleitermaterial zwischen dem zweiten Halbleitermaterial und der Seitenwand von beiden der Kanalregion und der Unterkanalregion. Das dritte Halbleitermaterial weist eine dritte Verunreinigungskonzentration auf, die die erste Verunreinigungskonzentration überschreitet, aber geringer als die zweite Verunreinigungskonzentration ist. Die ersten Verbindungs-Metallisierungsebenen umfassen eine erste Kontaktmetallisierung, gekoppelt mit einer ersten Seite der Source-Region oder Drain-Region, die erste Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial. Die zweiten Verbindungs-Metallisierungsebenen umfassen eine zweite Kontaktmetallisierung, gekoppelt mit einer zweiten Seite der Source-Region oder Drain-Region, gegenüberliegend der ersten Seite, die zweite Kontaktmetallisierung ebenso in Kontakt mit dem zweiten Halbleitermaterial.
  • Bei zwölften Beispielen, für irgendwelche der elften Beispiele, sind Individuelle der Transistorstrukturen durch ein dielektrisches Material isoliert, das zwischen dem Unterkanal und den zweiten Verbindungs-Metallisierungsebenen liegt.
  • Bei dreizehnten Beispielen umfasst eine Rechenplattform die IC der elften Beispiele und eine Leistungsversorgung, gekoppelt mit der IC der elften Beispiele.
  • Bei vierzehnten Beispielen umfasst ein Verfahren zum Herstellen einer Transistorstruktur das Bilden einer Finne auf einem Substrat, das ein erstes Halbleitermaterial aufweist, Definieren einer Kanalregion der Finne und Freilegen von zumindest einem Ende der Finne durch Ätzen des ersten Halbleitermaterials. benachbart zu der Kanalregion, zu einer Tiefe unter dem Kanalabschnitt. Das Verfahren umfasst das Bildern einer Source-Region und einer Drain-Region, gekoppelt mit der Kanalregion. Das Bilden von zumindest einer von der Source-Region und der Drain-Region umfasst ein Bilden auf einer Seitenwand der Kanalregion, des zweiten Halbleitermaterials mit einer zweiten Verunreinigungskonzentration, die größer als die erste Verunreinigungskonzentration ist, und das Bilden eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei das dritte Halbleitermaterial eine dritte Verunreinigungskonzentration aufweist, die die zweite Verunreinigungskonzentration überschreitet. Das Verfahren zum Herstellen einer Transistorstruktur umfasst ferner das Bilden einer ersten Kontaktmetallisierung, gekoppelt mit einer ersten Seite von zumindest einer der Source-Region oder Drain-Region, die erste Kontaktmetallisierung in Kontakt mit dem dritten Halbleitermaterial. Das Verfahren umfasst ferner das Bilden einer zweiten Kontaktmetallisierung, gekoppelt mit einer zweiten Seite von zumindest einer der Source-Region oder Drain-Region, gegenüberliegend der ersten Seite, die zweite Kontaktmetallisierung ebenfalls in Kontakt mit dem dritten Halbleitermaterial.
  • Bei fünfzehnten Beispielen, für irgendwelche der vierzehnten Beispiele, umfasst das Bilden der zweiten Kontaktmetallisierung ferner ein Freilegen des dritten Halbleiters durch Ätzen durch das zweite Halbleitermaterial bei der Tiefe unter dem Kanalabschnitt.
  • Bei sechzehnten Beispielen, für irgendwelche der vierzehnten bis fünfzehnten Beispiele, umfasst das Bilden der ersten Kontaktmetallisierung ein Abscheiden der ersten Kontaktmetallisierung in Kontakt mit einem Abschnitt des dritten Halbleitermaterials, das benachbart zu einer Seitenwand der Kanalregion ist und das Bilden der zweiten Kontaktmetallisierung umfasst ein Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit einem Abschnitt des dritten Halbleitermaterials, das benachbart zu einer Seitenwand einer Unterkanalregion der Finne ist.
  • Bei siebzehnten Beispielen, für irgendwelche der vierzehnten bis sechzehnten Beispiele, umfasst das Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit dem Abschnitt des dritten Halbleitermaterials ferner ein Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial bei der Tiefe unter dem Kanalabschnitt.
  • Bei achtzehnten Beispielen, für irgendwelche der vierzehnten bis siebzehnten, Beispiele umfasst das Definieren der Kanalregion der Finne ferner ein Strukturieren eines Gateelektrode-Seitenwand-Abstandhalters. Das Ätzen des ersten Halbleitermaterials auf gegenüberliegenden Seiten der Kanalregion zu der Tiefe unter dem Kanalabschnitt umfasst ein Ätzen von ungeschützten Abschnitten des ersten Halbleitermaterials, wobei das Ätzen zumindest einen Abschnitt des Gateelektrode-Seitenwand-Abstandhalters unterschneidet. Das Bilden des zweiten Halbleitermaterials auf der Seitenwand der Kanalregion umfasst ferner ein epitaktisches Wachsen des zweiten Halbleitermaterials auf einer Seitenwand der Kanalregion, um zumindest teilweise das erste Halbleitermaterial, geätzt von unter dem Gateelektrode-Seitenwand-Abstandhalter, zu hinterfüllen.
  • Bei neunzehnten Beispielen, für irgendwelche der vierzehnten bis achtzehnten Beispiele, umfasst das Ätzen des ersten Halbleitermaterials auf gegenüberliegenden Seiten der Kanalregion zu der Tiefe unter dem Kanalabschnitt ein Ätzen von ungeschützten Abschnitten eines Unterkanal-Halbleitermaterials bei der Tiefe unter dem Kanalabschnitt. Das Bilden, auf der Seitenwand der Kanalregion, des zweiten Halbleitermaterials umfasst ferner ein epitaktisches Wachsen des zweiten Halbleitermaterials auf einer Seitenwand der Unterkanalregion.
  • Bei zwanzigsten Beispielen, für irgendwelche der vierzehnten bis neunzehnten Beispiele, umfasst das Bilden der Finne ferner ein Ätzen einer monokristallinen Substratschicht, die hauptsächlich Silizium aufweist.

Claims (20)

  1. Eine Transistorstruktur, umfassend: eine Finne, umfassend eine Kanalregion über einer Unterkanalregion, die Kanalregion umfassend ein erstes Halbleitermaterial mit einer ersten Verunreinigungskonzentration; eine Gateelektrode benachbart zu einer Seitenwand der Kanalregion, und über einem dielektrischen Material, das benachbart zu einer Seitenwand der Unterkanalregion ist; eine Source-Region und eine Drain-Region auf gegenüberliegenden Seiten der Gateelektrode, zumindest eine der Source-Region und der Drain-Region umfassend: ein zweites Halbleitermaterial, das eine zweite Verunreinigungskonzentration größer als die erste Verunreinigungskonzentration aufweist; und ein drittes Halbleitermaterial zwischen dem zweiten Halbleiter und der Seitenwand von beiden der Kanalregion und der Unterkanalregion, wobei das dritte Halbleitermaterial eine dritte Verunreinigungskonzentration aufweist, die die erste Verunreinigungskonzentration überschreitet, aber geringer als die zweite Verunreinigungskonzentration ist; eine erste Kontaktmetallisierung, gekoppelt mit einer ersten Seite der Source-Region oder Drain-Region, wobei die erste Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial ist; und eine zweite Kontaktmetallisierung, gekoppelt mit einer zweiten Seite der Source-Region oder Drain-Region, gegenüberliegend zu der ersten Seite, wobei die zweite Kontaktmetallisierung ebenfalls in Kontakt mit dem zweiten Halbleitermaterial ist.
  2. Die Transistorstruktur gemäß Anspruch 1, wobei: die Source-Region das dritte Halbleitermaterial zwischen der Seitenwand von beiden der Kanalregion und der Unterkanalregion umfasst; die zweite Kontaktmetallisierung sich durch das dritte Halbleitermaterial erstreckt; und eine Seitenwand des dritten Halbleitermaterials, die benachbart zu der Unterkanalregion ist, im Wesentlichen unter einer Seitenwand eines Gate-Abstandhalters ist, der zwischen einer Seitenwand der Gateelektrode und der Source-Region liegt.
  3. Die Transistorstruktur gemäß einem der Ansprüche 1-2, wobei: das erste Halbleitermaterial monokristallin ist und hauptsächlich Silizium umfasst; das zweite Halbleitermaterial in Kontakt mit dem dritten Halbleitermaterial ist; und das zweite und dritte Halbleitermaterial eine Kristallinität aufweisen, die epitaktisch mit der des ersten Halbleitermaterials ist.
  4. Die Transistorstruktur gemäß Anspruch 3, wobei: das zweite Halbleitermaterial mehr Germanium als das erste Halbleitermaterial umfasst; das zweite und dritte Halbleitermaterial beide P-Typ sind; und die zweite und dritte Verunreinigungskonzentration P-Typ Verunreinigungsdotierstoffe umfassen.
  5. Die Transistorstruktur gemäß Anspruch 3 oder 4, wobei: das erste, zweite und dritte Halbleitermaterial jeweils hauptsächlich Silizium umfassen, und das zweite und dritte Halbleitermaterial beide N-Typ sind, wobei die zweite und dritte Verunreinigungskonzentration zumindest Phosphor umfasst.
  6. Die Transistorstruktur gemäß Anspruch 3, 4 oder 5, wobei: die Unterkanalregion ein Abschnitt einer Substratschicht ist; und die zweite Kontaktmetallisierung sich durch eine Dicke des zweiten Halbleitermaterials erstreckt, die zwischen dem dritten Halbleitermaterial und der Substratschicht liegt.
  7. Die Transistorstruktur gemäß Anspruch 6, wobei die Unterkanalregion hauptsächlich Silizium umfasst und einen Leitfähigkeitstyp aufweist, der komplementär zu dem der Kanalregion ist.
  8. Die Transistorstruktur gemäß Anspruch 6 oder 7, wobei: eine Seitenwand der zweiten Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial ist.
  9. Die Transistorstruktur gemäß Anspruch 8, wobei nur das zweite Halbleitermaterial zwischen der zweiten Kontaktmetallisierung und der Seitenwand der Unterkanalregion liegt.
  10. Die Transistorstruktur gemäß Anspruch 8 oder 9, wobei das zweite Halbleitermaterial zwischen der zweiten Kontaktmetallisierung und der Seitenwand der Kanalregion liegt.
  11. Eine integrierte Schaltung (IC), umfassend: eine Mehrzahl von ersten Verbindungs-Metallisierungsebenen; eine Mehrzahl von zweiten Verbindungs-Metallisierungsebenen; und eine aktive Bauelementschicht zwischen den ersten und zweiten Metallisierungsebenen, die aktive Bauelementschicht umfassend eine Mehrzahl von Transistorstrukturen, zumindest eine der Transistorstrukturen ferner umfassend: eine Finne, umfassend eine Kanalregion über einer Unterkanalregion, die Kanalregion umfassend ein erstes Halbleitermaterial mit einer ersten Verunreinigungskonzentration; eine Gateelektrode benachbart zu einer Seitenwand der Kanalregion, und über einem dielektrischen Material, das benachbart zu einer Seitenwand der Unterkanalregion ist; eine Source-Region und eine Drain-Region auf gegenüberliegenden Seiten der Gateelektrode, zumindest eine der Source-Region und der Drain-Region umfassend: ein zweites Halbleitermaterial, das eine zweite Verunreinigungskonzentration größer als die erste Verunreinigungskonzentration aufweist; und ein drittes Halbleitermaterial in Kontakt mit der Seitenwand von beiden der Kanalregion und der Unterkanalregion, wobei das dritte Halbleitermaterial eine dritte Verunreinigungskonzentration aufweist, die die erste Verunreinigungskonzentration überschreitet, aber geringer als die zweite Verunreinigungskonzentration ist, wobei das dritte Halbleitermaterial zwischen dem zweiten Halbleitermaterial und der Seitenwand von beiden der Kanalregion und der Unterkanalregion liegt; wobei die ersten Verbindungs-Metallisierungsebenen eine erste Kontaktmetallisierung umfassen, gekoppelt mit einer ersten Seite der Source-Region oder Drain-Region, wobei die erste Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial ist; und wobei die zweiten Verbindungs-Metallisierungsebenen eine zweite Kontaktmetallisierung umfassen, gekoppelt mit einer zweiten Seite der Source-Region oder Drain-Region, gegenüberliegend zu der ersten Seite, wobei die zweite Kontaktmetallisierung ebenfalls in Kontakt mit dem zweiten Halbleitermaterial ist.
  12. Die IC gemäß Anspruch 11, wobei Individuelle der Transistorstrukturen durch ein dielektrisches Material elektrisch isoliert sind, das zwischen dem Unterkanal und den zweiten Verbindungs-Metallisierungsebenen liegt.
  13. Eine Rechenplattform, die Plattform umfassend: die IC gemäß Anspruch 11 oder 12, und eine Leistungsversorgung, gekoppelt mit der IC.
  14. Ein Verfahren zum Herstellen einer Transistorstruktur, das Verfahren umfassend: Bilden einer Finne auf einem Substrat, das ein erstes Halbleitermaterial aufweist; Definieren einer Kanalregion der Finne; Freilegen von zumindest einem Ende der Finne durch Ätzen des ersten Halbleitermaterials benachbart zu der Kanalregion zu einer Tiefe unter dem Kanalabschnitt; Bilden von zumindest einer Source-Region und einer Drain-Region gekoppelt mit der Kanalregion, das Bilden von zumindest einer von der Source-Region oder der Drain-Region umfassend: Bilden, auf einer Seitenwand der Kanalregion, des zweiten Halbleitermaterials mit einer zweiten Verunreinigungskonzentration, die größer als die erste Verunreinigungskonzentration ist; Bilden eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei das dritte Halbleitermaterial eine dritte Verunreinigungskonzentration aufweist, die die zweite Verunreinigungskonzentration überschreitet; Bilden einer ersten Kontaktmetallisierung, gekoppelt mit einer ersten Seite von zumindest einer der Source-Region oder Drain-Region, wobei die erste Kontaktmetallisierung in Kontakt mit dem dritten Halbleitermaterial ist; und Bilden einer zweiten Kontaktmetallisierung, gekoppelt mit einer zweiten Seite von zumindest einer der Source-Region oder Drain-Region, gegenüberliegend zu der ersten Seite, wobei die zweite Kontaktmetallisierung ebenfalls in Kontakt mit dem dritten Halbleitermaterial ist.
  15. Das Verfahren gemäß Anspruch 14, wobei das Bilden der zweiten Kontaktmetallisierung ferner ein Freilegen des dritten Halbleiters durch Ätzen durch das zweite Halbleitermaterial bei der Tiefe unter dem Kanalabschnitt umfasst.
  16. Das Verfahren gemäß Anspruch 15, wobei: ein Bilden der ersten Kontaktmetallisierung ein Abscheiden der ersten Kontaktmetallisierung in Kontakt mit einem Abschnitt des dritten Halbleitermaterials umfasst, das benachbart zu einer Seitenwand der Kanalregion ist; und ein Bilden der zweiten Kontaktmetallisierung ein Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit einem Abschnitt des dritten Halbleitermaterials umfasst, das benachbart zu einer Seitenwand einer Unterkanalregion der Finne ist.
  17. Das Verfahren gemäß Anspruch 16, wobei ein Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit dem Abschnitt des dritten Halbleitermaterials ferner ein Abscheiden der zweiten Kontaktmetallisierung in Kontakt mit dem zweiten Halbleitermaterial bei der Tiefe unter dem Kanalabschnitt umfasst.
  18. Das Verfahren gemäß einem der Ansprüche 14-17, wobei: das Definieren der Kanalregion der Finne ferner ein Strukturieren eines Gateelektrode-Seitenwand-Abstandhalters umfasst; das Ätzen des ersten Halbleitermaterials auf gegenüberliegenden Seiten der Kanalregion zu der Tiefe unter dem Kanalabschnitt ein Ätzen von ungeschützten Abschnitten des ersten Halbleitermaterials umfasst, wobei das Ätzen zumindest einen Abschnitt des Gateelektrode-Seitenwand-Abstandhalters unterschneidet; und das Bilden des zweiten Halbleitermaterials auf der Seitenwand der Kanalregion ferner ein epitaktisches Wachsen des zweiten Halbleitermaterials auf einer Seitenwand der Kanalregion umfasst, um zumindest teilweise das erste Halbleitermaterial, geätzt von unter dem Gateelektrode-Seitenwand-Abstandhalter, zu hinterfüllen.
  19. Das Verfahren gemäß Anspruch 18, wobei: das Ätzen des ersten Halbleitermaterials auf gegenüberliegenden Seiten der Kanalregion zu der Tiefe unter dem Kanalabschnitt ein Ätzen von ungeschützten Abschnitten eines Unterkanal-Halbleitermaterials bei der Tiefe unter dem Kanalabschnitt umfasst; und das Bilden, auf der Seitenwand der Kanalregion, des zweiten Halbleitermaterials ferner ein epitaktisches Wachsen des zweiten Halbleitermaterials auf einer Seitenwand der Unterkanalregion umfasst.
  20. Das Verfahren gemäß einem der Ansprüche 14-19, wobei das Bilden der Finne ferner ein Ätzen einer monokristallinen Substratschicht umfasst, die hauptsächlich Silizium aufweist.
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