DE102020133282A1 - Nanodraht-transistoren und verfahren zur herstellung - Google Patents

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Abstract

Eine Transistorstruktur enthält eine erste Kanalschicht über einer zweiten Kanalschicht, wobei die erste und die zweite Kanalschicht monokristallines Silizium enthalten. Ein epitaktisches Source-Material ist mit einem ersten Ende der ersten und zweiten Kanalschicht gekoppelt. Ein epitaktisches Drain-Material ist mit einem zweiten Ende der ersten und zweiten Kanalschicht gekoppelt, eine Gate-Elektrode befindet sich zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material sowie um die erste Kanalschicht und um die zweite Kanalschicht. Die Transistorstruktur enthält ferner eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante aufweist. Eine zweite Gate-Dielektrikumsschicht befindet sich zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante aufweist.

Description

  • HINTERGRUND
  • Über mehrere Jahrzehnte war das Skalieren von Merkmalen in integrierten Schaltungen ein Antriebsfaktor für eine stetig wachsende Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht höhere Dichten von Funktionseinheiten auf der begrenzten Fläche von Halbleiterchips. Beispielsweise ermöglicht das Verkleinern der Transistoren die Integration einer größeren Anzahl von Vorrichtungen auf einem Chip, was die Herstellung von Produkten mit erhöhter Funktionalität ermöglicht. Das Skalieren solcher Transistoren, die Siliziumkanäle enthalten, wird schwieriger, wenn Vorrichtungsmetriken, wie etwa Aus-Zustand-Leckstrom, Unterschwellensteigung oder Gate-Steuerung beispielsweise negativ beeinflusst werden. Ein Silizium-Nanodraht-basierter Transistor bietet einen Weg zum Skalieren der Abmessungen von Silizium-basierten Transistoren bei gleichzeitigem Verbessern der Gate-Steuerung und Verringern von Problemen, wie etwa Aus-Zustand-Leckstrom. Während eine Transistorgate-Dielektrikumsschicht mit High-k-Materialien für das Skalieren von Merkmalgrößen auf unter 10 nm vorteilhaft war, können Hochspannungsanwendungen von einer Gate-Dielektrikumsschicht profitieren, die im Wesentlichen dicker ist als die in Logiktransistoren verwendeten. Die Integration von Nanodraht-Transistoren für Hochspannungsvorrichtungen auf demselben Substrat wie die für Hochleistungs-Logiktransistoren kann jedoch aufgrund der vertikalen Platzbeschränkungen zwischen den Nanodrähten eine Herausforderung darstellen.
  • Figurenliste
  • Das hierin beschriebene Material ist in den beigefügten Figuren beispielhaft und nicht einschränkend veranschaulicht. Der Einfachheit und Klarheit halber sind die in den Figuren veranschaulichten Elemente nicht unbedingt maßstabsgerecht gezeichnet. Beispielsweise können die Abmessungen einiger Elemente im Verhältnis zu anderen Elementen der Klarheit halber übertrieben dargestellt sein. Auch können verschiedene physikalische Merkmale in ihren vereinfachten „idealen“ Formen und Geometrien der Klarheit der Diskussion halber dargestellt werden, aber es ist dennoch zu verstehen, dass praktische Implementierungen nur annähernd den veranschaulichten Idealen entsprechen können. Beispielsweise können glatte Flächen und quadratische Schnittpunkte gezeichnet werden, ohne Rücksicht auf finite Rauheit, Eckenabrundung und unvollkommene Winkelschnitte, die für Strukturen charakteristisch sind, die durch Nanofabrikationstechniken gebildet werden. Ferner wurden in den Figuren, sofern als angemessen erachtet, Bezugszeichen-Kennzeichnungen wiederholt, um auf entsprechende oder analoge Elemente hinzuweisen.
    • 1A ist eine Querschnittsdarstellung eines Transistors mit mehreren Nanodrähten, die über einem Substrat gebildet sind, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine Querschnittsdarstellung der Struktur von 1A entlang einer Linie A-A'.
    • 2A ist eine Querschnittsdarstellung eines Transistors mit mehreren Nanodrähten, die eine reduzierte Querschnittsfläche in der Mittelebene im Vergleich zu Querschnittsflächen an zwei gegenüberliegenden Enden aufweisen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2B ist eine isometrische Darstellung eines Abschnitts eines in 2A veranschaulichten Nanodrahtes.
    • 2C Querschnittsdarstellung entlang der Linie A-A' der Struktur in 2A, die mehrere Gate-Dielektrikumsschichten um jeden der mehreren Nanodrahtkanäle und eine Gate-Elektrode in Kontakt mit einer äußersten Gate-Dielektrikumsschicht zeigt.
    • 3 ist ein Verfahren zum Herstellen eines Nanodraht-Transistors, wie etwa in 2A veranschaulicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A ist eine Querschnittsdarstellung eines Materialschichtstapels zur Herstellung einer Nanodraht-Transistorvorrichtung, wobei der Materialschichtstapel mehrere Doppelschichten enthält, wobei jede der Doppelschichten eine Opferschicht auf einem monokristallinen Silizium enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4B ist eine Querschnittsdarstellung eines Blocks, der durch Strukturieren des Materialschichtstapels gebildet wird.
    • 4C ist eine isometrische Darstellung nach der Bildung einer Dummy-Gate-Struktur, die auf einem ersten Abschnitt des Blocks gebildet wird.
    • 4D ist eine isometrische Darstellung der Struktur von 4C nach Bildung eines dielektrischen Abstandhalters benachbart zu der Dummy-Gate-Struktur.
    • 4E zeigt die Struktur von 4D nach dem Verfahren zum Ätzen von Abschnitten des Materialschichtstapels, die nicht durch den Abstandhalter oder die Dummy-Gate-Struktur abgedeckt sind.
    • 5A zeigt die Struktur von 4E nach dem Verfahren zum Entfernen der Opferschicht unter dem dielektrischen Abstandhalter.
    • 5B ist eine Querschnittsdarstellung eines Abschnitts der Struktur von 4E entlang einer Linie A-A'.
    • 5C ist eine vergrößerte Querschnittsdarstellung eines Abschnitts der Struktur von 5B, die die Wirkung der Ätzung auf den Seitenwandflächen zeigt.
    • 5D ist eine vergrößerte Querschnittsdarstellung eines Abschnitts der Struktur von 5B, die die Wirkung der Ätzung auf den Seitenwandflächen zeigt.
    • 6A zeigt die Struktur von 5B nach dem Verfahren zum Auffüllen des Bereichs, der durch die Entfernung der Opferschicht frei geworden ist.
    • 6B ist eine isometrische Darstellung der Struktur von 6A.
    • 7A zeigt die Struktur von 6A nach Bildung einer erhöhten Source-Struktur und einer erhöhten Drain-Struktur.
    • 7B ist eine isometrische Darstellung der Struktur von 7A.
    • 8 zeigt die Struktur von 7A nach der Bildung eines Dielektrikums auf der erhöhten Source-Struktur und der erhöhten Drain-Struktur sowie auf einem Isolationsbereich.
    • 9A zeigt die Struktur von 8 nach dem Verfahren zum Entfernen der Dummy-Gate-Struktur und Teilen der Opferschicht, die nach dem Entfernen der Dummy-Gate-Struktur freigelegt werden.
    • 9B ist eine isometrische Darstellung der Struktur von 9A.
    • 10A ist eine Querschnittsdarstellung der Struktur von 7 nach dem Verfahren zum Verringern einer vertikalen Dicke jedes der mehreren Nanodrähte gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10B ist eine isometrische Darstellung eines Abschnitts eines in 9A dargestellten Nanodrahtes.
    • 11A zeigt die Struktur von 10A nach der Bildung einer ersten Gate-Dielektrikumsschicht auf jedem der mehreren Nanodrähte, gefolgt von der Bildung einer zweiten Gate-Dielektrikumsschicht auf der ersten Gate-Dielektrikumsschicht.
    • 11B zeigt die Struktur von 11A nach der Bildung einer Gate-Elektrode auf der zweiten Gate-Dielektrikumsschicht und nach der Bildung eines Source-Kontakts auf der erhöhten Source-Struktur und eines Drain-Kontakts auf der erhöhten Drain-Struktur.
    • 12 ist eine Querschnittsdarstellung eines ersten Transistors mit mehreren eingelassenen Nanodrähten, der benachbart zu einem zweiten Transistor mit den mehreren Nanodrähten liegt.
    • 13A ist eine Querschnittsdarstellung einer Speichervorrichtung, die mit einem Transistor gekoppelt ist, der mehrere eingelassene Nanodrähte enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13B ist eine Querschnittsdarstellung einer magnetischen Tunnelübergangsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13C ist eine Querschnittsdarstellung einer resistiven Direktzugriffspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt eine Computervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 15 zeigt eine integrierte Schaltungs-(IC-)Struktur, die eine oder mehrere
  • Ausführungsformen der vorliegenden Offenbarung enthält.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden Nanodraht-Transistoren und Verfahren zur Herstellung beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa Konstruktionsschemata und detaillierte Herstellungsverfahren, um ein umfassendes Verständnis der Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Fachleuten wird ersichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen werden bekannte Merkmale, wie etwa Vorgänge im Zusammenhang mit Gruppe-III-N-Transistoren, weniger detailliert beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verdecken. Weiterhin ist zu verstehen, dass die verschiedenen in den Figuren gezeigten Ausführungsformen illustrative Darstellungen sind und nicht unbedingt maßstabsgetreu gezeichnet sind.
  • In einigen Fällen werden in der folgenden Beschreibung bekannte Verfahren und Vorrichtungen in Form eines Blockdiagramms und nicht im Detail gezeigt, um die vorliegende Offenbarung nicht zu verdecken. Die Bezugnahme in dieser Patentschrift auf „eine Ausführungsform“ oder „eine einzelne Ausführungsform“ oder „einige Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Eigenschaft, die im Zusammenhang mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Offenbarung enthalten ist. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“ oder „in einer einzelnen Ausführungsform“ oder „einigen Ausführungsformen“ an verschiedenen Stellen in dieser Patentschrift nicht notwendigerweise auf dieselbe Ausführungsform der Offenbarung. Darüber hinaus können die einzelnen Merkmale, Strukturen, Funktionen oder Eigenschaften in einer oder mehreren Ausführungsformen auf jede geeignete Weise kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform überall dort kombiniert werden, wo sich die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften, die mit den beiden Ausführungsformen verbunden sind, nicht gegenseitig ausschließen.
  • Wie in der Beschreibung und den beigefügten Ansprüchen verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen enthalten, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich auch, dass der Begriff „und/oder“, wie er hierin verwendet wird, sich auf alle möglichen Kombinationen von einem oder mehreren der zugehörigen aufgelisteten Punkte bezieht und diese einschließt.
  • Die Begriffe „gekoppelt“ und „verbunden“ sowie ihre Ableitungen können hierin verwendet werden, um funktionale oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es ist zu verstehen, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Ausführungsformen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physikalischen, optischen oder elektrischen Kontakt miteinander stehen. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente entweder in direktem oder indirektem (mit anderen dazwischenliegenden Elementen) physikalischem, elektrischem oder magnetischem Kontakt miteinander stehen und/oder dass die zwei oder mehr Elemente zusammenwirken oder miteinander interagieren (z. B. wie in einer Ursache-Wirkungs-Beziehung).
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf‟, wie sie hierin verwendet werden, beziehen sich auf eine relative Position einer Komponente oder eines Materials in Bezug auf andere Komponenten oder Materialien, wenn solche physikalischen Beziehungen beachtenswert sind. Im Zusammenhang mit Materialien kann beispielsweise ein Material über oder unter einem anderen direkt in Kontakt stehen oder ein oder mehrere dazwischen liegende Materialien aufweisen. Außerdem kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den beiden Schichten in Kontakt sein oder eine oder mehrere Zwischenschichten aufweisen. Im Gegensatz dazu befindet sich ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material/Material. Ähnliche Unterscheidungen sind im Zusammenhang mit Komponenten zu treffen. Wie in dieser Beschreibung und in den Ansprüchen verwendet, kann eine Liste von Elementen, die durch den Begriff „mindestens eines von“ oder „eines oder mehrere von“ verbunden sind, eine beliebige Kombination der aufgeführten Begriffe bedeuten.
  • Der Begriff „benachbart“ bezieht sich hier im Allgemeinen auf eine Position einer Sache, die sich neben (z. B. unmittelbar neben oder in der Nähe mit einer oder mehreren Sachen dazwischen) oder angrenzend an eine andere Sache befindet (z. B. an sie angrenzend).
  • Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „eine“ und „der/die/das“ enthält Pluralreferenzen. Die Bedeutung von „in“ enthält „in“ und „an“.
  • Der Begriff „Vorrichtung“ kann sich im Allgemeinen auf ein Gerät beziehen, je nach dem Kontext, in dem dieser Begriff verwendet wird. Eine Vorrichtung kann sich beispielsweise auf einen Stapel von Schichten oder Strukturen, eine einzelne Struktur oder Schicht, eine Verbindung verschiedener Strukturen mit aktiven und/oder passiven Elementen usw. beziehen. Im Allgemeinen ist eine Vorrichtung eine dreidimensionale Struktur mit einer Ebene entlang der x-y-Richtung und einer Höhe entlang der z-Richtung eines kartesischen x-y-z-Koordinatensystems. Die Ebene der Vorrichtung kann auch die Ebene eines Geräts sein, das die Vorrichtung umfasst.
  • Wie in dieser Beschreibung und in den Ansprüchen verwendet, kann eine Liste von Elementen, die durch den Begriff „mindestens eines von“ oder „eines oder mehrere von“ verbunden sind, eine beliebige Kombination der aufgeführten Begriffe bedeuten.
  • Sofern sich aus dem ausdrücklichen Kontext dessen Verwendung nichts anderes ergibt, bedeuten die Begriffe „im Wesentlichen gleich“, „ungefähr gleich“ und „annähernd gleich“, dass zwischen zwei so beschriebenen Sachen nicht mehr als eine geringfügige Abweichung besteht. Nach dem Stand der Technik beträgt eine solche Abweichung typischerweise nicht mehr als +/-10 % eines vorgegebenen Zielwerts.
  • Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unter“, „über“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen, falls vorhanden, werden zu beschreibenden Zwecken verwendet und nicht notwendigerweise zur Beschreibung von dauerhaften relativen Positionen. Beispielsweise beziehen sich die Begriffe „über“, „unter“, „Vorderseite“, „Rückseite“, „oben“, „unten“, „über“, „unter“ und „an“, wie sie hierin verwendet werden, auf eine relative Position einer Komponente, einer Struktur oder eines Materials in Bezug auf andere referenzierte Komponenten, Strukturen oder Materialien innerhalb einer Vorrichtung, wenn solche physikalischen Beziehungen erwähnenswert sind. Diese Begriffe werden hierin nur zu beschreibenden Zwecken und vorwiegend im Zusammenhang mit der z-Achse einer Vorrichtung verwendet und können sich daher auf eine Ausrichtung einer Vorrichtung beziehen. Daher kann ein erstes Material, das im Kontext einer hierin enthaltenen Figur „über“ einem zweiten Material liegt, auch „unter“ dem zweiten Material liegen, wenn die Vorrichtung relativ zum Kontext der bereitgestellten Figur verkehrt herum ausgerichtet ist. Im Zusammenhang mit Materialien kann ein Material über oder unter einem anderen direkt in Kontakt stehen oder ein oder mehrere dazwischen liegende Materialien aufweisen. Außerdem kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den beiden Schichten in Kontakt sein oder eine oder mehrere Zwischenschichten aufweisen. Im Gegensatz dazu befindet sich ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material. Ähnliche Unterscheidungen sind im Zusammenhang mit Komponenten zu treffen.
  • Der Begriff „zwischen“ kann im Zusammenhang mit der z-Achse, x-Achse oder y-Achse einer Vorrichtung verwendet werden. Ein Material, das sich zwischen zwei anderen Materialien befindet, kann mit einem oder beiden dieser Materialien in Kontakt sein, oder es kann durch ein oder mehrere dazwischenliegende Materialien von den beiden anderen Materialien getrennt sein. Ein Material, das sich „zwischen“ zwei anderen Materialien befindet, kann also mit einem der beiden anderen Materialien in Kontakt sein oder durch ein dazwischenliegendes Material mit den beiden anderen Materialien verbunden sein. Eine Vorrichtung, die sich zwischen zwei anderen Vorrichtungen befindet, kann direkt mit einer oder beiden dieser Vorrichtungen verbunden sein, oder sie kann durch eine oder mehrere dazwischen liegende Vorrichtungen von den beiden anderen Vorrichtungen getrennt sein.
  • Um das Skalieren in Siliziumkanälen zu ermöglichen, wurden Transistorarchitekturen, wie etwa Nanodraht und gestapelte Nanodrähte, eingeführt. Nanodraht-Transistoren stellen im Vergleich zu anderen Transistorarchitekturen Vorteile bereit, wie etwa nahezu ideale Sub-Schwellensteigerungen, geringen Leckstrom und geringere Degradation der Mobilität mit der Gate-Spannung. Nanodraht-Transistoren wurden mit High-k-Gate-Dielektrikum-Materialien, wie etwa Oxiden von Hafnium, Zirkonium, Lanthan usw. integriert, um die Gate-Steuerung in logischen Vorrichtungen zu ermöglichen.
  • In integrierten Schaltungsanwendungen können analoge E/A-Vorrichtungen mit logischen Nanodraht-Vorrichtungen auf demselben Substrat integriert werden. Solche analogen E/A-Vorrichtungen können mit im Wesentlichen höheren Spannungen arbeiten als Logiktransistoren. Der Betrieb bei höheren Spannungen (beispielsweise größer oder gleich 1,2 V) kann zu einem dielektrischen Durchschlag führen, wenn analoge E/A-Vorrichtungen eine oder mehrere Gate-Dielektrikumsschichten mit unzureichender Dicke enthalten. Beispielsweise kann eine Gate-Dielektrikumsschichtdicke, die im Wesentlichen der Dicke einer Gate-Dielektrikumsschicht entspricht, die in Niederspannungs-Logiktransistoren verwendet wird (z. B. weniger als 0,8 V), für Hochspannungsanwendungen ausreichend sein.
  • Ein Verfahren zum Unterstützen von Nanodraht-Transistoren für analoge E/A-Vorrichtungen ist die Erhöhung der Dicke der Gate-Dielektrikumsschicht. Silizium-Nanodrahtkanäle werden jedoch hergestellt, indem mehrere Opferschichten über und unter jeder Siliziumschicht in einem Materialschichtstapel entfernt werden. Aus praktischen Gründen weisen die Opferschichten eine Dicke auf, die mit der Dicke der einzelnen Siliziumschichten vergleichbar oder geringer ist. In Ausführungsformen kann der vertikale Abstand zwischen aufeinanderfolgenden Siliziumschichten nur 7-10 nm betragen. In Implementierungen, bei denen die Dicke der einen oder mehreren Gate-Dielektrikumsschichten bis zu 2,0 nm beträgt, kann der Raum für die Bildung einer Gate-Elektrode weniger als 4 nm betragen.
  • Die Erfinder haben herausgefunden, dass in langen Kanalvorrichtungen, die bei 1,2 V [VCC] betrieben werden, eine Gate-Dielektrikumkombination, die eine Schicht aus High-k-Gate und eine Schicht aus Siliziumdioxid enthält, eine Dicke von bis zu 4 nm auf jeder Fläche des Silizium-Nanodrahtes aufweist. Während ein High-k-Dielektrikum prinzipiell verdickt werden kann, können praktische Erwägungen, wie etwa die Verschlechterung der Qualität des kristallinen High-k-Films, eine Dicke von beispielsweise weniger als oder gleich 1,5 nm begrenzen. Daher kann eine Erhöhung der Dicke einer Siliziumdioxidschicht erforderlich sein, um den Hochspannungsbetrieb zu unterstützen.
  • Es ist zwar möglich, die Dicke der Opferschicht zu erhöhen, aber Faktoren, wie etwa das Seitenverhältnis und die Strukturtreue, können diese Zahl begrenzen. In einigen Beispielen kann ein Transistor 4-5 Nanodrähte enthalten, die jeweils 15 nm breit und zwischen 7-9 nm hoch sind. In einigen solchen Beispielen kann das Seitenverhältnis eines Materialschichtstapels, aus dem der Nanodraht geformt werden kann, bis zu 5:1 betragen, wenn jede Opferschicht zwischen 8 und 10 nm groß ist.
  • Wenn die Anzahl der Nanodrahtkanäle weniger als 4 beträgt, können beispielsweise höhere Opferschichten implementiert werden. Die Erfinder haben jedoch festgestellt, dass zum Implementieren von dickeren Gate-Dielektrikum-Stapeln und mehr als 4 Nanodrähten die Dicken der einzelnen Nanodrähte im Bereich des aktiven Kanals reduziert werden können. Darüber hinaus kann die Dicke der Silizium-Nanodrähte in analogen Vorrichtungen bevorzugt reduziert werden, was eine gemeinsame Herstellung mit Logikvorrichtungen ermöglicht.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung enthält ein Transistor mehrere Kanalschichten, die in einer vertikal gestapelten Formation angeordnet sind, wobei jede der mehreren Kanalschichten voneinander getrennt ist. In einer Ausführungsform enthält ein Transistor eine erste Kanalschicht über einer zweiten Kanalschicht, wobei die erste und die zweite Kanalschicht ein monokristallines Silizium umfassen. Der Transistor enthält ferner ein epitaktisches Source-Material, das mit einem ersten Ende der ersten und zweiten Kanalschicht verbunden ist, und ein epitaktisches Drain-Material, das mit einem zweiten Ende der ersten und zweiten Kanalschicht verbunden ist. Eine Gate-Elektrode befindet sich zwischen dem Source-Material und dem Drain-Material sowie zwischen der ersten Kanalschicht und der zweiten Kanalschicht. Der Transistor enthält ferner eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante aufweist, und eine zweite Gate-Dielektrikumsschicht zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante aufweist. In beispielhaften Ausführungsformen enthält die erste Gate-Dielektrikumsschicht ein Material, wie etwa Siliziumdioxid oder Siliziumoxid, und die zweite Gate-Dielektrikumsschicht enthält ein Material mit einer hohen Dielektrizitätskonstante, wie etwa Hafniumoxid, Zirkoniumoxid, Lanthanoxid, usw. Die Dielektrizitätskonstante von Siliziumoxid ist kleiner als 4 und die Dielektrizitätskonstante eines High-k-Materialien kann mindestens 20 betragen.
  • Die erste Kanalschicht kann vertikal von der zweiten Kanalschicht um höchstens 10 nm beabstandet sein, um eine kombinierte Dicke der ersten und zweiten dielektrischen Schicht von bis zu 3,5 nm und eine Gate-Elektrode zwischen der ersten und zweiten Kanalschicht zu ermöglichen.
  • Zusätzlich zu mehreren Silizium-Nanodrahtkanälen kann der Transistor, wenn das Substrat Bulk-Silizium enthält, ferner einen Nicht-Nanodrahtkanal unter den mehreren Nanodrähten enthalten, wobei der Nicht-Nanodrahtkanal an mindestens 2 Seitenwänden mit einem Gate versehen sein kann.
  • Das Source-Material und das Drain-Material können sich nahe an den Kanten des Gate-Dielektrikums erstrecken, um den Außenwiderstand des Nanodraht-Transistors zu minimieren. Der Abstand der Gate-Elektrode zum Source- oder Drain-Material kann bis zu wenige Nanometern betragen.
  • 1A ist eine Querschnittsdarstellung eines Transistors 100 über einem Substrat 102. Der Transistor 100 enthält eine Kanalschicht 104 über einer Kanalschicht 106, wobei die Kanalschicht 104 und die Kanalschicht 106 ein monokristallines Silizium enthalten. Der Transistor 100 enthält ferner epitaktisches Source-Material 108 (hierin Source-Epi 108), das mit einem ersten Ende der Kanalschicht 104 und der Kanalschicht 106 gekoppelt ist, und ein epitaktisches Drain-Material 110 (hierin Drain-Epi 110), das mit einem zweiten Ende der Kanalschicht 104 und der Kanalschicht 106 gekoppelt ist, wie gezeigt. Eine Gate-Elektrode 112 befindet sich zwischen dem Source-Kontakt 108 und dem Drain-Kontakt 110. Die Gate-Elektrode 112 befindet sich zwischen der Kanalschicht 104 und der Kanalschicht 106 und um die Kanalschicht 104 und die Kanalschicht 106. Der Transistor 100 enthält ferner mehrere Gate-Dielektrikumsschichten. Wie gezeigt, enthält der Transistor 100 eine Gate-Dielektrikumsschicht 114 und eine Gate-Dielektrikumsschicht 116. In der veranschaulichten Ausführungsform befindet sich die Gate-Dielektrikumsschicht 114 zwischen der Gate-Elektrode 112 und der Kanalschicht 104 und der Kanalschicht 106, und die Gate-Dielektrikumsschicht 116 befindet sich zwischen der Gate-Dielektrikumsschicht 114 und der Gate-Elektrode 112. Mehrere Gate-Dielektrikumsschichten, wie etwa die Gate-Dielektrikumsschichten 114 und 116, stellen eine Isolatordicke bereit, die für den Betrieb des Transistors 100 bei über 1,2 V ausreichend ist. Eine Betriebsspannung von 1,2 V ermöglicht einen Transistor mit langem Kanal oder großer Gate-Länge für analoge E/A-Anwendungen. In Ausführungsformen weist der Transistor 100 eine Gate-Länge, LG, auf, die zwischen 50 nm und 100 nm liegt.
  • In einer Ausführungsform, in der die Kanalschichten 104 und 106 Silizium enthalten, enthält die Gate-Dielektrikumsschicht 114 Silizium und Sauerstoff. Die Gate-Dielektrikumsschicht 114 kann, wie gezeigt, eine im Wesentlichen gleichmäßige Dicke über die Kanalschicht 104 oder 106 aufweisen. In einer Ausführungsform weist die Gate-Dielektrikumsschicht 114 eine Dicke zwischen 1,6 nm und 2,2 nm auf. Die Gate-Dielektrikumsschicht 114, die ein Material, wie etwa Siliziumdioxid, enthält, weist eine Dielektrizitätskonstante von weniger als 4 auf. In einer beispielhaften Ausführungsform enthält die Gate-Dielektrikumsschicht 116 ein High-k-Material. Die Gate-Dielektrikumsschicht 116 weist eine Dielektrizitätskonstante auf, die mindestens 5 mal größer ist als die Dielektrizitätskonstante der Gate-Dielektrikumsschicht 114. Die Gate-Dielektrikumsschicht 116 kann jeweils eine im Wesentlichen gleichmäßige Dicke über die obere und untere Fläche 104A bzw. 104B der Kanalschicht 104 und über die obere und untere Fläche 106A bzw. 106B der Kanalschicht 106 aufweisen, wie gezeigt. In einer Ausführungsform weist die Gate-Dielektrikumsschicht 116 eine Dicke zwischen 1,2 nm und 2,0 nm auf. Die Dicke der Gate-Dielektrikumsschicht 114 und die Wahl des Materials und der Dicke der Gate-Dielektrikumsschicht 116 kann durch eine Mindestdurchbruchspannung bestimmt werden. In einer beispielhaften Ausführungsform enthält die Gate-Dielektrikumsschicht 116 HfO2, wobei die Dicke der HfO2-Gate-Dielektrikumsschicht 116 zwischen 1,1 nm und 2,0 nm liegt. In Ausführungsformen beträgt die kombinierte Dicke einer Siliziumdioxid-Gate-Dielektrikumsschicht 114 und einer HfO2-Gate-Dielektrikumsschicht 116 weniger als 4 nm.
  • Wie in der Figur gezeigt, weist die Kanalschicht 104 eine unterste Fläche 104A auf, die von einer obersten Fläche 106A der Kanalschicht 104 um einen Abstand SV beabstandet ist. Wie ebenfalls gezeigt, weist die Kanalschicht 104 eine unterste Fläche 106B auf, die von einer obersten Fläche 102A des Substrats 102 um einen Abstand SV beabstandet ist. In Ausführungsformen ist SV im Bereich zwischen 8 nm und 15 nm ausreichend dick, um eine kombinierte Dicke der an die Flächen 104A und 106A benachbarten Gate-Dielektrikumsschichten 114 und 116 und eine dazwischen liegende Gate-Elektrode 112 zu tragen, wie in der Figur gezeigt.
  • 1B ist eine Querschnittsdarstellung eines Abschnitts der Struktur von 1A durch eine Linie A-A'. Wie gezeigt, weisen die Kanalschicht 104 und die Kanalschicht 106 jeweils eine vertikale Dicke, TV (Engl. vertical thickness), entlang einer ersten Richtung (Y-Achse) auf, die orthogonal zu einer Längsrichtung (entlang der X-Achse) ist. Wie gezeigt, weisen die Kanalschicht 104 und die Kanalschicht 106 jeweils eine seitliche Dicke, TL (Engl. lateral thickness), entlang einer zweiten Richtung (Z-Achse) auf. In einer Ausführungsform liegt die TV zwischen 5 nm und 8 nm und wobei die TL zwischen 15 nm und 19 nm liegt. In einer Ausführungsform beträgt die Querschnittsfläche der Kanalschichten 104 und 106, wie in der Figur gezeigt, mindestens 30 nm2. In einigen Ausführungsformen weist die Kanalschicht 104 eine seitliche Dicke, TL, auf, die geringer ist als eine seitliche Dicke, TL, der Kanalschicht 106. In Ausführungsformen beträgt die Differenz in den seitlichen Dicken weniger als 10 %. In einigen Ausführungsformen weist die Kanalschicht 104 eine vertikale Dicke, TV, auf, die geringer ist als eine vertikale Dicke, TV, der Kanalschicht 106. In Ausführungsformen beträgt die Differenz in den vertikalen Dicken weniger als 10 %. In der veranschaulichten Ausführungsform sind die Kanalschicht 104 und die Kanalschicht 106 rechteckig mit abgerundeten Ecken gebildet. In anderen Ausführungsformen weisen die Kanalschicht 104 und die Kanalschicht 106 ein im Wesentlichen rechteckiges Profil auf. Wie in der Querschnittsdarstellung gezeigt, weist die Kanalschicht 106 eine erste Seitenwand 104C und eine zweite Seitenwand 104D auf, die der Seitenwand 104C gegenüberliegt, und die Kanalschicht 106 weist eine erste Seitenwand 106C und eine zweite Seitenwand 106D auf, die der Seitenwand 106C gegenüberliegt.
  • In der veranschaulichten Ausführungsform umgibt die Gate-Dielektrikumsschicht 114 die Kanalschicht 104 und die Kanalschicht 106. Wie gezeigt, liegt die Gate-Dielektrikumsschicht 114 auch direkt benachbart zu den Seitenwänden 104C und 104D der Kanalschicht 104 und direkt benachbart zu den Seitenwänden 106C und 106D der Kanalschicht 106. In einigen Ausführungsformen weist die Gate-Dielektrikumsschicht 114 eine einheitliche Dicke an den Seitenwänden 104C und 104D und an 106C und 106D auf. Es ist zu verstehen, dass eine Dicke der Gate-Dielektrikumsschicht 114 an der Seitenwand 104C anders sein kann als eine Dicke der Gate-Dielektrikumsschicht 114 an der Seitenwand 104D, und dass eine Dicke der Gate-Dielektrikumsschicht 114 an der Seitenwand 106C anders sein kann als eine Dicke der Gate-Dielektrikumsschicht 114 an der Seitenwand 106D. In Ausführungsformen beträgt die Differenz in der Dicke weniger als 10 %.
  • In der veranschaulichten Ausführungsform ist die Gate-Dielektrikumsschicht 116 im Wesentlichen konform mit der Gate-Dielektrikumsschicht 114, wobei die Gate-Dielektrikumsschicht die Kanalschicht 104 und die Kanalschicht 106 umgibt. In Ausführungsformen ist die Gate-Dielektrikumsschicht 116 bis auf 10% um die Gate-Dielektrikumsschicht 114 konform.
  • In der veranschaulichten Ausführungsform umgibt die Gate-Elektrode 112 jeweils die Kanalschicht 104 und die Kanalschicht 106. Je nach Dicke der Gate-Dielektrikumsschicht 114 und der Gate-Dielektrikumsschicht 116 weist die Gate-Elektrode im Raum zwischen der Kanalschicht 104 und der Kanalschicht 106 eine Dicke zwischen 3 nm und 7 nm auf.
  • In Ausführungsformen kann ein High-k-Dielektrikumsmaterial Elemente, wie etwa Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink, enthalten. Beispiele für High-k-Materialien, die in der Gate-Dielektrikumsschicht 116 verwendet werden können, sind Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandium-Tantaloxid oder Blei-Zink-Niobat.
  • Unter erneuter Bezugnahme auf 1A kann es mehr als ein oder mehrere Dielektrikumsmaterialien benachbart zu den Gate-Dielektrikumsschichten 114 und 116 geben. In der veranschaulichten Ausführungsform enthält der Transistor 100 einen dielektrischen Abstandhalter 118 zwischen den Gate-Dielektrikumsschichten 114 und 116 und dem Source-Epi 108 und den dielektrischen Abstandhalter 118 zwischen den Gate-Dielektrikumsschichten 114 und 116 und dem Drain-Epi 110. In einer Ausführungsform weist der dielektrische Abstandhalter eine seitliche Dicke, TS, auf. In Ausführungsformen beträgt TS mindestens 5 nm, kann aber auch bis zu 10 nm betragen.
  • Wie gezeigt, ist eine Schnittstelle zwischen dem dielektrischen Abstandhalter 118 und den Gate-Dielektrikumsschichten 114 und 116 im Wesentlichen vertikal. In anderen Ausführungsformen kann die Schnittstelle konkav oder konvex sein. In einigen Ausführungsformen liegt ein zweiter dielektrischer Abstandhalter direkt über und in Kontakt mit dem dielektrischen Abstandhalter 118 vor. Der zweite dielektrische Abstandhalter kann das gleiche Material oder ein anderes Material als das Material des dielektrischen Abstandhalters 118 enthalten. In einer Ausführungsform enthält der dielektrische Abstandhalter 118 Silizium und Stickstoff und/oder Kohlenstoff.
  • In der veranschaulichten Ausführungsform liegen die Source-Epi 108 und Drain-Epi 110 direkt benachbart zu der Kanalschicht 104 und der Kanalschicht 106. In der veranschaulichten Ausführungsform sind die Source-Epi 108 und Drain-Epi 110 durch ein Dielektrikum 120 vom Substrat 102 getrennt. In einer Ausführungsform enthält das Dielektrikum 120 Silizium und mindestens eines von Sauerstoff, Stickstoff und/oder Kohlenstoff. In einer beispielhaften Ausführungsform enthält das Dielektrikum 120 Silizium, Sauerstoff und Kohlenstoff oder Silizium und Kohlenstoff. In einer Ausführungsform enthalten die Source-Epi 108 und Drain-Epi 110 jeweils ein dotiertes Halbleitermaterial. In Ausführungsformen enthalten die Source-Epi 108 und Drain-Epi 110 epitaktisches SiGe, das mit Bor dotiert ist. Wie gezeigt, verhindert der dielektrische Abstandhalter 414, dass die Source-Epi 108 und Drain-Epi 110 die Gate-Elektrode oberhalb des Kanals 104 kontaktieren.
  • In einer Ausführungsform enthält die Gate-Elektrode 112 eine oder mehrere Schichten, wobei eine erste Schicht, die in Kontakt mit der Gate-Dielektrikumsschicht 116 steht, eine Arbeitsfunktionselektrode ist und eine zweite Schicht, die in Kontakt mit der ersten steht, ein Füllmetall ist. In Abhängigkeit von dem SV können einige Gate-Elektrodenabschnitte, wie etwa Gate-Elektrodenabschnitt 112A (zwischen den Kanälen 104 und 106) und Gate-Elektrodenabschnitt 112B (unter der Kanalschicht 106) nur eine Arbeitsfunktionselektrode enthalten, während Gate-Elektrodenabschnitte 112C eine Arbeitsfunktionselektrode und ein Füllmetall enthalten können. Wie gezeigt, ist eine obere Fläche des Gate-Elektrodenabschnitts 112C nicht durch die Gate-Dielektrikumsschichten 114 oder 116 begrenzt.
  • In einer Ausführungsform enthält die Gate-Elektrode 112 ein Metall, wie etwa Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle sowie Nitride oder Carbide von Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, wie etwa Hafniumnitrid, Zirkoniumnitrid, Titannitrid, Tantalnitrid und Aluminiumnitrid, oder Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalkarbid und Aluminiumcarbid.
  • In einer Ausführungsform enthält das Substrat 102 einkristallines Silizium oder einen Mehrschichtstapel mit Silizium, SiGe auf Silizium, Germanium auf Silizium oder III-V-Materialien. In einigen Ausführungsformen ist das Substrat 102 ein Silizium-auf-Isolatorstapel, wobei 102 eine Schicht aus Silizium auf einer Schicht aus Siliziumdioxid über einer Schicht aus Silizium enthält. Das Substrat 102 kann mit oder ohne Dotierung sein.
  • Während zwei Kanäle, wie etwa Kanalschicht 104 und Kanalschicht 106, gezeigt sind, kann der Transistor 100 in anderen Beispielen bis zu 5 Kanäle enthalten. Eine größere Anzahl von Kanälen kann einen Treiberstrom des Transistors 100 erhöhen.
  • In anderen Beispielen, wenn ein Logiktransistor benachbart zu einem Transistor mit langem Kanal ist, ist es möglicherweise nicht möglich, ein dickeres Gate-Oxid auf einem Transistor mit langem Kanal zu implementieren und gleichzeitig ein dünneres Gate-Oxid auf einem Transistor mit kurzem Kanal zu implementieren. Wenn die Anzahl der Kanäle erhöht wird, darf der Abstand zwischen den Kanälen außerdem nicht mehr als 10 nm betragen. In solchen Beispielen kann der Abschnitt der Kanalschicht 104 und 106 zwischen dem dielektrischen Abstandhalter 118 (1A) sowohl in der X-Y- als auch in der Y-Z-Ebene in den analogen Vorrichtungen bevorzugt verengt werden, während die Kanäle in einer Logikvorrichtung erhalten bleiben. Das Verengen der Kanäle 104 und 106 kann die Implementierung eines dickeren Gate-Dielektrikumsstapels ermöglichen, wie etwa eines Stapels aus Gate-Dielektrikumsschicht 116 auf Gate-Dielektrikumsschicht 114.
  • 2A ist eine Querschnittsdarstellung eines Transistors 200, bei dem Kanäle 204 und Kanäle 206 entlang einer Längsrichtung (x-Achse) variable Dicken aufweisen.
  • 2B ist eine isometrische Darstellung eines Kanals 204, der einen ersten verjüngten Abschnitt 204A enthält, dessen Dicke von einer ersten Dicke, H1, zu einer zweiten Dicke H2 entlang einer Längsrichtung (X-Achse) abnimmt, und einen zweiten verjüngten Abschnitt 204B, dessen Dicke von der zweiten Dicke H2 zu der ersten Dicke, H1, entlang der Längsrichtung (X-Achse) zunimmt. Der Kanal 204 enthält ferner einen Brückenabschnitt 204C zwischen den verjüngten Abschnitten 204A und 204B, wobei der Brückenabschnitt 204C im Wesentlichen die zweite Dicke H2 aufweist. In einer Ausführungsform beträgt H1 mindestens 10 nm und weniger als 20 nm und H2 beträgt mindestens 5 nm, aber weniger als 10 nm. In anderen Ausführungsformen liegt die Differenz zwischen H1 und H2 innerhalb von 50 %.
  • Die verjüngten Abschnitte 204A und 204B überspannen jeweils einen seitlichen Abstand, L1 und L2 (Engl. lateral distance), entlang einer Längslänge (X-Achse) des Kanals 204. L1 und L2 können je nach Ausführungsform variieren. In beispielhaften Ausführungsformen sind L1 und L2 im Wesentlichen identisch. In Ausführungsformen liegen L1 und L2 zwischen 2 nm und 10 nm. In Ausführungsformen überspannt der Brückenabschnitt 204C einen seitlichen Abstand, L3, der zwischen 4 nm und 90 nm liegt. In einer Ausführungsform überspannt der Brückenabschnitt 204C einen seitlichen Abstand, L3, der 90 % größer ist als jeder der seitlichen Abstände, L1 oder L2, des ersten oder des zweiten verjüngten Abschnitts.
  • In der veranschaulichten Ausführungsform weist der Abschnitt 204C des Kanals 204 eine minimale Breite, W1 (Engl. width), auf. In einer beispielhaften Ausführungsform ist W1 über die Längslänge des Brückenabschnitts 204C im Wesentlichen gleich. In Ausführungsformen weist der verjüngte Abschnitt 204A eine Breite auf, die entlang der Längslänge des Kanals 204 variiert. Wie gezeigt, nimmt die Breite des verjüngten Abschnitts 204A von W1 zu W2 zu, in einer Richtung weg vom Brückenabschnitt 204C zum Ende des Abschnitts 204A.
  • Gleichermaßen weist in Ausführungsformen auch der verjüngte Abschnitt 204B eine Breite auf, die entlang der Längsrichtung des Kanals 204 variiert. Wie gezeigt, nimmt die Breite des verjüngten Abschnitts 204B von W1 zu W2 zu, in einer Richtung weg vom Brückenabschnitt 204C zum Ende des Abschnitts 204B. In einer Ausführungsform beträgt W2 mindestens 13 nm und weniger als 25 nm und W1 beträgt mindestens 10 nm, aber weniger als 19 nm. In anderen Ausführungsformen beträgt die Differenz zwischen W1 und W2 (seitliche Verschiebung ca. 2*WS) weniger als 50 %. Die seitliche Verschiebung, WS, des verjüngten Abschnitts 204B und 204A hängt von W2 und W1 ab.
  • Während die Merkmale eines Kanals mit variabler Dicke und Breite in Bezug auf den Kanal 204 beschrieben wurden, weist der Kanal 206 (in 2B nicht gezeigt) im Wesentlichen die gleichen Merkmale wie der Kanal 204 auf. Es ist zu verstehen, dass während die Kanäle 204 und 206 im Wesentlichen die gleiche Kanallänge, LC (Engl. channel length), aufweisen, die minimalen und maximalen Kanalbreiten, angegeben durch W1 und W2, zwischen den Kanälen 204 und 206 um bis zu 25 % variieren können. Kanal 206 kann beispielsweise einen größeren W1 und W2 aufweisen als Kanal 204.
  • Der Kanal 204 enthält ferner Kanalabschnitte 204D und 204E, die sich unter dem Abstandhalter 118 befinden (in der Figur nicht gezeigt). Der Kanalabschnitt 204D liegt benachbart zu dem verjüngten Abschnitt 204A und der Kanalabschnitt 204E liegt benachbart zu dem verjüngten Abschnitt 204B. In der veranschaulichten Ausführungsform weist jeder der Kanalabschnitte 204D und 204E eine Dicke H1 und eine Breite W1 auf.
  • Wie in der isometrischen Darstellung gezeigt, enthält der verjüngte Abschnitt 204A verjüngte Flächen 204F und 204G und der verjüngte Abschnitt 204B enthält verjüngte Flächen 204H und 204J. In Ausführungsformen, wie etwa hier gezeigt, weist der Brückenabschnitt 204C eine im Wesentlichen ebene Fläche 204K auf. Die Fläche 204K ist in Bezug auf die obersten Flächen 204M und 204N jeweils der Kanalabschnitte 204D und 204E eingelassen. In Ausführungsformen ist eine Aussparung in der Fläche 204K in Bezug auf die Flächen 204M oder 204N ungefähr gleich der Hälfte des Zahlenwertunterschieds zwischen den Höhen H2 und H1.
  • Die Seitenwandfläche 204L ist in Bezug auf die Flächen 204P und 204Q seitlich eingelassen. In Ausführungsformen ist eine Aussparung in der Fläche 204L in Bezug auf die Flächen 204P oder 204Q ungefähr gleich der Hälfte der numerischen Differenz zwischen den seitlichen Breiten W2 und W1. In einigen Ausführungsformen ist die Seitenwandfläche 204L gekrümmt, wie gezeigt. In anderen Ausführungsformen ist die Seitenwandfläche 204L im Wesentlichen planar.
  • Obwohl in der Veranschaulichung nicht gezeigt, steht die Gate-Dielektrikumsschicht 114 in direktem Kontakt mit den Flächen 204F, 204G, 204H, 204J, 204K, und 204L. Es ist zu verstehen, dass Flächen des Kanals 204, die in der Veranschaulichung nicht sichtbar sind, aber jeder der Flächen 204F, 204G, 204H, 204J, 204K und 204L direkt gegenüberliegen, ebenfalls ein oder mehrere entsprechende Merkmale der entsprechenden Flächen 204F, 204G, 204H, 204J, 204K und 204L aufweisen.
  • Obwohl nicht gezeigt, weist der Kanal 206 ein oder mehrere Merkmale auf, die gleich oder im Wesentlichen gleich sind wie die Merkmale der Kanalabschnitte 204A, 204B, 204C, 204D und 204E. In beispielhaften Ausführungsformen ist das Material der Kanäle 204 und 206 das gleiche oder im Wesentlichen das gleiche wie das Material der Kanäle 104 oder 106.
  • Unter erneuter Bezugnahme auf 2A, weist Transistor 200 eine oder mehrere Merkmale des Transistors 100 auf. Wie gezeigt, sind die Kanäle 204 und 206 durch einen vertikalen Abstand getrennt, der entlang einer Längsrichtung der Kanäle 204 und 206 variiert.
  • Die Kanäle 204 und 206 weisen jeweils einen minimalen und einen maximalen vertikalen Abstand SV1 und SV2 auf. In der veranschaulichten Ausführungsform weisen die unterste Fläche 204R des Kanals 204 und die oberste Fläche 206A des Kanals 206 einen Mindestabstand SV1 auf. In einigen Ausführungsformen beträgt SV1 mindestens 8 nm. Es ist zu verstehen, dass die Flächen 204R und 206A innerhalb der Begrenzung des dielektrischen Abstandhalters liegen und nicht in Kontakt mit den Gate-Dielektrikumsschichten 114 und 116 stehen. In Ausführungsformen ist SV1 mindestens größer als das Zweifache einer kombinierten Dicke der Gate-Dielektrikumsschicht 114 und der Gate-Dielektrikumsschicht 116.
  • In der veranschaulichten Ausführungsform weisen die Fläche 204S der Kanäle 204 und die Fläche 206B des Kanals 206 einen maximalen Trennungsabstand, SV2, auf. In einigen Ausführungsformen liegt SV2 zwischen 10 nm und 15 nm. In Ausführungsformen ist SV2 mindestens größer als das Zweifache einer kombinierten Dicke der Gate-Dielektrikumsschicht 114, der Gate-Dielektrikumsschicht 116 und einer Nenndicke des Gate-Elektrodenabschnitts 112A. Die Nenndicke des Gate-Elektrodenabschnitts 112A ist eine Menge an Gate-Elektrodenmaterial, die ausreicht, um ein transversales elektrisches Feld in jeweils den Kanälen 204 und 206 zu erzeugen. In Ausführungsformen beträgt die Dicke des Gate-Elektrodenabschnitts 112A mindestens 1 nm. In anderen Ausführungsformen beträgt die Dicke des Gate-Elektrodenabschnitts 112A mindestens 1 nm, aber weniger als 10 nm.
  • Der Kanal 206 und das Substrat 102 weisen einen minimalen und einen maximalen vertikalen Abstand auf. In der veranschaulichten Ausführungsform weisen die Flächen 206C des Kanals 206 und die oberste Fläche 102A des Substrats 102 einen minimalen Abstand, SV3, auf. In einigen Ausführungsformen beträgt SV3 mindestens 10 nm. Es ist zu verstehen, dass die Fläche 206C innerhalb der Begrenzung des dielektrischen Abstandhalters 118 liegt und nicht in Kontakt mit den Gate-Dielektrikumsschichten 114 und 116 steht. In Ausführungsformen ist SV3 mindestens größer als das Zweifache einer kombinierten Dicke der Gate-Dielektrikumsschicht 114 und der Gate-Dielektrikumsschicht 116.
  • In der veranschaulichten Ausführungsform weisen die Fläche 206D der Kanäle 206 und die eingelassene Fläche 102B des Substrats 102 einen maximalen Abstand, SV4, auf. In einigen Ausführungsformen beträgt SV4 mindestens 15 nm. In Ausführungsformen ist SV4 mindestens größer als das Zweifache einer kombinierten Dicke der Gate-Dielektrikumsschicht 114, der Gate-Dielektrikumsschicht 116 und einer Nenndicke des Gate-Elektrodenabschnitts 112B. Die Nenndicke des Gate-Elektrodenabschnitts 112B ist eine Menge an Gate-Elektrodenmaterial, die ausreicht, um ein transversales elektrisches Feld im Kanal 206 zu erzeugen.
  • In der Querschnittsdarstellung ist die Gate-Dielektrikumsschicht 114 im Wesentlichen konform mit der Form des Kanals 204 und allen Flächen, 204F, 204H, 204K, 204S, 204T und 204U des Kanals 204 zwischen dem dielektrischen Abstandhalter 118. In der Querschnittsdarstellung ist die Gate-Dielektrikumsschicht 114 im Wesentlichen konform mit der Form des Kanals 206 und allen Flächen, 206B, 206E, 206F, 206G, 206D und 206H des Kanals 206 zwischen dem dielektrischen Abstandhalter 118.
  • Wie gezeigt, ist die Gate-Dielektrikumsschicht 116 im Wesentlichen konform mit der Gate-Dielektrikumsschicht 114 und den Seitenwänden des Abstandhalters 118. Die Gate-Elektrodenabschnitte 112A, 112B und 112C liegen benachbart zur Gate-Dielektrikumsschicht 116. In der veranschaulichten Ausführungsform sind die Gate-Elektrodenabschnitte 112A und 112B im Wesentlichen dünner als der Gate-Elektrodenabschnitt 112C. Wie gezeigt, ist eine obere Fläche des Gate-Elektrodenabschnitts 112C nicht durch die Gate-Dielektrikumsschichten 114 oder 116 begrenzt.
  • 2C ist eine Querschnittsdarstellung durch eine vertikale Achse des Transistors 200 von 2A. In der Figur sind Brückenabschnitte 204C des Kanals 204 und ein entsprechender Brückenabschnitt des Kanals 206 unterhalb des Brückenabschnitts 204C veranschaulicht. Die räumlichen Abstände SV2 und SV4 geben einen maximalen Abstand zwischen den Kanälen 204 und 206 sowie zwischen dem Kanal 206 und dem Substrat 102 an. Die gestrichelten Linien 208 und 210 stellen eine maximale Querschnittsfläche der Kanäle 204 und 206 unter dem dielektrischen Abstandhalter 118 dar (in der Figur nicht gezeigt).
  • 3 ist ein Verfahren 300 zum Herstellen eines Transistors, wie etwa des Transistors 200, gemäß einer Ausführungsform der vorliegenden Offenbarung. Das Verfahren 300 beginnt bei Betrieb 310 mit der Bildung eines Materialschichtstapels, der mehrere Doppelschichten einer Schicht aus einem Opfermaterial auf einer Schicht aus monokristallinem Silizium enthält. Das Verfahren 300 fährt bei Betrieb 320 mit dem Strukturieren des Materialschichtstapels zu einem Block fort. Das Verfahren 300 wird bei Betrieb 330 mit der Bildung eines Dummy-Gates auf einem ersten Abschnitt des Blocks und auf den Seitenwänden des Blocks und der Bildung von Abstandhaltern auf den Seitenwänden des Dummy-Gates fortgesetzt. Das Verfahren 300 wird bei Betrieb 340 mit der Entfernung der Schicht aus Opfermaterial und der Entfernung jeder Schicht aus monokristallinem Silizium aus den mehreren Doppelschichten außerhalb der Dummy-Gate-Struktur fortgesetzt. Das Verfahren 300 wird bei Betrieb 350 mit der Bildung von epitaktischen Source- und Drain-Strukturen fortgesetzt, die benachbart zur verbleibenden, an die Schicht aus monokristallinem Silizium benachbarte Schicht in den mehreren Doppelschichten innerhalb der Abstandhalter liegen. Das Verfahren 300 wird bei Betrieb 360 mit der Bildung von Ankern an den epitaktischen Source- und Drain-Strukturen, der Entfernung der Dummy-Gate-Struktur und der Bildung von Nanodrähten fortgesetzt. Das Verfahren 300 wird bei Betrieb 370 mit der Bildung einer Gate-Struktur im ersten Abschnitt auf den Nanodrähten fortgesetzt. Das Verfahren schließt bei Betrieb 380 mit der Bildung von Source- und Drain-Kontakten auf den epitaktischen Source- und Drain-Strukturen ab.
  • 4A ist eine Querschnittsdarstellung des Materialschichtstapels 400 zur Herstellung einer analogen Nanodraht-Transistorvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In einer Ausführungsform wird ein Materialschichtstapel 400 mit mehreren Doppelschichten auf dem Substrat 102 gebildet. In der veranschaulichten Ausführungsform enthält das Bilden des Materialschichtstapels 400 die Bildung einer Doppelschicht 401A, gefolgt von der Bildung der Doppelschicht 401B auf der Doppelschicht 401A. In einer beispielhaften Ausführungsform enthält die Doppelschicht 401A eine erste Opferschicht 402A und eine zweite Schicht 404A, die monokristallines Silizium, hierin Siliziumschicht 404A, auf der Schicht 402A enthält. Die Doppelschicht 401B enthält eine zweite Opferschicht 402B und eine zweite Schicht 404B, die monokristallines Silizium auf der Schicht 402B enthält. In der veranschaulichten Ausführungsform ist die Doppelschicht 401B durch eine Opferschicht 402C abgedeckt.
  • In einer Ausführungsform enthalten die Opferschichten 402A, 402B und 402C Silizium und Germanium, wie etwa Si1-xGeX, wobei X zwischen 0,3-0,35 liegt. In einer Ausführungsform sind die Opferschichten dotiert, um die Nassätzabtragsraten im Vergleich zu Silizium zu erhöhen. In einer beispielhaften Ausführungsform kann die Opferschicht 402A epitaktisch auf dem Substrat 102 aufgewachsen werden, um der Kristallorientierung des Substrats 102 zu folgen. In einer Ausführungsform enthält das Substrat 102 Silizium, wobei das Siliziumsubstrat eine obere Fläche mit einer (001)-Kristallebene aufweist.
  • Die Schicht 404A wird auf der Schicht 402A gebildet, wobei die Schicht 404A ein Material des Kanals 204 oder des Kanals 206 enthält. In einer Ausführungsform ist das Silizium ein (001)-Silizium. In einer Ausführungsform wird der Prozess zum Wachsen der Materialien in der Doppelschicht 401A wiederholt, bis eine gewünschte Anzahl von Siliziumkanalschichten innerhalb eines Si/SiGe-Übergitterstapels 400 gebildet ist.
  • Die Dicke des Materialschichtstapels 400 kann beispielsweise durch ein Seitenverhältnis einer Rippenstruktur nach dem Strukturieren des Materialschichtstapels 400 begrenzt werden. Bei einer gegebenen Gesamtdicke des Materialschichtstapels 400 kann die individuelle Dicke der Opferschichten 402A, 402B und 402C durch eine erforderliche Mindestdicke der Schichten 404A und 404B begrenzt werden. Die Dicke der Opferschichten 402A, 402B und 402C bestimmt jedoch den Abstand zwischen den Kanälen, die in einem nachgeschalteten Prozess gebildet werden. In Ausführungsformen wird die Opferschicht 402A bis zu einer Dicke zwischen 10 nm und 15 nm aufgewachsen. Je nach Ausführungsform weist die Siliziumschicht 404A eine Dicke auf, die zwischen 7 nm und 15 nm liegt.
  • In einer Ausführungsform ist der Materialschichtstapel 400 ein Si/ SiGe-Übergitter, wobei der Übergitter-Materialschichtstapel 400 durch einen CVD-Prozess mit reduziertem Druck gebildet wird. Es ist zu verstehen, dass der Abscheidungsprozess die Si1-xGeX, Dehnungsrelaxation minimiert, um eine Längsdehnung in den Transistorkanälen zu ermöglichen, die anschließend gebildet werden sollen.
  • In der veranschaulichten Ausführungsform wird eine Doppelschicht 401B auf der Siliziumschicht 404A der Doppelschicht 401A gebildet. Die Schicht 402B in der Doppelschicht 401B wird epitaktisch auf der Siliziumschicht 404A gebildet. Die Dicke der Schicht 402B kann gleich oder ungleich der Dicke der Schicht 402A sein. In einer beispielhaften Ausführungsform sind die Siliziumschichten 404A und 404B im Wesentlichen gleich, d. h., sie enthalten beide dasselbe Material und weisen dieselbe oder im Wesentlichen dieselbe Dicke auf, wie in 4A gezeigt. Der Materialschichtstapel 400 enthält ferner eine Schicht 402C, die auf der Doppelschicht 401 gebildet ist. Während zwei Doppelschichten 401A und 401B gezeigt sind, kann die Anzahl der Doppelschichten zwischen 2-10 liegen.
  • 4B ist eine Querschnittsdarstellung eines Blocks 406, der durch Strukturieren des Materialschichtstapels 400 (in 4A gezeigt) gebildet wird. In einer Ausführungsform wird vor dem Strukturieren eine Maske auf der obersten Schicht 402C gebildet, die eine Form und Größe des Blocks 406 definiert. In einer Ausführungsform kann ein Plasmaätzverfahren verwendet werden, um den Block 406 zu strukturieren und zu bilden. Die Plasmaätzung bildet die Kanäle 204 und 206. In beispielhaften Ausführungsformen können die Seitenwände 406A und 406B, wie gezeigt, im Wesentlichen vertikal sein. Es ist zu verstehen, dass, wenn die Seitenwandprofile 406A im Wesentlichen vertikal sind, die seitliche Breite jeder Kanalschicht, die später gebildet wird, im Wesentlichen die gleiche seitliche Abmessung aufweisen kann (definiert durch den Raum zwischen den Seitenwänden 406A und 406B). Der durchgeführte Strukturierungsprozess ätzt einen Abschnitt des Substrats 102. Der Ätzprozess wird nach dem Ätzen einer gewünschten Menge Silizium gestoppt.
  • Nach der Bildung des Blocks 406 wird ein Dielektrikum 408 auf dem Block 406 und auf Seitenwänden des Blocks 406 gebildet. Das Dielektrikum 408 wird dann poliert, bis eine obere Fläche des Dielektrikums 408 im Wesentlichen koplanar mit einer oberen Fläche des Dielektrikums ist. In einer Ausführungsform wird ein chemisch-mechanisches Polier-(CMP-, Engl. chemical mechanical polish-)Verfahren zum Planarisieren des Dielektrikums verwendet. Das Dielektrikum 408 kann dann, wie gezeigt, auf ein Niveau an oder unter der obersten Fläche 102A des Substrats 102 eingelassen werden. In einer Ausführungsform wird ein Nassätzverfahren verwendet, um das Dielektrikum 408 einzulassen.
  • 4C ist eine isometrische Darstellung nach der Bildung einer Dummy-Gate-Struktur 410, die auf einem ersten Abschnitt des Blocks 406 gebildet wird. In einer Ausführungsform wird eine Dummy-Gate-Dielektrikumsschicht, wie etwa Siliziumoxid oder Al203, flächendeckend auf dem Block 406 und auf dem Dielektrikum 408 abgeschieden und ein Opfermaterial wird auf dem Dummy-Gate-Dielektrikum abgeschieden.
  • In einer Ausführungsform enthält das Dummy-Gate-Material eine Maske auf Opfermaterial. Ein Plasma kann beispielsweise verwendet werden, um die Maske und das Opfermaterial sowie das Dummy-Gate-Material in die Dummy-Gate-Struktur 410 zu strukturieren. In einer beispielhaften Ausführungsform ist der Plasmaätzprozess selektiv für eine oberste Fläche 408A des Dielektrikums 408. In einer Ausführungsform weist die Dummy-Gate-Struktur 410 Seitenwände 410A und 410B auf, die relativ zu einer obersten dielektrischen Fläche 408A im Wesentlichen vertikal sind. Die Dummy-Gate-Struktur 410 weist eine seitliche Breite, LG, auf. LG definiert eine Breite eines zu bildenden Transistor-Gates.
  • 4D ist eine isometrische Darstellung der Struktur von 4C nach Bildung eines dielektrischen Abstandhalters 414 benachbart zu der Dummy-Gate-Struktur 410. In einer Ausführungsform wird auf dem Block 406 und auf der Dummy-Gate-Struktur 410 sowie auf den Seitenwänden 410A und 410B eine dielektrische Abstandhalterschicht flächig abgeschieden. Der verwendete Abscheidungsprozess kann eine PECVD (Engl. plasma enhanced chemical vapor deposition, Dt. plasmaunterstützte chemische Gasphasenabscheidung), physikalische Dampfabscheidung (PVD, physical vapor deposition), chemische Dampfabscheidung (CVD, chemical vapor deposition) enthalten. In einer Ausführungsform enthält die dielektrische Abstandhalterschicht Silizium und Stickstoff und/oder Kohlenstoff.
  • In einer Ausführungsform ist die dielektrische Abstandhalterschicht planarisiert. Der Planarisierungsprozess kann eine oberste Fläche der Dummy-Gate-Struktur 410 freilegen. Wie gezeigt, wird eine Maske 412 über der Dummy-Gate-Struktur 410 und über einem Abschnitt der dielektrischen Abstandhalterschicht gebildet. Die dielektrische Abstandhalterschicht wird geätzt, um den dielektrischen Abstandhalter 414 zu bilden. Der dielektrische Abstandhalter 414 kann mithilfe einer Plasmaätzung strukturiert werden. Ein Überätzen der dielektrischen Abstandhalterschicht wird durchgeführt, um die dielektrische Abstandhalterschicht von Seitenwandabschnitten des Blocks 406 zu entfernen, die nicht von der Maske bedeckt sind.
  • In der veranschaulichten Ausführungsform ist der dielektrische Abstandhalter 414 auf Seitenwandabschnitten des Blocks 406 direkt benachbart zu der Dummy-Gate-Struktur 410 gebildet. Wie gezeigt, decken sowohl die Dummy-Gate-Struktur 410 als auch der dielektrische Abstandhalter 414 Abschnitte der Seitenwände des Blocks 406 ab.
  • Der dielektrische Abstandhalter 414 kann auf eine Dicke gebildet werden, die durch den nachgeschalteten Prozess, die Anforderungen an die elektrische Leistung (wie etwa Modulation des Außenwiderstands) oder eine Kombination daraus bestimmt wird. In einer Ausführungsform weist der dielektrische Abstandhalter 414 eine laterale Breite zwischen 5 nm und 10 nm auf.
  • 4E veranschaulicht die Struktur von 4D nach dem Verfahren zum Ätzen von Abschnitten des Blocks 406, die sich außerhalb des dielektrischen Abstandhalters 414 befinden. In einer Ausführungsform wird ein Plasmaätzverfahren zum Ätzen der Schichten in Block 406 verwendet. In einer Ausführungsform wird, nachdem der Plasmaätzprozess die unterste Schicht 402A geätzt hat, ein oberster Abschnitt des Substrats 102 teilweise geätzt. In einer Ausführungsform ist die Fläche 102C unter der Fläche 408A des Dielektrikums 408 eingelassen.
  • In Ausführungsformen, in denen die Schichten 402A SiGe enthalten, kann der Plasmaätzprozess Abschnitte der Schichten 402A, 402B und 402C selektiv zu den Kanälen 204 und 206 unter dem dielektrischen Abstandhalter 414 einlassen. In Ausführungsformen, bei denen das Substrat einen Silizium-auf-Isolator enthält, legt die Öffnung 419 ein vergrabenes Oxid frei.
  • 5A zeigt die Struktur von 4E nach dem Verfahren zur Einlassen von Abschnitten der Opferschicht im Materialschichtstapel 400 unter dem dielektrischen Abstandhalter 414. In einer Ausführungsform wird eine Plasmaätzung, eine chemische Nassätzung oder eine Kombination davon verwendet, um die Opferschichten im Materialschichtstapel 400 einzulassen.
  • 5B ist eine Querschnittsdarstellung der Struktur von 5A durch die Linie A-A'. In der veranschaulichten Ausführungsform werden die Opferschichten 402A, 402B und 402C aus einem Bereich direkt unter dem Abstandhalter entfernt. Durch die Entfernung der Opferschichten 402A, 402B und 402C entstehen mehrere Aussparungen 415, wie gezeigt. Die mehreren Aussparungen 415 legen, wie gezeigt, obere, untere und seitliche Flächen des Kanals 204 und des Kanals 206 frei.
  • In beispielhaften Ausführungsformen sind die Seitenwände 402D jeder der Opferschichten 402A, 402B und 402C mit einer inneren Seitenwand 414A des dielektrischen Abstandhalters 414 ausgerichtet, wie gezeigt. Wie gezeigt, sind die Seitenwände 402D im Wesentlichen senkrecht. In anderen Ausführungsformen sind die Seitenwände 402D konkav geformt. In einigen Ausführungsformen befindet sich eine konkave Seitenwand 402D unter einem Abschnitt des dielektrischen Abstandhalters 414, wie in der vergrößerten Querschnittsdarstellung von 5C gezeigt. In anderen Ausführungsformen befindet sich eine konkave Seitenwand 402D unter einem Abschnitt des Dummy-Gates 410, wie in der erweiterten Querschnittsdarstellung von 5D gezeigt. Es ist zu verstehen, dass die Seitenwände 402D jeder der Opferschichten 402A, 402B und 402C nicht alle vertikal zueinander ausgerichtet sein müssen.
  • Während die Opferschichten 402A, 402B und 402C in einem nachfolgenden nachgeschalteten Arbeitsgang entfernt werden, können die Formen der Seitenwände 402A, 402B und 402C die Formen eines dielektrischen Abstandhalters beeinflussen, der in den mehreren Aussparungen 415 gebildet wird. Die Formen der Seitenwände 402A, 402B und 402C können auch die Profile/Form des High-k-Dielektrikums beeinflussen, das in einem nachgeschalteten Arbeitsgang direkt benachbart zu dem dielektrischen Abstandhalter gebildet wird.
  • 6A zeigt die Struktur von 5B nach der Bildung von Seitenwand-Abstandhaltern 418 benachbart zu den Opferschichten 402A, 402B und 402C. In einer Ausführungsform wird ein dielektrisches Abstandhaltermaterial mithilfe einer Atomschichtabscheidung (ALD, atomic layer deposition), eines PVD-PECVD- oder eines CVD-Prozesses abgeschieden. In einer Ausführungsform wird der Abstandhalter mit einer Dicke abgeschieden, die größer ist als eine seitliche Dicke des dielektrischen Abstandhalters 414. In einer beispielhaften Ausführungsform enthält das dielektrische Abstandhaltermaterial ein Material des dielektrischen Abstandhalters 414. In anderen Ausführungsformen enthält das dielektrische Abstandhaltermaterial Silizium und einen oder mehrere der Stoffe Stickstoff, Kohlenstoff oder Sauerstoff. In einer beispielhaften Ausführungsform wird das dielektrische Abstandhaltermaterial gleichmäßig in den Öffnungen 415, auf oder benachbart zu den Flächen 204M, 204N, 204W und 204R des Kanals 204, auf oder benachbart zu den Flächen 206A , 206C , 206J und 206K des Kanals 206 und auf den Flächen 102A und 102C des Substrats 102 aufgebracht. Das dielektrische Abstandhaltermaterial wird auch auf den Seitenwänden 414B des Abstandhalters 414, den Seitenwänden der Kanäle 204 und 206, auf der Maske 412 abgeschieden.
  • Nach der Abscheidung wird das dielektrische Abstandhaltermaterial durch einen Plasmaätzprozess geätzt. In einer Ausführungsform werden Abschnitte des dielektrischen Abstandhaltermaterials, die auf den Seitenwänden des dielektrischen Abstandhalters 414, den Seitenwänden der Kanäle 204 und 206, auf den Seitenwänden des Substrats 102 und auf der Fläche 102C abgeschieden sind, geätzt und entfernt. Der Prozess des Ätzens bildet den dielektrischen Abstandhalter 418, wie gezeigt.
  • Wie vorstehend erörtert, können die Formen der Seitenwände 402A, 402B und 402C die Form des gebildeten dielektrischen Abstandhalters 418 beeinflussen, während die Opferschichten 402A, 402B und 402C in einem vorherigen Betrieb entfernt wurden. In anderen Ausführungsformen weist der dielektrische Abstandhalter 418 eine oder mehrere Seitenwände 418A auf, die konkav sind (nicht gezeigt). Darüber hinaus können sich die eine oder mehrere Seitenwände 418A über die innere Abstandhalter-Seitenwand 414A unter der Dummy-Gate-Struktur 410 erstrecken,
  • 6B ist eine isometrische Darstellung der Struktur von 5A nach Bildung des dielektrischen Abstandhalters 418 in den mehreren Aussparungen 415. Das dielektrische Abstandhaltermaterial wird ebenfalls aufgebracht und von der dielektrischen Fläche 408A abgeätzt. Es ist zu verstehen, dass Abschnitte des dielektrischen Abstandhalters 418 in der Öffnung 419 benachbart zum Dielektrikum 408 verbleiben können. In Ausführungsformen, bei denen das Substrat 102 einen Silizium-auf-Isolator enthält, legt die Öffnung 419 ein vergrabenes Oxid frei. In einer Ausführungsform wird die Maske 412 auch während der Bildung des dielektrischen Abstandhalters 418 entfernt.
  • 7A veranschaulicht die Struktur von 6A nach Bildung der epitaktischen Source- und Drain-Strukturen 420 und 422. In einer Ausführungsform wird ein Dielektrikum 424 auf die Fläche 102C und die Seitenwand 102D des Substrats aufgebracht. Das Dielektrikum kann beispielsweise flächig auf die Struktur aus 6A aufgebracht, planarisiert und dann eingelassen werden. In einer Ausführungsform wird die Maske 412 (nicht gezeigt) während des Planarisierungsprozesses entfernt. In anderen Ausführungsformen wird die Maske 412 bei einem späteren Betrieb entfernt. In Ausführungsformen weist das Dielektrikum eine oberste Fläche 424A auf, die sich auf einer Höhe mit der obersten Fläche 102A oder über der Fläche 102A befindet.
  • In einer Ausführungsform werden die epitaktische Source- und Drain-Strukturen 420 und 422 durch einen CVD-Prozess mit reduziertem Druck (RPCVD) epitaktisch aufgewachsen. In einer Ausführungsform sind die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 so ausgewachsen, dass sie facettierte Seitenwände aufweisen, wie in der Figur veranschaulicht. In PMOS-Ausführungsformen enthalten die epitaktischen Source- und Drain-Strukturen Si1-xGeX, wobei X zwischen 0,3-0,35 liegt, und p+-Dotierstoffe, wie etwa Bor, Gallium, Indium, Aluminium. In beispielhaften Ausführungsformen sind die epitaktischen Si1-xGeX-Source- und Drain-Strukturen 420 und 422 so ausgewachsen, dass sie eine Druckspannung aufweisen. In NMOS-Ausführungen enthalten die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 Silizium mit einer Zugspannung und n-Dotierstoffe, wie etwa Phosphor oder Arsen.
  • In der veranschaulichten Ausführungsform sind die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 benachbart zu den Seitenwänden des Kanals 204 und des Kanals 206 und benachbart zu dem dielektrischen Abstandhalter 418 gebildet, wie gezeigt. In einigen Ausführungsformen können die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 die dielektrische Fläche 424A kontaktieren. Wie gezeigt, ist die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 von der dielektrischen Fläche 424A durch mindestens einen Abschnitt der vertikalen Dicke der Opferschicht 402A getrennt.
  • In Ausführungsformen, in denen das Dielektrikum 424 nicht vorhanden ist, kann die vertikale Dicke der Opferschicht 402A erhöht werden, um einen Kontakt zwischen der epitaktischen Source-Struktur 420 und der epitaktischen Drain-Struktur 422 und der Fläche 102C zu verhindern.
  • 7B ist eine isometrische Darstellung der Struktur von 6B nach Bildung der epitaktischen Source-Struktur 420 und epitaktischen Drain-Struktur 422. Wie gezeigt, weisen die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 eine trapezförmige Form auf und befinden sich über und getrennt von der dielektrischen Fläche 408A.
  • 8A ist eine Querschnittsdarstellung der Struktur von 7A nach Bildung eines Dielektrikums 426. In der veranschaulichten Ausführungsform ist das Dielektrikum 426 auf der epitaktischen Source-Struktur 420 und auf der epitaktischen Drain-Struktur 422, auf dem dielektrischen Abstandhalter 414 und auf der obersten Fläche 410A der Dummy-Gate-Struktur 410 auf der dielektrischen Fläche 424 und auf der dielektrischen Fläche 408A gebildet. In einer Ausführungsform wird das Dielektrikum 426 durch einen flächendeckenden Abscheidungsprozess unter Verwendung einer physikalischen Dampfabscheidung (PVD) oder einer chemischen Dampfabscheidung (CVD) abgeschieden. In einer Ausführungsform wird ein chemisch-mechanisches Polier-(CMP-) Verfahren verwendet, um das Dielektrikum 426 zu planarisieren, wodurch eine oberste Fläche 426A entsteht, die, wie gezeigt, im Wesentlichen planar ist. In einer Ausführungsform wird ein Maskenabschnitt des Dummy-Gate-Materials durch den CMP-Prozess entfernt, um die Entfernung der Dummy-Gate-Struktur zu erleichtern.
  • 9A zeigt die Struktur von 8A nach dem Prozess zum Entfernen der Dummy-Gate-Struktur 410 und der nach dem Entfernen der Dummy-Gate-Struktur 410 freigelegten Opferschichten 402A, 402B und 402C.
  • In einer Ausführungsform, in der die Dummy-Gate-Struktur 410 ein Dummy-Gate-Material, wie etwa Polysilizium, Silizium-Germanium oder Germanium, enthält, kann eine Kombination aus Plasmaätzen und chemischem Nassätzen verwendet werden, um die Dummy-Gate-Struktur 410 zu entfernen. Die Entfernung der Dummy-Gate-Struktur 410 wirkt sich nicht auf die Kanäle 204 oder 206 aus, da unter dem Dummy-Gate-Material ein Dummy-Gate-Dielektrikum vorhanden ist (wie in Zusammenhang mit 4C beschrieben).
  • Durch die Entfernung der Dummy-Gate-Struktur 410 wird wie veranschaulicht eine Öffnung 427 gebildet. In einer Ausführungsform wird durch die Entfernung der Dummy-Gate-Struktur 410 die seitliche Breite des dielektrischen Abstandhalters 414 oder des Abstandhalters 418 nicht nennenswert verändert.
  • In einer Ausführungsform wird ein nasschemischer Prozess verwendet, um die Opferschichten 402A, 402B und 402C zu entfernen. Die Nassätzchemie kann selektiv 402A, 402B und 402C in Bezug auf eine Dummy-Gate-Dielektrikumsschicht auf Kanal 204 und 206, die dielektrischen Abstandhalter 414 und 418 und das Dielektrikum 426 ätzen.
  • 9B ist eine isometrische Darstellung der Struktur, die die aufgehängten Kanäle 204 und 206 veranschaulicht. Es ist zu verstehen, dass sich das Dummy-Gate-Dielektrikumsmaterial (nicht gezeigt) an den Seitenwänden 204Q und 206Q jeweils der Kanäle 204 und 206 befindet. Das Dummy-Gate-Material befindet sich nicht auf den Flächen 204N oder 206A. Die Flächen 204N oder 206A liegen nach der Entfernung der Opferschichten 402C und 402B frei.
  • 10A ist eine Querschnittsdarstellung der Struktur von 9A nach dem Prozess zum Bilden von Aussparungen in den Kanälen 204 und 206. In einer Ausführungsform wird ein Dampfätzprozess verwendet, um freiliegende Flächenabschnitte der Kanalschicht 204 und 206 zu ätzen. In anderen Ausführungsformen wird eine Kombination aus einem Plasmaätzprozess und einem nasschemischen Prozess verwendet, wobei die Plasmaätzung hochisotrop ist. In einer oder mehreren der beschriebenen Ausführungsformen ist die Ätzung hochselektiv für die dielektrischen Abstandhalter 414 und 418. Die Form der Kanäle 204 und 206 nach dem Einlassen wurde oben in Verbindung mit 2A und 2B beschrieben.
  • In einer Ausführungsform werden die Flächen 204K und 204S des Kanals 204 und die Flächen 206B und 206D des Kanals 206 gleichzeitig durch den Ätzprozess eingelassen. In der veranschaulichten Ausführungsform sind die Flächen 204K und 204S relativ zu den Flächen 204N und 204R eingelassen, und die Flächen 206B und 206D sind relativ zu den Flächen 206A und 206C eingelassen. Wie gezeigt ist die Fläche 102B des Substrats 102 ebenfalls relativ zur Fläche 102A eingelassen.
  • 10B ist eine isometrische Darstellung eines Abschnitts des Kanals 204. In der veranschaulichten Ausführungsform ist die Fläche 204K relativ zur Fläche 204N, die sich unter dem dielektrischen Abstandhalter 418 (nicht gezeigt) befindet, eingelassen, und die Fläche 204L ist relativ zur Fläche 204Q, die benachbart zum dielektrischen Abstandhalter 414 (nicht darggezeigtestellt) liegt, eingelassen. Die Flächen 204Q und 204N werden jeweils durch die dielektrischen Abstandhalter 414 und 418 während des Einlassprozesses geschützt und sind somit nicht vertieft.
  • In einer Ausführungsform bilden die Verarbeitungsschritte, die zur Entfernung der Opferschichten 402C und 402B führen, eine Schicht aus Silizium und Sauerstoff auf verschiedenen freiliegenden Flächen des Kanals 204. In einer Ausführungsform enthält die Schicht Siliziumdioxid und kann durch eine chemische Nassätzung entfernt werden. Daher weisen einige Flächen des Kanals ein abgerundetes Querschnittsprofil auf, wie etwa die Fläche 204L, während die Fläche 204K im Wesentlichen flach ist.
  • Je nach verwendetem Ätzprozess können die seitliche Verschiebung L2 und die seitliche Verschiebung WS des konischen Abschnitts 204B zunehmen oder abnehmen. Da außerdem verschiedene Flächen unterschiedliche Kristallebenen aufweisen können, können die Ätzraten auf einigen Flächen größer sein als auf anderen. Daher können die Fläche 204K und die Fläche 204L unterschiedlich schnell eingelassen werden oder für unterschiedliche Oxidationsraten anfällig sein. Die seitliche Verschiebung WS des verjüngten Abschnitts 204B und 204A hängt von W2 und W1 ab (oben in Zusammenhang mit 2B erläutert).
  • Die Fläche 204H kann aufgrund der Oberflächenpassivierung an den Seitenwandflächen des Kanals 204 im Vergleich zu den oberen und unteren Flächen auch eine andere Verjüngung aufweisen als die Fläche 204J.
  • In einer oder mehreren Ausführungsformen weist der Kanal 206 Flächenmerkmale auf, die den Flächenmerkmalen des Kanals 204, die vorstehend in Verbindung mit 10B beschrieben wurden, im Wesentlichen ähnlich sind, da Ätzprozesse die Kanäle 204 und 206 gleichzeitig ätzen und formen.
  • In einigen Prozessausführungsformen wird ein Siliziumoxidationsprozess durchgeführt, um ein um die Kanäle 204 und 206 gebildetes Siliziumoxid zu verdicken. Ein solcher Oxidationsprozess kann dazu führen, dass die Flächen der Kanäle 204 und 206 im Wesentlichen gleichmäßig eingelassen werden. 11A ist eine Querschnittsdarstellung der Struktur von 10A nach dem Prozess zum Bilden der Gate-Dielektrikumsschichten 114 und 116.
  • In einer Ausführungsform wird die Gate-Dielektrikumsschicht 114 durch einen Oxidationsprozess der Kanäle 204 und 206 gebildet. In einer Ausführungsform kann nach dem Einlassprozess eine Schicht aus Siliziumdioxid auf den freiliegenden Flächen des Kanals 204 und 206 aufgewachsen werden. In der veranschaulichten Ausführungsform ist die Gate-Dielektrikumsschicht 114 nicht auf Seitenwandflächen des Abstandhalters 414 oder 418 gebildet. Der Prozess kann ein stark isotropes Wachstum von Siliziumdioxid um den Kanal 204 und 206 begünstigen. Je nach Ausführungsform kann das Siliziumdioxid in unterschiedlichen Dicken ausgewachsen werden. In einer Ausführungsform wird die Gate-Dielektrikumsschicht 114 mit einer Dicke von 1,5 nm bis 2,2 nm gebildet.
  • In einer Ausführungsform wird der Prozess zum Abscheiden der Gate-Dielektrikumsschicht 116 ohne Unterbrechung des Vakuums durchgeführt. In anderen Ausführungsformen wird die Gate-Dielektrikumsschicht 116 durch einen ALD-Prozess abgeschieden. Ein ALD-Prozess erleichtert nicht die Abdeckung der Gate-Dielektrikumsschicht 116 auf Flächen, die nicht in einer vertikalen Sichtlinie liegen. Wie dargestellt, kann die Gate-Dielektrikumsschicht 116 flächendeckend auf allen freiliegenden Flächen innerhalb der Öffnung 427 abgeschieden werden. In der veranschaulichten Ausführungsform ist die Gate-Dielektrikumsschicht 116 auf den Seitenwänden der Abstandhalter 414 und 418 sowie auf der Gate-Dielektrikumsschicht 114 und auf einer obersten Fläche 426A des Dielektrikums 426 gebildet.
  • 11B ist eine Querschnittsdarstellung der Struktur von 11A nach dem Prozess zum Bilden der Gate-Elektrode. In einer Ausführungsform wird ein Gate-Elektrodenschichtmaterial in die Öffnung 427 auf der Gate-Dielektrikumsschicht 116 und auf der Gate-Dielektrikumsschicht 116 oberhalb der dielektrischen Fläche 426A abgeschieden. Nach dem Abscheidungsprozess wird das Gate-Elektrodenschichtmaterial planarisiert, wie etwa beispielsweise durch einen CMP-Prozess. Der CMP-Prozess entfernt die Gate-Dielektrikumsschicht 116 und die überschüssige Gate-Elektrode von oberhalb der dielektrischen Fläche 226A, um die Gate-Elektrode 112 zu bilden.
  • In der veranschaulichten Ausführungsform wird die Gate-Elektrode 112 durch einen ALD-Prozess abgeschieden, um Bereiche zwischen den Kanälen 204 und 206 und zwischen dem Kanal 206 und der Fläche 102A aufzufüllen. In beispielhaften Ausführungsformen weist der zwischen Kanal 204 und 206 gebildete Gate-Elektrodenabschnitt 112A eine Dicke auf, die weniger als 10 nm, aber mindestens 2 nm beträgt. Ein dünnerer Gate-Elektrodenabschnitt zwischen den Kanälen 204 und 206 reduziert vorteilhaft die Kapazität im Transistor. In einigen Ausführungsformen weist die Gate-Elektrode 112 keine senkrechten Seitenwandabschnitte auf. In einigen solchen Ausführungsformen ist die Gate-Elektrode 112 aufgrund eines kleinen vertikalen räumlichen Trennungsabstands, SV1, (wie etwa weniger als weniger als 10 nm) zwischen den Kanälen 204 und 206 abgeklemmt.
  • So vervollständigt die Bildung der Gate-Elektrode 112 die Herstellung eines analogen Transistors, der eines oder mehrere Merkmale der Transistoren 200 aufweist, wie etwa eingelassene Kanäle und doppelte Gate-Dielektrikumsschichten.
  • Nach der Bildung der Gate-Elektrode 112 können ein Source-Kontakt 428 und ein Drain-Kontakt 430 auf der epitaktischen Source-Struktur 420 und der epitaktischen Drain-Struktur 422 gebildet werden, wie gezeigt.
  • Es ist zu verstehen, dass Nanodraht-Transistoren für Logikanwendungen auf demselben Substrat hergestellt werden können und einen oder mehrere Verarbeitungsschritte mit den eingelassenen Nanodraht-Transistoren für analoge E/A-Anwendungen teilen. Logiktransistoren, die in einem oder mehreren Kanälen keine Aussparung oder im Wesentlichen keine Aussparung aufweisen, können zusammen mit Transistoren für analoge Anwendungen bis zu dem Prozessschritt zum Entfernen der Dummy-Gate-Struktur in den 9A und 9B hergestellt werden. In einer Ausführungsform werden mehrere Öffnungen im Dielektrikum 426 gebildet, um die epitaktische Source-Struktur 420 und die epitaktische Drain-Struktur 422 freizulegen. Die mehreren Öffnungen werden mit Materialien für eine Kontaktelektrode gefüllt und anschließend von einer oberen Fläche des Dielektrikums 426, des dielektrischen Abstandhalters 414, der Gate-Elektrode 112 und der Gate-Dielektrikumsschicht 116 planarisiert.
  • 12 ist eine Querschnittsdarstellung eines Logiktransistors 1200, der direkt benachbart zu einem analogen Transistor, wie etwa den Transistor 200 (beschrieben in Zusammenhang mit 2A) auf dem Substrat 102 liegt, gemäß einer Ausführungsform der vorliegenden Offenbarung. In einer Ausführungsform befindet sich der analoge Transistor 200 in einem analogen Bereich 1201A und ein Logiktransistor 1200 in einem benachbarten logischen Bereich 1201B. Das Substrat 102 befindet sich auf einer Ebene, L0, wie gezeigt. In einer Ausführungsform enthält der Logiktransistor 1200 einen Kanal 1202 auf derselben Ebene wie der Kanal 204 und einen Kanal 1204 unterhalb des Kanals 1202, wobei der Kanal 1204 auf derselben Ebene wie der Kanal 206 liegt. In der veranschaulichten Ausführungsform befindet sich der Kanal 1204 auf der Ebene L1 und der Kanal 1202 auf einer Ebene L2 über L1. In der veranschaulichten Ausführungsform weist der Kanal 1202 eine Dicke, H1, auf, gemessen von L2, die gleich oder im Wesentlichen gleich der maximalen Dicke, H1, des Kanals 204 ist, und der Kanal 1204 weist eine Dicke, H2, auf, gemessen von L1, die gleich oder im Wesentlichen gleich der maximalen Dicke, H2, des Kanals 206 ist.
  • In der veranschaulichten Ausführungsform weist der Kanal 1202 eine im Wesentlichen gleichmäßige Dicke, H1, auf, entlang der Längsrichtung (X-Richtung), und der Kanal 1204 weist eine im Wesentlichen gleichmäßige Dicke, H2, auf, entlang der Längsrichtung.
  • In Ausführungsformen ist der vertikale Abstand SV2 zwischen einer untersten Fläche 1202B des Kanals 1202 und einer obersten Fläche 1204A des Kanals 1203 im Wesentlichen der gleiche wie ein vertikaler Abstand zwischen der untersten Fläche 204R des Kanals 204 und einer obersten Fläche 206A des Kanals 206, wie gezeigt. In der veranschaulichten Ausführungsform ist der vertikale Abstand SV2 ein minimaler vertikaler Abstand zwischen den Flächen 204R und 206A und ein minimaler vertikaler Abstand zwischen den Flächen 1202B und 1204A. Wie gezeigt, ist der vertikale Abstand SV2 auch ein maximaler vertikaler Abstand zwischen den Flächen 1202B und 1204. Im Gegenteil dazu ist ein maximaler vertikaler Abstand, SV1, zwischen den Flächen 204S und 206B größer als der maximale vertikale Abstand zwischen den Flächen 1202B und 1204A. Ein größerer maximaler vertikaler Abstand zwischen den Flächen 204S und 206B ermöglicht eine größere Dicke der Gate-Dielektrikumsschichten 114 und 116 im Transistor 200 im Vergleich zu einer Gesamtdicke von einer oder mehreren Gate-Dielektrikumsschichten im Transistor 1200. In Ausführungsformen beträgt SV2 mindestens 7 nm.
  • Transistor 1200 enthält ferner ein epitaktisches Source-Material 1206, das mit einem ersten Ende der Kanäle 1202 und 1204 gekoppelt ist, und ein epitaktisches Drain-Material 1208, das mit einem zweiten Ende der Kanäle 1202 und 1204 gekoppelt ist, wie gezeigt.
  • Der Transistor 1200 enthält eine Gate-Elektrode 1210 zwischen dem epitaktischen Source-Material 1206 und dem epitaktischen Drain-Material 1208 sowie um den Kanal 1202 und um den Kanal 1204.
  • Der Transistor 1200 kann eine oder zwei Gate-Dielektrikumsschichten zwischen der Gate-Elektrode und den Kanälen 1202 und 1204 aufweisen. In der veranschaulichten Ausführungsform enthält der Transistor 1200 eine Gate-Dielektrikumsschicht 1212 zwischen der Gate-Elektrode 1210 und jedem der Kanäle 1202 und 1204 und eine Gate-Dielektrikumsschicht 1214 zwischen der Gate-Dielektrikumsschicht 1212 und der Gate-Elektrode 1210.
  • In einer Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das das gleiche oder im Wesentlichen das gleiche ist wie das Material der Gate-Dielektrikumsschicht 114. In einigen solchen Ausführungsformen enthält die Gate-Dielektrikumsschicht 1212 Siliziumdioxid und die Gate-Dielektrikumsschicht 1212 weist eine Dicke von weniger als 1 nm auf.
  • In einer zweiten Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das das gleiche oder im Wesentlichen das gleiche ist wie das Material der Gate-Dielektrikumsschicht 114, und die Gate-Dielektrikumsschicht 1214 enthält ein Material, das das gleiche oder im Wesentlichen das gleiche ist wie das Material der Gate-Dielektrikumsschicht 116. In einigen solchen Ausführungsformen enthält die Gate-Dielektrikumsschicht 1212 Siliziumdioxid und die Gate-Dielektrikumsschicht 1212 weist eine Dicke von weniger als 1 nm auf, und die Gate-Dielektrikumsschicht 1214 enthält HfO2 oder ZrO2 und weist eine Dicke von weniger als 1 nm auf.
  • In einer dritten Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das das gleiche oder im Wesentlichen das gleiche ist wie das Material der Gate-Dielektrikumsschicht 114, und die Gate-Dielektrikumsschicht 1214 enthält ein Material, das das gleiche oder im Wesentlichen das gleiche ist wie das Material der Gate-Dielektrikumsschicht 116. In einigen solchen Ausführungsformen enthält die Gate-Dielektrikumsschicht 1212 Siliziumdioxid und die Gate-Dielektrikumsschicht 1212 weist eine Dicke von weniger als 1 nm auf, und die Gate-Dielektrikumsschicht 1214 enthält HfO2 oder ZrO2 und weist eine Dicke, die im Wesentlichen die gleiche ist wie die Dicke der Gate-Dielektrikumsschicht 116.
  • In einer vierten Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das sich von einem Material der Gate-Dielektrikumsschicht 114 unterscheidet. In einer Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein erstes High-k-Material und das Gate-Dielektrikum 1214 ein zweites High-k-Material. Die kombinierte Dicke der Gate-Dielektrikumsschichten 1212 und 1214 kann zwischen 1 nm und 1,5 nm betragen.
  • In einer fünften Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das sich von einem Material der Gate-Dielektrikumsschicht 114 unterscheidet. In einer Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein erstes High-k-Material und das Gate-Dielektrikum 1214 enthält ein Material, das gleich oder im Wesentlichen gleich dem Material der Gate-Dielektrikumsschicht 116 ist. In einigen solchen Ausführungsformen kann die kombinierte Dicke der Gate-Dielektrikumsschichten 1212 und 1214 zwischen 1 nm und 1,5 nm betragen.
  • In einer sechsten Ausführungsform enthält die Gate-Dielektrikumsschicht 1212 ein Material, das gleich oder im Wesentlichen gleich dem Material der Gate-Dielektrikumsschicht 114 ist, aber die Gate-Dielektrikumsschicht 1214 enthält ein Material, das sich vom Material der Gate-Dielektrikumsschicht 116 unterscheidet. In einigen solchen Ausführungsformen enthält die Gate-Dielektrikumsschicht 1212 Siliziumdioxid und weist eine Dicke von weniger als 1 nm auf und die Gate-Dielektrikumsschicht 1214 enthält ein High-k-Material.
  • In einer fünften Ausführungsform enthält der Transistor 1200 keine Gate-Dielektrikumsschicht 1212, sondern nur die Gate-Dielektrikumsschicht 1214, wobei die Gate-Dielektrikumsschicht 1214 ein High-k-Material ist.
  • In anderen Ausführungsformen, in denen der Transistor 1200 keine Gate-Dielektrikumsschicht 1212 enthält und in denen die Gate-Dielektrikumsschicht 1214 das gleiche oder im Wesentlichen das gleiche Material wie die Gate-Dielektrikumsschicht 116 ist, weist die Gate-Dielektrikumsschicht 1214 eine Dicke auf, die kleiner oder gleich der Dicke der Gate-Dielektrikumsschicht 116 ist.
  • Wie veranschaulicht, weist der Kanal 1204 eine unterste Fläche 1204B auf, die sich in Bezug auf L0 auf derselben Höhe (L1) befindet wie die unterste Fläche 206C des Kanals 206, und eine oberste Fläche 1204A, die sich in Bezug auf L0 auf derselben Höhe (L3) befindet wie die oberste Fläche 206A des Kanals 206.
  • Wie ebenfalls veranschaulicht, weist der Kanal 1202 eine unterste Fläche 1202B auf, die sich in Bezug auf L0 auf derselben Höhe (L2) befindet wie die unterste Fläche 204R des Kanals 204, und eine oberste Fläche 1202A, die sich in Bezug auf L0 auf derselben Höhe (L4) befindet wie die oberste Fläche 204N des Kanals 204.
  • Es ist zu verstehen, dass die Kanäle 1202 oder 1204 keine Flächen aufweisen, die im Wesentlichen auf einer Höhe der Flächen 206D oder 206B des Kanals 206 oder im Wesentlichen auf einer Höhe der Flächen 204K oder 204S des Kanals 204 liegen.
  • In einer oder mehreren Ausführungsformen enthält die Gate-Elektrode 1202 ein Material, das mit dem Material der Gate-Elektrode 112 identisch oder im Wesentlichen identisch ist. In anderen Ausführungsformen enthält die Gate-Elektrode 1210 ein Material, das sich von einem Material der Gate-Elektrode 112 unterscheidet.
  • Es ist zu verstehen, dass der Abschnitt der Gate-Elektrode 1210 oberhalb des Kanals 1202 eine oberste Fläche aufweisen kann, die sich auf einem Niveau L5 befindet, das mit der obersten Fläche des Gate-Elektrodenabschnitts 112C identisch ist.
  • In einer oder mehreren Ausführungsformen enthält das epitaktische Source-Material 1206 ein Material, das gleich oder im Wesentlichen gleich dem Material des epitaktischen Source-Materials 108 ist, und das epitaktische Drain-Material 1208 enthält ein Material, das gleich oder im Wesentlichen gleich dem Material des epitaktischen Drain-Materials 110 ist.
  • In einer Ausführungsform enthält der Transistor 1200 einen dielektrischen Abstandhalter 1218, wobei der dielektrische Abstandhalter 1218 ein Material enthält, das das gleiche oder im Wesentlichen das gleiche ist wie das Material des dielektrischen Abstandhalters 118.
  • 13A zeigt eine Querschnittsansicht einer Speicherzelle 1300, die einen Nanodraht-Transistor mit mehreren eingelassenen Kanälen, wie etwa den in Verbindung mit 11B beschriebenen Transistor 4300, und ein nichtflüchtiges Speicherelement 1302 enthält, das mit einem Kontakt des Transistors 4300 verbunden ist. In der veranschaulichten Ausführungsform ist das nichtflüchtige Speicherelement 1302 mit dem Drain-Kontakt 430 des Transistors 4300 gekoppelt.
  • Das nichtflüchtige Speicherelement 1302 kann eine magnetische Tunnelübergang-(MTJ-, magnetic tunnel junction-)Vorrichtung, eine „Direktzugriffsspeicher mit leitender Brücke“-(CBRAM-, conductive bridge random access memory-)Vorrichtung oder eine „resistiver Speicher mit wahlfreiem Zugriff“-(RRAM-, resistive random-access memory-) Vorrichtung sein. Ein nichtflüchtiges Speicherelement, wie etwa eine MTJ-Vorrichtung, benötigt einen nominalen kritischen Schaltstrom, der von der Fläche der MTJ-Vorrichtung abhängt, um eine Magnetisierungsumschaltung durchzuführen. Wenn ein MTJ in seiner Größe verkleinert wird, skaliert der kritische Schaltstrom, der zum Umschalten des Speicherzustands der MTJ-Vorrichtung erforderlich ist, ebenfalls proportional mit dem Vorrichtungsbereich, jedoch stellt das Skalieren von MTJs zahlreiche Herausforderungen dar. Wenn ein Transistor, der mit einer MTJ-Vorrichtung verbunden ist, eine Strommenge liefern kann, die den kritischen Schaltstrombedarf der MTJ-Vorrichtung übersteigt, dann kann das Skalieren der Funktionsgröße von MTJ-Vorrichtungen entspannt werden. In einer Ausführungsform kann der Transistor 4300, der eine zusätzliche Stromverstärkung (durch Erhöhen des Treiberstroms) bereitstellen kann, vorteilhaft mit dem nichtflüchtigen Speicherelement 1302, wie etwa einer MTJ-Vorrichtung, gekoppelt werden, um größere kritische Schaltstromanforderungen zu überwinden.
  • 13B veranschaulicht eine Querschnittsansicht eines beispielhaften nichtflüchtigen Speicherelements 1302, das eine Vorrichtung aus einem magnetischen Tunnelübergangs-(MTJ-)Material enthält. In der veranschaulichten Ausführungsform enthält die MTJ-Vorrichtung eine untere Elektrode 1304, einen festen Magneten 1306 über der unteren Elektrode 1304, eine Tunnelbarriere 1308 auf dem festen Magneten 1306, einen freien Magneten 1310 auf der Tunnelbarriere 1308 und eine obere Elektrode 1312 auf dem freien Magneten 1310. In einer Ausführungsform umgibt ein dielektrischer Abstandhalter (nicht gezeigt) das nichtflüchtige Speicherelement 1302 seitlich.
  • In einer Ausführungsform enthält der Festmagnet 1306 ein Material und weist eine ausreichende Dicke auf, um eine feste Magnetisierung aufrechtzuerhalten. Der Festmagnet 1306 kann beispielsweise eine Legierung, wie etwa CoFe und CoFeB, enthalten. In einer Ausführungsform enthält der Festmagnet 1306 Co100-x-yFexBy, wobei X und Y jeweils Atomprozente darstellen, so dass X zwischen 50 und 80 und Y zwischen 10 und 40 liegt und die Summe von X und Y kleiner als 100 ist. In einer Ausführungsform ist X gleich 60 und Y gleich 20. In einer Ausführungsform besteht der Festmagnet 1306 aus FeB, wobei die Konzentration von Bor zwischen 10 und 40 Atomprozent der Gesamtzusammensetzung der FeB-Legierung liegt. In einer Ausführungsform weist der Festmagnet 1306 eine Dicke auf, die zwischen 1 nm und 2,5 nm liegt.
  • In einer Ausführungsform besteht die Tunnelbarriere 1308 aus einem Material, das geeignet ist, Elektronenstrom mit einem Majoritäts-Spin durch die Tunnelbarriere 1308 fließen zu lassen, während Elektronenstrom mit einem Minoritäts-Spin mindestens bis zu einem gewissen Grad daran gehindert wird, die Tunnelbarriere 1308 zu passieren. Daher kann die Tunnelbarriere 1308 (oder Spin-Filterschicht) auch als Tunnelschicht für Elektronenstrom einer bestimmten Spin-Orientierung bezeichnet werden. In einer Ausführungsform enthält die Tunnelbarriere 1308 ein Material, wie etwa Magnesiumoxid (MgO) oder Aluminiumoxid (Al2O13), ist jedoch nicht darauf beschränkt. In einer Ausführungsform weist die Tunnelbarriere 1308, die MgO enthält, eine Kristallorientierung auf, die (001) und gitterangepasst an den freien Magneten 1310 unterhalb der Tunnelbarriere 1308 und den festen Magneten 1306 oberhalb der Tunnelbarriere 1308 ist. In einer Ausführungsform ist die Tunnelbarriere 1308 aus MgO und weist eine Dicke zwischen 1 nm und 2 nm auf.
  • In einer Ausführungsform enthält der freie Magnet 1310 ein magnetisches Material, wie etwa Co, Ni, Fe oder Legierungen dieser Materialien. In einer Ausführungsform enthält der freie Magnet 1310 ein magnetisches Material, wie etwa FeB, CoFe und CoFeB. In einer Ausführungsform enthält der freie Magnet 1310 eine Co100-x-yFexBy, wobei X und Y jeweils Atomprozente darstellen, so dass X zwischen 50 und 80 und Y zwischen 10 und 40 liegt und die Summe von X und Y kleiner als 100 ist. In einer Ausführungsform ist X gleich 60 und Y gleich 20. In einer Ausführungsform besteht der freie Magnet 1310 aus FeB, wobei die Konzentration von Bor zwischen 10 und 40 Atomprozent der Gesamtzusammensetzung der FeB-Legierung liegt. In einer Ausführungsform weist der freie Magnet 1310 eine Dicke auf, die zwischen 1 nm und 2,0 nm liegt.
  • In einer Ausführungsform enthält die untere Elektrode 1304 eine amorphe leitfähige Schicht. In einer Ausführungsform ist die untere Elektrode 1304 eine topographisch glatte Elektrode. In einer Ausführungsform enthält die untere Elektrode 1304 ein Material, wie etwa W, Ta, TaN oder TiN. In einer Ausführungsform besteht die untere Elektrode 1304 aus Ru-Schichten, die mit Ta-Schichten verschachtelt sind. In einer Ausführungsform weist die untere Elektrode 1304 eine Dicke zwischen 20 nm und 50 nm auf. In einer Ausführungsform enthält die obere Elektrode 1312 ein Material, wie etwa W, Ta, TaN oder TiN. In einer Ausführungsform weist die obere Elektrode 1312 eine Dicke zwischen 30 nm und 70 nm auf. In einer Ausführungsform bestehen die untere Elektrode 1304 und die obere Elektrode 1312 aus demselben Metall, wie etwa Ta oder TiN. In einer Ausführungsform weist die MTJ-Vorrichtung eine kombinierte Gesamtdicke der einzelnen Schichten zwischen 60 nm und 100 nm und eine Breite zwischen 10 nm und 50 nm auf.
  • Unter erneuter Bezugnahme auf 13A, ist in einer Ausführungsform das nichtflüchtige Speicherelement 1302 ein resistiver Direktzugriffsspeicher (RRAM), der nach dem Prinzip der Filamentleitung arbeitet. Wenn eine RRAM-Vorrichtung einen anfänglichen Spannungsdurchbruch erfährt, bildet sich ein Filament in einer Schicht, die als Schaltschicht bezeichnet wird. Die Größe des Filaments hängt von der Höhe der Durchbruchsspannung ab, und das zuverlässige Schalten zwischen verschiedenen Widerstandszuständen in einer filamentären RRAM-Vorrichtung kann bei stärkerem Strom stark verbessert werden. In einer Ausführungsform kann der Transistor 4300, der eine zusätzliche Stromverstärkung (durch Erhöhen des Treiberstroms) bereitstellen kann, vorteilhaft mit einer RRAM-Vorrichtung gekoppelt werden, um einen zuverlässigen Schaltbetrieb zu ermöglichen.
  • 13C zeigt eine Querschnittsansicht eines beispielhaften nichtflüchtigen Speicherelements 1302, das eine resistive Direktzugriffsspeicher-(RRAM-)Vorrichtung enthält. In der veranschaulichten Ausführungsform enthält der RRAM-Materialstapel eine untere Elektrode 1314, eine Schaltschicht 1316 über der unteren Elektrode 1314, eine Sauerstoffaustauschschicht 1318 über der Schaltschicht 1316 und eine obere Elektrode 1320 auf der Sauerstoffaustauschschicht 1318.
  • In einer Ausführungsform enthält die untere Elektrode 1314 eine amorphe leitfähige Schicht. In einer Ausführungsform ist die untere Elektrode 1314 eine topographisch glatte Elektrode. In einer Ausführungsform enthält die untere Elektrode 1314 ein Material, wie etwa W, Ta, TaN oder TiN. In einer Ausführungsform besteht die untere Elektrode 1314 aus Ru-Schichten, die mit Ta-Schichten verschachtelt sind. In einer Ausführungsform weist die untere Elektrode 1314 eine Dicke zwischen 20 nm und 50 nm auf. In einer Ausführungsform enthält die obere Elektrode 1320 ein Material, wie etwa W, Ta, TaN oder TiN. In einer Ausführungsform weist die obere Elektrode 1320 eine Dicke zwischen 130 und 70 nm auf. In einer Ausführungsform bestehen die untere Elektrode 1314 und die obere Elektrode 1320 aus demselben Metall, wie etwa Ta oder TiN.
  • Die Schaltschicht 1316 kann beispielsweise ein Metalloxid sein, das Sauerstoff und Atome eines oder mehrerer Metalle enthält, wie etwa, jedoch nicht beschränkt auf Hf, Zr, Ti, Ta oder W. Im Falle von Titan oder Hafnium oder Tantal mit einer Oxidationsstufe +4 weist die Schaltschicht 1316 eine chemische Zusammensetzung, MOX, auf, wobei O Sauerstoff ist und X gleich oder im Wesentlichen nahe 2 ist. Im Falle von Tantal mit der Oxidationsstufe +5 weist die Schaltschicht 1316 die chemische Zusammensetzung M2OX auf, wobei O Sauerstoff ist und X gleich oder im Wesentlichen nahe 5 ist. In einer Ausführungsform weist die Schaltschicht 1316 eine Dicke zwischen 1 nm und 5 nm auf.
  • Die Sauerstoffaustauschschicht 1318 wirkt als Quelle für freien Sauerstoff oder als Senke für O2-. In einer Ausführungsform besteht die Sauerstoffaustauschschicht 1318 aus einem Metall, wie etwa Hafnium, Tantal oder Titan, ist jedoch nicht darauf beschränkt. In einer Ausführungsform weist die Sauerstoffaustauschschicht 1318 eine Dicke zwischen 5 nm und 20 nm auf. In einer Ausführungsform ist die Dicke der Sauerstoffaustauschschicht 1318 mindestens doppelt so groß wie die Dicke der Schaltschicht 1316. In einer anderen Ausführungsform ist die Dicke der Sauerstoffaustauschschicht 1318 mindestens doppelt so groß wie die Dicke der Schaltschicht 1316. In einer Ausführungsform weist die RRAM-Vorrichtung eine kombinierte Gesamtdicke der einzelnen Schichten zwischen 60 nm und 100 nm und eine Breite zwischen 10 nm und 50 nm auf.
  • Unter erneuter Bezugnahme auf 13 ist die Speichervorrichtung 1302 mit dem Transistor 4300 über Verbindungsstrukturen auf einer Ebene 1322 oberhalb des Transistors gekoppelt. In einer Ausführungsform enthält die Ebene 1322 eine einzige Ebene von Verbindungen, die mit dem Transistor 1100 gekoppelt sind. In anderen Ausführungsformen enthält die Ebene 1322 mehrere Unterebenen von Verbindungsleitstrukturen.
  • In der veranschaulichten Ausführungsform enthält die Speicherzelle 1300 eine Drain-Verbindung 1324 zwischen der Speichervorrichtung 1302 und dem Drain-Kontakt 430. Wie gezeigt, ist die Drain-Verbindung 1324 eingeschaltet und mit dem Drain-Kontakt 430 gekoppelt. Die Speicherzelle 1300 enthält ferner eine Source-Verbindung 1326, die mit dem Source-Kontakt 428 gekoppelt ist, und eine Gate-Verbindung 1328, die mit dem Gate 112 gekoppelt ist. In anderen Ausführungsformen befindet sich ein Gate-Kontakt zwischen dem Gate 112 und der Gate-Verbindung 1328. Die Speichervorrichtung 1302 ist ferner mit einer Speicherverbindung 1330 gekoppelt.
  • In einer Ausführungsform sind Source-Verbindung 1326, Gate-Verbindung 1328 und Drain-Verbindung 1324 in eine Dielektrikumsschicht 1332 eingebettet. In einer Ausführungsform enthalten die Source-Verbindung 1326, die Gate-Verbindung 1328, die Drain-Verbindung 1324 und die Speicherverbindung 1330 jeweils Titan, Tantal, Wolfram, Ruthenium, Kupfer oder Nitride von Titan, Tantal, Wolfram, Ruthenium. In anderen Ausführungsformen enthalten die Source-Verbindung 1326, die Gate-Verbindung 1328, die Drain-Verbindung 1324 und die Speicherverbindung 1330 eine Einlageschicht mit Ruthenium oder Tantal und einem Füllmetall, wie etwa Kupfer oder Wolfram. In der veranschaulichten Ausführungsform ist die Speichervorrichtung 1302 und die Speicherverbindung 1330 in ein Dielektrikum 1334 eingebettet.
  • In einer Ausführungsform enthält die Ebene 1322 ferner eine Dielektrikumssperrschicht 1336 zwischen dem Dielektrikum 1332 und dem Dielektrikum 1334. In Ausführungsformen enthalten die Dielektrika 1332 und 1334 Silizium und eines oder mehrere der Elemente Stickstoff, Sauerstoff und Kohlenstoff, wie etwa Siliziumnitrid, Siliziumdioxid, kohlenstoffdotiertes Siliziumnitrid, Siliziumoxynitrid oder Siliziumkarbid.
  • In Ausführungsformen enthält das Dielektrikum 1336 Silizium und eines oder mehrere der Elemente Stickstoff und Kohlenstoff, wie etwa Siliziumnitrid, kohlenstoffdotiertes Siliziumnitrid oder Siliziumkarbid. 14 zeigt eine Computervorrichtung 1400 gemäß Ausführungsformen der vorliegenden Offenbarung. Wie gezeigt, beherbergt die Computervorrichtung 1400 eine Hauptplatine 1402. Die Hauptplatine 1402 kann eine Reihe von Komponenten enthalten, einschließlich, jedoch nicht beschränkt auf einen Prozessor 1401 und mindestens einen Kommunikationschip 1404 oder 1405. Der Prozessor 1401 ist physikalisch und elektrisch mit der Hauptplatine 1402 gekoppelt. In einigen Implementierungen ist der Kommunikationschip 1405 auch physikalisch und elektrisch mit der Hauptplatine 1402 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 1405 Teil des Prozessors 1401.
  • Je nach Anwendung kann die Computervorrichtung 1400 weitere Komponenten enthalten, die physikalisch und elektrisch mit der Hauptplatine 1402 gekoppelt sein können oder nicht. Diese anderen Komponenten enthalten unter anderem einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz 1406, eine Antenne, ein Display, ein Touchscreen-Display, eine Touchscreen-Steuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine globales Positionierungssystem-(GPS-)Vorrichtung, einen Kompass, ein Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 1405 ermöglicht die drahtlose Kommunikation für die Übertragung von Daten zum und von der Computervorrichtung 1400. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium übertragen können. Der Begriff bedeutet nicht, dass die zugehörigen Vorrichtungen keine Drähte enthalten, obwohl sie dies in einigen Ausführungsformen möglicherweise nicht tun. Der Kommunikationschip 1405 kann eine beliebige Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, jedoch nicht beschränkt auf Wi-Fi (IEEE 801.11-Familie), WiMAX (IEEE 801.11-Familie), Long-Term-Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie alle anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Computervorrichtung 1400 kann mehrere Kommunikationschips 1404 und 1405 enthalten. Zum Beispiel kann ein erster Kommunikationschip 1405 für drahtlose Kommunikation mit kürzerer Reichweite, wie etwa Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1404 für drahtlose Kommunikation mit längerer Reichweite, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 1401 der Computervorrichtung 1400 enthält einen integrierten Schaltungschip, der im Prozessor 1401 untergebracht ist. In einigen Ausführungsformen enthält der integrierte Schaltungschip des Prozessors 1401 eine oder mehrere Verbindungsstrukturen, nichtflüchtige Speichervorrichtungen und Transistoren, wie etwa eingelassene Nanodraht-Transistoren 100, 200 oder 1100, jeweils in 1A, 2A oder 11B beschrieben. Unter erneuter Bezugnahme auf 14 kann sich der Begriff „Prozessor“ auf jede Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 1405 enthält auch einen integrierten Schaltungschip, der im Kommunikationschip 1405 untergebracht ist. In einer anderen Ausführungsform enthält der integrierte Schaltungschip der Kommunikationschips 1404, 1405 eine oder mehrere Verbindungsstrukturen, nichtflüchtige Speichervorrichtungen, Kondensatoren und Transistoren, wie etwa die vorstehend beschriebenen eingelassenen Nanodraht-Transistoren 100, 200 oder 1100. Je nach Anwendung kann die Computervorrichtung 1400 weitere Komponenten enthalten, die physikalisch und elektrisch mit der Hauptplatine 1402 gekoppelt sein können oder nicht. Diese anderen Komponenten können unter anderem enthalten: einen flüchtigen Speicher (z. B. DRAM) 1407, 1408, einen nichtflüchtigen Speicher (z. B., ROM) 1410, eine Grafik-CPU 1412, einen Flash-Speicher, eine globales Positionierungssystem-(GPS-)Vorrichtung 1413, einen Kompass 1414, einen Chipsatz 1406, eine Antenne 1416, einen Leistungsverstärker 1409, eine Touchscreen-Steuerung 1411, ein Touchscreen-Display 1417, einen Lautsprecher 1415, eine Kamera 1403 und eine Batterie 1418, wie gezeigt, und andere Komponenten, wie etwa einen digitalen Signalprozessor, einen Kryptoprozessor, einen Audiocodec, einen Videocodec, einen Beschleunigungsmesser, ein Gyroskop und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, ein Solid-State-Laufwerk (SSD), eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) oder dergleichen. In weiteren Ausführungsformen kann jede Komponente, die in der Computervorrichtung 1400 untergebracht ist und vorstehend erläutert wurde, einen eigenständigen integrierten Schaltungs-Speicherchip enthalten, der ein oder mehrere Arrays von NVM-Vorrichtungen enthält.
  • In verschiedenen Implementierungen kann die Computervorrichtung 1400 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikplayer oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Computervorrichtung 1400 jede andere elektronische Vorrichtung sein, das Daten verarbeitet.
  • 15 zeigt eine integrierte Schaltungs-(IC-)Struktur 1500, die eine oder mehrere Ausführungsformen der Offenbarung enthält. Die integrierte Schaltungs-(IC-)Struktur 1500 ist ein Zwischensubstrat, das zum Überbrücken eines ersten Substrats 1502 mit einem zweiten Substrat 1504 dient. Das erste Substrat 1502 kann beispielsweise ein integrierter Schaltungschip sein. Das zweite Substrat 1504 kann beispielsweise ein Speichermodul, eine Hauptplatine oder ein anderer integrierter Schaltkreischip sein. Im Allgemeinen besteht der Zweck einer integrierten Schaltungs-(IC-)Struktur 1500 darin, eine Verbindung auf ein breiteres Feld zu verteilen oder eine Verbindung auf eine andere Verbindung umzuleiten. Beispielsweise kann eine integrierte Schaltungs-(IC-)Struktur 1500 einen integrierten Schaltungschip mit einem Ball-Grid-Array (BGA) 1507 koppeln, das anschließend mit dem zweiten Substrat 1504 gekoppelt werden kann. In einigen Ausführungsformen sind das erste Substrat 1502 und das zweite Substrat 1504 an gegenüberliegenden Seiten der integrierten Schaltungs-(IC-)Struktur 1500 angebracht. In anderen Ausführungsformen sind das erste Substrat 1502 und das zweite Substrat 1504 auf der gleichen Seite der integrierten Schaltungs-(IC-)Struktur 1500 angebracht. Und in weiteren Ausführungsformen sind drei oder mehr Substrate über die integrierte Schaltungs-(IC-)Struktur 1500 miteinander verbunden.
  • Die integrierte Schaltungs-(IC-)Struktur 1500 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie etwa Polyimid gebildet sein. In weiteren Implementierungen kann die integrierte Schaltungs-(IC-)Struktur aus alternativen starren oder flexiblen Materialien gebildet sein, die dieselben Materialien enthalten können, die vorstehend für die Verwendung in einem Halbleitersubstrat beschrieben wurden, wie etwa Silizium, Germanium und andere Materialien der Gruppe III-V und Gruppe IV.
  • Die integrierte Schaltungs-(IC-)Struktur kann metallische Verbindungen 1508 und Durchkontaktierungen 1510 enthalten, einschließlich, jedoch nicht beschränkt auf Through-Silicon-Vias (TSVs) 1512. Die integrierte Schaltungs-(IC-)Struktur 1500 kann ferner eingebettete Vorrichtungen 1514 enthalten, darunter sowohl passive als auch aktive Vorrichtungen. Solche eingebetteten Vorrichtungen 1514 enthalten Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Vorrichtungsstrukturen, einschließlich Transistoren, wie etwa eingelassene Nanodraht-Transistoren 100, 200 oder 1100, wie jeweils in 1A, 2A oder 11B beschrieben. Unter erneuter Bezugnahme auf 15 kann die integrierte Schaltungs-(IC-)Struktur 1500 ferner eingebettete Vorrichtungen 1514, wie etwa ein oder mehrere resistive Direktzugriffsvorrichtungen, Sensoren und elektrostatische Entladungs-(ESD-)Vorrichtungen, enthalten. Komplexere Vorrichtungen, wie etwa Hochfrequenz-(RF-)Vorrichtungen, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können ebenfalls auf der integrierten Schaltungs-(IC-)Struktur 1500 gebildet werden.
  • So beziehen sich eine oder mehrere Ausführungsformen der vorliegenden Offenbarung auf eingelassene Nanodraht-Transistoren, wie etwa 100, 200 oder 1100, wie vorstehend beschrieben. Die eingelassenen Nanodraht-Transistoren 100, 200 oder 1100 können in verschiedenen Anwendungen für integrierte Schaltungen eingesetzt werden.
  • In einem ersten Beispiel enthält eine Transistorstruktur eine erste Kanalschicht über einer zweiten Kanalschicht, wobei die erste und die zweite Kanalschicht monokristallines Silizium enthalten. Ein epitaktisches Source-Material ist mit einem ersten Ende der ersten und zweiten Kanalschicht gekoppelt. Ein epitaktisches Drain-Material ist mit einem zweiten Ende der ersten und zweiten Kanalschicht gekoppelt, eine Gate-Elektrode befindet sich zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material sowie um die erste Kanalschicht und um die zweite Kanalschicht. Die Transistorstruktur enthält ferner eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante aufweist. Eine zweite Gate-Dielektrikumsschicht befindet sich zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante aufweist.
  • In zweiten Beispielen ist die zweite Dielektrizitätskonstante für jedes der ersten Beispiele mindestens 5 mal größer als die zweite Dielektrizitätskonstante.
  • In dritten Beispielen, für jedes der ersten bis zweiten Beispiele, beträgt die zweite Dielektrizitätskonstante mindestens 20.
  • In vierten Beispielen, für eines der ersten bis dritten Beispiele, enthält die erste Gate-Dielektrikumsschicht eine Dicke zwischen 1,6 nm und 2,2 nm und wobei die zweite Gate-Dielektrikumsschicht eine Dicke von weniger als 2,0 nm enthält.
  • In fünften Beispielen, für jedes der ersten bis vierten Beispiele, ist die Summe der Dicke der ersten Gate-Dielektrikumsschicht und der zweiten Gate-Dielektrikumsschicht kleiner als 4 nm.
  • In sechsten Beispielen, für jedes der ersten bis fünften Beispiele, beträgt der vertikale Abstand zwischen einer untersten Fläche der ersten Kanalschicht und einer obersten Fläche der zweiten Kanalschicht mindestens 8 nm.
  • In siebten Beispielen, für eines der ersten bis sechsten Beispiele, enthalten der erste Kanal und der zweite Kanal jeweils eine Querschnittsfläche orthogonal zur Richtung zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material, wobei die Querschnittsfläche mindestens 30 Quadratnanometer beträgt, und wobei der erste Kanal und der zweite Kanal jeweils eine Mindestdicke von mindestens 10 nm enthalten.
  • In achten Beispielen enthält eine Transistorstruktur eine erste Kanalschicht über einer zweiten Kanalschicht. Die erste und die zweite Kanalschicht enthalten einen ersten verjüngten Abschnitt, dessen Dicke von einer ersten Dicke auf eine zweite Dicke entlang einer Längsrichtung abnimmt, einen zweiten verjüngten Abschnitt, dessen Dicke von der zweiten Dicke auf die erste Dicke entlang der Längsrichtung zunimmt, und einen Brückenabschnitt zwischen dem ersten und dem zweiten verjüngten Abschnitt, wobei der Brückenabschnitt im Wesentlichen die zweite Dicke aufweist. Die Transistorstruktur enthält auch ein epitaktisches Source-Material, das mit einem ersten Ende der ersten und zweiten Kanalschicht gekoppelt ist, ein epitaktisches Drain-Material, das mit einem zweiten Ende der ersten und zweiten Kanalschicht gekoppelt ist, eine Gate-Elektrode zwischen dem Source-Material und dem Drain-Material und um die erste Kanalschicht und die zweite Kanalschicht, eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante aufweist, und eine zweite Gate-Dielektrikumsschicht zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante aufweist.
  • In neunten Beispielen, für jedes der achten Beispiele, beträgt die erste Dicke mindestens 10 nm und die zweite Dicke liegt zwischen 5 nm und 10 nm.
  • In zehnten Beispielen, für eines der achten bis neunten Beispiele, überspannen der erste und der zweite verjüngte Abschnitt einen seitlichen Abstand entlang einer Längslänge der ersten Kanalschicht oder der zweiten Kanalschicht, wobei der seitliche Abstand zwischen 2 nm und 10 nm liegt.
  • In elften Beispielen, für jedes der achten bis zehnten Beispiele, überspannt der Brückenabschnitt einen seitlichen Abstand, der 90 % größer ist als der seitliche Abstand jedes der ersten oder zweiten konischen Abschnitte.
  • In zwölften Beispielen, für jedes der achten bis elften Beispiele, beträgt ein vertikaler Abstand zwischen einer unteren Fläche des Brückenabschnitts des ersten Kanals und einer oberen Fläche des Brückenabschnitts des zweiten Kanals mindestens 10 nm.
  • In dreizehnten Beispielen, für eines der achten bis zwölften Beispiele, ist ein vertikaler Abstand zwischen einer untersten Fläche des ersten Kanals und einer obersten Fläche des zweiten Kanals ein minimaler vertikaler Abstand und wobei der minimale vertikale Abstand mindestens 7 nm beträgt.
  • In einem vierzehnten Beispiel, für eines der achten bis dreizehnten Beispiele, weist die erste Gate-Dielektrikumsschicht eine Dicke zwischen X nm und Y nm auf und wobei die zweite Gate-Dielektrikumsschicht eine Dicke von weniger als 2 nm aufweist und wobei die Summe der Dicke der ersten Gate-Dielektrikumsschicht und der zweiten Gate-Dielektrikumsschicht weniger als 4 nm beträgt.
  • In fünfzehnten Beispielen, für eines der achten bis vierzehnten Beispiele, ist die Transistorstruktur ein erster Transistor, bei dem die Gate-Elektrode eine erste Gate-Elektrode ist und bei dem der erste Transistor zu einem zweiten Transistor benachbart ist. Der zweite Transistor enthält eine dritte Kanalschicht auf derselben Ebene wie die erste Kanalschicht und eine vierte Kanalschicht auf derselben Ebene wie die zweite Kanalschicht, wobei die dritte Kanalschicht über einer vierten Kanalschicht liegt, wobei die dritte und die vierte Kanalschicht die zweite Dicke enthalten. Der zweite Transistor enthält ferner ein epitaktisches Source-Material, das mit einem ersten Ende der dritten und vierten Kanalschicht gekoppelt ist, ein epitaktisches Drain-Material, das mit einem zweiten Ende der dritten und vierten Kanalschicht gekoppelt ist, eine zweite Gate-Elektrode zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material sowie um die dritte Kanalschicht und um die vierte Kanalschicht und eine dritte Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der dritten Kanalschicht und der vierten Kanalschicht, wobei die dritte Gate-Dielektrikumsschicht eine dritte Dielektrizitätskonstante aufweist.
  • In sechzehnten Beispielen, für eines der achten bis fünfzehnten Beispiele, enthält der zweite Transistor ferner eine vierte Gate-Dielektrikumsschicht zwischen der dritten Gate-Dielektrikumsschicht und der zweiten Gate-Elektrode, wobei die vierte Gate-Dielektrikumsschicht eine vierte Dielektrizitätskonstante enthält und wobei die erste Gate-Dielektrikumsschicht eine Dicke aufweist, die größer ist als eine Dicke der dritten Gate-Dielektrikumsschicht, und wobei die zweite Gate-Dielektrikumsschicht ein gleiches Material wie das Material der dritten Gate-Dielektrikumsschicht enthält, und wobei die dritte Dielektrizitätskonstante die gleiche oder im Wesentlichen die gleiche wie die zweite Dielektrizitätskonstante ist.
  • In siebzehnten Beispielen, für eines der achten bis sechzehnten Beispiele, ist ein vertikaler Abstand zwischen einer untersten Fläche des ersten Kanals und einer obersten Fläche des zweiten Kanals im Wesentlichen derselbe wie ein vertikaler Abstand zwischen einer untersten Fläche des dritten Kanals und einer obersten Fläche des vierten Kanals und wobei der vertikale Abstand mindestens 8 nm beträgt.
  • In achtzehnten Beispielen enthält ein Verfahren zum Herstellen eines Transistors das Bilden eines Materialschichtstapels, der eine Schicht aus Opfermaterial auf mehreren Doppelschichten enthält, wobei jede Doppelschicht durch Abscheiden einer Kanalschicht, die ein monokristallines Silizium enthält, auf einer Schicht des Opfermaterials gebildet wird. Das Verfahren enthält ferner das Strukturieren des Materialschichtstapels zu einem Block, das Bilden eines Dummy-Gates über einem ersten Abschnitt des Blocks und das Bilden eines dielektrischen Abstandhalters benachbart zum Dummy-Gate und benachbart zum Block, wobei das erste Dielektrikum einen ersten Abschnitt benachbart zu einer Seitenwand des Dummy-Gates und einen zweiten Abschnitt benachbart zu einer zweiten Seitenwand des Dummy-Gates enthält, wobei die zweite Seitenwand der ersten Seitenwand gegenüberliegt. Das Verfahren enthält ferner das Ätzen des Materialschichtstapels benachbart zum dielektrischen Abstandhalter, das Bilden einer epitaktischen Source-Struktur benachbart zu einem ersten Ende der ersten und zweiten Kanalschichten und einer epitaktischen Drain-Struktur benachbart zu einem zweiten Ende der ersten und zweiten Kanalschichten sowie das Ätzen und Entfernen des Dummy-Gates und das Entfernen des Opfermaterials von dem Materialschichtstapel, um einen ersten aufgehängten Kanal über einem zweiten aufgehängten Kanal zu bilden. Das Verfahren enthält ferner das Einlassen einer oder mehrerer Flächen jeweils des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals, das Bilden einer ersten Gate-Dielektrikumsschicht jeweils auf dem ersten aufgehängten Kanal und dem zweiten aufgehängten Kanal, das Bilden eines zweiten Gate-Dielektrikums auf der ersten Gate-Dielektrikumsschicht, das Bilden einer Gate-Elektrode auf der zweiten Gate-Dielektrikumsschicht und das Bilden eines ersten Kontakts benachbart zur epitaktischen Source-Struktur und eines zweiten Kontakts benachbart zur zweiten epitaktischen Source-Struktur.
  • In neunzehnten Beispielen enthält das Einlassen der einen oder mehreren Flächen des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals das vertikale Einlassen der obersten und/oder untersten Flächen und das seitliche Einlassen einer oder mehrerer Seitenwandflächen.
  • Im zwanzigsten Beispiel, für eines der achtzehnten bis neunzehnten Beispiele, enthält das Bilden des ersten Gate-Dielektrikums das Aufwachsen eines Siliziumdioxids auf den Flächen des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals, und das Bilden der zweiten Gate-Dielektrikumsschicht enthält das Abscheiden eines Materials, das eine höhere Dielektrizitätskonstante als eine Dielektrizitätskonstante der ersten Gate-Dielektrikumsschicht aufweist.

Claims (20)

  1. Transistorstruktur, umfassend: eine erste Kanalschicht über einer zweiten Kanalschicht, wobei die erste und die zweite Kanalschicht monokristallines Silizium umfasst; ein epitaktisches Source-Material, das mit einem ersten Ende der ersten und zweiten Kanalschicht gekoppelt ist; ein epitaktisches Drain-Material, das mit einem zweiten Ende der ersten und zweiten Kanalschicht gekoppelt ist; eine Gate-Elektrode zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material sowie um die erste Kanalschicht und um die zweite Kanalschicht; eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante umfasst; und eine zweite Gate-Dielektrikumsschicht zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante umfasst.
  2. Transistorstruktur nach Anspruch 1, wobei die zweite Dielektrizitätskonstante mindestens 5 mal größer ist als die erste Dielektrizitätskonstante.
  3. Transistorstruktur nach Anspruch 1, wobei die zweite Dielektrizitätskonstante mindestens 20 beträgt.
  4. Transistorstruktur nach Anspruch 1, wobei die erste Gate-Dielektrikumsschicht eine Dicke zwischen 1,6 nm und 2,2 nm umfasst und wobei die zweite Gate-Dielektrikumsschicht eine Dicke von weniger als 2,0 nm umfasst.
  5. Transistorstruktur nach Anspruch 4, wobei die Summe der Dicke der ersten Gate-Dielektrikumsschicht und der zweiten Gate-Dielektrikumsschicht weniger als 4 nm beträgt.
  6. Transistorstruktur nach Anspruch 1, wobei ein vertikaler Abstand zwischen einer untersten Fläche der ersten Kanalschicht und einer obersten Fläche der zweiten Kanalschicht mindestens 8 nm beträgt.
  7. Transistorstruktur nach einem der Ansprüche 1 bis 6, wobei der erste Kanal und der zweite Kanal jeweils eine Querschnittsfläche orthogonal zur Richtung zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material umfassen, wobei die Querschnittsfläche mindestens 30 Quadratnanometer beträgt, und wobei der erste Kanal und der zweite Kanal jeweils eine Mindestdicke von mindestens 10 nm umfassen.
  8. Transistorstruktur, umfassend: eine erste Kanalschicht über einer zweiten Kanalschicht, wobei die erste und die zweite Kanalschicht umfassen: einen ersten verjüngten Abschnitt, dessen Dicke von einer ersten Dicke zu einer zweiten Dicke entlang einer Längsrichtung abnimmt; einen zweiten verjüngten Abschnitt, dessen Dicke von der zweiten Dicke zur ersten Dicke in Längsrichtung zunimmt; und einen Brückenabschnitt zwischen dem ersten und dem zweiten verjüngten Abschnitt, wobei der Brückenabschnitt im Wesentlichen die zweite Dicke umfasst; ein epitaktisches Source-Material, das mit einem ersten Ende der ersten und zweiten Kanalschicht gekoppelt ist; ein epitaktisches Drain-Material, das mit einem zweiten Ende der ersten und zweiten Kanalschicht gekoppelt ist; eine Gate-Elektrode zwischen dem Source-Material und dem Drain-Material sowie um die erste Kanalschicht und die zweite Kanalschicht; eine erste Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der ersten Kanalschicht und der zweiten Kanalschicht, wobei die erste Gate-Dielektrikumsschicht eine erste Dielektrizitätskonstante aufweist; und eine zweite Gate-Dielektrikumsschicht zwischen der ersten Gate-Dielektrikumsschicht und der Gate-Elektrode, wobei die zweite Gate-Dielektrikumsschicht eine zweite Dielektrizitätskonstante umfasst.
  9. Transistorstruktur nach Anspruch 8, wobei die erste Dicke mindestens 10 nm beträgt und die zweite Dicke zwischen 6 nm und 8 nm liegt.
  10. Transistorstruktur nach Anspruch 8, wobei der erste und der zweite verjüngte Abschnitt einen seitlichen Abstand entlang einer Längslänge der ersten Kanalschicht oder der zweiten Kanalschicht überspannen, wobei der seitliche Abstand zwischen 2 nm und 10 nm liegt.
  11. Transistorstruktur nach Anspruch 10, wobei der Brückenabschnitt einen seitlichen Abstand überspannt, der 90 % größer ist als der seitliche Abstand jedes der ersten oder zweiten verjüngten Abschnitte.
  12. Transistorstruktur nach Anspruch 8, wobei ein vertikaler Abstand zwischen einer unteren Fläche des Brückenabschnitts des ersten Kanals und einer oberen Fläche des Brückenabschnitts des zweiten Kanals mindestens 10 nm beträgt.
  13. Transistorstruktur nach Anspruch 8, wobei ein vertikaler Abstand zwischen einer untersten Fläche des ersten Kanals und einer obersten Fläche des zweiten Kanals ein minimaler vertikaler Abstand ist und wobei der minimale vertikale Abstand mindestens 7 nm beträgt.
  14. Transistorstruktur nach Anspruch 8, wobei die erste Gate-Dielektrikumsschicht eine Dicke zwischen 1,3 nm und 2 nm aufweist und wobei die zweite Gate-Dielektrikumsschicht eine Dicke von weniger als 2 nm aufweist und wobei die Summe der Dicke der ersten Gate-Dielektrikumsschicht und der zweiten Gate-Dielektrikumsschicht weniger als 4 nm beträgt.
  15. Transistorstruktur nach Anspruch 8 ist ein erster Transistor und wobei die Gate-Elektrode eine erste Gate-Elektrode ist, wobei der erste Transistor benachbart zu einem zweiten Transistor liegt, wobei der zweite Transistor umfasst: eine dritte Kanalschicht auf einer gleichen Ebene wie die erste Kanalschicht und eine vierte Kanalschicht auf einer gleichen Ebene wie die zweite Kanalschicht, wobei die dritte Kanalschicht über einer vierten Kanalschicht liegt, wobei die dritte und die vierte Kanalschicht die zweite Dicke umfassen; ein epitaktisches Source-Material, das mit einem ersten Ende der dritten und vierten Kanalschicht gekoppelt ist; ein epitaktisches Drain-Material, das mit einem zweiten Ende der dritten und vierten Kanalschicht gekoppelt ist; eine zweite Gate-Elektrode zwischen dem epitaktischen Source-Material und dem epitaktischen Drain-Material sowie um die dritte Kanalschicht und um die vierte Kanalschicht; und eine dritte Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und jeder der dritten Kanalschicht und der vierten Kanalschicht, wobei die dritte Gate-Dielektrikumsschicht eine dritte Dielektrizitätskonstante aufweist.
  16. Transistorstruktur nach einem der Ansprüche 12 bis 15, wobei der zweite Transistor ferner eine vierte Gate-Dielektrikumsschicht zwischen der dritten Gate-Dielektrikumsschicht und der zweiten Gate-Elektrode enthält, wobei die vierte Gate-Dielektrikumsschicht eine vierte Dielektrizitätskonstante umfasst und wobei die erste Gate-Dielektrikumsschicht eine Dicke aufweist, die größer ist als eine Dicke der dritten Gate-Dielektrikumsschicht, und wobei die zweite Gate-Dielektrikumsschicht ein gleiches Material wie das Material der dritten Gate-Dielektrikumsschicht umfasst und wobei die dritte Dielektrizitätskonstante gleich oder im Wesentlichen gleich der zweiten Dielektrizitätskonstante ist.
  17. Transistorstruktur nach Anspruch 15, wobei ein vertikaler Abstand zwischen einer untersten Fläche des ersten Kanals und einer obersten Fläche des zweiten Kanals im Wesentlichen derselbe ist wie ein vertikaler Abstand zwischen einer untersten Fläche des dritten Kanals und einer obersten Fläche des vierten Kanals und wobei der vertikale Abstand mindestens 7 nm beträgt.
  18. Verfahren zum Herstellen eines Transistors, das Verfahren umfassend: Bilden eines Materialschichtstapels, der eine Schicht aus Opfermaterial auf mehreren Doppelschichten umfasst, wobei jede Doppelschicht durch Abscheiden einer Kanalschicht, die ein monokristallines Silizium umfasst, auf einer Schicht des Opfermaterials gebildet wird; Strukturieren des Materialschichtstapels zu einem Block; Bilden eines Dummy-Gates über einem ersten Abschnitt des Blocks; Bilden eines dielektrischen Abstandhalters benachbart zum Dummy-Gate und benachbart zum Block, wobei das erste Dielektrikum einen ersten Abschnitt benachbart zu einer Seitenwand des Dummy-Gates und einen zweiten Abschnitt benachbart zu einer zweiten Seitenwand des Dummy-Gates umfasst, wobei die zweite Seitenwand der ersten Seitenwand gegenüberliegt; Ätzen des an den dielektrischen Abstandhalter benachbarten Materialschichtstapels; Bilden einer epitaktischen Source-Struktur benachbart zu einem ersten Ende der ersten und zweiten Kanalschicht und einer epitaktischen Drain-Struktur benachbart zu einem zweiten Ende der ersten und zweiten Kanalschicht; Ätzen und Entfernen des Dummy-Gates und Entfernen des Opfermaterials aus dem Materialschichtstapel, um einen ersten aufgehängten Kanal über einem zweiten aufgehängten Kanal zu bilden; Einlassen an einer oder mehreren Flächen jeweils des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals; Bilden einer ersten Gate-Dielektrikumsschicht jeweils auf dem ersten aufgehängten Kanal und dem zweiten aufgehängten Kanal; Bilden eines zweiten Gate-Dielektrikums auf der ersten Gate-Dielektrikumsschicht; Bilden einer Gate-Elektrode auf der zweiten Gate-Dielektrikumsschicht; und Bilden eines ersten Kontakts benachbart zur epitaktischen Source-Struktur und eines zweiten Kontakts benachbart zur zweiten epitaktischen Source-Struktur.
  19. Verfahren nach Anspruch 18, wobei das Einlassen der einen oder mehreren Flächen des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals das vertikale Einlassen der obersten und/oder untersten Flächen und das seitliche Einlassen einer oder mehrerer Seitenwandflächen umfasst.
  20. Verfahren nach Anspruch 18, wobei das Bilden des ersten Gate-Dielektrikums das Aufwachsen eines Siliziumdioxids auf Flächen des ersten aufgehängten Kanals und des zweiten aufgehängten Kanals umfasst und das Bilden der zweiten Gate-Dielektrikumsschicht das Abscheiden eines Materials umfasst, das eine höhere Dielektrizitätskonstante als eine Dielektrizitätskonstante der ersten Gate-Dielektrikumsschicht umfasst.
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