KR20240009652A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20240009652A
KR20240009652A KR1020220086793A KR20220086793A KR20240009652A KR 20240009652 A KR20240009652 A KR 20240009652A KR 1020220086793 A KR1020220086793 A KR 1020220086793A KR 20220086793 A KR20220086793 A KR 20220086793A KR 20240009652 A KR20240009652 A KR 20240009652A
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor
channel
patterns
recess
Prior art date
Application number
KR1020220086793A
Other languages
English (en)
Inventor
변효훈
임성근
조진영
조유영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220086793A priority Critical patent/KR20240009652A/ko
Priority to US18/121,869 priority patent/US20240021734A1/en
Priority to EP23164323.0A priority patent/EP4307388A1/en
Priority to CN202310314967.6A priority patent/CN117410315A/zh
Priority to TW112119399A priority patent/TW202404081A/zh
Publication of KR20240009652A publication Critical patent/KR20240009652A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고; 및 상기 게이트 전극의 상기 제1 부분과 상기 제1 및 제2 반도체 패턴들 사이에 개재된 게이트 절연막을 포함한다. 상기 제2 반도체 패턴은 상기 제1 반도체 패턴보다 높은 티어에 위치하고, 상기 제1 반도체 패턴은 제1 깊이를 갖는 제1 채널 리세스를 포함하며, 상기 제2 반도체 패턴은 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 채널 리세스를 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고; 및 상기 게이트 전극의 상기 제1 부분과 상기 제1 및 제2 반도체 패턴들 사이에 개재된 게이트 절연막을 포함할 수 있다. 상기 제2 반도체 패턴은 상기 제1 반도체 패턴보다 높은 티어에 위치하고, 상기 제1 반도체 패턴은 제1 깊이를 갖는 제1 채널 리세스를 포함하며, 상기 제2 반도체 패턴은 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 채널 리세스를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고; 및 상기 게이트 전극의 상기 제1 부분과 상기 제1 및 제2 반도체 패턴들 사이에 개재된 게이트 절연막을 포함할 수 있다. 상기 게이트 전극의 상기 제1 부분은 모래시계 형태를 갖고, 상기 제1 부분은, 하부, 상부 및 상기 하부와 상기 상부 사이의 경계를 포함하며, 상기 제1 부분의 폭은, 상기 상부에서 상기 경계로 갈수록 감소하여 상기 경계에서 최소값에 도달하고, 이후 상기 경계에서 상기 하부로 갈수록 다시 증가하며, 상기 하부의 부피는 상기 상부의 부피보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴을 정의하는 소자 분리막; 상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 사이에 각각 개재된 복수개의 부분들을 포함하며; 상기 게이트 전극의 상기 복수개의 부분들 각각을 둘러싸는 게이트 절연막; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택; 상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층; 상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며, 상기 복수개의 반도체 패턴들은 각각 채널 리세스들을 포함하고, 상기 채널 리세스들의 깊이는, 하위 티어에서 상위 티어로 갈수록 점진적으로 감소할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 적층 패턴을 형성하는 것, 상기 적층 패턴은 서로 교번적으로 적층된 활성층들 및 희생층들을 포함하고; 상기 적층 패턴 상에 제1 방향으로 연장되는 희생 패턴을 형성하는 것; 상기 희생 패턴을 마스크로 상기 적층 패턴을 식각하여 상기 적층 패턴 내에 리세스를 형성하는 것, 상기 활성층들은 상기 리세스에 의해 노출되는 적어도 하나의 반도체 패턴을 포함하고; 상기 리세스에 의해 노출된 상기 반도체 패턴을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하여, 상기 리세스를 채우는 소스/드레인 패턴을 형성하는 것; 상기 희생 패턴 및 상기 희생층들을 제거하여, 상기 반도체 패턴을 노출하는 것; 노출된 상기 반도체 패턴 상에 산화 공정을 수행하여, 상기 반도체 패턴의 하부에 제1 산화 패턴 및 상기 반도체 패턴의 상부에 제2 산화 패턴을 형성하는 것; 상기 제1 및 제2 산화 패턴들을 선택적으로 제거하여, 상기 반도체 패턴의 상기 하부에 제1 채널 리세스 및 상기 상부에 제2 채널 리세스를 형성하는 것; 및 상기 반도체 패턴을 둘러싸는 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 것을 포함할 수 있다.
본 발명에 따른 3차원 전계 효과 트랜지스터는, 나노 시트가 채널 리세스를 포함함으로써, 유효 채널 길이(effective channel length, ECL)가 증가될 수 있다. 이로써 본 발명은 누설 전류 및 DIBL(Drain Induced Barrier Lowering)과 같은 단채널 효과(short channel effect)를 방지하여 소자의 전기적 특성을 향상시킬 수 있다. 본 발명은 핫 캐리어 효과(Hot Carrier Injection Effect)를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6a는 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다.
도 6b는 도 6b의 N 영역의 일 실시예를 나타낸 확대도이다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13a, 14a, 15a 및 16a는 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 13b, 14b, 15b 및 16b는 도 11b의 N 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 17 및 도 18 각각은 도 5a의 M 영역의 다른 실시예를 나타낸 확대도이다.
도 19, 도 20 및 도 21 각각은, 도 5b의 N 영역의 다른 실시예를 나타낸 확대도이다.
도 22은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다.
도 23 및 도 25 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 제1 활성 영역(AR1) 및 하나의 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 및 제2 활성 영역들(AR1, AR2) 중 다른 하나는 NMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 및 제2 활성 영역들(AR1, AR2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 소스 전압(VSS)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 두 개의 제1 활성 영역들(AR1) 및 두 개의 제2 활성 영역들(AR2)을 포함할 수 있다.
두 개의 제2 활성 영역들(AR2) 중 하나는 제2 파워 배선(M1_R2)에 인접할 수 있다. 두 개의 제2 활성 영역들(AR2) 중 다른 하나는 제3 파워 배선(M1_R3)에 인접할 수 있다. 두 개의 제1 활성 영역들(AR1)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 두 개의 제1 활성 영역들(AR1) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 두 개의 제1 활성 영역들(AR1)은 묶여서 하나의 활성 영역으로 동작할 수 있다.
본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 6a는 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다. 도 6b는 도 6b의 N 영역의 일 실시예를 나타낸 확대도이다. 도 4 및 도 5a 내지 도 5d에 도시된 반도체 소자는, 도 1의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100) 상에 싱글 하이트 셀(SHC)이 제공될 수 있다. 싱글 하이트 셀(SHC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 각각은 제2 방향(D2)으로 연장될 수 있다. 일 실시예로, 제1 활성 영역(AR1)은 NMOSFET 영역일 수 있고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 제공될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon), 보다 구체적으로 단결정 실리콘을 포함할 수 있다. 본 발명의 일 실시예로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 적층된 나노 시트들일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RCS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RCS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RCS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RCS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소(예를 들어, Si)의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)의 측벽은 울퉁불퉁한 엠보싱 형태를 가질 수 있다. 다시 말하면, 제2 소스/드레인 패턴(SD2)의 측벽은 물결 모양의 프로파일을 가질 수 있다. 제2 소스/드레인 패턴(SD2)의 측벽은 후술할 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)을 향해 돌출될 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2) 상에 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 5d를 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 활성 영역(AR1) 상에서, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제1 소스/드레인 패턴(SD1) 사이에 내측 스페이서들(ISP)이 각각 개재될 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(ISP)를 사이에 두고 제1 소스/드레인 패턴(SD1)으로부터 이격될 수 있다. 내측 스페이서(ISP)는 게이트 전극(GE)으로부터의 누설 전류를 방지할 수 있다.
제2 활성 영역(AR2) 상에서, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 내측 게이트 스페이서들(IGS)이 각각 개재될 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 게이트 스페이서(IGS)를 사이에 두고 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 본 발명의 다른 실시예로, 내측 게이트 스페이서들(IGS)은 생략될 수도 있다.
게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
본 발명의 일 실시예로, 도 6a을 참조하면, 게이트 스페이서(GS)는, 게이트 전극(GE)의 측벽 상의 제1 스페이서(GS1) 및 제1 스페이서(GS1) 상의 제2 스페이서(GS2)를 포함할 수 있다. 제1 스페이서(GS1) 및 제2 스페이서(GS2) 각각은 Si 함유 절연 물질을 포함할 수 있다. 구체적으로, 제1 스페이서(GS1)는 Si를 함유하는 저유전 물질, 예를 들어 SiCON을 포함할 수 있다. 제2 스페이서(GS2)는 식각 내성이 우수한 Si 함유 절연 물질, 예를 들어 SiN을 포함할 수 있다. 제2 스페이서(GS2)는 후술할 활성 콘택들(AC)의 형성 시 식각 정지막으로 기능할 수 있다. 제2 스페이서(GS2)에 의해 활성 콘택들(AC)이 자기 정렬적으로 형성될 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다 (도 5d 참조). 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막 및 고유전막이 적층된 구조를 가질 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
싱글 하이트 셀(SHC)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 싱글 하이트 셀(SHC)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
싱글 하이트 셀(SHC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 싱글 하이트 셀(SHC)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 싱글 하이트 셀(SHC)의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이 각각에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택들(GC)은, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 각각 중첩되게 배치될 수 있다. 일 예로, 게이트 콘택(GC)이 제2 활성 패턴(AP2) 상에 제공될 수 있다 (도 5b 참조).
본 발명의 일 실시예로, 도 5b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 싱글 하이트 셀(SHC)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 6a를 참조하여, 제1 활성 패턴(AP1) 상의 제1 채널 패턴(CH1) 및 게이트 전극(GE)에 대해 보다 상세히 설명한다.
제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 그의 하부 및 그의 상부에 형성된 채널 리세스들을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)의 하부는 제1 채널 리세스(RS1)를 포함하고, 제1 반도체 패턴(SP1)의 상부는 제2 채널 리세스(RS2)를 포함할 수 있다. 제2 반도체 패턴(SP2)의 하부는 제3 채널 리세스(RS3)를 포함하고, 제2 반도체 패턴(SP2)의 상부는 제4 채널 리세스(RS4)를 포함할 수 있다. 제3 반도체 패턴(SP3)의 하부는 제5 채널 리세스(RS5)를 포함하고, 제3 반도체 패턴(SP3)의 상부는 제6 채널 리세스(RS6)를 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 패턴(AP1)의 상부는 바디 리세스(BRS)를 포함할 수 있다.
채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 리세스 깊이가 점진적으로 감소할 수 있다. 본 발명에서, 하위 티어는 기판(100)의 상면에 가까운 레벨일 수 있다. 상위 티어는 기판(100)의 상면으로부터 먼 레벨일 수 있다. 상기 리세스 깊이는, 반도체 패턴(SP1-SP3)과 내측 스페이서(ISP)가 접하는 표면에서부터 채널 리세스(RS1-RS6)의 가장 안쪽면까지의 거리일 수 있다.
채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 제2 방향(D2)으로의 리세스 폭이 점진적으로 감소할 수 있다. 채널 리세스(RS1-RS6)의 측면은 라운드질 수 있다. 따라서 상기 리세스 폭은, 채널 리세스(RS1-RS6)의 제2 방향(D2)으로의 최대 폭으로 정의될 수 있다.
예를 들어, 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 작을 수 있다. 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)는 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)보다 작을 수 있다. 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)는 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)보다 작을 수 있다. 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)는 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)보다 작을 수 있다. 제6 채널 리세스(RS6)의 제6 리세스 깊이(DE6)는 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)보다 작을 수 있다.
제2 채널 리세스(RS2)의 제2 리세스 폭(WI2)은 제1 채널 리세스(RS1)의 제1 리세스 폭(WI1)보다 작을 수 있다. 제3 채널 리세스(RS3)의 제3 리세스 폭(WI3)은 제2 채널 리세스(RS2)의 제2 리세스 폭(WI2)보다 작을 수 있다. 제4 채널 리세스(RS4)의 제4 리세스 폭(WI4)는 제3 채널 리세스(RS3)의 제3 리세스 폭(WI3)보다 작을 수 있다. 제5 채널 리세스(RS5)의 제5 리세스 폭(WI5)는 제4 채널 리세스(RS4)의 제4 리세스 폭(WI4)보다 작을 수 있다. 제6 채널 리세스(RS6)의 제6 리세스 폭(WI6)는 제5 채널 리세스(RS5)의 제5 리세스 폭(WI5)보다 작을 수 있다.
바디 리세스(BRS)는 채널 리세스(RS1-RS6)보다 리세스 폭이 클 수 있다. 바디 리세스(BRS)는 채널 리세스(RS1-RS6)보다 리세스 깊이가 클 수 있다. 예를 들어, 바디 리세스(BRS)의 리세스 깊이(BDE)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 클 수 있다. 바디 리세스(BRS)의 리세스 폭(BWI)는 제1 채널 리세스(RS1)의 제1 리세스 폭(WI1)보다 클 수 있다.
채널 리세스들(RS1-RS6)에 의해, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 아령(dumbbell) 형태를 가질 수 있다. 다시 말하면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 중심부의 두께는, 제1 소스/드레인 패턴(SD1)과 연결되는 사이드부의 두께보다 작을 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 중심부의 두께는, 하위 티어에서 상위 티어로 갈수록 점진적으로 증가할 수 있다. 예를 들어, 제2 반도체 패턴(SP2)의 제2 두께(TK2)는 제1 반도체 패턴(SP1)의 제1 두께(TK1)보다 클 수 있다. 제3 반도체 패턴(SP3)의 제3 두께(TK3)는 제2 반도체 패턴(SP2)의 제2 두께(TK2)보다 클 수 있다.
도 5d를 다시 참조하면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제1 방향(D1)으로의 폭은, 하위 티어에서 상위 티어로 갈수록 점진적으로 증가할 수 있다. 예를 들어, 제2 반도체 패턴(SP2)의 제2 채널 폭(CW2)은 제1 반도체 패턴(SP1)의 제1 채널 폭(CW1)보다 클 수 있다. 제3 반도체 패턴(SP3)의 제3 채널 폭(CW3)은 제2 반도체 패턴(SP2)의 제2 채널 폭(CW2)보다 클 수 있다.
도 6a를 다시 참조하면, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은 모래시계 형태를 가질 수 있다. 다시 말하면, 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)의 제2 방향(D2)으로의 폭은, 그의 상부에서 그의 하부로 갈수록 감소했다가 다시 증가할 수 있다. 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은, 그의 상부(UP)와 하부(LP) 사이에서 최소 폭(MWI)을 가질 수 있다.
제1 내지 제3 부분들(PO1, PO2, PO3)은 하위 티어에서 상위 티어로 갈수록 사이즈(또는 부피)가 점진적으로 감소할 수 있다. 예를 들어, 제2 부분(PO2)의 최소 폭(MWI)은 제1 부분(PO1)의 최소 폭(MWI)보다 작을 수 있다. 제3 부분(PO3)의 최소 폭(MWI)은 제2 부분(PO2)의 최소 폭(MWI)보다 작을 수 있다. 예를 들어 도 5d를 참조하면, 제2 부분(PO2)의 두께(TK5)는 제1 부분(PO1)의 두께(TK4)보다 작을 수 있다. 제3 부분(PO3)의 두께(TK6)는 제2 부분(PO2)의 두께(TK5)보다 작을 수 있다.
도 6a를 다시 참조하면, 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 하부(LP)와 상부(UP)를 포함할 수 있다. 하부(LP)와 상부(UP) 사이의 경계는, 해당하는 부분이 최소 폭(MWI)을 갖는 레벨일 수 있다. 제1 내지 제3 부분들(PO1, PO2, PO3) 각각의 하부(LP)의 부피는 상부(UP)의 부피보다 클 수 있다.
대표적으로 제1 부분(PO1)의 하부(LP)의 부피는 상부(UP)의 부피보다 클 수 있다. 제1 부분(PO1)의 하부(LP)의 최대폭은 상부(UP)의 최대폭보다 클 수 있다. 제1 부분(PO1)의 하부(LP)의 높이(HEL)는 상부(UP)의 높이(HEU)보다 클 수 있다. 이는 바디 리세스(BRS)가 제1 채널 리세스(RS1)보다 더 크게 형성되기 때문이다.
내측 스페이서들(ISP) 중 최하부의 내측 스페이서(ISP)와 제1 활성 패턴(AP1) 사이에 반도체 층(SMCL)이 개재될 수 있다. 반도체 층(SMCL)은 제1 활성 패턴(AP1)의 상면으로부터 성장된 에피택시얼 층일 수 있다. 반도체 층(SMCL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있다. 일 예로 반도체 층(SMCL)이 실리콘(Si)을 포함할 경우, 반도체 층(SMCL)과 제1 활성 패턴(AP1) 사이의 경계가 구별되지 않을 수 있다. 반도체 층(SMCL)은 바디 리세스(BRS)가 채널 리세스(RS1-RS6)보다 더 커지도록 도울 수 있다.
제1 소스/드레인 패턴(SD1)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)을 향해 각각 돌출된 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)을 포함할 수 있다. 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)은, 하위 티어에서 상위 티어로 갈수록 돌출 길이가 점진적으로 감소할 수 있다. 예를 들어, 제2 돌출부(PRP2)의 제2 돌출 길이(PRL2)는 제1 돌출부(PRP1)의 제1 돌출 길이(PRL1)보다 작을 수 있다. 제3 돌출부(PRP3)의 제3 돌출 길이(PRL3)는 제2 돌출부(PRP2)의 제2 돌출 길이(PRL2)보다 작을 수 있다.
내측 스페이서들(ISP)의 제2 방향(D2)으로의 폭은, 하위 티어에서 상위 티어로 갈수록 점진적으로 증가할 수 있다. 이는 하위 티어에서 상위 티어로 갈수록 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)의 돌출 길이가 감소하기 때문이다 (PRL1 > PRL2 > PRL3).
본 발명의 실시예들에 따른 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 그의 상하부에 각각 채널 리세스들을 포함함으로써, 유효 채널 길이(ECL)를 증가시킬 수 있다. 이로써 본 발명은 누설 전류 및 DIBL과 같은 단채널 효과를 방지할 수 있다. 본 발명은 핫 캐리어 효과를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 바디 리세스(BRS)는 제1 활성 패턴(AP1)의 상부에 형성됨으로써, 제1 활성 패턴(AP1)의 상부에 형성되는 채널이 3차원적 구조를 가질 수 있다. 즉 제1 활성 패턴(AP1)의 상부의 유효 채널 길이(ECL)를 증가시키고 단채널 효과를 감소시킬 수 있다. 또한 제1 활성 패턴(AP1)의 상부에서 발생하는 누설 전류도 방지할 수 있다.
도 6b를 참조하여, 제2 활성 패턴(AP2) 상의 제2 채널 패턴(CH2) 및 게이트 전극(GE)에 대해 보다 상세히 설명한다.
제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 그의 하부 및 그의 상부에 형성된 채널 리세스들을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 채널 리세스들(RS1-RS6)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 채널 리세스들(RS1-RS6)에 관한 설명과 실질적으로 동일할 수 있다.
본 발명의 일 실시예로, 제2 활성 패턴(AP2)의 상부는 바디 리세스(BRS)를 포함할 수 있다. 바디 리세스(BRS)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 바디 리세스(BRS)에 관한 설명과 실질적으로 동일할 수 있다.
채널 리세스들(RS1-RS6)에 의해, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 아령 형태를 가질 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 관한 설명과 실질적으로 동일할 수 있다.
게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은 모래시계 형태를 가질 수 있다. 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 하부(LP) 및 하부(LP)보다 부피가 작은 상부(UP)를 포함할 수 있다. 제1 내지 제3 부분들(PO1, PO2, PO3)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 제1 내지 제3 부분들(PO1, PO2, PO3)에 관한 설명과 실질적으로 동일할 수 있다.
내측 게이트 스페이서들(IGS) 중 최하부의 내측 게이트 스페이서(IGS)와 제2 활성 패턴(AP2) 사이에 반도체 층(SMCL)이 개재될 수 있다. 반도체 층(SMCL)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 반도체 층(SMCL)에 관한 설명과 실질적으로 동일할 수 있다.
제2 소스/드레인 패턴(SD2)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)을 향해 각각 돌출된 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)을 포함할 수 있다. 각각의 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)은 내측 게이트 스페이서(IGS)에 의해 덮일 수 있다. 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)에 관한 설명은, 앞서 도 6a를 참조하여 설명한 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)에 관한 설명과 실질적으로 동일할 수 있다.
도 6a를 참조하여 설명한 3차원 트랜지스터는 NMOSFET으로 예시하였고, 도 6b를 참조하여 설명한 3차원 트랜지스터는 PMOSFET으로 예시하였으나, 본 발명이 이에 제한되는 것은 아니다. 일 실시예로, 도 6a에 나타난 3차원 트랜지스터는 PMOSFET에도 적용될 수 있다. 일 실시예로, 도 6b에 나타난 3차원 트랜지스터는 NMOSFET에도 적용될 수 있다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 9b, 도 10b, 도 11b 및 도 12b는 도 4의 B-B'선에 대응하는 단면도들이다. 도 9c 및 도 10c는 도 4의 C-C'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 11c 및 도 12c는 도 4의 D-D'선에 대응하는 단면도들이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 영역들(AR1, AR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)이 형성될 수 있다. 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
희생층(SAL)은 활성층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 활성 영역들(AR1, AR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 형성될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 적어도 두 개의 막들을 포함하는 다중 막일 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RCS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RCS2)이 형성될 수 있다. 제1 및 제2 리세스들(RCS1, RCS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 9c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RCS1)이 형성될 수 있다. 제1 리세스(RCS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제1 리세스(RCS1)의 제2 방향(D2)으로의 폭은, 기판(100)에 가까워질수록 작아질 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RCS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RCS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다.
제1 리세스(RCS1)에 의해 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)에 대한 선택적 식각 공정을 수행할 수 있다. 상기 식각 공정은 실리콘-저마늄만을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다. 상기 식각 공정에 의해 각각의 희생층들(SAL)은 인덴트(indented)되어, 인덴트 영역(IDR)이 형성될 수 있다. 인덴트 영역(IDR)에 의해 희생층(SAL)의 측벽은 오목해질 수 있다.
제1 리세스(RCS1)의 인덴트 영역들(IDR)을 채우는 내측 스페이서들(ISP)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RCS1) 내에 인덴트 영역들(IDR)을 채우는 절연막이 형성될 수 있다. 상기 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 측벽들이 노출될 때까지 상기 절연막을 습식 식각하여, 인덴트 영역(IDR) 내에만 잔류하는 내측 스페이서(ISP)가 형성될 수 있다.
도 9a 내지 도 9c를 다시 참조하면, 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RCS2)은, 제1 리세스들(RCS1)을 형성하는 것과 유사한 방법으로 형성될 수 있다. 제2 리세스(RCS2)에 의해 노출된 희생층들(SAL)에 대한 선택적 식각 공정이 수행되어, 제2 리세스(RCS2) 내에 인덴트 영역들(IDE)이 형성될 수 있다. 인덴트 영역들(IDE)에 의해 제2 리세스(RCS2)는 물결 모양의 내측벽을 가질 수 있다. 제2 활성 패턴(AP2) 상의 인덴트 영역들(IDE) 내에는 내측 스페이서들(ISP)이 형성되지 않을 수 있다. 서로 인접하는 제2 리세스들(RCS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 리세스들(RCS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RCS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 리세스(RCS1)를 채우는 에피택시얼 층이 형성될 수 있다. 상기 에피택시얼 층은, 제1 리세스(RCS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제1 활성 패턴(AP1)(즉, 기판(100)의 상부)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제1 소스/드레인 패턴(SD1)이 형성되는 동안, 제1 소스/드레인 패턴(SD1)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RCS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RCS2)의 내측벽을 시드층으로 하는 제2 SEG 공정을 수행하여 형성될 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 리세스(RCS2)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3), 희생층들(SAL) 및 제2 활성 패턴(AP2)(즉, 기판(100)의 상부)을 시드로 하여 성장될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)이 형성되는 동안, 제2 소스/드레인 패턴(SD2)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 11c 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 11c 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 활성 영역들(AR1, AR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 저마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다.
도 11c를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 및 도 11b를 다시 참조하면, 본 발명의 실시예들에 따른 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 각각은 수직적으로 더 확장될 수 있다. 이로써 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 각각은 모래시계 형태를 가질 수 있다. 내측 영역(IRG1-IRG3)을 확장하는 것은, 내측 영역(IRG1-IRG3)에 의해 노출된 반도체 패턴(SP1, SP2, SP3)을 리세스하는 것을 포함할 수 있다. 이하, 도 13a 내지 도 16b를 참조하여 내측 영역(IRG1-IRG3)을 확장하는 방법을 보다 상세히 설명한다.
도 13a, 14a, 15a 및 16a는 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다. 도 13b, 14b, 15b 및 16b는 도 11b의 N 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 13a 및 도 13b를 참조하면, 희생 패턴(PP)이 선택적으로 제거되어, 외측 영역(ORG)이 형성될 수 있다. 외측 영역(ORG)은 제1 소스/드레인 패턴들(SD1) 사이의 희생층들(SAL)을 노출할 수 있다. 외측 영역(ORG)은 제2 소스/드레인 패턴들(SD2) 사이의 희생층들(SAL)을 노출할 수 있다.
본 발명의 일 실시예에 따르면, 최하부의 희생층(SAL)과 활성 패턴(AP1 또는 AP2) 사이에 반도체 층(SMCL)이 제공될 수 있다. 반도체 층(SMCL)은 활성 패턴(AP1 또는 AP2)의 상면을 시드로 하는 에피택시얼 성장 공정으로 형성될 수 있다. 반도체 층(SMCL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 어느 하나로 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 외측 영역(ORG)에 의해 노출된 희생층들(SAL)을 선택적으로 제거할 수 있다. 이로써 순차적으로 적층된 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)은 빈 공간일 수 있다. 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 노출할 수 있다.
제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 내측 게이트 스페이서들(IGS)이 각각 형성될 수 있다. 내측 게이트 스페이서들(IGS)은 제2 소스/드레인 패턴(SD2)을 덮되, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 노출되도록 형성될 수 있다. 다시 말하면, 내측 게이트 스페이서들(IGS)은 제2 소스/드레인 패턴(SD2)의 표면 상에만 선택적으로 형성될 수 있다.
본 발명의 일 실시예로, 내측 게이트 스페이서들(IGS)을 형성하는 것은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 수평 방향(예를 들어, 제2 방향(D2))으로 스페이서 막을 증착하는 것 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면이 노출될 때까지 상기 스페이서 막을 습식 식각하는 것을 포함할 수 있다.
본 발명의 다른 실시예로, 내측 게이트 스페이서들(IGS)을 형성하는 것은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)에 의해 노출된 제2 소스/드레인 패턴(SD2)의 표면을 선택적으로 산화시켜, 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예로, 내측 게이트 스페이서들(IGS)은 생략될 수도 있다.
도 15a 및 도 15b를 참조하면, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면 상에 산화 공정을 수행할 수 있다. 이로써 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 산화 패턴들(OXP1-OXP6)이 형성될 수 있다.
제1 소스/드레인 패턴(SD1)의 표면을 덮는 내측 스페이서들(ISP)에 의해, 상기 산화 공정 동안 제1 소스/드레인 패턴(SD1)은 산화되지 않을 수 있다. 제2 소스/드레인 패턴(SD2)의 표면을 덮는 내측 게이트 스페이서들(IGS)에 의해, 상기 산화 공정 동안 제2 소스/드레인 패턴(SD2)은 산화되지 않을 수 있다.
노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 제1 내지 제6 산화 패턴들(OXP1-OXP6)이 형성됨으로써, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에는 제1 내지 제6 채널 리세스들(RS1-RS6)이 형성될 수 있다. 제1 내지 제6 채널 리세스들(RS1-RS6)은 각각 제1 내지 제6 산화 패턴들(OXP1-OXP6)에 의해 형성될 수 있다.
노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 산화량이 증가할수록 그에 대응하는 채널 리세스(RS1-RS6)의 크기는 증가할 수 있다. 산화 패턴(OXP1-OXP6)의 크기가 증가할수록 그에 대응하는 채널 리세스(RS1-RS6)의 크기는 증가할 수 있다. 예를 들어 제1 내지 제6 산화 패턴들(OXP1-OXP6)의 크기는 하위 티어에서 상위 티어로 갈수록 점진적으로 감소할 수 있다. 이로써 제1 내지 제6 채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 리세스 깊이가 점진적으로 감소할 수 있다. 제1 내지 제6 채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 제2 방향(D2)으로의 리세스 폭이 점진적으로 감소할 수 있다.
제1 내측 영역(IRG1)에 의해 노출된 활성 패턴(AP1 또는 AP2)의 상부가 산화되어, 바디 산화 패턴(BOXP)이 형성될 수 있다. 한편 제1 내측 영역(IRG1)에 의해 노출된 반도체 층(SMCL)은 활성 패턴(AP1 또는 AP2)의 산화를 도울 수 있다. 결과적으로 바디 산화 패턴(BOXP)의 크기는, 산화 패턴(OXP1-OXP6)의 크기보다 클 수 있다. 바디 산화 패턴(BOXP)에 의해 형성된 바디 리세스(BRS)의 크기는, 채널 리세스(RS1-RS6)의 크기보다 클 수 있다.
본 발명의 다른 실시예로, 상기 산화 공정을 수행하기 전에, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 반응성-이온 식각(Reactive-ion etching, RIE) 공정이 수행될 수 있다. 반응성-이온 식각 공정에 의해 얕은 깊이의 제1 내지 제6 채널 리세스들(RS1-RS6)이 먼저 형성될 수 있다. 얕은 깊이의 제1 내지 제6 채널 리세스들(RS1-RS6) 상에 상기 산화 공정에 의한 제1 내지 제6 산화 패턴들(OXP1-OXP6)이 각각 형성될 수 있다. 이로써 제1 내지 제6 채널 리세스들(RS1-RS6)이 더 깊어질 수 있다.
도 16a 및 도 16b를 참조하면, 바디 산화 패턴(BOXP) 및 제1 내지 제6 산화 패턴들(OXP1-OXP6)이 선택적으로 제거될 수 있다. 이로써 내측 영역(IRG1-IRG3)은 채널 리세스(RS1-RS6)와 연결되어, 수직적으로 더 크게 확장될 수 있다.
제1 내지 제6 채널 리세스들(RS1-RS6)의 제1 내지 제6 리세스 깊이들(DE1-DE6)은 하위 티어에서 상위 티어로 갈수록 감소할 수 있다. 제1 내지 제6 채널 리세스들(RS1-RS6)의 제1 내지 제6 리세스 폭들(WI1-WI6)은 하위 티어에서 상위 티어로 갈수록 감소할 수 있다. 이에 따라 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)의 크기는 하위 티어에서 상위 티어로 갈수록 감소할 수 있다.
도 11c를 다시 참조하면, 앞서 도 15a 및 도 15b를 참조하여 설명한 바와 같이, 제1 내지 제3 반도체 패턴들(SP1-SP3)은 산화됨으로써 그 크기가 감소할 수 있다. 제2 반도체 패턴(SP2)의 크기는 제3 반도체 패턴(SP3)의 크기보다 더 감소하고, 제1 반도체 패턴(SP1)의 크기는 제2 반도체 패턴(SP2)의 크기보다 더 감소할 수 있다. 제1 내지 제3 반도체 패턴들(SP1-SP3) 각각은 산화되어 그의 양 측벽들(SW)이 라운드될 수 있다. 제1 내지 제3 반도체 패턴들(SP1-SP3)의 제1 내지 제3 두께들(TK1-TK3)은 하위 티어에서 상위 티어로 갈수록 증가할 수 있다. 제1 내지 제3 반도체 패턴들(SP1-SP3)의 제1 내지 제3 채널 폭들(CW1-CW3)은 하위 티어에서 상위 티어로 갈수록 증가할 수 있다.
도 12a 내지 도 12c를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러싸도록 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 게이트 절연막(GI)이 형성될 수 있다. 외측 영역(ORG) 내에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)을 형성하는 것은, 실리콘 산화막 및 고유전막을 순차적으로 형성하는 것을 포함할 수 있다.
게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 부분들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 제4 부분(PO4)을 포함할 수 있다.
제1 내지 제3 부분들(PO1, PO2, PO3)은 하위 티어에서 상위 티어로 갈수록 사이즈(또는 부피)가 점진적으로 감소할 수 있다. 예를 들어 도 12c를 참조하면, 제2 부분(PO2)의 두께(TK5)는 제1 부분(PO1)의 두께(TK4)보다 작게 형성될 수 있다. 제3 부분(PO3)의 두께(TK6)는 제2 부분(PO2)의 두께(TK5)보다 작게 형성될 수 있다.
상술한 바디 리세스(BRS) 및 채널 리세스들(RS1-RS6)에 의해, 채널에 인접하는 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은 3차원적 게이트 구조를 갖도록 형성될 수 있다. 이로써 본 발명에 따른 게이트 전극(GE)은 유효 채널 길이(ECL)를 증가시키고 단채널 효과로 인한 문제점들을 방지할 수 있다.
게이트 전극(GE)을 리세스하여, 게이트 전극(GE)의 상면이 게이트 스페이서(GS)의 상면보다 낮아지도록 할 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)의 상면은 게이트 스페이서(GS)의 상면과 공면을 이룰 수 있다.
도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
각각의 활성 콘택(AC) 및 게이트 콘택(GC)을 형성하는 것은, 배리어 패턴(BM)을 형성하는 것 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴(BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴(FM)은 저저항 금속을 포함할 수 있다.
싱글 하이트 셀(SHC)의 제1 경계(BD1) 및 제2 경계(BD2)에 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 17 및 도 18 각각은 도 5a의 M 영역의 다른 실시예를 나타낸 확대도이다. 도 19, 도 20 및 도 21 각각은, 도 5b의 N 영역의 다른 실시예를 나타낸 확대도이다. 후술할 실시예들에서는, 앞서 도 1 내지 도 6b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17을 참조하면, 제1 활성 패턴(AP1)의 상부에 바디 리세스(BRS)가 생략될 수 있다. 즉 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이의 제1 활성 패턴(AP1)의 상면은 평평할 수 있다. 바디 리세스(BRS)가 생략됨으로써, 게이트 전극(GE)의 제1 부분(PO1)의 크기(또는 부피)는 제2 부분(PO2)의 크기(또는 부피)보다 작을 수 있다. 제2 활성 패턴(AP2)의 상부에도 바디 리세스(BRS)가 생략될 수 있다.
제1 활성 패턴(AP1)의 상면 상에 리세스 방지 층(RPL)이 제공될 수 있다. 리세스 방지 층(RPL)은, 앞서 도 15a를 참조하여 설명한 산화 공정 동안 제1 활성 패턴(AP1)의 상부가 산화되지 않도록 제1 활성 패턴(AP1)을 보호할 수 있다. 즉, 리세스 방지 층(RPL)에 의해 제1 활성 패턴(AP1)의 상부에 앞서 도 15a를 참조하여 설명한 바디 산화 패턴(BOXP)이 형성되지 않을 수 있다.
도 18을 참조하면, 게이트 절연막(GI)의 수평 방향의 두께(TK7)는 수직 방향의 두께(TK8)보다 클 수 있다. 예를 들어, 게이트 전극(GE)의 제2 부분(PO2)과 내측 스페이서(ISP) 사이에 개재된 게이트 절연막(GI)은 제7 두께(TK7)를 가질 수 있다. 게이트 전극(GE)의 제2 부분(PO2)과 제2 반도체 패턴(SP2) 사이에 개재된 게이트 절연막(GI)은 제8 두께(TK8)를 가질 수 있다. 제7 두께(TK7)는 제8 두께(TK8)보다 클 수 있다. 게이트 절연막(GI)의 수평 방향의 두께(TK7)가 상대적으로 커짐으로써, 게이트 전극(GE)에서 소스/드레인 패턴(SD1, SD2)으로의 누설 전류를 더욱 효과적으로 방지할 수 있다.
게이트 절연막(GI)은 순차적으로 적층된 계면막(IL), 상유전체 물질막(HK, 또는 고유전막) 및 강유전체 물질막(FE)을 포함할 수 있다. 상유전체 물질막(HK) 및 강유전체 물질막(FE)에 관한 구체적인 설명은, 앞서 게이트 절연막(GI)에서 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 계면막(IL)은 실리콘 산화막을 포함하고, 상유전체 물질막(HK)은 하프늄 산화막을 포함하며, 강유전체 물질막(FE)은 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나의 도펀트를 함유하는 하프늄 산화막을 포함할 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)의 수평 방향으로의 두께(TK7)가 수직 방향의 두께(TK8)보다 커지도록 조절하는 것은, 계면막(IL)을 불균일하게 증착시킴으로써 달성할 수 있다. 즉 계면막(IL)의 수평 방향으로의 두께는 수직 방향의 두께보다 크도록 형성될 수 있다. 도 19을 참조하면, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이의 내측 게이트 스페이서들(IGS)이 생략될 수 있다. 이로써 제1 내지 제3 부분들(PO1, PO2, PO3)을 둘러싸는 게이트 절연막(GI)은 제2 소스/드레인 패턴(SD2)의 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)을 직접 덮을 수 있다.
대표적으로 제1 부분(PO1)은 양 측의 제2 소스/드레인 패턴들(SD2)을 향해 각각 돌출된 한 쌍의 수평 연장부들(HEP)을 포함할 수 있다. 제1 부분(PO1)이 수평 연장부들(HEP)을 더 포함함으로써, 제1 부분(PO1)의 크기(또는 부피)는 도 6b의 제1 부분(PO1)의 크기(또는 부피)보다 더 커질 수 있다.
도 20를 참조하면, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이의 내측 게이트 스페이서들(IGS)이 생략될 수 있다. 나아가 제2 소스/드레인 패턴(SD2)의 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)이 생략될 수 있다. 제1 내지 제3 부분들(PO1, PO2, PO3)을 둘러싸는 게이트 절연막(GI)은 제2 소스/드레인 패턴(SD2)의 측벽과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 양 측의 제2 소스/드레인 패턴들(SD2)을 향해 각각 돌출된 한 쌍의 수평 연장부들(HEP)을 포함할 수 있다.
도 21을 참조하면, 도 20에 나타난 반도체 소자에서 제2 활성 패턴(AP2)의 상부에 바디 리세스(BRS)가 생략될 수 있다. 즉 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이의 제1 활성 패턴(AP1)의 상면은 평평할 수 있다. 바디 리세스(BRS)가 생략됨으로써, 제2 활성 패턴(AP2)의 상부에 형성되는 채널은 평평한 2차원 구조를 가질 수 있다.
제2 활성 패턴(AP2)의 상면을 덮는 반도체 층(SMCL)은, 하나의 제1 소스/드레인 패턴(SD1)으로부터 이에 인접하는 다른 제1 소스/드레인 패턴(SD1)까지 끊김 없이 연장될 수 있다. 본 발명의 다른 실시예로, 반도체 층(SMCL)은 앞서 설명한 도 17의 리세스 방지 층(RPL)으로 대체될 수도 있다.
도 22은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다. 도 23 및 도 25 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도이다. 후술할 실시예들에서는, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22을 참조하면, 제1 채널 패턴(CH1)은 순차적으로 적층된 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 즉 제1 채널 패턴(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결하는 4개의 나노 시트들을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는, N개의 나노 시트들이 적층된 MBCFET 또는 GAAFET을 포함할 수 있다. 상기 N은 2 이상의 정수일 수 있다. 즉 본 발명의 트랜지스터는, 3개 또는 4개의 나노 시트들뿐만 아니라, 2개의 나노 시트들 또는 5개 이상의 나노 시트들도 포함할 수 있다.
게이트 전극(GE)은, 제1 내지 제4 반도체 패턴들(SP1-SP4) 아래에 각각 제공된 제1 내지 제4 부분들(PO1-PO4)을 포함할 수 있다. 게이트 전극(GE)은 최상부의 반도체 패턴, 즉 제4 반도체 패턴(SP4) 상의 제5 부분(PO5)을 더 포함할 수 있다. 제1 내지 제4 부분들(PO1-PO4)의 크기(또는 부피)는 하위 티어에서 상위 티어로 갈수록 점진적으로 감소할 수 있다.
도 23을 참조하면, 제2 반도체 패턴(SP2)의 제2 두께(TK2)는 제1 반도체 패턴(SP1)의 제1 두께(TK1)보다 크지만, 제2 반도체 패턴(SP2)의 제2 채널 폭(CW2)은 제1 반도체 패턴(SP1)의 제1 채널 폭(CW1)과 실질적으로 동일할 수 있다. 제3 반도체 패턴(SP3)의 제3 두께(TK3)는 제2 반도체 패턴(SP2)의 제2 두께(TK2)보다 크며, 나아가 제3 반도체 패턴(SP3)의 제3 채널 폭(CW3)은 제2 반도체 패턴(SP2)의 제2 채널 폭(CW2)보다 클 수 있다.
도 24를 참조하면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 중심부의 두께는, 하위 티어에서 상위 티어로 갈수록 점진적으로 증가할 수 있다 (즉, TK3 > TK2 > TK1). 한편 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 동일한 제1 방향(D1)으로의 채널 폭을 가질 수 있다. 예를 들어, 제1 반도체 패턴(SP1)의 제1 채널 폭(CW1), 제2 반도체 패턴(SP2)의 제2 채널 폭(CW2) 및 제3 반도체 패턴(SP3)의 제3 채널 폭(CW3)은 서로 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴;
    상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고; 및
    상기 게이트 전극의 상기 제1 부분과 상기 제1 및 제2 반도체 패턴들 사이에 개재된 게이트 절연막을 포함하되,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴보다 높은 티어에 위치하고,
    상기 제1 반도체 패턴은 제1 깊이를 갖는 제1 채널 리세스를 포함하며,
    상기 제2 반도체 패턴은 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 채널 리세스를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 채널 리세스들은 상기 게이트 절연막에 의해 덮이는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극의 상기 제1 부분은 하부 및 상부를 포함하고,
    상기 하부 및 상기 상부 사이의 경계는, 상기 제1 부분이 최소 폭을 갖는 지점이며,
    상기 하부의 부피는 상기 상부의 부피보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 채널 리세스는 제1 리세스 폭을 갖고,
    상기 제2 채널 리세스는 상기 제1 리세스 폭보다 작은 제2 리세스 폭을 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 전극은, 상기 활성 패턴과 상기 제1 반도체 패턴 사이에 개재된 제2 부분을 더 포함하고,
    상기 활성 패턴은, 상기 제1 깊이보다 큰 제3 깊이를 갖는 바디 리세스를 포함하며,
    상기 제2 부분의 적어도 일부는 상기 바디 리세스 내에 제공되는 반도체 소자.
  6. 제5항에 있어서,
    상기 소스/드레인 패턴은, 상기 제1 부분을 향해 돌출된 제1 돌출부 및 상기 제2 부분을 향해 돌출된 제2 돌출부를 포함하고,
    상기 제1 돌출부의 제1 돌출 길이는, 상기 제2 돌출부의 제2 돌출 길이보다 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극은 제1 방향으로 연장되고,
    상기 제1 반도체 패턴은 상기 제1 방향으로 제1 채널 폭을 갖고,
    상기 제2 반도체 패턴은 상기 제1 채널 폭보다 큰 제2 채널 폭을 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 반도체 패턴들 각각은 아령(dumbbell) 형태를 갖고,
    상기 제1 반도체 패턴의 최소 두께는 제1 두께이고,
    상기 제2 반도체 패턴의 최소 두께는 상기 제1 두께보다 큰 제2 두께인 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 전극의 상기 제1 부분은 모래시계 형태를 갖고,
    상기 제1 부분의 폭은, 그의 상부에서 그의 하부로 갈수록 감소했다가 다시 증가하는 반도체 소자.
  10. 제1항에 있어서,
    상기 활성 패턴의 상면을 덮는 리세스 방지 층을 더 포함하되,
    상기 리세스 방지 층은 상기 활성 패턴의 상부에 리세스가 형성되지 못하도록 구성되는 반도체 소자.
  11. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴;
    상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고; 및
    상기 게이트 전극의 상기 제1 부분과 상기 제1 및 제2 반도체 패턴들 사이에 개재된 게이트 절연막을 포함하되,
    상기 게이트 전극의 상기 제1 부분은 모래시계 형태를 갖고,
    상기 제1 부분은, 하부, 상부 및 상기 하부와 상기 상부 사이의 경계를 포함하며,
    상기 제1 부분의 폭은, 상기 상부에서 상기 경계로 갈수록 감소하여 상기 경계에서 최소값에 도달하고, 이후 상기 경계에서 상기 하부로 갈수록 다시 증가하며,
    상기 하부의 부피는 상기 상부의 부피보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 반도체 패턴은 상기 하부에 인접하는 제1 채널 리세스를 포함하고,
    상기 제2 반도체 패턴은 상기 상부에 인접하는 제2 채널 리세스를 포함하며,
    상기 제1 채널 리세스의 제1 깊이는 상기 제2 채널 리세스의 제2 깊이보다 큰 반도체 소자.
  13. 제12항에 있어서,
    상기 하부 상의 상기 게이트 절연막은 상기 제1 채널 리세스를 덮고,
    상기 상부 상의 상기 게이트 절연막은 상기 제2 채널 리세스를 덮는 반도체 소자.
  14. 제11항에 있어서,
    상기 상부의 최대폭은, 상기 하부의 최대폭보다 작은 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 및 제2 반도체 패턴들 각각은 아령(dumbbell) 형태를 갖고,
    상기 제1 반도체 패턴의 최소 두께는 제1 두께이고,
    상기 제2 반도체 패턴의 최소 두께는 상기 제1 두께보다 큰 제2 두께인 반도체 소자.
  16. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴을 정의하는 소자 분리막;
    상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 사이에 각각 개재된 복수개의 부분들을 포함하며;
    상기 게이트 전극의 상기 복수개의 부분들 각각을 둘러싸는 게이트 절연막;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택;
    상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층;
    상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택;
    상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며,
    상기 복수개의 반도체 패턴들은 각각 채널 리세스들을 포함하고,
    상기 채널 리세스들의 깊이는, 하위 티어에서 상위 티어로 갈수록 점진적으로 감소하는 반도체 소자.
  17. 제16항에 있어서,
    상기 채널 리세스들의 리세스 폭은, 하위 티어에서 상위 티어로 갈수록 점진적으로 감소하는 반도체 소자.
  18. 제16항에 있어서,
    상기 게이트 전극의 상기 복수개의 부분들의 부피는, 상기 하위 티어에서 상기 상위 티어로 갈수록 점진적으로 감소하는 반도체 소자.
  19. 제16항에 있어서,
    상기 복수개의 반도체 패턴들의 최소 두께는 상기 하위 티어에서 상기 상위 티어로 갈수록 점진적으로 증가하는 반도체 소자.
  20. 제16항에 있어서,
    상기 게이트 전극의 상기 복수개의 부분들 각각은 모래시계 형태를 갖고,
    상기 복수개의 반도체 패턴들 각각은 아령 형태를 갖는 반도체 소자.
KR1020220086793A 2022-07-14 2022-07-14 반도체 소자 및 그의 제조 방법 KR20240009652A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020220086793A KR20240009652A (ko) 2022-07-14 2022-07-14 반도체 소자 및 그의 제조 방법
US18/121,869 US20240021734A1 (en) 2022-07-14 2023-03-15 Semiconductor device and method of fabricating the same
EP23164323.0A EP4307388A1 (en) 2022-07-14 2023-03-27 Semiconductor device and method of fabricating the same
CN202310314967.6A CN117410315A (zh) 2022-07-14 2023-03-28 半导体装置
TW112119399A TW202404081A (zh) 2022-07-14 2023-05-24 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220086793A KR20240009652A (ko) 2022-07-14 2022-07-14 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20240009652A true KR20240009652A (ko) 2024-01-23

Family

ID=85778976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220086793A KR20240009652A (ko) 2022-07-14 2022-07-14 반도체 소자 및 그의 제조 방법

Country Status (5)

Country Link
US (1) US20240021734A1 (ko)
EP (1) EP4307388A1 (ko)
KR (1) KR20240009652A (ko)
CN (1) CN117410315A (ko)
TW (1) TW202404081A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004985B2 (en) * 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US11189705B2 (en) * 2019-07-30 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of reducing parasitic capacitance in multi-gate field-effect transistors
US10903317B1 (en) * 2019-08-07 2021-01-26 Globalfoundries U.S. Inc. Gate-all-around field effect transistors with robust inner spacers and methods
US11201225B2 (en) * 2019-10-31 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US20210408289A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Nanowire transistors and methods of fabrication
KR20220077273A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
EP4307388A1 (en) 2024-01-17
TW202404081A (zh) 2024-01-16
CN117410315A (zh) 2024-01-16
US20240021734A1 (en) 2024-01-18

Similar Documents

Publication Publication Date Title
KR20230041108A (ko) 반도체 소자
KR20240009652A (ko) 반도체 소자 및 그의 제조 방법
KR20240020876A (ko) 반도체 소자 및 그의 제조 방법
EP4362103A1 (en) Semiconductor device
KR20240015319A (ko) 반도체 소자
KR20240057932A (ko) 반도체 소자
US20240136398A1 (en) Semiconductor device
US20230231049A1 (en) Semiconductor device and method of fabricating the same
TWI785706B (zh) 半導體元件
KR20230171144A (ko) 반도체 소자
US20230420552A1 (en) Semiconductor device and method of fabricating the same
KR20240044227A (ko) 반도체 소자
EP4216282A1 (en) Semiconductor device and method of fabricating the same
KR102554708B1 (ko) 반도체 소자
KR20230174636A (ko) 반도체 소자
KR20230146316A (ko) 반도체 소자 및 그의 제조 방법
US20230411451A1 (en) Semiconductor device
KR20230111555A (ko) 반도체 소자 및 그의 제조 방법
US20230163213A1 (en) Semiconductor device
KR20240032544A (ko) 반도체 소자 및 그의 제조 방법
KR20240028231A (ko) 반도체 소자 및 그의 제조 방법
KR20240009785A (ko) 반도체 소자 및 그의 제조 방법
CN117936566A (zh) 半导体器件
KR20240045800A (ko) 반도체 소자 및 그의 제조 방법
CN116504784A (zh) 半导体装置