TW202404081A - 半導體裝置 - Google Patents

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semiconductor
channel
recess
semiconductor pattern
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邊曉訓
林聖根
曺裕英
趙眞英
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南韓商三星電子股份有限公司
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Abstract

本發明揭露一種半導體裝置及其製造方法。裝置包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含多個豎直堆疊的半導體圖案；源極/汲極圖案，連接至半導體圖案；閘極電極，位於半導體圖案上，閘極電極包含插入於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案及所述第二半導體圖案為半導體圖案中的兩個鄰近者；以及閘極絕緣層，插入於閘極電極的第一部分與第一半導體圖案及第二半導體圖案之間。第二半導體圖案位於高於第一半導體圖案的階層處。第一半導體圖案包含具有第一深度的第一通道凹部，且第二半導體圖案包含具有小於第一深度的第二深度的第二通道凹部。

Description

半導體裝置及其製造方法
[相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. §119主張2022年7月14日在韓國智慧財產局申請的韓國專利申請案第10-2022-0086793號的優先權，所述韓國專利申請案的全部內容以引用的方式併入本文中。
本揭露是關於一種半導體裝置及其製造方法，且特定言之，是關於一種包含場效電晶體的半導體裝置及其製造方法。
半導體裝置包含由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor；MOS-FET）構成的積體電路。為滿足對具有較小圖案大小及簡約設計規則的半導體裝置的逐漸增加的需求，正大幅度地將MOS-FET按比例縮小。MOS-FET的按比例縮小可使半導體裝置的操作性質劣化。正在進行多種研究以克服與半導體裝置的按比例縮小相關聯的技術限制且實現具有高效能的半導體裝置。
本發明概念的實施例提供一種具有改良的可靠性及電特性的半導體裝置。
本發明概念的實施例提供一種製造具有改良的可靠性及電特性的半導體裝置的方法。
根據本發明概念的實施例，一種半導體裝置可包含：基底，具備主動圖案；通道圖案，位於所述主動圖案上，所述通道圖案包含半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開；源極/汲極圖案，連接至所述半導體圖案；閘極電極，位於所述半導體圖案上，所述閘極電極包含插入於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案及所述第二半導體圖案為所述半導體圖案中的兩個鄰近半導體圖案；以及閘極絕緣層，插入於所述閘極電極的所述第一部分與所述第一半導體圖案及所述第二半導體圖案中的各者之間。第二半導體圖案可高於第一半導體圖案而定位。第一半導體圖案可包含具有第一通道凹部的上部表面，所述第一通道凹部具有第一深度，且第二半導體圖案可包含具有第二通道凹部的下部表面，所述第二通道凹部具有小於所述第一深度的第二深度。
根據本發明概念的實施例，一種半導體裝置可包含：基底，具備主動圖案；通道圖案，位於所述主動圖案上，所述通道圖案包含半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開；源極/汲極圖案，連接至半導體圖案；閘極電極，位於所述半導體圖案上，所述閘極電極包含插入於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案及所述第二半導體圖案為所述半導體圖案中的兩個鄰近半導體圖案；以及閘極絕緣層，插入於所述閘極電極的所述第一部分與所述第一半導體圖案及所述第二半導體圖案中的各者之間。閘極電極的第一部分可具有沙漏形狀。第一部分可包含下部部分、上部部分以及下部部分與上部部分之間的界面。第一部分的寬度可隨著高度自第一部分的上部表面朝向界面降低而減小，在界面處可具有最小值，且可隨著高度自界面朝向第一部分的下部表面降低而增加。下部部分的體積可大於上部部分的體積。
根據本發明概念的實施例，一種半導體裝置可包含：基底，包含主動區；裝置隔離層，在所述主動區上界定主動圖案；通道圖案及源極/汲極圖案，位於所述主動圖案上，所述通道圖案包含半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開；閘極電極，位於所述半導體圖案上，所述閘極電極包含分別插入於所述半導體圖案當中的兩個鄰近半導體圖案之間的部分；閘極絕緣層，圍封所述閘極電極的所述部分的各部分；閘極間隔件，位於所述閘極電極的側表面上；閘極封蓋圖案，位於所述閘極電極的頂部表面上；層間絕緣層，位於所述閘極封蓋圖案上；主動觸點，穿透所述層間絕緣層且電連接至所述源極/汲極圖案；金屬半導體化合物層，插入於所述主動觸點與所述源極/汲極圖案之間；閘極觸點，穿透所述層間絕緣層及所述閘極封蓋圖案且電連接至所述閘極電極；第一金屬層，位於所述層間絕緣層上，所述第一金屬層包含分別電連接至所述主動觸點及所述閘極觸點的電力線及第一互連線；以及第二金屬層，位於所述第一金屬層上。第二金屬層可包含電連接至第一金屬層的第二互連線。半導體圖案可分別包含通道凹部。通道凹部的深度隨著距離在豎直方向上自半導體圖案當中的最下部半導體圖案朝向半導體圖案當中的最上部半導體圖案增加而減小。
根據本發明概念的實施例，一種製造半導體裝置的方法可包含：在基底上形成堆疊圖案，所述堆疊圖案包含交替堆疊的主動層及犧牲層；在所述堆疊圖案上形成在第一方向上延伸的犧牲圖案；藉由使用所述犧牲圖案作為蝕刻遮罩蝕刻所述堆疊圖案而在所述堆疊圖案中形成凹部，所述主動層包含藉由所述凹部暴露的至少一個半導體圖案；執行選擇性磊晶生長製程，其中藉由所述凹部暴露的所述半導體圖案充當晶種層，以形成填充所述凹部的源極/汲極圖案；移除所述犧牲圖案及所述犧牲層以暴露所述半導體圖案；對所述經暴露半導體圖案執行氧化製程以分別在所述半導體圖案的下部表面及上部表面處形成第一氧化物圖案及第二氧化物圖案；選擇性地移除所述第一氧化物圖案及所述第二氧化物圖案以分別在所述半導體圖案的所述下部表面及所述上部表面處形成第一通道凹部及第二通道凹部；以及依序形成閘極絕緣層及閘極電極以圍封所述半導體圖案。
現將參考隨附圖式更全面地描述本發明概念的實例實施例，在所述隨附圖式中繪示實例實施例。
圖1至圖3為示出根據本發明概念的實施例的半導體裝置的邏輯單元的概念圖。
參考圖1，可提供單高度單元SHC。詳言之，第一電力線M1_R1及第二電力線M1_R2可設置於基底100上。第一電力線M1_R1可為經提供源極電壓VSS（例如，接地電壓）的導電路徑。第二電力線M1_R2可為經提供汲極電壓（VDD）（例如，電源電壓）的導電路徑。
單高度單元SHC可界定於第一電力線M1_R1與第二電力線M1_R2之間。單高度單元SHC可包含一個第一主動區AR1及一個第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為P型金屬氧化物半導體場效電晶體（P-type metal oxide semiconductor field effect transistor；PMOSFET）區，且另一者可為N型金屬氧化物半導體場效電晶體（N-type metal oxide semiconductor field effect transistor；NMOSFET）區。換言之，單高度單元SHC可具有設置於第一電力線M1_R1與第二電力線M1_R2之間的互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）結構。
第一主動區AR1及第二主動區AR2中的各者在第一方向D1上可具有第一寬度W1。單高度單元SHC在第一方向D1上的長度可界定為第一高度HE1。第一高度HE1可實質上等於第一電力線M1_R1與第二電力線M1_R2之間的距離（例如，間距）。如本文中所使用的諸如「相同」、「相等」、「平面」或「共面」的術語涵蓋包含可能例如由於製造製程而發生的變化的近似相同。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。
單高度單元SHC可構成單一邏輯單元。在本說明書中，邏輯單元可意謂經組態以執行特定功能的邏輯裝置（例如，AND邏輯、OR邏輯、XOR邏輯、XNOR邏輯、反相器等）。換言之，邏輯單元可包含構成邏輯裝置的電晶體及將電晶體彼此連接的互連線。
參考圖2，可提供雙高度單元DHC。詳言之，第一電力線M1_R1、第二電力線M1_R2以及第三電力線M1_R3可設置於基底100上。第一電力線M1_R1可安置於第二電力線M1_R2與第三電力線M1_R3之間。第三電力線M1_R3可為經提供源極電壓（VSS）的導電路徑。
雙高度單元DHC可界定於第二電力線M1_R2與第三電力線M1_R3之間。雙高度單元DHC可包含一對第一主動區AR1及一對第二主動區AR2。
第二主動區AR2中的一者可鄰近於第二電力線M1_R2。第二主動區AR2中的另一者可鄰近於第三電力線M1_R3。所述對第一主動區AR1可鄰近於第一電力線M1_R1。當以平面視圖查看時，第一電力線M1_R1可安置於所述對第一主動區AR1之間。
雙高度單元DHC在第一方向D1上的長度可界定為第二高度HE2。第二高度HE2可為圖1的第一高度HE1的約兩倍。雙高度單元DHC的所述對第一主動區AR1可經組合以充當單一主動區。
在實施例中，如圖2中所繪示的雙高度單元DHC可界定為多高度單元。儘管未繪示，但多高度單元可包含三高度單元，其單元高度為單高度單元SHC的單元高度的約三倍。
參考圖3，第一單高度單元SHC1、第二單高度單元SHC2以及雙高度單元DHC可二維地配置於基底100上。第一單高度單元SHC1可安置於第一電力線M1_R1與第二電力線M1_R2之間。第二單高度單元SHC2可安置於第一電力線M1_R1與第三電力線M1_R3之間。第二單高度單元SHC2可在第一方向D1上鄰近於第一單高度單元SHC1。
雙高度單元DHC可安置於第二電力線M1_R2與第三電力線M1_R3之間。雙高度單元DHC可在第二方向D2上鄰近於第一單高度單元SHC1及第二單高度單元SHC2。
分隔結構DB可設置於第一單高度單元SHC1與雙高度單元DHC之間及第二單高度單元SHC2與雙高度單元DHC之間。雙高度單元DHC的主動區可藉由分隔結構DB而與第一單高度單元SHC1及第二單高度單元SHC2中的各者的主動區電分離。
圖4為示出根據本發明概念的實施例的半導體裝置的平面視圖。圖5A至圖5D為分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。圖6A為示出圖5A的部分『M』的放大截面視圖。圖6B為示出圖5B的部分『N』的放大截面視圖。圖4及圖5A至圖5D的半導體裝置可為圖1的單高度單元SHC的實例。
參考圖4及圖5A至圖5D，單高度單元SHC可設置於基底100上。構成邏輯電路的邏輯電晶體可安置於單高度單元SHC上。基底100可為由矽、鍺、矽鍺、合成半導體材料或類似者形成或包含矽、鍺、矽鍺、合成半導體材料或類似者的半導體基底。在實施例中，基底100可為矽晶圓。
基底100可包含第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的各者可在第二方向D2上延伸。在實施例中，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。
第一主動圖案AP1及第二主動圖案AP2可由形成於基底100的上部部分中的溝渠TR界定。第一主動圖案AP1可設置於第一主動區AR1上，且第二主動圖案AP2可設置於第二主動區AR2上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2中的各者可為基底100的豎直突出部分。在實施例中，第一主動圖案AP1及第二主動圖案AP2可自基底100磊晶生長或可藉由蝕刻基底100而形成。
裝置隔離層ST可設置於基底100上。裝置隔離層ST可設置為填充溝渠TR。裝置隔離層ST可包含或可為氧化矽層。裝置隔離層ST可不覆蓋待在下文描述的第一通道圖案CH1及第二通道圖案CH2。
第一通道圖案CH1可設置於第一主動圖案AP1上。第二通道圖案CH2可設置於第二主動圖案AP2上。第一通道圖案CH1及第二通道圖案CH2中的各者可包含依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可在豎直方向（亦即，第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可由矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的至少一者形成或包含矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的至少一者。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可由結晶矽（更特定言之，單晶矽）形成或包含結晶矽。在實施例中，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可為堆疊的奈米片。
多個第一源極/汲極圖案SD1可設置於第一主動圖案AP1上。多個第一凹部RCS1可形成於第一主動圖案AP1的上部部分中。第一源極/汲極圖案SD1可分別設置於第一凹部RCS1中。第一源極/汲極圖案SD1可為第一導電型（例如，n型）的雜質區。第一通道圖案CH1可插入於各對第一源極/汲極圖案SD1之間。換言之，各對第一源極/汲極圖案SD1可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3彼此連接。
多個第二源極/汲極圖案SD2可設置於第二主動圖案AP2上。多個第二凹部RCS2可形成於第二主動圖案AP2的上部部分中。第二源極/汲極圖案SD2可分別設置於第二凹部RCS2中。第二源極/汲極圖案SD2可為第二導電型（例如，p型）的雜質區。第二通道圖案CH2可插入於各對第二源極/汲極圖案SD2之間。換言之，各對第二源極/汲極圖案SD2可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3彼此連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth；SEG）製程形成的磊晶圖案。在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者可具有高於第三半導體圖案SP3的頂部表面的頂部表面。在另一實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂部表面可位於與第三半導體圖案SP3的頂部表面實質上相同的層級處。
在實施例中，第一源極/汲極圖案SD1可由與基底100相同的半導體材料（例如，Si）形成或包含所述半導體材料。第二源極/汲極圖案SD2可包含晶格常數大於基底100的半導體材料（例如，Si）的半導體材料（例如，SiGe）。在此情況下，所述對第二源極/汲極圖案SD2可對其間的第二通道圖案CH2施加壓縮應力。
在實施例中，第二源極/汲極圖案SD2可具有不平坦或壓花側表面。換言之，第二源極/汲極圖案SD2的側表面可具有波狀輪廓。第二源極/汲極圖案SD2的側表面可朝向待在下文描述的閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3突出。
閘極電極GE可設置於第一通道圖案CH1及第二通道圖案CH2上。閘極電極GE中的各者可在第一方向D1上延伸以與第一通道圖案CH1及第二通道圖案CH2交叉。閘極電極GE中的各者可與第一通道圖案CH1及第二通道圖案CH2豎直地重疊。閘極電極GE可在第二方向D2上以第一間距配置。
閘極電極GE可包含插入於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間的第一部分PO1、插入於第一半導體圖案SP1與第二半導體圖案SP2之間的第二部分PO2、插入於第二半導體圖案SP2與第三半導體圖案SP3之間的第三部分PO3以及第三半導體圖案SP3上的第四部分PO4。
參考圖5D，閘極電極GE可設置於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的頂部表面TS、底部表面BS以及相對側表面SW上。亦即，根據本實施例的電晶體可為三維場效電晶體（例如，MBCFET或GAAFET），其中閘極電極GE設置為三維地包圍通道圖案。
返回參考圖4及圖5A至圖5D，內部間隔件ISP可設置於第一主動區AR1上，以分別插入於閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3與第一源極/汲極圖案SD1之間。閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可與第一源極/汲極圖案SD1間隔開，其中內部間隔件ISP插入於其間。內部間隔件ISP可防止來自閘極電極GE的洩漏電流。
內部閘極間隔件IGS可設置於第二主動區AR2上且可分別插入於閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3與第二源極/汲極圖案SD2之間。閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可與第二源極/汲極圖案SD2間隔開，其中內部閘極間隔件IGS插入於其間。在實施例中，可省略內部閘極間隔件IGS。
一對閘極間隔件GS可分別安置於閘極電極GE的第四部分PO4的相對側表面上。閘極間隔件GS可沿著閘極電極GE且在第一方向D1上延伸。閘極間隔件GS的頂部表面可高於閘極電極GE的頂部表面。閘極間隔件GS的頂部表面可與將在下文描述的第一層間絕緣層110的頂部表面共面。在實施例中，閘極間隔件GS可由SiCN、SiCON以及SiN中的至少一者形成或包含SiCN、SiCON以及SiN中的至少一者。在另一實施例中，閘極間隔件GS可為多層結構，所述多層結構由自SiCN、SiCON以及SiN中選出的至少兩種不同材料形成或包含所述至少兩種不同材料。
在實施例中，如圖6A中所繪示，閘極間隔件GS可包含在閘極電極GE的側表面上的第一間隔件GS1及在第一間隔件GS1上的第二間隔件GS2。第一間隔件GS1及第二間隔件GS2中的各者可由含矽絕緣材料中的至少一者形成或包含含矽絕緣材料中的至少一者。舉例而言，第一間隔件GS1可由含矽低k介電材料（例如，SiCON）形成或包含所述含矽低k介電材料。第二間隔件GS2可由具有良好抗蝕刻性質的含矽絕緣材料（例如，SiN）形成或包含具有良好抗蝕刻性質的含矽絕緣材料。第二間隔件GS2可在形成主動觸點AC的製程中用作蝕刻終止層，所述主動觸點將在下文描述。第二間隔件GS2可用於以自對準方式形成主動觸點AC。
返回參考圖4及圖5A至圖5D，可在閘極電極GE上設置閘極封蓋圖案GP。閘極封蓋圖案GP可沿著閘極電極GE或在第一方向D1上延伸。閘極封蓋圖案GP可由相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或包含相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料，所述材料將在下文描述。詳言之，閘極封蓋圖案GP可由SiON、SiCN、SiCON以及SiN中的至少一者形成或包含SiON、SiCN、SiCON以及SiN中的至少一者。
閘極絕緣層GI可插入於閘極電極GE與第一通道圖案CH1之間及閘極電極GE與第二通道圖案CH2之間。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的頂部表面TS、底部表面BS以及相對側表面SW（參見圖5D）。閘極絕緣層GI可覆蓋閘極電極GE下方的裝置隔離層ST的頂部表面。
在實施例中，閘極絕緣層GI可包含或可為氧化矽層、氮氧化矽層及/或高k介電層。舉例而言，閘極絕緣層GI可具有其中堆疊有氧化矽層及高k介電層的結構。高k介電層可由介電常數高於氧化矽的介電常數的高k介電材料中的至少一者形成或包含所述高k介電材料中的至少一者。作為實例，高k介電層可由以下中的至少一者形成或包含以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅。
在另一實施例中，半導體裝置可包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，閘極絕緣層GI可包含展現鐵電性質的鐵電層及展現順電性質的順電層。
鐵電層可具有負電容，且順電層可具有正電容。在兩個或大於兩個電容器串聯連接且各電容器具有正電容的情況下，總電容可減小至小於電容器中的各者的電容的值。相比之下，在串聯連接的電容器中的至少一者具有負電容的情況下，串聯連接的電容器的總電容可具有正值且可大於各電容的絕對值。
在具有負電容的鐵電層及具有正電容的順電層串聯連接的情況下，串聯連接的鐵電層及順電層的總電容可增加。歸因於總電容的此類增加，包含鐵電層的電晶體可具有室溫下小於60毫伏/十倍程（mV/decade）的亞臨界擺幅（subthreshold swing；SS）。
鐵電層可具有鐵電性質。鐵電層可由例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦中的至少一者形成或包含其中的至少一者。此處，氧化鉿鋯可為摻雜有鋯（Zr）的氧化鉿。替代地，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）以及氧（O）構成的化合物。
鐵電層可更包含摻雜劑或可摻雜有摻雜劑。舉例而言，摻雜劑可包含或可為鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）中的至少一者。鐵電層中的摻雜劑的種類可取決於包含於鐵電層中的鐵電材料而變化。
在鐵電層包含或為氧化鉿的情況下，鐵電層中的摻雜劑可包含或可為例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）中的至少一者。
在摻雜劑為鋁（Al）的情況下，鐵電層中的鋁的含量可在3原子%（atomic percentage；at%）至8原子%的範圍內。此處，摻雜劑（例如，鋁原子）的含量可為鋁原子的數目與鉿原子及鋁原子的數目的比率。
在摻雜劑為矽（Si）的情況下，鐵電層中的矽的含量可在2原子%至10原子%的範圍內。在摻雜劑為釔（Y）的情況下，鐵電層中的釔的含量可在2原子%至10原子%的範圍內。在摻雜劑為釓（Gd）的情況下，鐵電層中的釓的含量可在1原子%至7原子%的範圍內。在摻雜劑為鋯（Zr）的情況下，鐵電層中的鋯的含量可在50原子%至80原子%的範圍內。
順電層可具有順電性質。順電層可由例如氧化矽及高k金屬氧化物中的至少一者形成或包含其中的至少一者。可充當順電層的高k金屬氧化物可包含例如氧化鉿、氧化鋯以及氧化鋁中的至少一者，但本發明概念不限於此等實例。
鐵電層及順電層可由相同材料形成或包含相同材料。鐵電層可具有鐵電性質，但順電層可不具有鐵電性質。舉例而言，在鐵電層及順電層含有氧化鉿的情況下，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
僅當鐵電層的厚度處於特定範圍時，鐵電層可展現鐵電性質。在實施例中，鐵電層可具有在0.5奈米至10奈米的範圍內的厚度，但本發明概念不限於此實例。由於與鐵電性質的出現相關聯的臨界厚度取決於鐵電材料的種類而變化，因此鐵電層的厚度可取決於鐵電材料的種類而改變。
作為實例，閘極絕緣層GI可包含或可為單一鐵電層。作為另一實例，閘極絕緣層GI可包含彼此間隔開的多個鐵電層或可由彼此間隔開的多個鐵電層形成。閘極絕緣層GI可具有多個鐵電層及多個順電層交替堆疊的多層結構。
返回參考圖4及圖5A至圖5D，閘極電極GE可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上且可鄰近於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一金屬圖案可包含功函數金屬，所述功函數金屬可用於調整電晶體的臨限電壓。藉由調整第一金屬圖案的厚度及組成，實現具有所要臨限電壓的電晶體可為可能的。舉例而言，閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3可由第一金屬圖案或功函數金屬構成。
第一金屬圖案可包含或可為金屬氮化物層。舉例而言，第一金屬圖案可包含或可為由氮（N）及至少一種金屬材料構成的層，所述至少一種金屬材料是由以下所構成的族群中選出：鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）以及鉬（Mo）。在實施例中，第一金屬圖案可更包含碳（C）。第一金屬圖案可包含彼此堆疊的多個功函數金屬層或可由所述多個功函數金屬層形成。
第二金屬圖案可由金屬材料形成或包含金屬材料，所述金屬材料的電阻低於第一金屬圖案。舉例而言，第二金屬圖案可由至少一種金屬材料形成或包含至少一種金屬材料，所述金屬材料是由以下所構成的族群中選出：鎢（W）、鋁（Al）、鈦（Ti）以及鉭（Ta）。閘極電極GE的第四部分PO4可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。
第一層間絕緣層110可設置於基底100上。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可具有與閘極封蓋圖案GP的頂部表面及閘極間隔件GS的頂部表面實質上共面的頂部表面。第二層間絕緣層120可形成於第一層間絕緣層110上以覆蓋閘極封蓋圖案GP。第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。在實施例中，第一層間絕緣層110至第四層間絕緣層140中的至少一者可包含或可為氧化矽層。
單高度單元SHC可具有在第二方向D2上彼此相對的第一邊界BD1及第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。單高度單元SHC可具有在第一方向D1上彼此相對的第三邊界BD3及第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
在第二方向D2上彼此相對的一對分隔結構DB可設置於單高度單元SHC的相對側處。舉例而言，所述對分隔結構DB可分別設置於單高度單元SHC的第一邊界BD1及第二邊界BD2上。分隔結構DB可在第一方向D1上延伸為平行於閘極電極GE。分隔結構DB與鄰近於其的閘極電極GE之間的間距可等於第一間距。
分隔結構DB可設置為穿透第一層間絕緣層110及第二層間絕緣層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分隔結構DB可設置為穿透第一主動圖案AP1及第二主動圖案AP2中的各者的上部部分。分隔結構DB可將單高度單元SHC中的各者的主動區與相鄰單元的主動區電分離。
主動觸點AC可設置為穿透第一層間絕緣層110及第二層間絕緣層120且分別電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。一對主動觸點AC可分別設置於閘極電極GE的相對側處。當以平面視圖查看時，主動觸點AC可為在第一方向D1上延伸的條形圖案。
主動觸點AC可為自對準觸點。舉例而言，主動觸點AC可藉由使用閘極封蓋圖案GP及閘極間隔件GS的自對準製程來形成。舉例而言，主動觸點AC可覆蓋閘極間隔件GS的側表面的至少一部分。儘管未繪示，但主動觸點AC可覆蓋閘極封蓋圖案GP的頂部表面的一部分。
金屬半導體化合物層SC（例如，矽化物層）可分別插入於主動觸點AC與第一源極/汲極圖案SD1之間及主動觸點AC與第二源極/汲極圖案SD2之間。主動觸點AC可經由金屬半導體化合物層SC電連接至源極/汲極圖案SD1或源極/汲極圖案SD2。舉例而言，金屬半導體化合物層SC可由矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷中的至少一者形成或包含其中的至少一者。
閘極觸點GC可設置為穿透第二層間絕緣層120及閘極封蓋圖案GP且分別電連接至閘極電極GE。當以平面視圖查看時，閘極觸點GC可安置為分別與第一主動區AR1及第二主動區AR2重疊。作為實例，閘極觸點GC可設置於第二主動圖案AP2上（例如，參見圖5B）。
在實施例中，參考圖5B，主動觸點AC的鄰近於閘極觸點GC的上部部分可填充有上部絕緣圖案UIP。上部絕緣圖案UIP的底部表面可低於閘極觸點GC的底部表面。換言之，主動觸點AC的鄰近於閘極觸點GC的頂部表面可藉由上部絕緣圖案UIP形成於低於閘極觸點GC的底部表面的層級處。因此，防止彼此鄰近的閘極觸點GC及主動觸點AC彼此接觸且藉此防止其間出現短路可為可能的。除非上下文另外指示，否則如本文中所使用的術語「接觸」指代直接連接（亦即，觸摸）。
主動觸點AC及閘極觸點GC中的各者可包含導電圖案FM及圍封導電圖案FM的障壁圖案BM或可由導電圖案FM及圍封導電圖案FM的障壁圖案BM形成。舉例而言，導電圖案FM可由金屬（例如，鋁、銅、鎢、鉬以及鈷）中的至少一者形成或包含所述金屬中的至少一者。障壁圖案BM可設置為覆蓋導電圖案FM的側表面及底部表面。在實施例中，障壁圖案BM可包含金屬層及金屬氮化物層或可由金屬層及金屬氮化物層形成。金屬層可由以下中的至少一者形成或包含以下中的至少一者：鈦、鉭、鎢、鎳、鈷以及鉑。金屬氮化物層可由以下中的至少一者形成或包含以下中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）以及氮化鉑（PtN）。
第一金屬層M1可設置於第三層間絕緣層130中。舉例而言，第一金屬層M1可包含第一電力線M1_R1、第二電力線M1_R2以及第一互連線M1_I。第一金屬層M1的互連線M1_R1、互連線M1_R2以及互連線M1_I中的各者可在第二方向D2上延伸且彼此平行。
詳言之，第一電力線M1_R1及第二電力線M1_R2可分別設置於單高度單元SHC的第三邊界BD3及第四邊界BD4上。第一電力線M1_R1可沿著第三邊界BD3且在第二方向D2上延伸。第二電力線M1_R2可沿著第四邊界BD4且在第二方向D2上延伸。
第一金屬層M1的第一互連線M1_I可安置於第一電力線M1_R1與第二電力線M1_R2之間。第一金屬層M1的第一互連線M1_I可在第一方向D1上以第二間距配置。第二間距可小於第一間距。第一互連線M1_I中的各者的線寬可小於第一電力線M1_R1及第二電力線M1_R2中的各者的線寬。
第一金屬層M1可更包含第一通孔VI1。第一通孔VI1可分別安置於第一金屬層M1的互連線M1_R1、互連線M1_R2以及互連線M1_I下方。主動觸點AC及第一金屬層M1的互連線可經由第一通孔VI1彼此電連接。閘極觸點GC及第一金屬層M1的互連線可經由第一通孔VI1彼此電連接。
第一金屬層M1的互連線及其下的第一通孔VI1可藉由單獨製程形成。舉例而言，第一金屬層M1的互連線及第一通孔VI1可藉由各別單金屬鑲嵌製程獨立地形成。根據本實施例的半導體裝置可使用次20奈米製程來製造。
第二金屬層M2可設置於第四層間絕緣層140中。第二金屬層M2可包含多個第二互連線M2_I。第二金屬層M2的第二互連線M2_I中的各者可為在第一方向D1上延伸的線形或條形圖案。換言之，第二互連線M2_I可在第一方向D1上延伸且彼此平行。
第二金屬層M2可更包含分別設置於第二互連線M2_I下方的第二通孔VI2。第一金屬層M1及第二金屬層M2的互連線可經由第二通孔VI2彼此電連接。第二金屬層M2的互連線及其下的第二通孔VI2可藉由雙金屬鑲嵌製程一起形成。
第一金屬層M1的互連線可由與第二金屬層M2的導電材料相同或不同的導電材料形成或包含所述導電材料。舉例而言，第一金屬層M1及第二金屬層M2的互連線可由金屬（例如，鋁、銅、鎢、釕、鉬以及鈷）中的至少一者形成或包含所述金屬中的至少一者。儘管未繪示，但多個金屬層（例如，M3、M4、M5等）可另外堆疊於第四層間絕緣層140上。堆疊金屬層中的各者可包含互連線，所述互連線用作單元之間的佈線路徑（亦即，用以將單元彼此電連接）。
在下文中，將參考圖6A更詳細地描述第一主動圖案AP1上的第一通道圖案CH1及閘極電極GE。
第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可包含形成於其下部部分及上部部分中的通道凹部。舉例而言，第一半導體圖案SP1的下部部分可包含第一通道凹部RS1，且第一半導體圖案SP1的上部部分可包含第二通道凹部RS2。第二半導體圖案SP2的下部部分可包含第三通道凹部RS3，且第二半導體圖案SP2的上部部分可包含第四通道凹部RS4。第三半導體圖案SP3的下部部分可包含第五通道凹部RS5，且第三半導體圖案SP3的上部部分可包含第六通道凹部RS6。在實施例中，第一主動圖案AP1的上部部分可包含主體凹部BRS。
隨著距下部階層的距離在朝向上部階層的方向上增加，通道凹部RS1至通道凹部RS6的凹部深度可減小或可逐漸減小。在本申請案中，下部階層可為更接近於基底100的頂部表面的層級。上部階層可為距基底100的頂部表面更遠的層級。舉例而言，當提及彼此鄰近的兩個半導體圖案時，例如，兩個半導體圖案當中下部半導體圖案更接近於基底100的頂部表面，且其被稱為安置於下部階層處。舉例而言，兩個半導體圖案中的上部半導體圖案距基底100的頂部表面更遠，且其被稱為安置於上部階層處。凹部深度可為自半導體圖案SP1、半導體圖案SP2或半導體圖案SP3與內部間隔件ISP之間的界面至通道凹部RS1至通道凹部RS6中的各者的最內部表面的距離。
隨著距下部階層的距離在朝向上部階層的方向上增加，通道凹部RS1至通道凹部RS6在第二方向D2上的凹部寬度可減小或可逐漸減小。通道凹部RS1至通道凹部RS6中的各者可具有圓形側表面。因此，凹部寬度可界定為通道凹部RS1至通道凹部RS6中的各者在第二方向D2上的最大寬度。
舉例而言，第二通道凹部RS2的第二凹部深度DE2可小於第一通道凹部RS1的第一凹部深度DE1。第三通道凹部RS3的第三凹部深度DE3可小於第二通道凹部RS2的第二凹部深度DE2。第四通道凹部RS4的第四凹部深度DE4可小於第三通道凹部RS3的第三凹部深度DE3。第五通道凹部RS5的第五凹部深度DE5可小於第四通道凹部RS4的第四凹部深度DE4。第六通道凹部RS6的第六凹部深度DE6可小於第五通道凹部RS5的第五凹部深度DE5。
第二通道凹部RS2的第二凹部寬度WI2可小於第一通道凹部RS1的第一凹部寬度WI1。第三通道凹部RS3的第三凹部寬度WI3可小於第二通道凹部RS2的第二凹部寬度WI2。第四通道凹部RS4的第四凹部寬度WI4可小於第三通道凹部RS3的第三凹部寬度WI3。第五通道凹部RS5的第五凹部寬度WI5可小於第四通道凹部RS4的第四凹部寬度WI4。第六通道凹部RS6的第六凹部寬度WI6可小於第五通道凹部RS5的第五凹部寬度WI5。
主體凹部BRS可具有大於通道凹部RS1至通道凹部RS6的凹部寬度。主體凹部BRS可具有大於通道凹部RS1至通道凹部RS6的凹部深度。舉例而言，主體凹部BRS的凹部深度BDE可大於第一通道凹部RS1的第一凹部深度DE1。主體凹部BRS的凹部寬度BWI可大於第一通道凹部RS1的第一凹部寬度WI1。
歸因於通道凹部RS1至通道凹部RS6，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可具有啞鈴形狀。換言之，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的中心部分的厚度可小於連接至第一源極/汲極圖案SD1的側部分的厚度。
隨著距下部階層的距離在朝向上部階層的方向上增加，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的中心部分的厚度可增加或可逐漸增加。舉例而言，第二半導體圖案SP2的第二厚度TK2可大於第一半導體圖案SP1的第一厚度TK1。第三半導體圖案SP3的第三厚度TK3可大於第二半導體圖案SP2的第二厚度TK2。
返回參考圖5D，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者在第一方向D1上的寬度可增加或可自下部階層至上部階層逐漸增加。舉例而言，第二半導體圖案SP2的第二通道寬度CW2可大於第一半導體圖案SP1的第一通道寬度CW1。第三半導體圖案SP3的第三通道寬度CW3可大於第二半導體圖案SP2的第二通道寬度CW2。
返回參考圖6A，閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可具有沙漏形狀。換言之，第一部分PO1、第二部分PO2以及第三部分PO3中的各者在第二方向D2上的寬度可隨著距其上部部分的距離在朝向其下部部分的方向上增加而減小且接著增加。第一部分PO1、第二部分PO2以及第三部分PO3中的各者在其上部部分UP與下部部分LP之間可具有最小寬度MWI。
隨著距下部階層的距離在朝向上部階層的方向上增加，第一部分PO1、第二部分PO2以及第三部分PO3的大小或體積可減小或可逐漸減小。舉例而言，第二部分PO2的最小寬度MWI可小於第一部分PO1的最小寬度MWI。第三部分PO3的最小寬度MWI可小於第二部分PO2的最小寬度MWI。舉例而言，參考圖5D，第二部分PO2的厚度TK5可小於第一部分PO1的厚度TK4。第三部分PO3的厚度TK6可小於第二部分PO2的厚度TK5。
返回參考圖6A，第一部分PO1、第二部分PO2以及第三部分PO3中的各者可包含下部部分LP及上部部分UP。第一部分PO1、第二部分PO2以及第三部分PO3中的各者可在對應於下部部分LP與上部部分UP之間的界面的層級處具有最小寬度MWI。第一部分PO1、第二部分PO2以及第三部分PO3中的各者的下部部分LP的體積可大於上部部分UP的體積。
作為實例，第一部分PO1的下部部分LP的體積可大於上部部分UP的體積。第一部分PO1的下部部分LP的最大寬度可大於上部部分UP的最大寬度。第一部分PO1的下部部分LP的高度HEL可大於上部部分UP的高度HEU。此是因為主體凹部BRS形成為具有大於第一通道凹部RS1的大小。
半導體層SMCL可插入於內部間隔件ISP中的最下部者與第一主動圖案AP1之間。半導體層SMCL可為磊晶層，所述磊晶層自第一主動圖案AP1的頂部表面生長。半導體層SMCL可由矽（Si）、鍺（Ge）以及矽-鍺（SiGe）中的一者形成或包含矽（Si）、鍺（Ge）以及矽-鍺（SiGe）中的一者。在半導體層SMCL包含矽（Si）或由矽（Si）形成的情況下，半導體層SMCL與第一主動圖案AP1之間可能不存在可觀測界面。半導體層SMCL可有助於主體凹部BRS的形成，所述主體凹部大於通道凹部RS1至通道凹部RS6。舉例而言，可在主動圖案AP1或主動圖案AP2的上部部分在形成通道凹部RS1至通道凹部RS6的製程中經氧化的時間期間氧化半導體層SMCL的一部分。
第一源極/汲極圖案SD1可包含分別形成為朝向閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3突出的第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3。隨著距下部階層的距離在朝向上部階層的方向上增加，第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3的突出長度可減小或可逐漸減小。舉例而言，第二突出部分PRP2的第二突出長度PRL2可小於第一突出部分PRP1的第一突出長度PRL1。第三突出部分PRP3的第三突出長度PRL3可小於第二突出部分PRP2的第二突出長度PRL2。
隨著距下部階層的距離在朝向上部階層的方向上增加，內部間隔件ISP在第二方向D2上的寬度可增加或可逐漸增加。此是因為隨著距下部階層的距離在朝向上部階層的方向上增加，第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3的突出長度減小（亦即，PRL1 ＞ PRL2 ＞ PRL3）。
根據本發明概念的實施例，由於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者具有分別形成於其上部部分及下部部分中的通道凹部，因此可增加其有效通道長度（effective channel length；ECL）。在實施例中，通道凹部可將通道長度增加兩個鄰近第一源極/汲極圖案SD1及第二源極/汲極圖案SD2之間的凹部深度。因此，防止短通道效應（例如，洩漏電流及DIBL問題）可為可能的。此外，根據本發明概念的實施例，防止熱載子效應且藉此改良半導體裝置的可靠度特性可為可能的。
由於主體凹部BRS形成於第一主動圖案AP1的上部部分中，因此形成於第一主動圖案AP1的上部部分中的通道區可具有三維結構。因此，增加第一主動圖案AP1的上部部分的有效通道長度（ECL）且抑制短通道效應可為可能的。另外，防止或抑制在第一主動圖案AP1的上部部分中出現洩漏電流問題可為可能的。
將參考圖6B更詳細地描述第二主動圖案AP2上的第二通道圖案CH2及閘極電極GE。
第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可包含形成於其下部部分及上部部分中的通道凹部。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的通道凹部RS1至通道凹部RS6可設置為具有與如先前參考圖6A所描述的通道凹部RS1至通道凹部RS6實質上相同的特徵。
在實施例中，第二主動圖案AP2的上部部分可包含主體凹部BRS。主體凹部BRS可設置為具有與如先前參考圖6A所描述的主體凹部BRS實質上相同的特徵。
歸因於通道凹部RS1至通道凹部RS6，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可具有啞鈴形狀。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可設置為具有與如先前參考圖6A所描述的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3實質上相同的特徵。
閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可具有沙漏形狀。第一部分PO1、第二部分PO2以及第三部分PO3中的各者可包含下部部分LP及上部部分UP，所述上部部分具有小於下部部分LP的體積。第一部分PO1、第二部分PO2以及第三部分PO3可設置為具有與如先前參考圖6A所描述的第一部分PO1、第二部分PO2以及第三部分PO3實質上相同的特徵。
半導體層SMCL可插入於內部閘極間隔件IGS中的最下部者與第二主動圖案AP2之間。半導體層SMCL可設置為具有與如先前參考圖6A所描述的半導體層SMCL實質上相同的特徵。
第二源極/汲極圖案SD2可包含分別形成為朝向閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3突出的第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3。第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3中的各者可覆蓋有內部閘極間隔件IGS。第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3可設置為具有與如先前參考圖6A所描述的第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3實質上相同的特徵。
圖6A示出三維電晶體為NMOSFET的實例，且圖6B示出三維電晶體為PMOSFET的實例。然而，本發明概念不限於此實例，且在實施例中，圖6A中所示出的三維電晶體可應用於PMOSFET。類似地，圖6B中所示出的三維電晶體可應用於NMOSFET。
圖7A至圖12C為示出根據本發明概念的實施例的製造半導體裝置的方法的截面視圖。詳言之，圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A為沿著圖4的線A-A'截取的截面視圖。圖9B、圖10B、圖11B以及圖12B為沿著圖4的線B-B'截取的截面視圖。圖9C及圖10C為沿著圖4的線C-C'截取的截面視圖。圖7B、圖8B、圖11C以及圖12C為沿著圖4的線D-D'截取的截面視圖。圖25為根據本發明概念的實施例的製造半導體裝置的流程圖。
參考圖7A及圖7B以及圖25，可提供包含第一主動區AR1及第二主動區AR2的基底100。主動層ACL及犧牲層SAL可交替堆疊於基底100上。主動層ACL可由矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的一者形成或包含矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的一者，且犧牲層SAL可由矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的一者形成或包含矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的一者。在實施例中，主動層ACL及犧牲層SAL的材料可不同。
犧牲層SAL可由相對於主動層ACL具有蝕刻選擇性的材料中的至少一者形成或包含所述材料。舉例而言，主動層ACL可包含矽（Si）或可由矽（Si）形成，且犧牲層SAL可由矽-鍺（SiGe）形成或包含矽-鍺（SiGe）。犧牲層SAL中的各者的鍺濃度可在10原子%至30原子%的範圍內。
遮罩圖案可分別形成於基底100的第一主動區AR1及第二主動區AR2上。遮罩圖案可為在第二方向D2上延伸的線形或條形圖案。
可執行使用遮罩圖案作為蝕刻遮罩的圖案化製程以形成界定第一主動圖案AP1及第二主動圖案AP2的溝渠TR。第一主動圖案AP1可形成於第一主動區AR1上。第二主動圖案AP2可形成於第二主動區AR2上。
可在第一主動圖案AP1及第二主動圖案AP2中的各者上形成堆疊圖案STP（步驟101）。堆疊圖案STP可包含交替堆疊的主動層ACL及犧牲層SAL。在圖案化製程期間，可與第一主動圖案AP1及第二主動圖案AP2一起形成堆疊圖案STP。
可形成裝置隔離層ST以填充溝渠TR。詳言之，絕緣層可形成於基底100上以覆蓋第一主動圖案AP1及第二主動圖案AP2以及堆疊圖案STP。裝置隔離層ST可藉由使絕緣層凹陷以暴露堆疊圖案STP而形成。
裝置隔離層ST可由絕緣材料（例如，氧化矽）中的至少一者形成或包含絕緣材料（例如，氧化矽）中的至少一者。堆疊圖案STP可置放於裝置隔離層ST上方且可暴露於裝置隔離層ST外部。換言之，堆疊圖案STP可在裝置隔離層ST上方豎直地突出。
參考圖8A及圖8B以及圖25，犧牲圖案PP可形成於基底100上以與堆疊圖案STP交叉（步驟102）。犧牲圖案PP中的各者可為在第一方向D1上延伸的線形或條形圖案。犧牲圖案PP可在第二方向D2上以第一間距配置。
詳言之，犧牲圖案PP的形成可包含在基底100上形成犧牲層，在犧牲層上形成硬遮罩圖案MP，以及使用硬遮罩圖案MP作為蝕刻遮罩圖案化犧牲層。犧牲層可由多晶矽形成或包含多晶矽。
一對閘極間隔件GS可形成於犧牲圖案PP中的各者的相對側表面上。閘極間隔件GS的形成可包含在基底100上共形地形成閘極間隔件層以及非等向性地蝕刻閘極間隔件層。在實施例中，閘極間隔件GS可為包含至少兩個層的多層結構。
參考圖9A至圖9C及圖25，第一凹部RCS1可形成於第一主動圖案AP1上的堆疊圖案STP中（步驟103）。第二凹部RCS2可形成於第二主動圖案AP2上的堆疊圖案STP中。在形成第一凹部RCS1及第二凹部RCS2期間，裝置隔離層ST亦可在第一主動圖案AP1及第二主動圖案AP2中的各者的相對側處凹陷（例如，參見圖9C）。
詳言之，第一凹部RCS1可藉由使用硬遮罩圖案MP及閘極間隔件GS作為蝕刻遮罩來蝕刻第一主動圖案AP1上的堆疊圖案STP而形成。第一凹部RCS1可形成於一對犧牲圖案PP之間。第一凹部RCS1在第二方向D2上的寬度可隨著至基底100的距離減小而減小。
依序堆疊於第一凹部RCS1中的鄰近者之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可分別由主動層ACL形成。第一凹部RCS1中的鄰近者之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第一通道圖案CH1。
犧牲層SAL可經由第一凹部RCS1暴露。可對經暴露犧牲層SAL執行選擇性蝕刻製程。蝕刻製程可包含選擇性地僅移除矽-鍺的濕式蝕刻製程。作為蝕刻製程的結果，犧牲層SAL中的各者可凹入以形成凹口區IDR。歸因於凹口區IDR的存在，犧牲層SAL可具有凹側表面。
內部間隔件ISP可形成為分別填充第一凹部RCS1的凹口區IDR。詳言之，絕緣層可形成於第一凹部RCS1中以填充凹口區IDR。絕緣層可包含或可為氧化矽層、氮化矽層以及氮氧化矽層中的至少一者。可對絕緣層執行濕式蝕刻製程以暴露第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的側表面，且因此，形成僅保留於凹口區IDR中的內部間隔件ISP可為可能的。
返回參考圖9A至圖9C及圖25，第二主動圖案AP2上的堆疊圖案STP中的第二凹部RCS2可藉由與用於第一凹部RCS1的方法類似的方法形成（步驟103）。可對由第二凹部RCS2暴露的犧牲層SAL執行選擇性蝕刻製程，以在第二凹部RCS2中形成凹口區IDE。歸因於凹口區IDE，第二凹部RCS2可具有波狀內部側表面。內部間隔件ISP可不形成於第二主動圖案AP2上的凹口區IDE中。第二凹部RCS2中的鄰近者之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第二通道圖案CH2。
參考圖10A至圖10C及圖25，第一源極/汲極圖案SD1可分別形成於第一凹部RCS1中（步驟104）。詳言之，可執行第一SEG製程（其中第一凹部RCS1的內部表面用作晶種層）以形成填充第一凹部RCS1的磊晶層。磊晶層可使用由第一凹部RCS1暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3以及第一主動圖案AP1（亦即，基底100的上部部分）作為晶種層來生長。在實施例中，第一SEG製程可包含化學氣相沈積（chemical vapor deposition；CVD）製程或分子束磊晶法（molecular beam epitaxy；MBE）製程。
在實施例中，第一源極/汲極圖案SD1可由與基底100相同的半導體元素（例如，Si）形成或包含所述半導體元素。在形成第一源極/汲極圖案SD1期間，第一源極/汲極圖案SD1可原位摻雜有n型雜質（例如，磷、砷或銻）。替代地，可在形成第一源極/汲極圖案SD1之後將雜質注入至第一源極/汲極圖案SD1中。
第二源極/汲極圖案SD2可分別形成於第二凹部RCS2中。詳言之，第二源極/汲極圖案SD2可藉由使用第二凹部RCS2的內部表面作為晶種層的第二SEG製程而形成。第二源極/汲極圖案SD2可使用由第二凹部RCS2暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3、犧牲層SAL以及第二主動圖案AP2（亦即，基底100的上部部分）作為晶種層來生長。
在實施例中，第二源極/汲極圖案SD2可由晶格常數大於基底100的半導體材料的晶格常數的半導體材料（例如，SiGe）形成或包含所述半導體材料。在形成第二源極/汲極圖案SD2期間，第二源極/汲極圖案SD2可原位摻雜有p型雜質（例如硼、鎵或銦）。替代地，可在形成第二源極/汲極圖案SD2之後將雜質注入至第二源極/汲極圖案SD2中。
參考圖11A至圖11C，第一層間絕緣層110可形成為覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MP以及閘極間隔件GS。在實施例中，第一層間絕緣層110可包含或可為氧化矽層。
第一層間絕緣層110可經平坦化以暴露犧牲圖案PP的頂部表面。可使用回蝕或化學機械研磨（chemical-mechanical polishing；CMP）製程來執行第一層間絕緣層110的平坦化。可在平坦化製程期間移除所有硬遮罩圖案MP。因此，第一層間絕緣層110可具有與犧牲圖案PP的頂部表面及閘極間隔件GS的頂部表面實質上共面的頂部表面。
可選擇性地移除經暴露犧牲圖案PP（圖25的步驟105）。作為移除犧牲圖案PP的結果，可形成暴露第一通道圖案CH1及第二通道圖案CH2的外部區ORG（例如，參見圖11C）。移除犧牲圖案PP可包含使用能夠選擇性地蝕刻多晶矽的蝕刻溶液來執行的濕式蝕刻製程。
可選擇性地移除經由外部區ORG暴露的犧牲層SAL以形成內部區IRG（例如，參見圖11C）（圖25的步驟105）。詳言之，可執行選擇性地蝕刻犧牲層SAL的製程以保留第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3且僅移除犧牲層SAL。蝕刻製程可經選擇以對於具有相對高鍺濃度的材料（例如，SiGe）具有高蝕刻速率。舉例而言，蝕刻製程可經選擇以對於鍺濃度高於10原子%的矽鍺層具有高蝕刻速率。
在蝕刻製程期間，可移除第一主動區AR1及第二主動區AR2上的犧牲層SAL。蝕刻製程可為濕式蝕刻製程。蝕刻製程中所使用的蝕刻劑材料可經選擇以快速移除具有相對高鍺濃度的犧牲層SAL。
返回參考圖11C，由於選擇性地移除犧牲層SAL，因此僅可將堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3保留在第一主動圖案AP1及第二主動圖案AP2中的各者上。藉由移除犧牲層SAL而形成的空區可分別形成第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3。
詳言之，第一內部區IRG1可形成於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
返回參考圖11A及圖11B，根據本發明概念的實施例的第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的各者可在豎直方向上進一步擴展。在此情況下，第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的各者可具有沙漏形狀。內部區IRG1至內部區IRG3的擴展可包含使由內部區IRG1至內部區IRG3暴露的半導體圖案SP1、半導體圖案SP2以及半導體圖案SP3凹陷。在下文中，將參考圖13A至圖16B更詳細地描述擴展內部區IRG1至內部區IRG3的方法。
圖13A、圖14A、圖15A以及圖16A為示出形成圖11A的部分『M』的方法的放大截面視圖。圖13B、圖14B、圖15B以及圖16B為示出形成圖11B的部分『N』的方法的放大截面視圖。
參考圖13A及圖13B以及圖25，可藉由選擇性地移除犧牲圖案PP而形成外部區ORG（步驟105）。外部區ORG可暴露第一源極/汲極圖案SD1之間的犧牲層SAL。外部區ORG可暴露第二源極/汲極圖案SD2之間的犧牲層SAL。
在實施例中，半導體層SMCL可設置於犧牲層SAL中的最下部者與主動圖案AP1或主動圖案AP2之間。半導體層SMCL可藉由使用主動圖案AP1或主動圖案AP2的頂部表面作為晶種層的磊晶生長製程來形成。半導體層SMCL可由矽（Si）、鍺（Ge）以及矽-鍺（SiGe）中的一者形成或包含矽（Si）、鍺（Ge）以及矽-鍺（SiGe）中的一者。
參考圖14A及圖14B以及圖25，可選擇性地移除由外部區ORG暴露的犧牲層SAL（步驟105）。因此，可形成依序堆疊的第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3。第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的各者可為空的空間。第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3可形成為暴露第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。
內部閘極間隔件IGS可分別形成於位於第二主動圖案AP2上的第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中。內部閘極間隔件IGS可形成為覆蓋第二源極/汲極圖案SD2但暴露第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。換言之，內部閘極間隔件IGS可選擇性地僅形成於第二源極/汲極圖案SD2的表面上。
在實施例中，內部閘極間隔件IGS的形成可包含在水平方向（例如，第二方向D2）上在第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中沈積間隔件層，以及對間隔件層執行濕式蝕刻製程以暴露第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。
在實施例中，內部閘極間隔件IGS的形成可包含選擇性地氧化由第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3暴露的第二源極/汲極圖案SD2的表面以形成氧化物層。
在實施例中，可省略內部閘極間隔件IGS。
參考圖15A及圖15B以及圖25，可對由第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的表面執行氧化製程（步驟106）。因此，氧化物圖案OXP1至氧化物圖案OXP6可形成於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的經暴露表面上。
歸因於覆蓋第一源極/汲極圖案SD1的表面的內部間隔件ISP，防止第一源極/汲極圖案SD1在氧化製程期間氧化可為可能的。歸因於覆蓋第二源極/汲極圖案SD2的表面的內部閘極間隔件IGS，防止第二源極/汲極圖案SD2在氧化製程期間氧化可為可能的。
由於第一氧化物圖案OXP1至第六氧化物圖案OXP6形成於經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3上，因此第一通道凹部RS1至第六通道凹部RS6可形成於經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中。第一通道凹部RS1至第六通道凹部RS6可分別藉由第一氧化物圖案OXP1至第六氧化物圖案OXP6形成。
經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的氧化量增加得愈大，對應通道凹部RS1至通道凹部RS6的大小愈大。氧化物圖案OXP1至氧化物圖案OXP6的大小愈大，對應通道凹部RS1至通道凹部RS6的大小愈大。舉例而言，隨著距下部階層的距離在朝向上部階層的方向上增加，第一氧化物圖案OXP1至第六氧化物圖案OXP6的大小可減小或可逐漸減小。因此，隨著距下部階層的距離在朝向上部階層的方向上增加，第一通道凹部RS1至第六通道凹部RS6的凹部深度可減小或可逐漸減小。隨著距下部階層的距離在朝向上部階層的方向上增加，第一通道凹部RS1至第六通道凹部RS6在第二方向D2上的凹部寬度可減小或可逐漸減小。
主動圖案AP1或主動圖案AP2的由第一內部區IRG1暴露的上部部分可經氧化以形成主體氧化物圖案BOXP。同時，由第一內部區IRG1暴露的半導體層SMCL可有助於主動圖案AP1或主動圖案AP2的氧化。舉例而言，可在主動圖案AP1或主動圖案AP2的上部部分經氧化的時間期間氧化半導體層SMCL的一部分。因此，主體氧化物圖案BOXP可形成為具有大於氧化物圖案OXP1至氧化物圖案OXP6的大小的大小。藉由主體氧化物圖案BOXP形成的主體凹部BRS的大小可大於通道凹部RS1至通道凹部RS6的大小。
在實施例中，在氧化製程之前，可對經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3執行反應性離子蝕刻（reactive-ion etching；RIE）製程。由於RIE製程，可預先形成小深度的淺的第一通道凹部RS1至第六通道凹部RS6。其後，可執行氧化製程以在淺的第一通道凹部RS1至第六通道凹部RS6上形成第一氧化物圖案OXP1至第六氧化物圖案OXP6。因此，第一通道凹部RS1至第六通道凹部RS6的深度可增加。
參考圖16A及圖16B以及圖25，可選擇性地移除主體氧化物圖案BOXP以及第一氧化物圖案OXP1至第六氧化物圖案OXP6（步驟107）。因此，內部區IRG1至內部區IRG3可連接至通道凹部RS1至通道凹部RS6以豎直地擴展。
第一通道凹部RS1至第六通道凹部RS6的第一凹部深度DE1至第六凹部深度DE6可隨著距下部階層的距離在朝向上部階層的方向上增加而減小。第一通道凹部RS1至第六通道凹部RS6的第一凹部寬度WI1至第六凹部寬度WI6可隨著距下部階層的距離在朝向上部階層的方向上增加而減小。因此，第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3的大小可隨著距下部階層的距離在朝向上部階層的方向上增加而減小。
返回參考圖11C，在如先前參考圖15A及圖15B所描述，第一半導體圖案SP1至第三半導體圖案SP3經氧化的情況下，第一半導體圖案SP1至第三半導體圖案SP3的大小可減小。第二半導體圖案SP2的大小可減小至小於第三半導體圖案SP3的大小，且第一半導體圖案SP1的大小可減小至小於第二半導體圖案SP2的大小。作為氧化的結果，第一半導體圖案SP1至第三半導體圖案SP3中的各者可具有圓形側表面SW。隨著距下部階層的距離在朝向上部階層的方向上增加，第一半導體圖案SP1至第三半導體圖案SP3的第一厚度TK1至第三厚度TK3可增加。隨著距下部階層的距離在朝向上部階層的方向上增加，第一半導體圖案SP1至第三半導體圖案SP3的第一通道寬度CW1至第三通道寬度CW3可增加。
參考圖12A至圖12C及圖25，閘極絕緣層GI可形成於經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3上（步驟108）。閘極絕緣層GI可形成為圍封第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者。閘極絕緣層GI可形成於第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的各者中。閘極絕緣層GI可形成於外部區ORG中。閘極絕緣層GI的形成可包含依序形成氧化矽層及高k介電層。
閘極電極GE可形成於閘極絕緣層GI上（步驟108）。閘極電極GE可包含分別形成於第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的第一部分PO1、第二部分PO2以及第三部分PO3，以及形成於外部區ORG中的第四部分PO4。
隨著距下部階層的距離在朝向上部階層的方向上增加，第一部分PO1、第二部分PO2以及第三部分PO3的大小或體積可減小或可逐漸減小。舉例而言，如圖12C中所繪示，第二部分PO2可形成為具有小於第一部分PO1的厚度TK4的厚度TK5。第三部分PO3可形成為具有小於第二部分PO2的厚度TK5的厚度TK6。
歸因於上文所描述的主體凹部BRS及通道凹部RS1至通道凹部RS6，鄰近於通道區的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可形成為具有三維閘極結構。因此，在使用根據本發明概念的實施例的閘極電極GE的情況下，增加有效通道長度（ECL）且防止短通道效應可為可能的。
閘極電極GE可凹陷，使得閘極電極GE的頂部表面位於低於閘極間隔件GS的頂部表面的層級處。閘極封蓋圖案GP可形成於凹陷的閘極電極GE上。閘極封蓋圖案GP可具有與閘極間隔件GS的頂部表面實質上共面的頂部表面。
返回參考圖5A至圖5D，第二層間絕緣層120可形成於第一層間絕緣層110上。第二層間絕緣層120可包含或可為氧化矽層。主動觸點AC可形成為穿透第二層間絕緣層120及第一層間絕緣層110且電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極觸點GC可形成為穿透第二層間絕緣層120及閘極封蓋圖案GP且電連接至閘極電極GE。
主動觸點AC及閘極觸點GC中的各者的形成可包含形成障壁圖案BM及在障壁圖案BM上形成導電圖案FM。障壁圖案BM可保形地形成且可包含金屬層及金屬氮化物層或可由金屬層及金屬氮化物層形成。導電圖案FM可由低電阻金屬形成或包含低電阻金屬。
分隔結構DB可分別形成於單高度單元SHC的第一邊界BD1及第二邊界BD2上。分隔結構DB可穿透第二層間絕緣層120及閘極電極GE且可延伸至主動圖案AP1或主動圖案AP2中。分隔結構DB可由絕緣材料（例如，氧化矽或氮化矽）形成或包含絕緣材料。
第三層間絕緣層130可形成於主動觸點AC及閘極觸點GC上。第一金屬層M1可形成於第三層間絕緣層130中。第四層間絕緣層140可形成於第三層間絕緣層130上。第二金屬層M2可形成於第四層間絕緣層140中。
圖17及圖18為放大截面視圖，其中的各者示出根據本發明概念區的實施例的圖5A的部分『M』。圖19、圖20以及圖21為放大截面視圖，其中的各者示出根據本發明概念的實施例的圖5B的部分『N』。在以下描述中，出於簡明描述起見，如先前參考圖1至圖6B所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖17，可自第一主動圖案AP1的上部部分省略主體凹部BRS。舉例而言，第一源極/汲極圖案SD1中的鄰近者之間的第一主動圖案AP1可具有平坦頂部表面。由於省略了主體凹部BRS，因此閘極電極GE的第一部分PO1可具有小於第二部分PO2的大小或體積的大小或體積。在實施例中，亦可自第二主動圖案AP2的上部部分省略主體凹部BRS。
凹部防止層RPL可設置於第一主動圖案AP1的頂部表面上。在如先前參考圖15A所描述的氧化製程期間，凹部防止層RPL可保護第一主動圖案AP1免受氧化或可防止第一主動圖案AP1的上部部分被氧化。換言之，歸因於凹部防止層RPL，如先前參考圖15A所描述的主體氧化物圖案BOXP可不形成於第一主動圖案AP1的上部部分中。
參考圖18，閘極絕緣層GI在水平方向上的厚度TK7可大於在豎直方向上的厚度TK8。舉例而言，插入於閘極電極GE的第二部分PO2與內部間隔件ISP之間的閘極絕緣層GI可具有第七厚度TK7。插入於閘極電極GE的第二部分PO2與第二半導體圖案SP2之間的閘極絕緣層GI可具有第八厚度TK8。第七厚度TK7可大於第八厚度TK8。由於閘極絕緣層GI在水平方向上的厚度TK7相對增加，因此更有效地防止自閘極電極GE至源極/汲極圖案SD1或源極/汲極圖案SD2的洩漏電流可為可能的。
閘極絕緣層GI可包含依序堆疊的界面層IL、順電（或高k介電）層HK以及鐵電層FE。順電層HK及鐵電層FE可設置為具有與上文所描述的閘極絕緣層GI實質上相同或類似的特徵。舉例而言，界面層IL可包含或可為氧化矽層，順電層HK可包含或可為氧化鉿層，且鐵電層FE可包含或可為氧化鉿層。在實施例中，鐵電層FE的氧化鉿層可摻雜有釓Gd、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）中的至少一者。
在實施例中，控制閘極絕緣層GI的厚度以使得閘極絕緣層GI在水平方向上的厚度TK7可大於在豎直方向上的厚度TK8可藉由以非均勻方式沈積界面層IL來達成。舉例而言，界面層IL可形成為在水平方向上比在豎直方向上厚。參考圖19，可省略閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3與第二源極/汲極圖案SD2之間的內部閘極間隔件IGS。因此，圍封第一部分PO1、第二部分PO2以及第三部分PO3的閘極絕緣層GI可直接覆蓋第二源極/汲極圖案SD2的第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3。
作為實例，第一部分PO1可包含一對水平延伸部分HEP，所述對水平延伸部分形成為朝向位於其相對側處的第二源極/汲極圖案SD2突出。由於第一部分PO1更包含水平延伸部分HEP，因此第一部分PO1可形成為具有大於圖6B的實施例中的第一部分PO1的大小或體積的大小或體積。
參考圖20，可省略閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3與第二源極/汲極圖案SD2之間的內部閘極間隔件IGS。另外，可省略第二源極/汲極圖案SD2的第一突出部分PRP1、第二突出部分PRP2以及第三突出部分PRP3。圍封第一部分PO1、第二部分PO2以及第三部分PO3的閘極絕緣層GI可接觸第二源極/汲極圖案SD2的側表面。閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者可包含一對水平延伸部分HEP，所述對水平延伸部分形成為朝向位於其相對側處的第二源極/汲極圖案SD2突出。
參考圖21，可自第二主動圖案AP2的上部部分省略圖20的半導體裝置中的主體凹部BRS。亦即，第一源極/汲極圖案SD1中的鄰近者之間的第一主動圖案AP1可具有平坦頂部表面。由於省略了主體凹部BRS，因此形成於第二主動圖案AP2的上部部分中的通道區可具有平坦或二維結構。
覆蓋第二主動圖案AP2的頂部表面的半導體層SMCL可自第一源極/汲極圖案SD1中的一者延伸至第一源極/汲極圖案SD1中的另一者而無任何不連續部分。在實施例中，半導體層SMCL可用如先前參考圖17所描述的凹部防止層RPL替換。
圖22為沿著圖4的線A-A'截取以示出根據本發明概念的實施例的半導體裝置的截面視圖。圖23及圖24為截面視圖，其中的各者沿著圖4的線D-D'截取以示出根據本發明概念的實施例的半導體裝置。在以下描述中，如先前參考圖4及圖5A至圖5D所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖22，第一通道圖案CH1可包含依序堆疊的第一半導體圖案SP1至第四半導體圖案SP4。舉例而言，第一通道圖案CH1可包含連接各對第一源極/汲極圖案SD1的四個奈米片。
根據本發明概念的實施例的三維半導體裝置可包含其中堆疊有N個奈米片的MBCFET或GAAFET。數目N可為大於或等於2的整數。亦即，電晶體可設置為包含三個或四個奈米片或包含兩個奈米片或五個或大於五個奈米片。
閘極電極GE可包含分別設置於第一半導體圖案SP1至第四半導體圖案SP4下方的第一部分PO1至第四部分PO4。閘極電極GE可更包含設置於最上部半導體圖案（亦即，第四半導體圖案SP4）上的第五部分PO5。隨著距下部階層的距離在朝向上部階層的方向上增加，第一部分PO1至第四部分PO4的大小或體積可減小或可逐漸減小。
參考圖23，第二半導體圖案SP2的第二厚度TK2可大於第一半導體圖案SP1的第一厚度TK1，但第二半導體圖案SP2的第二通道寬度CW2可實質上等於第一半導體圖案SP1的第一通道寬度CW1。第三半導體圖案SP3的第三厚度TK3可大於第二半導體圖案SP2的第二厚度TK2，且第三半導體圖案SP3的第三通道寬度CW3可大於第二半導體圖案SP2的第二通道寬度CW2。
參考圖24，隨著距下部階層的距離在朝向上部階層的方向上增加，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的中心部分的厚度可增加或可逐漸增加（亦即，TK3 ＞ TK2 ＞ TK1）。同時，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可在第一方向D1上具有相同通道寬度。舉例而言，第一半導體圖案SP1的第一通道寬度CW1、第二半導體圖案SP2的第二通道寬度CW2以及第三半導體圖案SP3的第三通道寬度CW3可實質上彼此相等。
根據本發明概念的實施例，三維場效電晶體可包含具有通道凹部的奈米片結構，且此可使得有可能增加電晶體的有效通道長度（ECL）。因此，防止短通道效應（諸如洩漏電流及汲極導致位障降低（drain-induced barrier lowering；DIBL）問題）可為可能的，且因此，可製造具有改良電特性的半導體裝置。另外，根據本發明概念的實施例，防止或抑制熱載子注入問題且藉此改良半導體裝置的可靠度特性可為可能的。
雖然已特定繪示及描述本發明概念的實例實施例，但所屬領域中具通常知識者將理解，在不脫離所附申請專利範圍的精神及範疇的情況下，可對此等實例實施例進行形式及細節上的變化。
100:基底 101、102、103、104、105、106、107、108:步驟 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D':線 AC:主動觸點 ACL:主動層 AP1:第一主動圖案 AP2:第二主動圖案 AR1:第一主動區 AR2:第二主動區 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BDE:凹部深度 BM:障壁圖案 BOXP:主體氧化物圖案 BRS:主體凹部 BS:底部表面 BWI:凹部寬度 CH1:第一通道圖案 CH2:第二通道圖案 CW1:第一通道寬度 CW2:第二通道寬度 CW3:第三通道寬度 D1:第一方向 D2:第二方向 D3:第三方向 DB:分隔結構 DE1:第一凹部深度 DE2:第二凹部深度 DE3:第三凹部深度 DE4:第四凹部深度 DE5:第五凹部深度 DE6:第六凹部深度 DHC:雙高度單元 FE:鐵電層 FM:導電圖案 GC:閘極觸點 GE:閘極電極 GI:閘極絕緣層 GP:閘極封蓋圖案 GS:閘極間隔件 GS1:第一間隔件 GS2:第二間隔件 HE1:第一高度 HE2:第二高度 HEL、HEU:高度 HEP:水平延伸部分 HK:順電層 IDR、IDE:凹口區 IGS:內部閘極間隔件 IL:界面層 IRG:內部區 IRG1:第一內部區 IRG2:第二內部區 IRG3:第三內部區 ISP:內部間隔件 LP:下部部分 M、N:部分 M1:第一金屬層 M1_I:第一互連線 M1_R1:第一電力線 M1_R2:第二電力線 M1_R3:第三電力線 M2:第二金屬層 M2_I:第二互連線 MP:硬遮罩圖案 MWI:最小寬度 ORG:外部區 OXP1、OXP2、OXP3、OXP4、OXP5、OXP6:氧化物圖案 PO1:第一部分 PO2:第二部分 PO3:第三部分 PO4:第四部分 PO5:第五部分 PP:犧牲圖案 PRL1:第一突出長度 PRL2:第二突出長度 PRL3:第三突出長度 PRP1:第一突出部分 PRP2:第二突出部分 PRP3:第三突出部分 RCS1:第一凹部 RCS2:第二凹部 RPL:凹部防止層 RS1:第一通道凹部 RS2:第二通道凹部 RS3:第三通道凹部 RS4:第四通道凹部 RS5:第五通道凹部 RS6:第六通道凹部 SAL:犧牲層 SC:金屬半導體化合物層 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SHC:單高度單元 SHC1:第一單高度單元 SHC2:第二單高度單元 SMCL:半導體層 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 SP4:第四半導體圖案 ST:裝置隔離層 STP:堆疊圖案 SW:側表面 TK1:第一厚度 TK2:第二厚度 TK3:第三厚度 TK4、TK5、TK6、TK7、TK8:厚度 TR:溝渠 TS:頂部表面 UIP:上部絕緣圖案 UP:上部部分 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VSS:源極電壓 W1:第一寬度 WI1:第一凹部寬度 WI2:第二凹部寬度 WI3:第三凹部寬度 WI4:第四凹部寬度 WI5:第五凹部寬度 WI6:第六凹部寬度
圖1至圖3為示出根據本發明概念的實施例的半導體裝置的邏輯單元的概念圖。 圖4為示出根據本發明概念的實施例的半導體裝置的平面視圖。 圖5A至圖5D為分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。 圖6A為示出圖5A的部分『M』的放大截面視圖。 圖6B為示出圖5B的部分『N』的放大截面視圖。 圖7A至圖7B、圖8A至圖8B、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C以及圖12A至圖12C為示出根據本發明概念的實施例的製造半導體裝置的方法的截面視圖，且圖25為根據本發明概念的實施例的製造半導體裝置的流程圖。 圖13A、圖14A、圖15A以及圖16A為示出形成圖11A的部分『M』的方法的放大截面視圖。 圖13B、圖14B、圖15B以及圖16B為示出形成圖11B的部分『N』的方法的放大截面視圖。 圖17及圖18為放大截面視圖，其中的各者示出根據本發明概念區的實施例的圖5A的部分『M』。 圖19、圖20以及圖21為放大截面視圖，其中的各者示出根據本發明概念的實施例的圖5B的部分『N』。 圖22為沿著圖4的線A-A'截取以示出根據本發明概念的實施例的半導體裝置的截面視圖。 圖23及圖24為截面視圖，其中的各者沿著圖4的線D-D'截取以示出根據本發明概念的實施例的半導體裝置。
100:基底
120:第二層間絕緣層
130:第三層間絕緣層
140:第四層間絕緣層
A-A':線
AC:主動觸點
AR1:第一主動區
AP1:第一主動圖案
BM:障壁圖案
CH1:第一通道圖案
D2:第二方向
D3:第三方向
DB:分隔結構
FM:導電圖案
GE:閘極電極
GI:閘極絕緣層
GP:閘極封蓋圖案
GS:閘極間隔件
ISP:內部間隔件
M:部分
M1:第一金屬層
M1_I:第一互連線
M2:第二金屬層
M2_I:第二互連線
PO1:第一部分
PO2:第二部分
PO3:第三部分
PO4:第四部分
RCS1:第一凹部
SC:金屬半導體化合物層
SD1:第一源極/汲極圖案
SP1:第一半導體圖案
SP2:第二半導體圖案
SP3:第三半導體圖案
VI1:第一通孔
VI2:第二通孔

Claims (20)

  1. 一種半導體裝置，包括： 基底，具備主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開； 源極/汲極圖案，連接至所述半導體圖案； 閘極電極，位於所述半導體圖案上，所述閘極電極包括插入於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案及所述第二半導體圖案為所述半導體圖案中的兩個鄰近半導體圖案；以及 閘極絕緣層，插入於所述閘極電極的所述第一部分與所述第一半導體圖案及所述第二半導體圖案中的各者之間， 其中所述第二半導體圖案高於所述第一半導體圖案而定位， 其中所述第一半導體圖案包括具有第一通道凹部的上部表面，所述第一通道凹部具有第一深度，以及 其中所述第二半導體圖案包括具有第二通道凹部的下部表面，所述第二通道凹部具有小於所述第一深度的第二深度。
  2. 如請求項1所述的半導體裝置， 其中所述第一通道凹部及所述第二通道凹部覆蓋有所述閘極絕緣層。
  3. 如請求項1所述的半導體裝置， 其中所述閘極電極的所述第一部分安置於所述第一通道凹部與所述第二通道凹部之間， 其中所述閘極電極的所述第一部分包括下部部分及上部部分， 其中所述第一部分在所述第一部分的所述下部部分與其所述上部部分之間的界面處具有最小寬度，以及 其中所述下部部分的體積大於所述上部部分的體積。
  4. 如請求項1所述的半導體裝置， 其中所述第一通道凹部具有第一凹部寬度，以及 其中所述第二通道凹部具有小於所述第一凹部寬度的第二凹部寬度。
  5. 如請求項1所述的半導體裝置， 其中所述閘極電極更包括插入於所述主動圖案與所述第一半導體圖案之間的第二部分， 其中所述主動圖案包括具有主體凹部的上部表面，所述主體凹部具有大於所述第一深度的第三深度，以及 其中所述第二部分的至少一部分設置於所述主體凹部中。
  6. 如請求項5所述的半導體裝置， 其中所述源極/汲極圖案包括朝向所述閘極電極的所述第一部分的側表面突出的第一突出部分及朝向所述閘極電極的所述第二部分的側表面突出的第二突出部分，以及 其中所述第一突出部分的第一突出長度小於所述第二突出部分的第二突出長度。
  7. 如請求項1所述的半導體裝置， 其中所述閘極電極在第一方向上延伸， 其中所述第一半導體圖案在所述第一方向上具有第一通道寬度，以及 其中所述第二半導體圖案具有大於所述第一通道寬度的第二通道寬度。
  8. 如請求項1所述的半導體裝置， 其中所述第一半導體圖案及所述第二半導體圖案中的各者具有啞鈴形狀， 其中所述第一半導體圖案的最小厚度為第一厚度，以及 其中所述第二半導體圖案的所述最小厚度為大於所述第一厚度的第二厚度。
  9. 如請求項1所述的半導體裝置， 其中所述閘極電極的所述第一部分具有沙漏形狀，以及 其中所述第一部分的寬度隨著高度自其上部部分朝向其下部部分降低而減小且接著增加。
  10. 如請求項1所述的半導體裝置，更包括覆蓋所述主動圖案的頂部表面的凹部防止層， 其中所述凹部防止層經組態以防止所述主動圖案的上部部分被氧化。
  11. 一種半導體裝置，包括： 基底，具備主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開； 源極/汲極圖案，連接至所述半導體圖案； 閘極電極，位於所述半導體圖案上，所述閘極電極包括插入於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案及所述第二半導體圖案為所述半導體圖案中的兩個鄰近半導體圖案；以及 閘極絕緣層，插入於所述閘極電極的所述第一部分與所述第一半導體圖案及所述第二半導體圖案中的各者之間， 其中所述閘極電極的所述第一部分具有沙漏形狀， 其中所述第一部分包括下部部分、上部部分以及所述下部部分與所述上部部分之間的界面， 其中所述第一部分的寬度隨著高度自所述第一部分的上部表面朝向所述界面降低而減小，在所述界面處具有最小值，且隨著所述高度自所述界面朝向所述第一部分的下部表面降低而增加，以及 其中所述下部部分的體積大於所述上部部分的體積。
  12. 如請求項11所述的半導體裝置， 其中所述第一半導體圖案包括鄰近於所述下部部分的第一通道凹部， 其中所述第二半導體圖案包括鄰近於所述上部部分的第二通道凹部，以及 其中所述第一通道凹部的第一深度大於所述第二通道凹部的第二深度。
  13. 如請求項12所述的半導體裝置， 其中所述下部部分上的所述閘極絕緣層覆蓋所述第一通道凹部，以及 其中所述上部部分上的所述閘極絕緣層覆蓋所述第二通道凹部。
  14. 如請求項11所述的半導體裝置， 其中所述上部部分的最大寬度小於所述下部部分的所述最大寬度。
  15. 如請求項11所述的半導體裝置， 其中所述第一半導體圖案及所述第二半導體圖案中的各者具有啞鈴形狀， 其中所述第一半導體圖案的最小厚度為第一厚度，以及 其中所述第二半導體圖案的所述最小厚度為大於所述第一厚度的第二厚度。
  16. 一種半導體裝置，包括： 基底，包含主動區； 裝置隔離層，在所述主動區上界定主動圖案； 通道圖案及源極/汲極圖案，位於所述主動圖案上，所述通道圖案包括半導體圖案，所述半導體圖案豎直地堆疊以彼此間隔開； 閘極電極，位於所述半導體圖案上，所述閘極電極包括分別插入於所述半導體圖案當中的兩個鄰近半導體圖案之間的部分； 閘極絕緣層，圍封所述閘極電極的所述部分的各部分； 閘極間隔件，位於所述閘極電極的側表面上； 閘極封蓋圖案，位於所述閘極電極的頂部表面上； 層間絕緣層，位於所述閘極封蓋圖案上； 主動觸點，穿透所述層間絕緣層且電連接至所述源極/汲極圖案； 金屬半導體化合物層，插入於所述主動觸點與所述源極/汲極圖案之間； 閘極觸點，穿透所述層間絕緣層及所述閘極封蓋圖案且電連接至所述閘極電極； 第一金屬層，位於所述層間絕緣層上，所述第一金屬層包括分別電連接至所述主動觸點及所述閘極觸點的電力線及第一互連線；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括電連接至所述第一金屬層的第二互連線， 其中所述半導體圖案分別包括通道凹部，以及 其中所述通道凹部的深度隨著距離在豎直方向上自所述半導體圖案當中的最下部半導體圖案朝向所述半導體圖案當中的最上部半導體圖案增加而減小。
  17. 如請求項16所述的半導體裝置， 其中所述通道凹部的凹部寬度隨著距離在所述豎直方向上增加而減小。
  18. 如請求項16所述的半導體裝置， 其中所述閘極電極的所述部分的體積隨著距離在所述豎直方向上增加而減小。
  19. 如請求項16所述的半導體裝置， 其中所述半導體圖案的最小厚度隨著距離在所述豎直方向上增加而增加。
  20. 如請求項16所述的半導體裝置， 其中所述閘極電極的所述部分的各部分具有沙漏形狀，以及 其中所述半導體圖案中的各半導體圖案具有啞鈴形狀。
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