CN117936566A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：包括有源图案的衬底、在有源图案上的沟道图案、源极/漏极图案、栅电极和绝缘图案。沟道图案可以包括彼此间隔开并垂直堆叠的半导体图案。半导体图案中最下面的一个可以是第一半导体图案。源极/漏极图案可以连接到半导体图案。栅电极可以在半导体图案上，并且可以包括除了第一半导体图案之外的半导体图案下方的多个内部电极。绝缘图案可以在第一半导体图案和有源图案之间。绝缘图案可以包括电介质图案和保护层。保护层可以在电介质图案和第一半导体图案之间。保护层可以在电介质图案和有源图案之间。

Description

半导体器件
技术领域
发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小。MOSFET的按比例缩小会恶化半导体器件的工作特性。因此，已经进行了各种研究来开发制造半导体器件的方法，该半导体器件具有优异性能同时克服由半导体器件的高集成度引起的限制。
发明内容
发明构思的一些实施方式提供了具有增加的可靠性和改善的电性能的半导体器件。
发明构思的一些实施方式提供了制造具有增加的可靠性和改善的电性能的半导体器件的方法。
根据发明构思的一些实施方式，半导体器件可以包括：包括有源图案的衬底；在有源图案上的沟道图案，该沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，并且多个半导体图案中最下面的一个是第一半导体图案；连接到多个半导体图案的源极/漏极图案；在多个半导体图案上的栅电极；以及在第一半导体图案和有源图案之间的绝缘图案。栅电极可以包括除第一半导体图案之外的多个半导体图案下方的多个内部电极。绝缘图案可以包括电介质图案和保护层。保护层可以在电介质图案和第一半导体图案之间。保护层可以在电介质图案和有源图案之间。
根据发明构思的一些实施方式，半导体器件可以包括：包括有源区的衬底；在有源区上的器件隔离层，该器件隔离层在有源区上限定有源图案；有源图案上的沟道图案，该沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，多个半导体图案中最下面的一个是第一半导体图案；连接到多个半导体图案的源极/漏极图案；多个半导体图案上的栅电极；以及在第一半导体图案和有源图案之间的绝缘图案。栅电极可以包括除第一半导体图案之外的多个半导体图案下方的多个内部电极。绝缘图案可以延伸到第一半导体图案和有源图案之间的器件隔离层上。
根据发明构思的一些实施方式，半导体器件可以包括：包括有源图案的衬底；在有源图案上的沟道图案，该沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，多个半导体图案中最下面的一个是第一半导体图案；连接到多个半导体图案的源极/漏极图案；多个半导体图案上的栅电极；以及在第一半导体图案和有源图案之间的绝缘图案。栅电极可以包括除第一半导体图案之外的多个半导体图案下方的多个内部电极。绝缘图案可以包括电介质图案和保护层。保护层可以在电介质图案和第一半导体图案之间。保护层可以在电介质图案和有源图案之间。栅电极可以在第一方向上延伸。保护层可以在第一方向上具有第一宽度。电介质图案可以在第一方向上具有第二宽度。第一宽度可以不同于第二宽度。
附图说明
图1至图3示出了概念图，显示根据发明构思的一些实施方式的半导体器件的逻辑单元。
图4示出了平面图，显示根据发明构思的一些实施方式的半导体器件。
图5A、5B、5C和5D示出了分别沿着图4的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图6示出了放大视图，显示图5A中描绘的截面M的示例。
图7至图10D示出了显示沿着图4的线D-D'截取的示例的截面图。
图11A和图23B示出了显示根据发明构思的一些实施方式的制造半导体器件的方法的截面图。
图24和图26至图33示出了显示图13A至图23A中描绘的截面M的示例的放大视图。
图25示出了显示图13B中描绘的截面M的示例的放大视图。
具体实施方式
图1至图3示出了概念图，显示根据发明构思的一些实施方式的半导体器件的逻辑单元。
参照图1，可以提供单高度单元SHC。例如，衬底100上可以提供有第一电源线M1_R1和第二电源线M1_R2。第一电源线M1_R1可以是用于提供源极电压VSS(例如，地电压)的路径。第二电源线M1_R2可以是用于提供漏极电压VDD(例如，电源电压)的路径。
单高度单元SHC可以被限定在第一电源线M1_R1和第二电源线M1_R2之间。单高度单元SHC可以包括一个第一有源区AR1和一个第二有源区AR2。第一有源区AR1和第二有源区AR2中的一个可以是PMOSFET区，第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区。例如，单高度单元SHC可以具有提供在第一电源线M1_R1和第二电源线M1_R2之间的互补金属氧化物半导体(CMOS)结构。
第一有源区AR1和第二有源区AR2中的每个可以在第一方向D1上具有第一宽度W1。第一高度HE1可以被定义为指示单高度单元SHC在第一方向D1上的长度。第一高度HE1可以与第一电源线M1_R1和第二电源线M1_R2之间的距离(例如，节距)基本相同。
单高度单元SHC可以构成一个逻辑单元。在本说明书中，逻辑单元可以指执行特定功能的逻辑器件，诸如AND、OR、XOR、XNOR和反相器。例如，逻辑单元可以包括用于构成逻辑器件的晶体管，并且还可以包括将晶体管彼此连接的布线。
参照图2，可以提供双高度单元DHC。例如，衬底100上可以提供有第一电源线M1_R1、第二电源线M1_R2和第三电源线M1_R3。第一电源线M1_R1可以设置在第二电源线M1_R2和第三电源线M1_R3之间。第三电源线M1_R3可以是用于提供源极电压VSS的路径。
双高度单元DHC可以被限定在第二电源线M1_R2和第三电源线M1_R3之间。双高度单元DHC可以包括两个第一有源区AR1和两个第二有源区AR2。
两个第二有源区AR2中的一个可以与第二电源线AR2相邻。两个第二有源区AR2中的另一个可以与第三电源线M1_R3相邻。两个第一有源区AR1可以与第一电源线M1_R1相邻。当在平面图中观察时，第一电源线M1_R1可以设置在两个第一有源区AR1之间。
第二高度HE2可以被定义为指示双高度单元DHC在第一方向D1上的长度。第二高度HE2可以是图1的第一高度HE1的约两倍。双高度单元DHC的两个第一有源区AR1可以共同连接在一起作为一个有源区。
在发明构思的实施方式中，图2所示的双高度单元DHC可被定义为多高度单元。虽然未示出，但是多高度单元可以包括三高度单元，其单元高度约是单高度单元SHC的三倍。
参照图3，衬底100上可以提供有二维设置的第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC。第一单高度单元SHC1可以位于第一电源线M1_R1和第二电源线M1_R2之间。第二单高度单元SHC2可以位于第一电源线M1_R1和第三电源线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。
双高度单元DHC可以设置在第二电源线M1_R2和第三电源线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一和第二单高度单元SHC1和SHC2相邻。
可以在第一单高度单元SHC1和双高度单元DHC之间以及第二单高度单元SHC2和双高度单元DHC之间提供分离结构DB。分离结构DB可以将双高度单元DHC的有源区与第一和第二单高度单元SHC1和SHC2中的每个的有源区电分离。
图4示出了显示根据发明构思的一些实施方式的半导体器件的平面图。图5A、5B、5C和5D示出了分别沿图4的线A-A'、B-B'、C-C'和D-D'截取的截面图。图6示出了显示图5A中描绘的截面M的示例的放大视图。图4和图5A至图5D所示的半导体器件是图1所示的单高度单元SHC的详细示例。
参照图4和图5A至图5D，可以在衬底100上提供单高度单元SHC。单高度单元SHC上可以提供有包括在逻辑电路中的逻辑晶体管。衬底100可以是化合物半导体衬底、或包括硅、锗或硅锗的半导体衬底。例如，衬底100可以是硅衬底。
衬底100可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2中的每个可以在第二方向D2上延伸。在实施方式中，第一有源区AR1可以是NMOSFET区，第二有源区AR2可以是PMOSFET区。
第一有源图案AP1和第二有源图案AP2可以由形成在衬底100的上部上的沟槽TR限定。第一有源图案AP1可以提供在第一有源区AR1上，第二有源图案AP2可以提供在第二有源区AR2上。第一和第二有源图案AP1和AP2可以在第二方向D2上延伸。第一和第二有源图案AP1和AP2可以是衬底100的垂直突出部分。
可以在衬底100上提供器件隔离层ST。器件隔离层ST可以填充沟槽TR。器件隔离层ST可以包括硅氧化物层。器件隔离层ST可以不覆盖将在下面讨论的第一和第二沟道图案CH1和CH2中的任何一个。
第一沟道图案CH1可以提供在第一有源图案AP1上。第二沟道图案CH2可以提供在第二有源图案AP2上。第一和第二沟道图案CH1和CH2中的每个可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一、第二和第三半导体图案SP1、SP2和SP3可以在垂直方向(或第三方向D3)上彼此间隔开。
第一、第二和第三半导体图案SP1、SP2和SP3中的每个可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一、第二和第三半导体图案SP1、SP2和SP3中的每个可以包括晶体硅。在发明构思的实施方式中，第一、第二和第三半导体图案SP1、SP2和SP3可以是堆叠的纳米片。
多个第一源极/漏极图案SD1可以提供在第一有源图案AP1上。多个第一凹陷RS1可以形成在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以相应地提供在第一凹陷RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如，n型)的杂质区。第一沟道图案CH1可以插设在一对第一源极/漏极图案SD1之间。例如，这对第一源极/漏极图案SD1可以通过堆叠的第一、第二和第三半导体图案SP1、SP2和SP3彼此连接。
多个第二源极/漏极图案SD2可以提供在第二有源图案AP2上。多个第二凹陷RS2可以形成在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以相应地提供在第二凹陷RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，p型)的杂质区。第二沟道图案CH2可以插设在一对第二源极/漏极图案SD2之间。例如，该对第二源极/漏极图案SD2可以通过堆叠的第一、第二和第三半导体图案SP1、SP2和SP3彼此连接。
第一和第二源极/漏极图案SD1和SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。例如，第一和第二源极/漏极图案SD1和SD2中的每个可以具有比第三半导体图案SP3的顶表面高的顶表面。再例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个可以具有在与第三半导体图案SP3的顶表面的水平基本相同水平处的顶表面。
在发明构思的实施方式中，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，一对第二源极/漏极图案SD2可以向第二沟道图案CH2提供压应力。
在发明构思的实施方式中，第二源极/漏极图案SD2可以在其侧壁上具有不平坦的压花形状。例如，第二源极/漏极图案SD2的侧壁可以具有波形轮廓。第二源极/漏极图案SD2的侧壁可以向绝缘图案IF和栅电极GE的第一内部电极PO1和第二内部电极PO2突出，这将在下面讨论。
第一和第二沟道图案CH1和CH2可以在其上提供有栅电极GE。栅电极GE的蚀刻可以在第一方向D1上延伸，同时跨过第一和第二沟道图案CH1和CH2。每个栅电极GE可以与第一和第二沟道图案CH1和CH2垂直重叠。栅电极GE可以在第二方向D2上以第一节距布置。
栅电极GE可以包括插设在第一半导体图案SP1和第二半导体图案SP2之间的第一内部电极PO1、插设在第二半导体图案SP2和第三半导体图案SP3之间的第二内部电极PO2、以及在第三半导体图案SP3上的外部电极OGE。
参照图5D，栅电极GE可以提供在第二和第三半导体图案SP2和SP3中的每个的顶表面TS、底表面BS和相反的侧壁SW上。栅电极GE可以提供在第一半导体图案SP1的顶表面TS和相反的侧壁SW上。例如，根据本实施方式的晶体管可以是三维场效应晶体管(例如，MBCFET或GAAFET)，其中栅电极GE三维地围绕第一和第二沟道图案CH1和CH2。
返回参照图5A，在第一有源区AR1上，内部间隔物ISP可以插设在第一源极/漏极图案SD1与栅电极GE的第一和第二内部电极PO1和PO2之间以及第一源极/漏极图案SD1与绝缘图案IF之间。第一和第二内部电极PO1和PO2以及绝缘图案IF可以各自与第一源极/漏极图案SD1隔着内部间隔物ISP分隔开。内部间隔物ISP可以限制和/或防止来自栅电极GE的泄漏电流。
再次参照图4和图5A至图5D，一对栅极间隔物GS可以设置在包括在栅电极GE中的外部电极OGE的相反侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS可以使其顶表面高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将讨论的第一层间电介质层110的顶表面共面。在实施方式中，栅极间隔物GS可以包括从SiCN、SiCON和SiN中选择的至少一种。在另一实施方式中，栅极间隔物GS可以包括由从SiCN、SiCON和SiN中选择的至少两种形成的多层。
在发明构思的实施方式中，参照图6，栅极间隔物GS可以包括在栅电极GE的侧壁上的第一间隔物GS1和在第一间隔物GS1上的第二间隔物GS2。第一和第二间隔物GS1和GS2中的每个可以包括含硅电介质材料。例如，第一间隔物GS1可以包括含硅的低k电介质材料，例如SiCON。第二间隔物GS2可以包括具有优异抗蚀刻性的含硅电介质材料，诸如SiN。当如下所述形成有源接触AC时，第二间隔物GS2可以用作蚀刻停止层。第二间隔物GS2可以用于以自对准方式形成有源接触AC。
返回参照图4和图5A至图5D，栅极覆盖图案GP可以提供在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于第一和第二层间电介质层110和120具有蚀刻选择性的材料，这将在下面讨论。例如，栅极覆盖图案GP可以包括从SiON、SiCN、SiCON和SiN中选择的至少一种。
栅极电介质层GI可以插设在栅电极GE和第一沟道图案CH1之间以及在栅电极GE和第二沟道图案CH2之间。栅极电介质层GI可以覆盖第一至第三半导体图案SP1至SP3中的每个的顶表面TS、底表面BS和相反的侧壁SW(见图5D)。栅极电介质层GI可以覆盖在栅电极GE下面的器件隔离层ST的顶表面。
在发明构思的实施方式中，栅极电介质层GI可以包括硅氧化物层、硅氮氧化物层和高k电介质层中的一种或更多种。例如，栅极电介质层GI可以具有硅氧化物层和高k电介质层堆叠的结构。高k电介质层可以包括其电介质常数大于硅氧化物层的介电常数的高k电介质材料。例如，高k电介质材料可以包括选自铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
或者，根据发明构思的半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅极电介质层GI可以包括呈现铁电性质的铁电材料层和呈现顺电性质的顺电材料层。
铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相比之下，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增加到大于每个电容器的电容绝对值的正值。
当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容会增加。总电容的增加可用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/decade的亚阈值摆动。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如铪氧化物、铪锆氧化物、钡锶钛氧化物和铅锆钛氧化物中的一种或更多种。例如，铪锆氧化物可以是其中铪氧化物掺杂有锆(Zr)的材料。再例如，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层可以进一步包括掺杂在其中的杂质。例如，杂质可以包括选自铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包含在铁电材料层中的杂质的类型可以根据包含在铁电材料层中的铁电材料而改变。
当铁电材料层包括铪氧化物时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质中的至少一种。
当杂质是铝(Al)时，铁电材料层可以包括约3到8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝之和的比率。
当杂质是硅(Si)时，铁电材料层可以包括约2到约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2到约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1到7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50到约80原子百分比的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如选自硅氧化物和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如铪氧化物、锆氧化物和铝氧化物中的一种或更多种，但是发明构思不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括铪氧化物时，包含在铁电材料层中的铪氧化物可以具有与包含在顺电材料层中的铪氧化物的晶体结构不同的晶体结构。
铁电材料层可以具有拥有铁电性质的厚度。铁电材料层的厚度可以在例如从约0.5nm到约10nm的范围内，但是发明构思不限于此。因为铁电材料具有呈现铁电性质的它们自己的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
例如，栅极电介质层GI可以包括单个铁电材料层。对于另一示例，栅极电介质层GI可以包括彼此间隔开的多个铁电材料层。栅极电介质层GI可以具有其中多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。
再次参照图4和图5A至图5D，栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极电介质层GI上，并且可以与第二和第三半导体图案SP2和SP3相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调整第一金属图案的厚度和成分，以实现晶体管的期望阈值电压。例如，栅电极GE的第一和第二内部电极PO1和PO2可以由第一金属图案或功函数金属形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。此外，第一金属图案可以进一步包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括从钨(W)、铝(Al)、钛(Ti)和钽(Ta)中选择的至少一种金属。例如，栅电极GE的外部电极OGE可以包括第一金属图案，并且还包括在第一金属图案上的第二金属图案。
第一层间电介质层110可以提供在衬底100上。第一层间电介质层110可以覆盖栅极间隔物GS以及第一和第二源极/漏极图案SD1和SD2。第一层间电介质层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面的顶表面。第一层间电介质层110上可以提供有覆盖栅极覆盖图案GP的第二层间电介质层120。第三层间电介质层130可以提供在第二层间电介质层120上。第四层间电介质层140可以提供在第三层间电介质层130上。例如，第一至第四层间电介质层110至140可以包括硅氧化物层。
单高度单元SHC可以具有在第二方向D2上彼此相反的第一边界BD1和第二边界BD2。第一和第二边界BD1和BD2可以在第一方向D1上延伸。单高度单元SHC可以具有在第一方向D1上彼此相反的第三边界BD3和第四边界BD4。第三和第四边界BD3和BD4可以在第二方向D2上延伸。
单高度单元SHC可以在其相反侧上提供有一对分离结构DB，这对分离结构DB在第二方向D2上彼此相反。例如，该对分离结构DB可以相应地提供在单高度单元SHC的第一和第二边界BD1和BD2上。分离结构DB可以在平行于栅电极GE的第一方向D1上延伸。分离结构DB与其相邻的栅电极GE之间的节距可以与第一节距相同。
分离结构DB可以穿透第一和第二层间电介质层110和120，并且可以延伸到第一和第二有源图案AP1和AP2中。分离结构DB可以穿透第一和第二有源图案AP1和AP2中的每个的上部。分离结构DB可以将单高度单元SHC的有源区与相邻的另一单元的有源区电分离。
有源接触AC可以提供为穿透第一和第二层间电介质层110和120，从而与第一和第二源极/漏极图案SD1和SD2电连接。一对有源接触AC可以相应地提供在栅电极GE的相反侧。当在平面图中观察时，有源接触AC可以具有在第一方向D1上延伸的条形。
有源接触AC可以是自对准接触。例如，栅极覆盖图案GP和栅极间隔物GS可以用于以自对准方式形成有源接触AC。有源接触AC可以覆盖例如栅极间隔物GS的侧壁的至少一部分。尽管未示出，但是有源接触AC可以覆盖栅极覆盖图案GP的顶表面的一部分。
金属-半导体化合物层SC或硅化物层可以插设在有源接触AC和第一源极/漏极图案SD1之间以及在有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过金属半导体化合物层SC电连接到第一和第二源极/漏极图案SD1和SD2之一。例如，金属半导体化合物层SC可以包括从钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中选择的至少一种。
栅极接触GC可以提供为穿透第二层间电介质层120和栅极覆盖图案GP，从而与栅电极GE电连接。当在平面图中观察时，栅极接触GC可以被设置为对应地重叠第一有源区AR1和第二有源区AR2。例如，栅极接触GC可以提供在第二有源图案AP2上(见图5B)。
在发明构思的实施方式中，参照图5B，有源接触AC可以具有与栅极接触GC相邻的上部，上电介质图案UIP可以填充有源接触AC的上部。上电介质图案UIP可以具有比栅极接触GC的底表面低的底表面。例如，上电介质图案UIP可以使得与栅极接触GC相邻的有源接触AC具有比栅极接触GC的底表面低的顶表面。因此，可以限制和/或防止由栅极接触GC和其相邻的有源接触AC之间的接触导致的电短路。
有源接触AC和栅极接触GC中的每个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括选自铝、铜、钨、钼和钴的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括从钛、钽、钨、镍、钴和铂中选择的至少一种。金属氮化物层可以包括选自钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、镍氮化物(NiN)层、钴氮化物(CoN)层和铂氮化物(PtN)层中的至少一种。
第一金属层M1可以提供在第三层间电介质层130中。例如，第一金属层M1可以包括第一电源线M1_R1、第二电源线M1_R2和第一布线M1_I。第一金属层M1的线M1_R1、M1_R2和M1_I可以在第二方向D2上彼此平行地延伸。
例如，第一和第二电源线M1_R1和M1_R2可以分别提供在单高度单元SHC的第三和第四边界BD3和BD4上。第一电源线M1_R1可以沿着第三边界BD3在第二方向D2上延伸。第二电源线M1_R2可以沿着第四边界BD4在第二方向D2上延伸。
第一金属层M1的第一布线M1_I可以设置在第一电源线M1_R1和第二电源线M1_R2之间。第一金属层M1的第一布线M1_I可以沿着第一方向D1以第二节距布置。第二节距可以小于第一节距。每条第一布线M1_I可以具有比第一和第二电源线M1_R1和M1_R2的每个的线宽小的线宽。
第一金属层M1可以进一步包括第一通路VI1。第一通路VI1可以相应地提供在第一金属层M1的线M1_R1、M1_R2和M1_I下方。第一通路VI1可以将有源接触AC电连接到第一金属层M1的线M1_R1、M1_R2、M1_R3和M1_I之一。第一通路VI1可以将栅极接触GC电连接到第一金属层M1的线M1_R1、M1_R2和M1_I之一。
第一金属层M1的某条线及其下面的第一通路VI1可以通过单独的工艺形成。例如，第一金属层M1的该条线及其下面的第一通路VI1可以各自通过单镶嵌工艺形成。根据一些实施方式，可以采用亚20nm工艺来制造半导体器件。
第二金属层M2可以提供在第四层间电介质层140中。第二金属层M2可以包括多条第二布线M2_I。第二金属层M2的第二布线M2_I可以各自具有在第一方向D1上延伸的线形或条形形状。例如，第二线M2_I可以在第一方向D1上彼此平行地延伸。
第二金属层M2还可以包括第二通路VI2，其相应地提供在第二布线M2_I下方。第一金属层M1的某条线可以通过第二通路VI2电连接到第二金属层M2的相应线。例如，可以在双镶嵌工艺中同时形成第二金属层M2的布线及其下面的第二通路VI2。
第一和第二金属层M1和M2可以使得其布线包括相同或不同的导电材料。例如，第一和第二金属层M1和M2的布线可以包括从铝、铜、钨、钼、钌和钴中选择的至少一种金属材料。尽管未示出，但是其他金属层(例如，M3、M4、M5等)可以另外堆叠在第四层间电介质层140上。每个堆叠的金属层可以包括用于在单元之间走线的布线。
将参照图6详细讨论第一有源图案AP1上的栅电极GE和第一沟道图案CH1。第一沟道图案CH1的第一至第三半导体图案SP1至SP3可以彼此垂直间隔开。第一半导体图案SP1可以是第一至第三半导体图案SP1至SP3中最下面的一个。第一和第二内部电极PO1和PO2可以分别在第二和第三半导体图案SP2和SP3下方相邻。
参照图6，根据发明构思的半导体器件可以包括在第一半导体图案SP1和第一有源图案AP1之间的绝缘图案IF。绝缘图案IF可以包括电介质图案DP和保护层PL。保护层PL可以设置在电介质图案DP和第一半导体图案SP1之间以及电介质图案DP和第一有源图案AP1之间。保护层PL可以在第二方向D2和第三方向D3上围绕电介质图案DP。保护层PL可以具有比绝缘图案IF的除了保护层PL之外的厚度小的厚度。保护层PL可以包括铝氧化物(AlO)。
参照图5A至图6，绝缘图案IF的厚度可以大于第一内部电极PO1和第二内部电极PO2的每个的厚度。绝缘图案IF的厚度可以在约6nm到约13nm的范围内。
电介质图案DP可以包括电介质物质。电介质物质可以包括二氧化硅(SiO2)和硅氮化物(SiN)中的一种或更多种。
返回参照图6，栅极电介质层GI可以围绕第一和第二内部电极PO2和PO2中的每个。栅极电介质层GI可以在第二方向D2和第三方向D3上围绕绝缘图案IF。
在第一有源区AR1上，内部间隔物ISP可以插设在第一源极/漏极图案SD1与第一和第二内部电极PO1和PO2之间以及第一源极/漏极图案SD1与绝缘图案IF之间。内部间隔物ISP可以与第一源极/漏极图案SD1直接接触。绝缘图案IF以及栅电极GE的第一和第二内部电极PO1和PO2可以各自与第一源极/漏极图案SD1隔着内部间隔物ISP间隔开。
对图6的第一至第三半导体图案SP1至SP3、第一和第二内部电极PO1和PO2以及内部间隔物ISP的描述可以同样地应用于图5B所示的第二有源区AR2。采用NMOSFET作为参照图6讨论的三维晶体管的示例，但是发明构思不限于此。在实施方式中，图6的三维晶体管的描述可以适用于PMOSFET。
图7至图10D示出了显示沿图4的线D-D'截取的示例的截面图。在接下来的实施方式中，将省略与以上参照图1至图6讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
参照图7，绝缘图案IF的厚度可以小于第一和第二内部电极PO1和PO2中的每个的厚度。在图11A的牺牲层SAL的底部的第一牺牲层SAL1可以具有比除了第一牺牲层SAL1之外的牺牲层SAL的厚度小的厚度，这可能导致具有小厚度的绝缘图案IF的形成。
参照图8，栅极电介质层GI可以覆盖绝缘图案IF的侧壁SW。栅极电介质层GI可以覆盖器件隔离层ST。栅极电介质层GI可以覆盖第二和第三半导体图案SP2和SP3中的每个的顶表面TS、底表面BS和相反的侧壁SW。栅极电介质层GI可以覆盖第一半导体图案SP1的顶表面TS和侧壁SW。覆盖第一半导体图案SP1的侧壁SW的栅极电介质层GI可以连接到覆盖绝缘图案IF的侧壁的栅极电介质层GI。栅极电介质层GI可以不形成在绝缘图案IF与第一半导体图案SP1之间，或者绝缘图案IF与第一和第二有源图案AP1和AP2中的每个之间。
返回参照图8，在图14A和14B的步骤中蚀刻牺牲层SAL之后，金属层MT可以填充第一至第三内部区域IRG1至IRG3。如下面将要讨论的图17A至22B所示，金属层MT的去除和绝缘图案IF的形成可以同样应用于图8的实施方式。在形成绝缘图案IF之后，可以形成栅极电介质层GI。在形成栅电介质层GI之后，栅电极GE可以形成在栅电介质层GI上。
参照图9A，绝缘图案IF可以在第一半导体图案SP1和第一有源图案AP1之间延伸到器件隔离层ST上。栅极电介质层GI可以覆盖第一和第二有源图案AP1和AP2以及器件隔离层ST。保护层PL可以设置在第一半导体图案SP1和电介质图案DP之间、电介质图案DP和第一有源图案AP1之间以及电介质图案DP和器件隔离层ST之间。由于绝缘图案IF覆盖器件隔离层ST，因此可以限制和/或防止由于第一有源图案AP1导致的泄漏电流的发生。
如下面将要讨论的图11A至18所示，金属层MT的去除和形成可以同样应用于图9A的实施方式。参照下面将讨论的图19C，电介质图案DP可以填充第一内部区域IRG1和外部区域ORG。电介质图案DP可以完全填充器件隔离层ST上的某一区域。
参照图9B，绝缘图案IF可与图9A的实施方式相同或相似地形成。例如，绝缘图案IF可以在第一半导体图案SP1和第一有源图案AP1之间延伸到器件隔离层ST上。栅极电介质层GI可以覆盖第二和第三半导体图案SP2和SP3中的每个的顶表面TS、底表面BS和相反的侧壁SW。栅极电介质层GI可以覆盖第一半导体图案SP1的顶表面TS和侧壁SW。
栅极电介质层GI可以覆盖电介质图案DP的顶表面，除了被保护层PL覆盖的部分。图9B描绘了栅极电介质层GI覆盖第一和第二有源图案AP1和AP2以及器件隔离层ST，但是可替换地，栅极电介质层GI可以不形成在绝缘图案IF与第一和第二有源图案AP1和AP2中的每个之间或者绝缘图案IF与器件隔离层ST之间。例如，沿着电介质图案DP的底表面形成的保护层PL可以与器件隔离层ST的顶表面以及第一和第二有源图案AP1和AP2的顶表面直接接触。
参照图10A，保护层PL可以在第一方向D1上具有第一宽度DPL。电介质图案DP可以在第一方向D1上具有第二宽度DDP。在图10A的第一有源区AR1和第二有源区AR2上，第一宽度DPL可以大于第二宽度DDP。选择性蚀刻工艺可以产生第一宽度DPL和第二宽度DDP之间的差异。在蚀刻工艺中，保护层PL的蚀刻速率可以小于电介质图案DP的蚀刻速率。
在图10B的第一有源区AR1和第二有源区AR2上，第一宽度DPL可以小于第二宽度DDP。选择性蚀刻工艺可以产生第一宽度DPL和第二宽度DDP之间的差异。在蚀刻工艺中，保护层PL的蚀刻速率可以大于电介质图案DP的蚀刻速率。
参照图10A和图10B，第一、第二和第三半导体图案SP1、SP2和SP3可以各自在第一方向D1上具有第三宽度SPL。第一宽度DPL和第二宽度DDP可以小于第三宽度SPL。
参照图10C和图10D，栅极电介质层GI可以覆盖第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相反的侧壁SW。栅极电介质层GI可以覆盖第一半导体图案SP1的顶表面TS和侧壁SW。栅极电介质层GI可以覆盖绝缘图案IF的侧壁ISW和器件隔离层ST。
在将在下面讨论的图14A和图14B的步骤中蚀刻牺牲层SAL之后，金属层MT可以填充第一至第三内部区域IRG1至IRG3。如下面将要讨论的图17A至图22B所示，金属层MT的去除和绝缘图案IF的形成可以同样地应用于图10C和10D的每个实施方式。在形成绝缘图案IF之后，可以形成栅极电介质层GI。在形成栅电介质层GI之后，栅电极GE可以形成在栅极电介质层GI上。
图11A至图33示出了显示根据发明构思的一些实施方式的制造半导体器件的方法的截面图。例如，图11A、12A、13A、14A、15A、16A、17A、19A、21A、22A和23A示出了沿图4的线A-A'截取的截面图。图13B和14B示出了沿着图4的线B-B'截取的截面图。图13C、14C和15C示出了沿图4的线C-C'截取的截面图。图11B、12B、15B、16B、17B、18、19B、19C、20、21B、22B和23B示出了沿图4的线D-D'截取的截面图。
图24和图26至图33示出了显示图13A至图23A中描绘的截面M的示例的放大视图。图25示出了显示图13B中描绘的截面M的示例的放大视图。
参照图11A和图11B，可以提供包括第一有源区AR1和第二有源区AR2的衬底100。有源层ACL和牺牲层SAL可以交替堆叠在衬底100上。有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。
牺牲层SAL可以包括最下面的牺牲层或第一牺牲层SAL1。如图11A和图11B所示，第一牺牲层SAL1可以具有与除了第一牺牲层SAL1之外的牺牲层SAL的厚度不同的厚度。
牺牲层SAL可以包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以包括硅(Si)，牺牲层SAL可以包括硅锗(SiGe)。每个牺牲层SAL可以具有约10at％到约30at％的锗浓度。
掩模图案可以形成在衬底100的第一有源区AR1和第二有源区AR2的每个上。掩模图案可以具有在第二方向D2上延伸的线形或条形形状。
可以执行其中掩模图案用作蚀刻掩模以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR的图案化工艺。第一有源图案AP1可以形成在第一有源区AR1上。第二有源图案AP2可以形成在第二有源区AR2上。
堆叠图案STP可以形成在第一和第二有源图案AP1和AP2的每个上。堆叠图案STP可以包括交替堆叠的有源层ACL和牺牲层SAL。在图案化工艺期间，堆叠图案STP可以与第一和第二有源图案AP1和AP2一起形成。
器件隔离层ST可以形成为填充沟槽TR。例如，电介质层可以形成在衬底100的整个表面上，以覆盖堆叠图案STP以及第一和第二有源图案AP1和AP2。电介质层可以凹陷，直到堆叠图案STP被暴露，因此可以形成器件隔离层ST。
器件隔离层ST可包括电介质材料，诸如硅氧化物层。堆叠图案STP可以从器件隔离层ST向上暴露。例如，堆叠图案STP可以从器件隔离层ST垂直向上突出。
参照图12A和图12B，牺牲图案PP可以形成在衬底100上，跨过堆叠图案STP延伸。每个牺牲图案PP可以形成为具有在第一方向D1上延伸的线形或条形形状。牺牲图案PP可以沿着第二方向D2以第一节距布置。
例如，牺牲图案PP的形成可包括在衬底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层。牺牲层可以包括多晶硅。
可以在每个牺牲图案PP的相反侧壁上形成一对栅极间隔物GS。栅极间隔物GS的形成可以包括在衬底100的整个表面上共形地形成栅极间隔物层，并且各向异性地蚀刻栅极间隔物层。在发明构思的实施方式中，栅极间隔物GS可以是包括至少两个层的多层。
参照图13A至图13C、图24和图25，第一凹陷RS1可以形成在第一有源图案AP1上的堆叠图案STP中。第二凹陷RS2可以形成在第二有源图案AP2上的堆叠图案STP中。在第一凹陷RS1和第二凹陷RS2的形成期间，器件隔离层ST可以在第一和第二有源图案AP1和AP2中的每个的相反侧进一步凹陷。
硬掩模图案MP和栅极间隔物GS可以用作蚀刻掩模以蚀刻第一有源图案AP1上的堆叠图案STP，从而形成第一凹陷RS1。第一凹陷RS1可以形成在一对牺牲图案PP之间。
有源层ACL可以形成为顺序堆叠在相邻的第一凹陷RS1之间的第一、第二和第三半导体图案SP1、SP2和SP3。第一沟道图案CH1可以由相邻的第一凹陷RS1之间的第一、第二和第三半导体图案SP1、SP2和SP3构成。
第一凹陷RS1可以形成在相邻的牺牲图案PP之间。第一凹陷RS1在第二方向D2上的宽度可以随着与衬底100的距离减小而减小。
第一凹陷RS1可以暴露牺牲层SAL。可以在暴露的牺牲层SAL上执行选择性蚀刻工艺。蚀刻工艺可以包括选择性蚀刻硅锗(SiGe)的湿蚀刻工艺。在蚀刻工艺中，每个牺牲层SAL可以凹进以形成凹入区域IDR。电介质层可以形成在第一凹陷RS1中，填充凹入区域IDR。
内部间隔物ISP可以形成为填充凹入区域IDR。例如，内部间隔物ISP的形成可以包括湿蚀刻电介质层，直到第一、第二和第三半导体图案SP1、SP2和SP3的侧壁被暴露。因此，电介质层可以仅保留在凹入区域IDR中，从而构成内部间隔物ISP。
因为第一凹陷RS1在第二方向D2上的宽度随着与衬底100的距离减小而减小，所以暴露的第一牺牲层SAL1在第二方向D2上的宽度可以大于暴露的其他牺牲层SAL在第二方向D2上的宽度。通过湿蚀刻工艺形成的内部间隔物ISP在第二方向D2上可以都具有相同的宽度。因此，第一牺牲层SAL1在第二方向D2上的宽度可以大于其他牺牲层SAL在第二方向D2上的宽度(见图24)。
参照图13A至图13C和图25，第二有源图案AP2上的堆叠图案STP中的第二凹陷RS2可以通过与用于形成第一凹陷RS1的方法类似的方法形成。由第二凹陷RS2暴露的牺牲层SAL可以经历选择性蚀刻工艺，以在第二有源图案AP2上形成凹入区域IDE。凹入区域IDE可以使第二凹陷RS2具有波形内部侧壁。第二沟道图案CH2可以由相邻的第二凹陷RS2之间的第一、第二和第三半导体图案SP1、SP2和SP3构成。
参照图14A至图14C和图26，第一源极/漏极图案SD1可以相应地形成在第一凹陷RS1中。例如，可以执行第一选择性外延生长(SEG)工艺，使得第一凹陷RS1的内部侧壁被用作籽晶层，以形成填充第一凹陷RS1的外延层。外延层可以从籽晶生长，或者从被第一凹陷RS1暴露的第一至第三半导体图案SP1至SP3、牺牲层SAL和第一有源图案AP1(或者衬底100的上部)生长。例如，第一SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
在发明构思的实施方式中，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。当形成第一源极/漏极图案SD1时，可以原位注入杂质(例如，磷、砷或锑)以允许第一源极/漏极图案SD1具有n型。或者，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。
第二源极/漏极图案SD2可以相应地形成在第二凹槽RS2中。例如，可以执行第二选择性外延生长(SEG)工艺，其中第二凹陷RS2的内壁被用作籽晶以形成第二源极/漏极图案SD2。第二源极/漏极图案SD2可以从籽晶生长，或从由第二凹陷RS2暴露的第一至第三半导体图案SP1至SP3、牺牲层SAL和第二有源图案AP2(或者衬底100的上部)生长。
在发明构思的实施方式中，第二源极/漏极图案SD2可以包括半导体元素(例如，SiGe)，其晶格常数大于衬底100的半导体元素的晶格常数。当形成第二源极/漏极图案SD2时，可以原位注入杂质(例如，硼、镓或铟)以允许第二源极/漏极图案SD2具有p型。或者，在形成第二源极/漏极图案SD2之后，可以将杂质注入到第二源极/漏极图案SD2中。
参照图15A至图15C，第一层间电介质层110可以形成为覆盖第一和第二源极/漏极图案SD1和SD2、硬掩模图案MP和栅极间隔物GS。例如，第一层间电介质层110可以包括硅氧化物层。
第一层间电介质层110可以被平坦化，直到牺牲图案PP的顶表面被暴露。可以采用回蚀或化学机械抛光(CMP)工艺来平坦化第一层间电介质层110。在平坦化工艺期间，硬掩模图案MP可以全部被去除。结果，第一层间电介质层110可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面的顶表面。
可以选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可以形成暴露第一和第二沟道图案CH1和CH2的外部区域ORG(见图15B)。去除牺牲图案PP可以包括使用选择性蚀刻多晶硅的蚀刻剂执行湿蚀刻工艺。
通过外部区域ORG暴露的牺牲层SAL可以被选择性地去除以形成内部区域IRG(见图15B)。例如，可以执行选择性蚀刻牺牲层SAL的蚀刻工艺，使得仅去除牺牲层SAL，而留下第一、第二和第三半导体图案SP1、SP2和SP3。蚀刻工艺可以关于具有相对高的锗(Ge)浓度的硅锗(SiGe)具有高蚀刻速率。例如，蚀刻工艺可以关于其锗(Ge)浓度大于约10at％的硅锗(SiGe)具有高蚀刻速率。
蚀刻工艺可以去除第一有源区AR1和第二有源区AR2上的牺牲层SAL。蚀刻工艺可以是湿蚀刻工艺。用于蚀刻工艺的蚀刻材料可以迅速蚀刻其锗(Ge)浓度相对高的牺牲层SAL。
返回参照图15B，当选择性地去除牺牲层SAL时，仅堆叠的第一、第二和第三半导体图案SP1、SP2和SP3可以保留在第一和第二有源图案AP1和AP2中的每个上。牺牲层SAL的去除可以形成第一、第二和第三内部区域IRG1、IRG3和IRG3。
例如，第一内部区域IRG1可以形成在有源图案AP1或AP2与第一半导体图案SP1之间，第二内部区域IRG2可以形成在第一半导体图案SP1和第二半导体图案SP2之间，第三内部区域IRG3可以形成在第二半导体图案SP2和第三半导体图案SP3之间。
参照图15A至图15C，栅极电介质层GI可以形成在暴露的第一至第三半导体图案SP1至SP3上。栅极电介质层GI可以围绕第一至第三半导体图案SP1至SP3中的每个。栅极电介质层GI可以形成在第一至第三内部区域IRG1至IRG3的每个中。栅极电介质层GI可以形成在外部区域ORG中。栅极电介质层GI的形成可以包括顺序形成硅氧化物层和高k电介质层。
参照图16A、16B和28，保护层PL可形成在围绕第一至第三半导体图案SP1至SP3中的每个的栅极电介质层GI上。保护层PL可以形成为包围栅极电介质层GI，栅极电介质层GI围绕第一至第三半导体图案SP1至SP3中的每个。如图16A所示，保护层PL可以形成在第一至第三内部区域IRG1至IRG3的每个中。保护层PL可以形成得比形成在第一至第三内部区域IRG1至IRG3的每个中的栅极电介质层GI更内侧(参见图28)。
如图16B所示，保护层PL可以形成为围绕栅极电介质层GI，因此可以保护栅极电介质层GI和第一至第三半导体图案SP1至SP3免受蚀刻工艺影响。
参照图17A、图17B和图29，金属层MT可形成在保护层PL上。金属层MT可以形成在第一至第三内部区域IRG1至IRG3的每个中。如图17B所示，第一内部区域IRG1可以具有比第二和第三内部区域IRG2和IRG3的高度大的高度，因此金属层MT可以不完全填充第一内部区域IRG1。金属层MT可以形成在外部区域ORG中。
金属层MT可以包括金属或电介质。例如，金属层MT可以包括从钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)中选择的至少一种。
参照图18，可以选择性地去除通过外部区域ORG暴露的金属层MT。例如，可以执行蚀刻工艺，使得金属层MT被选择性地蚀刻以仅去除第一内部区域IRG1中的金属层MT，同时留下第二和第三内部区域IRG2和IRG3中的金属层MT。
参照图19A、图19B和图30，电介质图案DP可以形成在第一至第三半导体图案SP1至SP3和金属层MT上。如图19C所示，电介质图案DP可以完全填充第一内部区域IRG1。电介质图案DP可以形成在外部区域ORG中。
可以选择性地去除通过外部区域ORG暴露的电介质图案DP(见图20)。例如，可以执行蚀刻工艺，使得电介质图案DP被选择性地蚀刻以去除电介质图案DP的一部分，从而仅在第一内部区域IRG1中留下电介质图案DP。电介质图案DP可以形成在其中金属层MT被去除的第一内部区域IRG1中。
参照图21A、图21B和图31，可以选择性地去除通过外部区域ORG暴露的金属层MT。可以执行蚀刻工艺，使得电介质图案DP被选择性地蚀刻以去除第二和第三内部区域IRG2和IRG3中的金属层MT。在蚀刻工艺中，金属层MT可以具有大于电介质图案DP的蚀刻速率的蚀刻速率。
参照图22A、图22B和图32，可以选择性地去除通过外部区域ORG暴露的保护层PL。蚀刻工艺可以允许保护层PL仅保留在电介质图案DP与第一半导体图案SP1之间以及电介质图案DP与第一和第二有源图案AP1和AP2中的每个之间(见图22B)。可以去除围绕第二和第三内部区域IRG2和IRG3的保护层PL。
参照图23A、图23B和图33，可以在栅极电介质层GI上形成栅电极GE。例如，栅电极GE可以包括分别形成在第二和第三内部区域IRG2和IRG3中的第一和第二内部电极PO1和PO2。栅电极GE可以包括形成在外部区域ORG中的外部电极OGE。
返回参照图5A至图5D，第二层间电介质层120可以在第一层间电介质层110上形成。第二层间电介质层120可以包括硅氧化物层。有源接触AC可以形成为穿透第二和第一层间电介质层120和110，从而与第一和第二源极/漏极图案SD1和SD2电连接。栅极接触GC可以形成为穿透第二层间电介质层120和栅极覆盖图案GP，从而与栅电极GE电连接。
有源接触AC和栅极接触GC中的每个的形成可以包括形成阻挡图案BM和在阻挡图案BM上形成导电图案FM。阻挡图案BM可以共形地形成为包括金属层和金属氮化物层。导电图案FM可以包括其电阻低的金属。
分离结构DB可以相应地形成在单高度单元SHC的第一边界BD1和第二边界BD2上。分离结构DB可以从第二层间电介质层120穿过栅电极GE延伸到有源图案AP1或AP2中。分离结构DB可以包括电介质材料，诸如硅氧化物层或硅氮化物层。
第三层间电介质层130可以形成在有源接触AC和栅极接触GC上。第一金属层M1可以形成在第三层间电介质层130中。第四层间电介质层140可以形成在第三层间电介质层130上。第二金属层M2可以形成在第四层间电介质层140中。
在根据发明构思的三维场效应晶体管中，电介质图案可以设置在最下面的半导体图案和有源图案之间，以限制和/或防止泄露电流的发生。结果，发明构思可以提高半导体器件的可靠性和电性能。
尽管已经参照附图讨论了发明构思的一些实施方式，但是将理解，在不脱离发明构思的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。因此，将理解，上述实施方式仅仅是说明性的，而不是在所有方面都是限制性的。
本申请要求于2022年10月25日提交的韩国专利申请第10-2022-0138567号和于2022年10月27日提交的韩国专利申请第10-2022-0140469号的优先权，其公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
包括有源图案的衬底；
在所述有源图案上的沟道图案，
所述沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，以及
所述多个半导体图案中最下面的半导体图案是第一半导体图案；
连接到所述多个半导体图案的源极/漏极图案；
在所述多个半导体图案上的栅电极，
所述栅电极包括在除所述第一半导体图案之外的所述多个半导体图案下方的多个内部电极；以及
在所述第一半导体图案和所述有源图案之间的绝缘图案，其中
所述绝缘图案包括电介质图案和保护层，
所述保护层在所述电介质图案和所述第一半导体图案之间，以及
所述保护层在所述电介质图案和所述有源图案之间。
2.根据权利要求1所述的半导体器件，其中所述绝缘图案的厚度大于所述多个内部电极中的每个的厚度。
3.根据权利要求1所述的半导体器件，其中所述绝缘图案的厚度小于所述多个内部电极中的每个的厚度。
4.根据权利要求1所述的半导体器件，其中所述绝缘图案的厚度在6nm至13nm的范围内。
5.根据权利要求1所述的半导体器件，进一步包括：
围绕所述多个内部电极中的每个的栅极电介质层。
6.根据权利要求5所述的半导体器件，其中所述栅极电介质层覆盖所述绝缘图案的侧表面。
7.根据权利要求1所述的半导体器件，其中所述保护层包括铝氧化物(AlO)。
8.根据权利要求1所述的半导体器件，其中所述保护层的厚度小于除了所述保护层之外的所述绝缘图案的厚度。
9.根据权利要求3所述的半导体器件，其中所述保护层围绕所述电介质图案。
10.一种半导体器件，包括：
包括有源区的衬底；
在所述有源区上的器件隔离层，所述器件隔离层在所述有源区上限定有源图案；
在所述有源图案上的沟道图案，
所述沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，
所述多个半导体图案中最下面的半导体图案是第一半导体图案；
连接到所述多个半导体图案的源极/漏极图案；
在所述多个半导体图案上的栅电极，
所述栅电极包括在除所述第一半导体图案之外的所述多个半导体图案下方的多个内部电极；以及
在所述第一半导体图案和所述有源图案之间的绝缘图案，其中
所述绝缘图案在所述第一半导体图案和所述有源图案之间延伸到所述器件隔离层上。
11.根据权利要求10所述的半导体器件，其中
所述绝缘图案包括电介质图案和保护层，
所述保护层在所述电介质图案和所述第一半导体图案之间，以及
所述保护层在所述电介质图案和所述有源图案之间。
12.根据权利要求10所述的半导体器件，其中所述绝缘图案的厚度大于所述多个内部电极中的每个的厚度。
13.根据权利要求10所述的半导体器件，其中所述绝缘图案的厚度小于所述多个内部电极中的每个的厚度。
14.根据权利要求10所述的半导体器件，其中所述绝缘图案的厚度在6nm至13nm的范围内。
15.根据权利要求10所述的半导体器件，进一步包括：
围绕所述多个内部电极中的每个的栅极电介质层，
其中所述栅极电介质层围绕所述绝缘图案。
16.一种半导体器件，包括：
包括有源图案的衬底；
在所述有源图案上的沟道图案，所述沟道图案包括彼此间隔开并垂直堆叠的多个半导体图案，所述多个半导体图案中最下面的半导体图案是第一半导体图案；
连接到所述多个半导体图案的源极/漏极图案；
在所述多个半导体图案上的栅电极，
所述栅电极包括在除所述第一半导体图案之外的所述多个半导体图案下方的多个内部电极；以及
在所述第一半导体图案和所述有源图案之间的绝缘图案，其中
所述绝缘图案包括电介质图案和保护层，
所述保护层在所述电介质图案和所述第一半导体图案之间，
所述保护层在所述电介质图案和所述有源图案之间，
所述栅电极在第一方向上延伸，
所述保护层在所述第一方向上具有第一宽度，
所述电介质图案在所述第一方向上具有第二宽度，以及
所述第一宽度不同于所述第二宽度。
17.根据权利要求16所述的半导体器件，其中所述绝缘图案的厚度大于所述多个内部电极中的每个的厚度。
18.根据权利要求16所述的半导体器件，其中所述绝缘图案的厚度小于所述多个内部电极中的每个的厚度。
19.根据权利要求16所述的半导体器件，其中所述绝缘图案的厚度在6nm至13nm的范围内。
20.根据权利要求19所述的半导体器件，进一步包括：
围绕所述多个内部电极中的每个的栅极电介质层，
其中所述栅极电介质层围绕所述绝缘图案。
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