CN116913873A - 半导体器件及其制造方法 - Google Patents

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semiconductor
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赵南奎
金锡勋
柳廷昊
李峭蒑
朴判贵
申东石
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底包括第一有源图案；第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上。所述第一源极/漏极图案包括朝向所述第一半导体图案突出的第一突起、朝向所述第二半导体图案突出的第二突起、以及朝向所述第三半导体图案突出的第三突起。所述第二突起的宽度大于所述第一突起的宽度。所述第三突起的宽度大于所述第二突起的宽度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2022年4月12日在韩国知识产权局提交的韩国专利申请No.10-2022-0045168的优先权，该韩国专利申请的全部内容通过引用并入于此。
技术领域
发明构思涉及半导体器件及其制造方法，并且更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括由金属氧化物半导体(MOS)场效应晶体管(FET)组成的集成电路。随着半导体器件的大小和设计规则逐渐减小，MOS场效应晶体管的缩小正在日益加速。随着MOS场效应晶体管的大小减小，半导体器件的操作特性可能劣化。因此，正在研究在克服由于半导体器件的高度集成而造成的限制性的同时制造具有优越性能的半导体器件的各种方法。
发明内容
发明构思的一些示例实施例提供一种具有提高的可靠性的半导体器件。
发明构思的一些示例实施例提供一种制造具有提高的可靠性的半导体器件的方法。
根据发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括第一有源图案；第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上。所述第一源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二突起在所述水平方向上的宽度大于所述第一突起在所述水平方向上的宽度。所述第三突起在所述水平方向上的宽度大于所述第二突起在所述水平方向上的宽度。
根据发明构思的一些示例实施例，一种半导体器件可以包括：第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第二沟道图案，所述第二沟道图案位于所述第二有源图案上，所述第二沟道图案包括在所述垂直方向上彼此间隔开并且垂直堆叠的第四半导体图案、第五半导体图案和第六半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；第二源极/漏极图案，所述第二源极/漏极图案连接到所述第四半导体图案至所述第六半导体图案，以及栅电极，所述栅电极从所述第一沟道图案延伸到所述第二沟道图案。所述第二源极/漏极图案可以具有与所述第一源极/漏极图案的导电类型不同的导电类型。所述栅电极可以包括分别与所述第四半导体图案至所述第六半导体图案相邻的第一部分、第二部分和第三部分。所述第一源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二源极/漏极图案可以包括在所述水平方向上朝向所述第一部分突出的第四突起、在所述水平方向上朝向所述第二部分突出的第五突起、以及在所述水平方向上朝向所述第三部分突出的第六突起。
根据发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括有源区域；器件隔离层，所述器件隔离层限定所述有源区域上的有源图案；沟道图案和源极/漏极图案，所述沟道图案和所述源极/漏极图案位于所述有源图案上，所述沟道图案包括在与所述衬底的上表面垂直地延伸的垂直方向上彼此间隔开并且垂直地堆叠的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上；栅极绝缘层，所述栅极绝缘层位于所述第一半导体图案至所述第三半导体图案与所述栅电极之间；栅极间隔物，所述栅极间隔物位于所述栅电极的侧壁上；栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面上；层间绝缘层，所述层间绝缘层位于所述栅极覆盖图案上；有源接触，所述有源接触穿过所述层间绝缘层电连接到所述源极/漏极图案；金属半导体化合物层，所述金属半导体化合物层介于所述有源接触与所述源极/漏极图案之间；栅极接触，所述栅极接触穿过所述层间绝缘层和所述栅极覆盖图案并且电连接到所述栅电极；第一金属层，所述第一金属层位于所述层间绝缘层上，并且包括分别电连接到所述有源接触和所述栅极接触的电源布线和第一布线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层可以包括电连接到所述第一金属层的第二布线。所述源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度。所述第一半导体图案在所述水平方向上的长度大于所述第二半导体图案在所述水平方向上的长度。
根据发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：在衬底上形成堆叠图案，所述堆叠图案包括交替堆叠的有源层和牺牲层；在所述堆叠图案上形成在第一方向上延伸的牺牲图案，所述第一方向与所述衬底的上表面平行地延伸；使用所述牺牲图案作为掩模来蚀刻所述堆叠图案以在所述堆叠图案中形成凹部，所述有源层包括由所述凹部暴露的第一半导体图案、第二半导体图案和第三半导体图案；对由所述凹部暴露的所述牺牲层执行选择性蚀刻工艺以形成缩进区域；在所述缩进区域中分别形成内间隔物；对由所述凹部暴露的所述第一半导体图案、所述第二半导体图案和所述第三半导体图案执行选择性蚀刻工艺以分别形成第一沟道凹部、第二沟道凹部和第三沟道凹部；在所述凹部中形成源极/漏极图案；去除所述牺牲图案和所述牺牲层以暴露所述第一半导体图案至所述第三半导体图案；以及在暴露的第一半导体图案至第三半导体图案上顺序地形成栅极绝缘层和栅电极。所述源极/漏极图案的形成可以包括生长填充所述第一沟道凹部至所述第三沟道凹部并且覆盖所述内间隔物的外延层。
附图说明
根据结合附图进行的以下简要描述，将更清楚地理解示例实施例。附图表示如本文所描述的非限制性示例实施例。
图1、图2和图3是用于图示根据发明构思的一些示例实施例的半导体器件的逻辑单元的概念视图。
图4是用于图示根据发明构思的一些示例实施例的半导体器件的俯视图。
图5A、图5B、图5C和图5D是分别沿着图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。
图6A是图示了图5A的区域“M”的一些示例实施例的放大视图。
图6B是图示了图5B的区域“N”的一些示例实施例的放大视图。
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B和图12C是用于图示根据发明构思的一些示例实施例的制造半导体器件的方法的截面图。
图13和图14是用于图示形成图9A的区域“M”的方法的放大视图。
图15是用于图示形成图10A的区域“M”的方法的放大视图。
图16是用于图示根据发明构思的比较示例的形成第一源极/漏极图案的方法的对应于图10A的区域“M”的放大视图。
图17是图示了图5A的区域“M”的一些示例实施例的放大视图。
图18是图示了图5B的区域“N”的一些示例实施例的放大视图。
具体实施方式
图1、图2和图3是用于图示根据发明构思的一些示例实施例的半导体器件的逻辑单元的概念视图。
参考图1，可以提供单高度单元SHC。详细地，可以在衬底100上设置第一电源布线M1_R1和第二电源布线M1_R2。第一电源布线M1_R1可以是用来提供源极电压VSS例如地电压的路径。第二电源布线M1_R2可以是用来提供漏极电压VDD例如电源电压的通道。
单高度单元SHC可以被限定在第一电源布线M1_R1与第二电源布线M1_R2之间。单高度单元SHC可以包括一个第一有源区域AR1和一个第二有源区域AR2。第一有源区域AR1和第二有源区域AR2中的一者可以是PMOSFET区域，而第一有源区域AR1和第二有源区域AR2中的另一者可以是NMOSFET区域。也就是说，单高度单元SHC可以具有设置在第一电源布线M1_R1与第二电源布线M1_R2之间的CMOS结构。
第一有源区域AR1和第二有源区域AR2中的每一者可以在第一方向D1上具有第一宽度W1。单高度单元SHC在第一方向D1上的长度可以被定义为第一高度HE1。第一高度HE1可以基本上等于第一电源布线M1_R1与第二电源布线M1_R2之间的距离(例如，节距)。
单高度单元SHC可以构成一个逻辑单元。在本说明书中，逻辑单元可以意指执行特定功能的逻辑元件(例如，AND(与)、OR(或)、XOR(异或)、XNOR(异或非)、反相器等)。也就是说，逻辑单元可以包括构成逻辑器件的晶体管以及将晶体管彼此连接的布线。
参考图2，可以提供双高度单元DHC。详细地，可以在衬底100上设置第一电源布线M1_R1、第二电源布线M1_R2和第三电源布线M1_R3。第一电源布线M1_R1可以设置在第二电源布线M1_R2与第三电源布线M1_R3之间。第三电源布线M1_R3可以是用来提供源极电压VSS的路径。
双高度单元DHC可以被限定在第二电源布线M1_R2与第三电源布线M1_R3之间。双高度单元DHC可以包括两个第一有源区域AR1和两个第二有源区域AR2。
两个第二有源区域AR2中的一者可以与第二电源布线M1_R2相邻。两个第二有源区域AR2中的另一者可以与第三电源布线M1_R3相邻。两个第一有源区域AR1可以与第一电源布线M1_R1相邻。在俯视图中，第一电源布线M1_R1可以设置在两个第一有源区域AR1之间。
双高度单元DHC在第一方向D1上的长度可以被定义为第二高度HE2。第二高度HE2可以约是图1的第一高度HE1的两倍。可以对双高度单元DHC的两个第一有源区域AR1进行分组以用作一个有源区域。
在发明构思中，可以将图2所示的双高度单元DHC定义为多高度单元。尽管未示出，但是多高度单元可以包括单元高度约为单高度单元SHC的高度的三倍的三高度单元。
参考图3，可以在衬底100上二维地设置第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC。第一单高度单元SHC1可以设置在第一电源布线M1_R1与第二电源布线M1_R2之间。第二单高度单元SHC2可以设置在第一电源布线M1_R1与第三电源布线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。
双高度单元DHC可以设置在第二电源布线M1_R2与第三电源布线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。
可以在第一单高度单元SHC1与双高度单元DHC之间并且在第二单高度单元SHC2与双高度单元DHC之间提供分隔结构DB。双高度单元DHC的有源区域可以通过分隔结构DB与第一单高度单元SHC1和第二单高度单元SHC2中的每一者的有源区域电分隔开。
图4是用于图示根据发明构思的一些示例实施例的半导体器件的俯视图。图5A、图5B、图5C和图5D是分别沿着图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。图6A是图示了图5A的区域“M”的一些示例实施例的放大视图。图6B是图示了图5B的区域“N”的一些示例实施例的放大视图。图4和图5A至图5D所图示的半导体器件是图1的单高度单元SHC的更详细的示例。
参考图4和图5A至图5D，可以在衬底100上设置单高度单元SHC。构成逻辑电路的逻辑晶体管可以设置在单高度单元SHC上。衬底100可以是包括硅、锗、硅锗等的半导体衬底，或复合半导体衬底。例如，衬底100可以是硅衬底。
衬底100可以包括第一有源区域AR1和第二有源区域AR2。第一有源区域AR1和第二有源区域AR2中的每一者可以在第二方向D2上延伸。在一些示例实施例中，第一有源区域AR1可以是NMOSFET区域，而第二有源区域AR2可以是PMOSFET区域。
第一有源图案AP1和第二有源图案AP2可以由形成在衬底100上的沟槽TR限定。第一有源图案AP1可以设置在第一有源区域AR1上，而第二有源图案AP2可以设置在第二有源区域AR2上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的一部分并且可以是垂直突出的部分。
可以在衬底100上设置器件隔离层ST。器件隔离层ST可以填充沟槽TR。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以不覆盖稍后要描述的第一沟道图案CH1和第二沟道图案CH2。
可以在第一有源图案AP1上设置第一沟道图案CH1。可以在第二有源图案AP2上设置第二沟道图案CH2。第一沟道图案CH1和第二沟道图案CH2中的每一者可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在垂直方向(即，第三方向D3)上彼此间隔开，所述垂直方向可以是与衬底100垂直延伸(包括例如与衬底的上表面100a和/或下表面100b垂直延伸)的方向。如本文所描述的，第一方向D1和第二方向D2可以各自被称为与衬底100平行延伸(包括例如与衬底的上表面100a和/或下表面100b平行延伸)的水平方向。第一方向D1和第二方向D2可以被称为不同的(例如，彼此垂直延伸的)第一水平方向和第二水平方向。第三方向D3可以被称为与第一方向D1和/或第二方向D2垂直延伸的垂直方向。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者可以包括晶体硅。
可以在第一有源图案AP1上设置多个第一源极/漏极图案SD1。可以在第一有源图案AP1上形成多个第一凹部RS1。第一源极/漏极图案SD1可以分别设置在第一凹部RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如，n型)的杂质区域。第一沟道图案CH1可以介于一对第一源极/漏极图案SD1之间。也就是说，堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以将一对第一源极/漏极图案SD1彼此连接。
可以在第二有源图案AP2上设置多个第二源极/漏极图案SD2。可以在第二有源图案AP2上形成多个第二凹部RS2。第二源极/漏极图案SD2可以分别设置在第二凹部RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，p型)的杂质区域。第二沟道图案CH2可以介于一对第二源极/漏极图案SD2之间。也就是说，堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以将一对第二源极/漏极图案SD2彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一者的顶表面可以高于第三半导体图案SP3的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一者的顶表面可以被定位在与第三半导体图案SP3的顶表面基本上相同的高度。
在发明构思的一些示例实施例中，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，一对第二源极/漏极图案SD2可以向位于其间的第二沟道图案CH2提供压缩应力。
第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一者的侧壁可以具有粗糙压印(rough embossing)形式。也就是说，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一者的侧壁可以具有波浪形剖面。在发明构思的一些示例实施例中，第一源极/漏极图案SD1的侧壁可以朝向第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3突出。第二源极/漏极图案SD2的侧壁可以朝向栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3突出，稍后将对此进行描述。
可以设置与第一沟道图案CH1和第二沟道图案CH2交叉并且在第一方向D1上延伸的栅电极GE。栅电极GE可以按第一节距布置在第二方向D2上。每一个栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直交叠，并且因此可以从第一沟道图案CH1延伸到第二沟道图案CH2。
栅电极GE可以包括介于有源图案AP1或AP2与第一半导体图案SP1之间的第一部分PO1、介于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、介于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3、以及位于第三半导体图案SP3上的第四部分PO4。
参考图5D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者的顶表面TS、底表面BS和两个侧壁SW上。也就是说，根据一些示例实施例的晶体管可以是其中栅电极GE三维地围绕沟道的三维场效应晶体管(例如，MBCFET或GAAFET)。
内间隔物ISP可以分别介于栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3与第一源极/漏极图案SD1之间。栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3中的每一者与第一源极/漏极图案SD1可以通过介于其间的内间隔物ISP间隔开。内间隔物ISP可以减少或者防止来自栅电极GE的泄漏电流。例如，内间隔物ISP可以包括氧化硅、氮氧化硅和氮化硅中的至少一种。
返回参考图4和图5A至图5D，一对栅极间隔物GS可以分别设置在栅电极GE的第四部分PO4的两个侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与稍后要描述的第一层间绝缘层110的顶表面共面。在一些示例实施例中，栅极间隔物GS可以包括SiCN、SiCON和SiN中的至少一种。在一些示例实施例中，栅极间隔物GS可以包括多层，该多层包括SiCN、SiCON和SiN中的至少两种。
可以在栅电极GE上设置栅极覆盖图案GP。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于稍后要描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。详细地，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以介于栅电极GE与第一沟道图案CH1之间并且介于栅电极GE与第二沟道图案CH2之间。栅极绝缘层GI可以覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者的顶表面TS、底表面BS和两个侧壁SW。栅极绝缘层GI可以覆盖栅电极GE下面的器件隔离层ST的顶表面。栅极绝缘层GI可以与内间隔物ISP接触。
在发明构思的一些示例实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高介电层。例如，栅极绝缘层GI可以具有其中堆叠有氧化硅层和高介电层的结构。高介电层可以包括介电常数比氧化硅层的介电常数高的高介电材料。例如，高介电材料可以包括以下各项中的至少一种：氧化铪、氧化硅铪、氧化锆铪、氧化钽铪、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌。
在一些示例实施例中，发明构思的半导体器件可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
铁电材料层可以具有负电容，而顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容与每个单个电容器的电容相比是减小的。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个电容具有负值时，总电容可以具有正值并且大于每个单个电容的绝对值。
当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容可以增加。通过使用总电容值的增加，包括铁电材料层的晶体管可以在室温下具有小于60mV/十年的亚阈值摆动(SS)。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化锆铪、氧化钡锶钛、氧化钡钛和氧化铅钛锆中的至少一种。这里，作为示例，氧化锆铪可以是其中用锆(Zr)掺杂氧化铪的材料。作为另一示例，氧化锆铪可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层可以进一步包括掺杂的掺杂剂。例如，掺杂剂可以包括以下各项中的至少一种：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce))、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。包括在铁电材料层中的掺杂剂的类型可以依据铁电材料层包括的铁电材料而变化。
当铁电材料层包括氧化铪时，包括在铁电材料层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料层可以包括原子含量为3％至8％(3at％至8at％)的铝。这里，掺杂剂的比率可以是铝与铪和铝之和的比率。
当掺杂剂是硅(Si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂是钇(Y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料层可以包括50at％至80at％的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是不限于此。
铁电材料层和顺电材料层可以包括相同材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构与包括在顺电材料层中的氧化铪的晶体结构不同。
铁电材料层的厚度可以具有铁电性质。铁电材料层的厚度可以是例如0.5nm至10nm，但是不限于此。表示铁电性质的临界厚度对每种铁电材料而言可以变化，铁电材料层的厚度可以依据铁电材料而变化。
例如，栅极绝缘层GI可以包括一个铁电材料层。作为另一示例，栅极绝缘层GI可以包括彼此间隔开的多个铁电材料层。栅极绝缘层GI可以具有其中交替堆叠有多个铁电材料层和多个顺电材料层的堆叠结构。
返回参考图4和图5A至图5D，栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上并且可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3相邻。第一金属图案可以包括调整晶体管的阈值电压的功函数金属。晶体管的期望阈值电压可以通过调整第一金属图案的厚度和成分来实现。例如，栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3可以由包括功函数金属的第一金属图案形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括从由以下各项构成的组中选择的至少一种金属：钛(Ti)、钽(Ta)、铝(Al)、钨(W)以及钼(Mo)和氮(N)。此外，第一金属图案可以进一步包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括电阻比第一金属图案的电阻低的金属。例如，第二金属图案可以包括从由以下各项构成的组中选择的至少一种金属：钨(W)、铝(Al)、钛(Ti)和钽(Ta)。例如，栅电极GE的第四部分PO4可以包括第一金属图案和位于第一金属图案上的第二金属图案。
可以在衬底100上设置第一层间绝缘层110。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面。可以在第一层间绝缘层110上设置覆盖栅极覆盖图案GP的第二层间绝缘层120。可以在第二层间绝缘层120上设置第三层间绝缘层130。可以在第三层间绝缘层130上设置第四层间绝缘层140。例如，第一层间绝缘层110至第四层间绝缘层140可以包括氧化硅层。
单高度单元SHC可以具有在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。单高度单元SHC可以具有在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。
可以在单高度单元SHC的两侧设置在第二方向D2上彼此相对的一对分隔结构DB。例如，该对分隔结构DB可以分别设置在单高度单元SHC的第一边界BD1和第二边界BD2上。分隔结构DB可以在第一方向D1上平行于栅电极GE延伸。分隔结构DB和与分隔结构DB相邻的栅电极GE之间的节距可以与第一节距相同。
分隔结构DB可以穿过第一层间绝缘层110和第二层间绝缘层120并且延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以穿过第一有源图案AP1和第二有源图案AP2中的每一者。分隔结构DB可以使单高度单元SHC的有源区域与另一相邻单元的有源区域电隔离。
有源接触AC可以穿过第一层间绝缘层110和第二层间绝缘层120设置并且分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。一对有源接触AC可以分别设置在栅电极GE的两侧。在俯视图中，有源接触AC可以具有在第一方向D1上延伸的条形状。
有源接触AC可以是自对准接触。也就是说，可以使用栅极覆盖图案GP和栅极间隔物GS以自对准方式形成有源接触AC。例如，有源接触AC可以覆盖栅极间隔物GS的侧壁的至少一部分。尽管未示出，但是有源接触AC可以部分地覆盖栅极覆盖图案GP的顶表面。
诸如硅化物层的金属半导体化合物层SC可以分别介于有源接触AC与第一源极/漏极图案SD1之间以及介于有源接触AC与第二源极/漏极图案SD2之间。有源接触AC可以通过金属半导体化合物层SC电连接到源极/漏极图案SD1和SD2。例如，金属半导体化合物层SC可以包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
栅极接触GC可以通过第二层间绝缘层120和栅极覆盖图案GP设置以分别电连接到栅电极GE。在俯视图中，栅极接触GC可以被设置为分别与第一有源区域AR1和第二有源区域AR2交叠。例如，栅极接触GC可以设置在第二有源图案AP2上(参考图5B)。
在发明构思的一些示例实施例中，参考图5B，与栅极接触GC相邻的有源接触AC的上部可以填充有上绝缘图案UIP。上绝缘图案UIP的底表面可以低于栅极接触GC的底表面。也就是说，与栅极接触GC相邻的有源接触AC的顶表面可以通过上绝缘图案UIP下降至低于栅极接触GC的底表面。因此，可以减少或者防止栅极接触GC与和其相邻的有源接触AC接触并且发生短路的问题。
有源接触AC和栅极接触GC中的每一者可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层/金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括氮化钛层(TiN)、氮化钽层(TaN)、氮化钨层(WN)、氮化镍层(NiN)、氮化钴层(CoN)和氮化铂层(PtN)中的至少一种。
可以在第三层间绝缘层130中设置第一金属层M1。例如，第一金属层M1可以包括第一电源布线M1_R1、第二电源布线M1_R2和第一布线M1_I。第一金属层M1的布线M1_R1、M1_R2和M1_I中的每一者可以在第二方向D2上彼此平行地延伸。
详细地，第一电源布线M1_R1和第二电源布线M1_R2可以分别设置在单高度单元SHC的第三边界BD3和第四边界BD4上。第一电源布线M1_R1可以沿着第三边界BD3在第二方向D2上延伸。第二电源布线M1_R2可以沿着第四边界BD4在第二方向D2上延伸。
第一金属层M1的第一布线M1_I可以设置在第一电源布线M1_R1与第二电源布线M1_R2之间。第一金属层M1的第一布线M1_I可以以第二节距布置在第一方向D1上。第二节距可以小于第一节距。每一个第一布线M1_I的临界尺寸可以小于第一电源布线M1_R1和第二电源布线M1_R2中的每一者的临界尺寸。
第一金属层M1可以进一步包括第一通路VI1。第一通路VI1可以分别设置在第一金属层M1的布线M1_R1、M1_R2和M1_I下面。有源接触AC和第一金属层M1的布线可以通过第一通路VI1彼此电连接。栅极接触GC和第一金属层M1的布线可以通过第一通路VI1彼此电连接。
第一金属层M1的布线和位于第一金属层M1的布线下面的第一通路VI1可以通过单独的工艺形成。也就是说，第一金属层M1的布线和第一通路VI1中的每一者可以通过单个镶嵌(damascene)工艺形成。根据一些示例实施例的半导体器件可以使用小于20nm的工艺来形成。
可以在第四层间绝缘层140中设置第二金属层M2。第二金属层M2可以包括多个第二布线M2_I。第二金属层M2的每一个第二布线M2_I可以具有在第一方向D1上延伸的线形状或条形状。也就是说，第二金属层M2_I可以在第一方向D1上彼此平行地延伸。
第二金属层M2可以进一步包括分别设置在第二布线M2_I下面的第二通路VI2。第一金属层M1的布线和第二金属层M2的布线可以通过第二通路VI2彼此电连接。例如，第二金属层M2的布线和位于第二金属层M2的布线下面的第二通路VI2可以通过双镶嵌工艺一起形成。
第一金属层M1的布线和第二金属层M2的布线可以包括相同或不同的导电材料。例如，第一金属层M1的布线和第二金属层M2的布线可以包括选自铝、铜、钨、钼、钌和钴的至少一种金属材料。虽然未示出，但是可以另外地设置堆叠在第四层间绝缘层140上的金属层(例如，M3、M4、M5...)。每一个堆叠的金属层可以包括用于在单元之间进行布局(routing)的布线。
将参考图6A更详细地描述第一沟道图案CH1和第一源极/漏极图案SD1。参考图6A，第一源极/漏极图案SD1可以包括第一突起PRP1、第二突起PRP2和第三突起PRP3。第一突起PRP1、第二突起PRP2和第三突起PRP3可以分别朝向第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3突出，例如，至少如图6A所示在第二方向D2(例如，水平方向)上并且远离在第三方向D3上延伸的第一源极/漏极图案SD1的中心线SD1_CL突出。
第一突起PRP1、第二突起PRP2和第三突起PRP3中的每一者的侧壁可以具有凸剖面。第一突起PRP1可以直接地与第一半导体图案SP1接触。第一半导体图案SP1的侧壁可以具有对应于第一突起PRP1的凸侧壁的第一凹侧壁RSW1。第二突起PRP2可以直接地与第二半导体图案SP2接触。第二半导体图案SP2的侧壁可以具有对应于第二突起PRP2的凸侧壁的第二凹侧壁RSW2。第三突起PRP3可以直接地与第三半导体图案SP3接触。第三半导体图案SP3的侧壁可以具有对应于第三突起PRP3的凸侧壁的第三凹侧壁RSW3。
第一突起PRP1、第二突起PRP2和第三突起PRP3可以在第二方向D2上具有不同宽度。详细地，第一突起PRP1可以在第二方向D2上具有第一宽度WI1。第一突起PRP1的第一宽度WI1可以被定义为从第一半导体图案SP1的尖端TP到第一突起PRP1的侧壁的距离(例如，在第二方向D2上的距离)，所述第一半导体图案SP1的所述尖端TP可以是如图6A所示的第一半导体图案SP1的就第一半导体图案SP1的紧邻部分而言在第二方向D2上最靠近或接近于第一源极/漏极图案SD1的中心线SD1_CL的部分，所述第一突起PRP1的所述侧壁可以是如图6A所示的第一突起PRP1的侧壁的例如在第二方向D2上离第一源极/漏极图案SD1的中心线SD1_CL最远或远离中心线SD1_CL的部分。第二突起PRP2可以在第二方向D2上具有第二宽度WI2，而第三突起PRP3可以在第二方向D2上具有第三宽度WI3。第二突起PRP2的第二宽度WI2可以被定义为从第二半导体图案SP2的尖端TP到第二突起PRP2的侧壁的距离(例如，在第二方向D2上的距离)，所述第二半导体图案SP2的所述尖端TP可以是如图6A所示的第二半导体图案SP2的就第二半导体图案SP2的紧邻部分而言在第二方向D2上最靠近或接近于第一源极/漏极图案SD1的中心线SD1_CL的部分，所述第二突起PRP2的所述侧壁可以是第二突起PRP2的侧壁的例如如图6A所示在第二方向D2上离第一源极/漏极图案SD1的中心线SD1_CL最远或远离中心线SD1_CL的部分。第三突起PRP3的第三宽度WI3可以被定义为从第三半导体图案SP3的尖端TP到第三突起PRP3的侧壁的距离(例如，在第二方向D2上的距离)，所述第三半导体图案SP3的所述尖端TP可以是如图6A所示的第三半导体图案SP3的就第三半导体图案SP3的紧邻部分而言在第二方向D2上最靠近或接近于第一源极/漏极图案SD1的中心线SD1_CL的一部分，所述第三突起PRP3的所述侧壁可以是如图6A所示的第三突起PRP3的侧壁的例如在第二方向D2上离第一源极/漏极图案SD1的中心线SD1_CL最远或远离中心线SD1_CL的部分。第二宽度WI2可以大于第一宽度WI1。第三宽度WI3可以大于第二宽度WI2。如本文所描述的，基于具有不同宽度WI1至WI3的第一突起PRP1至第三突起PRP3的存在，可以例如基于(至少如图15所示)外延层SEL作为形成第一源极/漏极图案SD1的一部分被形成来减少、最小化或者防止第一源极/漏极图案SD1中的空隙和/或晶格缺陷的存在，以使用其中第一突起PRP1至第三突起PRP3被形成为具有相应的宽度WI1至WI3的第一半导体图案SP1至第三半导体图案SP3的第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3来在没有空隙的情况下或在空隙减少了的情况下完全地覆盖一个或更多个内间隔物ISP，从而改进半导体器件的可靠性和/或性能。
根据发明构思的一些示例实施例，第一突起PRP1、第二突起PRP2和第三突起PRP3当中的最上面的第三突起PRP3可以水平(例如，在水平方向D1和/或水平方向D2上)突出得最多。第一突起PRP1、第二突起PRP2和第三突起PRP3当中的最下面的第一突起PRP1可以水平(例如，在水平方向D1和/或水平方向D2上)突出得最少，所述水平方向D1和所述水平方向D2可以各自是与衬底100平行地(例如，与衬底100的上表面100a和/或下表面100b平行地)延伸的方向。第一突起PRP1、第二突起PRP2和第三突起PRP3可以通过位于其间的内间隔物ISP在垂直方向(即，第三方向)上彼此间隔开。
第一凹侧壁RSW1至第三凹侧壁RSW3可以水平凹陷到不同的程度。
第一凹侧壁RSW1的凹陷程度可以小于第二凹侧壁RSW2的凹陷程度。
第二凹侧壁RSW2的凹陷程度可以小于第三凹侧壁RSW3的凹陷程度。这是因为第一突起PRP1至第三突起PRP3的宽度彼此不同。
第一突起PRP1、第二突起PRP2和第三突起PRP3的宽度可以彼此不同，因此第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3在第二方向D2上的长度(或宽度)也可以彼此不同。详细地，第一半导体图案SP1可以在第二方向D2上具有第一长度LI1。第一半导体图案SP1的第一长度LI1可以被定义为第一半导体图案SP1的中心的宽度(例如，在本文中可以被称为水平方向的第二方向D2上)。第一半导体图案SP1的第一长度LI1可以是第一半导体图案SP1的最小宽度。第二半导体图案SP2可以在第二方向D2上具有第二长度LI2，并且第三半导体图案SP3可以在第二方向D2上具有第三长度LI3。第二长度LI2可以大于第三长度LI3。第一长度LI1可以大于第二长度LI2。
根据发明构思的一些示例实施例，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3当中的最上面的第三半导体图案SP3可以具有最小的沟道长度。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3当中的最下面的第一半导体图案SP1可以具有最长的沟道长度。
内间隔物ISP可以分别介于第一源极/漏极图案SD1与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3之间。每一个内间隔物ISP可以具有朝向栅电极GE突出的侧壁。内间隔物ISP可以比第一突起PRP1至第三突起PRP3水平突出得多。也就是说，内间隔物ISP在第二方向D2的宽度(例如，内间隔物ISP在第二方向D2上的最大宽度)可以大于第一突起PRP1、第二突起PRP2和第三突起PRP3中的每一者的宽度(例如，可以大于第一宽度WI1至第三宽度WI3中的每一者)。至少一个内间隔物ISP可以位于在第三方向D3(例如，垂直方向)上彼此间隔开(例如，不接触，在本文中该接触可以互换地称为直接接触)的第一突起PRP1至第三突起PRP3中的相邻突起之间。
根据发明构思的一些示例实施例，第一源极/漏极图案SD1可以包括第一突起PRP1、第二突起PRP2和第三突起PRP3，从而例如基于第一突起PRP1、第二突起PRP2和第三突起PRP3在第二方向D2上具有不同宽度WI1、WI2和WI3来减少或者防止在内间隔物ISP上形成空隙。结果，发明构思的一些示例实施例可以提供没有空隙和晶格缺陷或具有减少的空隙和晶格缺陷的第一源极/漏极图案SD1，并且结果，可以基于第一源极/漏极图案SD1包括在第二方向D2上具有不同宽度WI1、WI2和WI3的第一突起PRP1、第二突起PRP2和第三突起PRP3来改进器件的可靠性和电特性。
将参考图6B更详细地描述第二沟道图案CH2和第二源极/漏极图案SD2。参考图6B，第二源极/漏极图案SD2可以包括第四突起PRP4、第五突起PRP5和第六突起PRP6。第四突起PRP4、第五突起PRP5和第六突起PRP6可以分别(例如，在第二方向D2上)朝向栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3突出。栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3的侧壁可以是凹的以分别对应于第四突起PRP4、第五突起PRP5和第六突起PRP6。
与图6A不同，可以在第二源极/漏极图案SD2与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3之间省略内间隔物ISP。因此，第四突起PRP4、第五突起PRP5和第六突起PRP6可以直接地与栅极绝缘层GI接触。
第二沟道图案CH2的第一半导体图案SP1，其在一些示例实施例中可以被称为第四半导体图案，可以具有朝向第二源极/漏极图案SD2突出的第一凸侧壁CSW1。第二沟道图案CH2的第二半导体图案SP2，其在一些示例实施例中可以称为第五半导体图案，可以具有朝向第二源极/漏极图案SD2突出的第二凸侧壁CSW2。在一些示例实施例中，第二沟道图案CH2的第三半导体图案SP3可以被称为第六半导体图案。如所示，并且类似于第一沟道图案CH1的第一半导体图案SP1至第三半导体图案SP3，第二沟道图案CH2的第一半导体图案SP1至第三半导体图案SP3(例如，第四半导体图案至第六半导体图案)可以彼此间隔开(例如，在第三方向D3上)并且垂直地堆叠(例如，在第三方向D3上)。
第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3在第二方向D2上的长度(或宽度)可以彼此不同。详细地，第二沟道图案CH2的第一半导体图案SP1可以在第二方向D2上具有第四长度LI4。第一半导体图案SP1的第四长度LI4可以被定义为第一半导体图案SP1的中心的宽度。第一半导体图案SP1的第四长度LI4可以是第一半导体图案SP1的最大宽度。第二半导体图案SP2可以在第二方向D2上具有第五长度LI5，而第三半导体图案SP3可以在第二方向D2上具有第六长度LI6。第四长度LI4可以大于第五长度LI5。第六长度LI6可以大于第四长度LI4。也就是说，在根据一些示例实施例的第二沟道图案CH2中，最上面的半导体图案即第三半导体图案SP3可以具有最长的沟道长度。
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B和图12C是用于图示制造根据发明构思的一些示例实施例的半导体器件的方法的截面图。详细地，图7A、图8A、图9A、图10A、图11A和图12A是对应于图4的线A-A'的截面图。图9B和图10B是对应于图4的线B-B'的截面图。图9C、图10C、图11B和图12B是对应于图4的线C-C'的截面图。图7B、图8B、图11C和图12C是对应于图4的线D-D'的截面图。
参考图7A和图7B，可以提供包括第一有源区域AR1和第二有源区域AR2的衬底100。可以在衬底100上交替地堆叠有源层ACL和牺牲层SAL。有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，而牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)的另一种。
牺牲层SAL可以包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以包括硅(Si)，而牺牲层SAL可以包括硅锗(SiGe)。每一个牺牲层SAL中的锗(Ge)的浓度可以是10at％至30at％。
可以分别在衬底100的第一有源区域AR1和第二有源区域AR2上形成掩模图案。掩膜图案可以具有在第二方向D2上延伸的线形状或条形状。
可以使用掩模图案作为蚀刻掩模来执行图案化工艺以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。第一有源图案AP1可以形成在第一有源区域AR1上。第二有源图案AP2可以形成在第二有源区域AR2上。
可以在第一有源图案AP1和第二有源图案AP2中的每一者上形成堆叠图案STP。堆叠图案STP可以包括交替堆叠的有源层ACL和牺牲层SAL。堆叠图案STP可以在图案化工艺期间与第一有源图案AP1和第二有源图案AP2一起形成。
可以形成填充沟槽TR的器件隔离层ST。详细地，可以在衬底100的整个表面上形成覆盖第一有源图案AP1和第二有源图案AP2以及堆叠图案STP的绝缘层。绝缘层可以凹陷直到堆叠图案STP被暴露，以形成器件隔离层ST。
器件隔离层ST可以包括诸如氧化硅层的绝缘材料。堆叠图案STP可以在器件隔离层ST上被暴露。也就是说，堆叠图案STP可以在器件隔离层ST上方垂直地突出。
参考图8A和图8B，可以在衬底100上形成与堆叠图案STP交叉的牺牲图案PP。每一个牺牲图案PP可以按在第一方向D1上延伸的线形状或条形状形成。牺牲图案PP可以以第一节距布置在第二方向D2上。
详细地，形成牺牲图案PP可以包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模来对牺牲层进行图案化。牺牲层可以包括多晶硅。
可以在每一个牺牲图案PP的两个侧壁上形成一对栅极间隔物GS。形成栅极间隔物GS可以包括在衬底100的整个表面上共形地形成栅极间隔物层并且各向异性地蚀刻栅极间隔物层。在发明构思的一些示例实施例中，栅极间隔物GS可以是包括至少两个层的多层。
参考图9A至图9C，可以在第一有源图案AP1上的堆叠图案STP中形成第一凹部RS1。可以在第二有源图案AP2上的堆叠图案STP中形成第二凹部RS2。在形成第一凹部RS1和第二凹部RS2时，在第一有源图案AP1和第二有源图案AP2中的每一者的两侧的器件隔离层ST可以进一步凹陷(参考图9C)。
详细地，可以使用硬掩膜图案MP和栅极间隔物GS作为蚀刻掩膜来蚀刻第一有源图案AP1上的堆叠图案STP以形成第一凹部RS1。第一凹部RS1可以形成在一对牺牲图案PP之间。
顺序堆叠在彼此相邻的第一凹部RS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以分别由有源层ACL形成。位于彼此相邻的第一凹部RS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以构成第一沟道图案CH1。
图13和图14是用于图示形成图9A的区域“M”的方法的放大视图。参考图13，如上所述，可以在相邻的牺牲图案PP之间形成第一凹部RS1。第一凹部RS1在第二方向D2上的宽度可以随着第一凹部RS1接近衬底100而减小。
牺牲层SAL可以由第一凹部RS1暴露。可以对被暴露的牺牲层SAL执行选择性蚀刻工艺。该蚀刻工艺可以包括用于选择性地仅去除硅锗的湿蚀刻工艺。每一个牺牲层SAL可以通过蚀刻工艺缩进，以形成缩进区域IDE。牺牲层SAL的侧壁可以由于缩进区域IDE而是凹的。
内间隔物ISP可以被形成为填充缩进区域IDE。形成内间隔物ISP可以包括通过第一凹部RS1来形成填充缩进区域IDE的绝缘层并且湿蚀刻暴露在缩进区域IDE外部的绝缘层。绝缘层可以包括氧化硅层、氮氧化硅层和氮化硅层中的至少一种。内间隔物ISP可以分别介于第一凹部RS1与牺牲层SAL之间。
参考图14，即使形成了内间隔物ISP时，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3也可以由第一凹部RS1暴露。
可以对由第一凹部RS1暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3执行选择性蚀刻工艺。该蚀刻工艺可以包括用于选择性地仅去除硅的湿蚀刻工艺。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者可以被部分地蚀刻以形成沟道凹部CRS。详细地，第一半导体图案SP1可以水平凹陷以形成第一沟道凹部CRS1，并且第二半导体图案SP2可以水平凹陷以形成第二沟道凹部CRS2，并且第三半导体图案SP3可以水平凹陷以形成第三沟道凹部CRS3。第一凹部RS1可以由于第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3而具有波浪形内壁。
第一凹侧壁RSW1可以通过第一沟道凹部CRS1形成在第一半导体图案SP1中，第二凹侧壁RSW2可以通过第二沟道凹部CRS2形成在第二半导体图案SP2中，并且第三凹侧壁RSW3可以通过第三沟道凹部CRS3形成在第三半导体图案SP3中。
第一半导体图案SP1可以通过第一沟道凹部CRS1具有第一长度LI1，并且第二半导体图案SP2可以通过第二沟道凹部CRS2具有第二长度LI2，并且第三半导体图案SP3可以通过第三沟道凹部CRS3具有第三长度LI3。第二长度LI2可以大于第三长度LI3。第一长度LI1可以大于第二长度LI2。
第一沟道凹部CRS1可以被形成为具有第一水平深度LD1，并且第二沟道凹部CRS2可以被形成为具有第二水平深度LD2，并且第三沟道凹部CRS3可以被形成为具有第三水平深度LD3。第二水平深度LD2可以大于第一水平深度LD1。第三水平深度LD3可以大于第二水平深度LD2。
返回参考图9A至图9C，可以以类似于第一凹部RS1的形成方式形成第二有源图案AP2上的堆叠图案STP中的第二凹部RS2。可以对由第二凹部RS2暴露的牺牲层SAL执行选择性蚀刻工艺以形成缩进区域IDE。第二凹部RS2可以由于缩进区域IDE而具有波浪形内壁。内间隔物ISP可以不形成在第二有源图案AP2上的缩进区域IDE中。位于彼此相邻的第二凹部RS2之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以构成第二沟道图案CH2。
参考图10A至图10C，可以在第一凹部RS1中分别形成第一源极/漏极图案SD1。详细地，可以使用第一凹部RS1的内壁作为晶种层来执行SEG工艺，并且因此可以形成填充第一凹部RS1的外延层。该外延层可以是使用由第一凹部RS1和衬底100暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3作为晶种生长的。例如，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
在发明构思的一些示例实施例中，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。在正在形成第一源极/漏极图案SD1的同时，可以原位注入杂质(例如，磷、砷或锑)，使得第一源极/漏极图案SD1具有n型。作为另一示例，在第一源极/漏极图案SD1被形成之后，杂质可以被注入到第一源极/漏极图案SD1中。
可以在第二凹部RS2中分别形成第二源极/漏极图案SD2。详细地，可以使用第二凹部RS2的内壁作为晶种层来执行SEG工艺，因此可以形成第二源极/漏极图案SD2。
在发明构思的一些示例实施例中，第二源极/漏极图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。在形成第二源极/漏极图案SD2时，可以原位注入杂质(例如，硼、镓或铟)，使得第二源极/漏极图案SD2原位具有p型。作为另一示例，在第二源极/漏极图案SD2被形成之后，杂质可以被注入到第二源极/漏极图案SD2中。
图15是用于图示形成图10A的区域“M”的方法的放大视图。参考图15，可以使用第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3以及第一凹部RS1中的第一有源图案AP1作为晶种层来执行SEG工艺。因此，可以在第一凹部RS1中生长外延层SEL。
在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上生长的外延层SEL可以填充第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3。在第一有源图案AP1上生长的外延层SEL可以填充第一凹部RS1的下部。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上的外延层SEL可以主要在<111>方向上生长。同时，因为内间隔物ISP不用作晶种，所以外延层SEL不在内间隔物ISP上生长。
根据发明构思的一些示例实施例，即使当外延层SEL的生长方向GWD是<111>方向时，外延层SEL也可以被形成为使用第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3来覆盖内间隔物ISP的所有表面。使用第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3可以增加外延层SEL的水平生长长度，因此可以保证外延层SEL完全地覆盖内间隔物ISP所需要的时间。
图16是用于图示根据发明构思的比较示例的形成第一源极/漏极图案的方法的对应于图10A的区域“M”的放大视图。参考图16，在发明构思的比较示例中，省略了第一沟道凹部CRS1至第三沟道凹部CRS3的形成。
可以对图13的第一凹部RS1直接执行SEG工艺。如上所述，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上的外延层SEL可以主要地沿<111>方向生长。因此，外延层SEL可以不完全覆盖内间隔物ISP而生长。也就是说，外延层SEL可以仅部分地覆盖内间隔物ISP。
根据此比较示例，可以在外延层SEL与内间隔物ISP之间形成空隙VD。在外延层SEL的生长期间，可能由于空隙VD而发生晶格缺陷DFT。晶格缺陷DFT可能在第一源极/漏极图案SD1中引起缺陷并且严重降低器件性能。
返回参考图15，在根据发明构思的一些示例实施例的形成第一源极/漏极图案SD1的方法中，外延层SEL可以被形成为使用第一沟道凹部CRS1、第二沟道凹部CRS2和第三沟道凹部CRS3来在没有空隙的情况下或在减少的空隙情况下完全地覆盖内间隔物ISP，使得所形成的第一源极/漏极图案SD1包括在第二方向D2上具有不同宽度WI1、WI2和WI3的第一突起PRP1、第二突起PRP2和第三突起PRP3。因此，可以减少或者防止图16所示的外延层SEL中的晶格缺陷DFT。结果，根据发明构思的一些示例实施例的制造半导体器件的方法可以提高器件可靠性并且保证优异的电特性。
参考图11A至图11C，可以形成覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩膜图案MP和栅极间隔物GS的第一层间绝缘层110。例如，第一层间绝缘层110可以包括氧化硅层。
第一层间绝缘层110可以被平坦化直到牺牲图案PP的顶表面被暴露。可以使用回蚀或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。在平坦化工艺期间，可以去除所有硬掩膜图案MP。结果，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面。
可以选择性地去除被暴露的牺牲图案PP。随着牺牲图案PP被去除，可以形成暴露第一沟道图案CH1和第二沟道图案CH2的外区域ORG(参考图11C)。牺牲图案PP的去除可以包括使用选择性地蚀刻多晶硅的蚀刻剂进行湿蚀刻。
可以选择性地去除通过外区域ORG暴露的牺牲层SAL以形成内区域IRG(参考图11C)。详细地，可以执行选择性地蚀刻牺牲层SAL的蚀刻工艺，因此可以在保留第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的同时仅去除牺牲层SAL。该蚀刻工艺可以相对于具有相对高的锗浓度的硅锗具有高蚀刻率。例如，该蚀刻工艺可以对于锗浓度大于10at％的硅锗具有高蚀刻率。
在蚀刻工艺期间，可以去除第一有源区域AR1和第二有源区域AR2上的牺牲层SAL。该蚀刻工艺可以是湿蚀刻。在该蚀刻工艺中使用的蚀刻材料可以迅速地去除具有相对高的锗浓度的牺牲层SAL。
返回参考图11C，牺牲层SAL可以被选择性地去除，仅堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每一者上。第一内区域IRG1、第二内区域IRG2和第三内区域IRG3可以分别通过从中去除牺牲层SAL的区域形成。
详细地，可以在有源图案AP1或AP2与第一半导体图案SP1之间形成第一内区域IRG1，可以在第一半导体图案SP1与第二半导体图案SP2之间形成第二内区域IRG2，并且可以在第二半导体图案SP2与第三半导体图案SP3之间形成第三内区域IRG3。
再次参考图11A至图11C，可以在暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上形成栅极绝缘层GI。栅极绝缘层GI可以被形成为围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者。栅极绝缘层GI可以形成在第一内区域IRG1、第二内区域IRG2和第三内区域IRG3中的每一者中。栅极绝缘层GI可以形成在外区域ORG中。
参考图12A至图12C，可以在栅极绝缘层GI上形成栅电极GE。栅电极GE可以包括分别形成在第一内区域IRG1、第二内区域IRG2和第三内区域IRG3中的第一部分PO1、第二部分PO2和第三部分PO3、以及形成在外区域ORG中的第四部分PO4。栅电极GE可以凹陷，因此其高度可以降低。可以在凹陷的栅电极GE上形成栅极覆盖图案GP。
返回参考图5A至图5D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以通过第二层间绝缘层120和第一层间绝缘层110来形成电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2的有源接触AC。可以通过第二层间绝缘层120和栅极覆盖图案GP来形成电连接到栅电极GE的栅极接触GC。
有源接触AC和栅极接触GC中的每一者的形成可以包括形成阻挡图案BM并且在阻挡图案BM上形成导电图案FM。阻挡图案BM可以被共形地形成并且可以包括金属层/金属氮化物层。导电图案FM可以包括低电阻金属。
可以在单高度单元SHC的第一边界BD1和第二边界BD2上分别形成分隔结构DB。分隔结构DB可以通过栅电极GE从第二层间绝缘层120延伸到有源图案AP1或AP2中。分隔结构DB可以包括诸如氧化硅层或氮化硅层的绝缘材料。
可以在有源接触AC和栅极接触GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。
以下，将描述发明构思的一些示例实施例。在稍后要描述的发明构思的一些示例实施例中，将省略对与以上参考图1至图6B描述的技术特征重复的技术特征的详细描述，并且将详细地描述不同之处。
图17是图示了图5A的区域“M”的一些示例实施例的放大视图。参考图17，第一突起PRP1、第二突起PRP2和第三突起PRP3中的每一者可以包括锐边缘ED。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以包括分别对应于第一突起PRP1、第二突起PRP2和第三突起PRP3的第一凹侧壁RSW1、第二凹侧壁RSW2和第三凹侧壁RSW3。
第一凹侧壁RSW1、第二凹侧壁RSW2和第三凹侧壁RSW3中的每一者可以包括第一表面FA1和第二表面FA2。第一表面FA1和第二表面FA2可以彼此相接以限定上述锐边缘ED。第一表面FA1和第二表面FA2中的每一者可以是硅的{111}晶面。
图18是图示了图5B的区域“N”的一些示例实施例的放大视图。参考图18，进一步地，第二源极/漏极图案SD2可以不仅包括第四突起PRP4、第五突起PRP5和第六突起PRP6，而且还包括第七突起PRP7、第八突起PRP8和第九突起PRP9。第七突起PRP7、第八突起PRP8和第九突起PRP9可以分别朝向第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3突出。
第二源极/漏极图案SD2的第七突起PRP7、第八突起PRP8和第九突起PRP9可以以与第一源极/漏极图案SD1的第一突起PRP1、第二突起PRP2和第三突起PRP3相同的方式形成。第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以分别通过第七突起PRP7、第八突起PRP8和第九突起PRP9包括第四凹侧壁RSW4、第五凹侧壁RSW5和第六凹侧壁RSW6。
根据发明构思的三维场效应晶体管可以提供用于使用沟道凹部来形成源极/漏极图案的外延层(即，晶种层)。发明构思可以提供没有空隙和晶格缺陷或具有减少的空隙和晶格缺陷的源极/漏极图案，从而改进半导体器件的电特性和可靠性，例如基于半导体器件包括第一源极/漏极图案SD1，所述第一源极/漏极图案SD1包括在第二方向D2上具有不同宽度WI1、WI2和WI3的第一突起PRP1、第二突起PRP2和第三突起PRP3。
虽然已经特别示出并描述了发明构思的一些示例实施例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底包括第一有源图案；
第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；
第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及
栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上，
其中，所述第一源极/漏极图案包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起，
其中，所述第二突起在所述水平方向上的宽度大于所述第一突起在所述水平方向上的宽度，并且
其中，所述第三突起在所述水平方向上的宽度大于所述第二突起在所述水平方向上的宽度。
2.根据权利要求1所述的半导体器件，其中，
所述第一半导体图案包括与所述第一突起接触的第一凹侧壁，
所述第二半导体图案包括与所述第二突起接触的第二凹侧壁，并且
所述第三半导体图案包括与所述第三突起接触的第三凹侧壁。
3.根据权利要求2所述的半导体器件，其中，所述第一凹侧壁至所述第三凹侧壁中的每一者包括第一表面和第二表面，
其中，所述第一表面和所述第二表面中的每一者是{111}晶面，并且
其中，所述第一表面和所述第二表面相接以限定所述第一突起至所述第三突起中的每一者的边缘。
4.根据权利要求1所述的半导体器件，其中，所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度，并且
其中，所述第一半导体图案在所述水平方向上的长度大于所述第二半导体图案在所述水平方向上的长度。
5.根据权利要求1所述的半导体器件，还包括位于所述栅电极与所述第一源极/漏极图案之间的至少一个内间隔物，
其中，所述第一突起至所述第三突起在所述垂直方向上通过位于其间的所述至少一个内间隔物彼此间隔开。
6.根据权利要求5所述的半导体器件，其中，所述至少一个内间隔物在所述水平方向上的宽度大于所述第三突起在所述水平方向上的宽度。
7.根据权利要求5所述的半导体器件，还包括位于所述栅电极与所述第一半导体图案至所述第三半导体图案之间的栅极绝缘层，
其中，所述栅极绝缘层与所述内间隔物接触。
8.根据权利要求1所述的半导体器件，还包括：
第二沟道图案，所述第二沟道图案位于所述衬底的第二有源图案上，所述第二沟道图案包括在所述垂直方向上彼此间隔开并且垂直堆叠的第四半导体图案、第五半导体图案和第六半导体图案；以及
第二源极/漏极图案，所述第二源极/漏极图案连接到所述第二沟道图案的所述第四半导体图案至所述第六半导体图案，
其中，所述第二源极/漏极图案具有与所述第一源极/漏极图案的导电类型不同的导电类型，
其中，所述栅电极从所述第一沟道图案延伸到所述第二沟道图案，
其中，所述栅电极包括分别与所述第二沟道图案的所述第四半导体图案至所述第六半导体图案相邻的第一部分、第二部分和第三部分，并且
其中，所述第二源极/漏极图案包括：在所述水平方向上朝向所述第一部分突出的第四突起、在所述水平方向上朝向所述第二部分突出的第五突起、以及在所述水平方向上朝向所述第三部分突出的第六突起。
9.根据权利要求8所述的半导体器件，其中，
所述第二沟道图案的所述第四半导体图案包括位于所述第四突起与所述第五突起之间的第一凸侧壁，并且
其中，所述第二沟道图案的所述第五半导体图案包括位于所述第五突起与所述第六突起之间的第二凸侧壁。
10.根据权利要求8所述的半导体器件，其中，
所述第二沟道图案的所述第四半导体图案在所述水平方向上的长度大于所述第二沟道图案的所述第五半导体图案在所述水平方向上的长度，并且
其中，所述第二沟道图案的所述第六半导体图案在所述水平方向上的长度大于所述第二沟道图案的所述第四半导体图案在所述水平方向上的长度。
11.一种半导体器件，包括：
衬底，所述衬底包括第一有源图案和第二有源图案；
第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；
第二沟道图案，所述第二沟道图案位于所述第二有源图案上，所述第二沟道图案包括在所述垂直方向上彼此间隔开并且垂直堆叠的第四半导体图案、第五半导体图案和第六半导体图案；
第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；
第二源极/漏极图案，所述第二源极/漏极图案连接到所述第四半导体图案至所述第六半导体图案；以及
栅电极，所述栅电极从所述第一沟道图案延伸到所述第二沟道图案，
其中，所述第二源极/漏极图案具有与所述第一源极/漏极图案的导电类型不同的导电类型，
其中，所述栅电极包括分别与所述第四半导体图案至所述第六半导体图案相邻的第一部分、第二部分和第三部分，
其中，所述第一源极/漏极图案包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起，并且
其中，所述第二源极/漏极图案包括：在所述水平方向上朝向所述第一部分突出的第四突起、在所述水平方向上朝向所述第二部分突出的第五突起、以及在所述水平方向上朝向所述第三部分突出的第六突起。
12.根据权利要求11所述的半导体器件，还包括位于所述栅电极与所述第一源极/漏极图案之间的至少一个内间隔物，
其中，所述内间隔物在所述栅电极与所述第二源极/漏极图案之间被省略。
13.根据权利要求11所述的半导体器件，其中，所述第一半导体图案至所述第三半导体图案分别包括分别与所述第一突起至所述第三突起接触的第一凹侧壁、第二凹侧壁和第三凹侧壁，并且
其中，所述第四半导体图案至所述第六半导体图案分别包括朝向所述第二源极/漏极图案突出的第一凸侧壁、第二凸侧壁和第三凸侧壁。
14.根据权利要求11所述的半导体器件，其中，
所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度，并且
所述第五半导体图案在所述水平方向上的长度小于所述第六半导体图案在所述水平方向上的长度。
15.根据权利要求11所述的半导体器件，其中，
所述第二突起在所述水平方向上的宽度大于所述第一突起在所述水平方向上的宽度，并且
所述第三突起在所述水平方向上的宽度大于所述第二突起在所述水平方向上的宽度。
16.一种半导体器件，包括：
衬底，所述衬底包括有源区域；
器件隔离层，所述器件隔离层限定所述有源区域上的有源图案；
沟道图案和源极/漏极图案，所述沟道图案和所述源极/漏极图案位于所述有源图案上，所述沟道图案包括在与所述衬底的上表面垂直地延伸的垂直方向上彼此间隔开并且垂直地堆叠的第一半导体图案、第二半导体图案和第三半导体图案；
栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上；
栅极绝缘层，所述栅极绝缘层位于所述第一半导体图案至所述第三半导体图案与所述栅电极之间；
栅极间隔物，所述栅极间隔物位于所述栅电极的侧壁上；
栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面上；
层间绝缘层，所述层间绝缘层位于所述栅极覆盖图案上；
有源接触，所述有源接触穿过所述层间绝缘层电连接到所述源极/漏极图案；
金属半导体化合物层，所述金属半导体化合物层介于所述有源接触与所述源极/漏极图案之间；
栅极接触，所述栅极接触穿过所述层间绝缘层和所述栅极覆盖图案并且电连接到所述栅电极；
第一金属层，所述第一金属层位于所述层间绝缘层上，并且包括分别电连接到所述有源接触和所述栅极接触的电源布线和第一布线；以及
第二金属层，所述第二金属层位于所述第一金属层上，
其中，所述第二金属层包括电连接到所述第一金属层的第二布线，
其中，所述源极/漏极图案包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起，
其中，所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度，并且
其中，所述第一半导体图案在所述水平方向上的长度大于所述第二半导体图案在所述水平方向上的长度。
17.根据权利要求16所述的半导体器件，其中，
所述第二突起在所述水平方向上的宽度大于所述第一突起在所述水平方向上的宽度，并且
所述第三突起在所述水平方向上的宽度大于所述第二突起在所述水平方向上的宽度。
18.根据权利要求16所述的半导体器件，其中，
所述第一半导体图案包括与所述第一突起接触的第一凹侧壁，
所述第二半导体图案包括与所述第二突起接触的第二凹侧壁，并且
所述第三半导体图案包括与所述第三突起接触的第三凹侧壁。
19.根据权利要求16所述的半导体器件，还包括位于所述栅电极与所述源极/漏极图案之间的至少一个内间隔物。
其中，所述第一突起至所述第三突起在所述垂直方向上通过位于其间的所述至少一个内间隔物彼此间隔开。
20.根据权利要求19所述的半导体器件，其中，所述至少一个内间隔物在所述水平方向上的宽度大于所述第三突起在所述水平方向上的宽度。
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