DE102019132137A1 - Integrierte gate-all-around-schaltungsstrukturen mit oxid-teilfinnen - Google Patents

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Biswajeet Guha
Tahir Ghani
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Abstract

Integrierte Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen sind beschrieben. Beispielsweise umfasst eine integrierte Schaltungsstruktur eine Oxid-Teilfinnen-Struktur mit einer Oberseite und Seitenwänden. Eine Oxidationskatalysatorschicht ist auf der Oberseite und den Seitenwänden der Oxid-Teilfinnen-Struktur. Eine vertikale Anordnung von Nanodrähten ist oberhalb der Oxid-Teilfinnen-Struktur. Ein Gate-Stapel umgibt die vertikale Anordnung von Nanodrähten und ist auf mindestens dem Abschnitt der Oxidationskatalysatorschicht auf der Oberseite der Oxid-Teilfinnen-Struktur.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung sind im Bereich der Strukturen und der Verarbeitung integrierter Schaltungen und insbesondere integrierter Gate-All-Around-(Gate-Rundherum-) Schaltungsstrukturen mit Oxid-Teilfinnen und Verfahren zum Herstellen von Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit zur Optimierung der Performance von jedem Bauelement wird immer wichtiger.
  • Bei der Herstellung von integrierten Schaltungsbauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Bei herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen werden Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und weil sie einen weniger komplizierten Trigate-Herstellungsprozess ermöglichen bevorzugt. In einem anderen Aspekt stellt die Aufrechterhaltung der Mobilitätsverbesserung und Kurzkanalsteuerung bei Abmessungen mikroelektronischer Bauelemente unterhalb des 10-Nanometer-(nm)-Knotens eine Herausforderung für die Herstellung von Bauelementen dar. Nanodrähte, die zur Herstellung von Bauelementen verwendet werden, stellen eine verbesserte Kurzkanalsteuerung bereit.
  • Die Skalierung von Multi-Gate- und Nanodraht-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die lithografischen Prozesse, die zum Strukturieren dieser Bausteine verwendet werden, überwältigend. Genauer gesagt kann es einen Kompromiss zwischen der kleinsten Abmessung eines Merkmals, das in einem Halbleiterstapel strukturiert ist, (der kritischen Abmessung) und der Beabstandung zwischen solchen Merkmalen geben.
  • Figurenliste
    • 1A, 1B und 2 stellen Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3A-3F stellen Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4A-4J stellen Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 stellt eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur, vorgenommen entlang einer Gate-Leitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6 stellt Querschnittsansichten dar, die durch Nanodrähte und Finnen für eine Nicht-Endabdeckungs-Architektur (linke Seite (a)) gegenüber einer selbstausgerichteten Gate-Endabdeckungs- (SAGE-; self-aligned gate endcap) Architektur (rechte Seite (b)) entnommen wurden, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 stellt Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer selbstausgerichteten Gate-Endabdeckungs- (SAGE-) Struktur mit Gate-All-Around-Bauelementen repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 8A stellt eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 8B stellt eine Querschnitts-Source- oder -Drain-Ansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, vorgenommen entlang der a-a'-Achse, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 8C stellt eine Querschnitts-Kanal-Ansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, vorgenommen entlang der b-b'-Achse, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 9 stellt eine Rechenvorrichtung gemäß einer Implementierung eines Ausführungsbeispiels der Offenbarung dar.
    • 10 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Integrierte Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrationsweisen und Materialauswahl, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände etc.) in dem Halbleitersubstrat oder der -schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Verbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungsschicht oder -schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), Verbindungsdrähte, Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, solche Ansätze auch an eine FEOL-Verarbeitung anwendbar sein.
  • Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind auf eine katalytische Oxidation von Teilfinnen-Strukturen für die Herstellung von Nanodrahttransistoren und Nanobandtransistoren sowie Strukturen, die sich aus solchen Oxidationsprozessen ergeben, gerichtet. Ein oder mehrere Ausführungsbeispiele können implementiert werden, um eine Teilfinnen-Isolierung von einem Bauelement an Source- und Drain- und/oder Gate-Stellen zu erreichen.
  • Um einen Kontext bereitzustellen, kann die Isolierung einer Teilfinne von einem Bauelement die Transistor-Performance erheblich verbessern. Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind auf eine Teilfinnen-Isolierung gerichtet. Für eine Teilfinnen-Isolierung wurden Teilfinnen-Implantationen verwendet, um eine Teilfinne zu dotieren, um ein Lecken zu reduzieren. Allerdings müssen Teilfinnen-Dotierstoffe zielgerichtet sein und können in den Kanal zurückdiffundieren, was den Trägertransport verschlechtert. Ausführungsbeispiele können implementiert werden, um eine Transistorisolation von der Teilfinnen-Leitung bereitzustellen. Ein Detektieren der Implementierung von hierin beschriebenen Ausführungsbeispielen kann das Vorhandensein eines Teilfinnen-Katalysatormaterials auf einer Oxid-Teilfinnen-Struktur und/oder eine Geometrieänderung einer Oxid-Teilfinnen-Struktur gegenüber dem Halbleiter-Teilfinnen-Struktur-Precursor umfassen, ist jedoch nicht darauf beschränkt.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst die Nanodraht-Verarbeitung eines abwechselnden Si/SiGe-Stapels eine Strukturierung des Stapels in Finnen. Generische Dummy-Gates (die Polysilizium-Dummy-Gates sein können oder nicht) werden strukturiert und geätzt. Während eines Gate-Austausch-Prozesses werden in einem geöffneten Gate-Graben Nanodraht- oder Nanoband- (NW/NR-; nanowire or nanoribbon) Kanäle freigegeben. Vor oder nach der NW/NR-Kanal-Freigabe wird eine Dünnfilm-Oxidationskatalysatorschicht (z.B. Al2O3) auf den NW/NR-Kanälen abgeschieden, z.B. unter Verwendung eines Atomschichtabscheidungs- (ALD-; atomic layer deposition) Prozesses. Bei einem bestimmten Ausführungsbeispiel wird dann ein Maskierungsfilm (z.B. eine Kohlenstoff-Hartmaske (CHM; carbon hardmask)) abgeschieden, um den Gate-Graben zu füllen, gefolgt von einem Aussparungsätzen, wodurch die CHM eine Teilfinnen-Struktur abdeckt, die in Oxid umgewandelt werden soll. Die Oxidationskatalysatorschicht wird dann unter Verwendung eines selektiven Nassätzmittels wie verdünntem Wasserstofffluorid oder wässriger Ammonium-Hydroxid-Peroxid-Lösung von den freiliegenden Nanodrähten oder Bändern entfernt. Die Hartmaske wird dann nachfolgend entfernt, indem sie einem Sauerstoffplasma ausgesetzt wird, um die Oxidationskatalysatorschicht (z.B. Al2O3) nur die Teilfinnen-Struktur einkapselnd zu hinterlassen. Die Teilfinnen-Struktur wird dann selektiv in ein Oxid (z.B. ein Siliziumoxid aus der Oxidation einer Silizium-Teilfinnen-Struktur) umgewandelt, indem sie einem Nassoxidationsausheilen unterzogen werden. Da die Oxidationskatalysatorschicht (z.B. Al2O3) eine Sauerstoffdiffusion in Silizium (Si) fördert, wird die Teilfinnen-Struktur schnell in Oxid (z.B. SiO2) umgewandelt. Der gewählte Oxidationszustand kann sehr mild sein, so dass wenig Oxidation an den darüber liegenden Drähten oder Bändern auftritt, die nicht von der Oxidationskatalysatorschicht eingekapselt sind. Obwohl einige Ausführungsbeispiele die Verwendung von Si (Draht oder Band) und SiGe (Opfer) - Schichten beschreiben, könnten andere Paare von Halbleitermaterialien, die legiert und epitaxial gewachsen sein können, implementiert werden, um verschiedene Ausführungsbeispiele hierin zu erreichen, zum Beispiel InAs und InGaAs oder SiGe und Ge. Hierin beschriebene Ausführungsbeispiele können die Herstellung von selbstausgerichteten Oxid-Teilfinnen-Strukturen ermöglichen, und Verfahren zum Erreichen solcher Strukturen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur ein Bilden einer vertikalen Anordnung von Nanodrähten (oder Nanobändern) oberhalb einer Halbleiter-Teilfinnen-Struktur. Die Teilfinnen-Struktur wird unter Verwendung einer Oxidationskatalysatorschicht oxidiert, um eine Oxid-Teilfinnen-Struktur zu bilden. Ein Gate-Stapel wird um die vertikale Anordnung von Nanodrähten und über die Oxid-Teilfinnen-Struktur gebildet. Bei einem Ausführungsbeispiel umfasst das Verfahren ein Hinzufügen eines Katalysator-Liners nach einer Finnen-Strukturierung, ein Aussparen des Katalysator-Liners zu einer Teilfinnen-Struktur und dann ein Durchführen einer Finnen-Oxidation nach einer Nano-Draht/Band-Freigabe. Bei einem anderen Ausführungsbeispiel umfasst das Verfahren ein Hinzufügen eines Katalysators auf einer Teilfinnen-Struktur nach NW/NR-Freigabe und dann eine Oxidation der Teilfinnen-Struktur.
  • Bei einem Beispiel, bei dem eine Oxidationskatalysatorschicht vor einem Entfernen eines Opferfreigabematerials, verschachtelt mit einer vertikalen Anordnung von Nanodrähten, gebildet wird, stellen die 1A, 1B und 2 Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf einen Teil von 1A umfasst ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur ein Bilden einer vertikalen Anordnung von Nanodrähten oder Nanobändern oberhalb eines Substrats, um eine Start-Struktur 100 bereitzustellen. Beispielsweise wird ein Satz von Nanodrähten 108A, 108B und 108C (wie beispielsweise Silizium-Nanodrähten) mit verschachteltem Opfermaterial 106A, 106B und 106C (wie beispielsweise Silizium-Germanium-Opferschichten) als ein vertikaler Stapel bereitgestellt, der als ein oberer Finnen-Abschnitt bezeichnet werden kann. Der obere Finnen-Abschnitt kann zusammen mit einem unteren oder Teilfinnen-Abschnitt 104 (wie beispielsweise einem Silizium-Teilfinnen-Abschnitt) strukturiert werden, der aus einem Substrat 102, wie beispielsweise einem Siliziumsubstrat, hervorstehen kann. Auf dem oberen Finnen-Abschnitt kann eine obere Schutzabdeckschicht 110 umfasst sein, wie dargestellt ist.
  • Bezug nehmend wieder auf 1A wird nach der Finnen-Strukturierung eine Oxidationskatalysatorschicht 112 über der Finnen-Struktur gebildet. Über die Oxidationskatalysatorschicht 112 wird dann eine Dielektrikum-Schicht 114 gebildet. Die Dielektrikum-Schicht 114 und die Oxidationskatalysatorschicht 112 können dann unter Verwendung der oberen Schutzabdeckschicht 110 als ein Planarisierungsstopp planarisiert werden. Bei einem Ausführungsbeispiel ist oder umfasst die Oxidationskatalysatorschicht 112 Aluminiumoxid. Bei einem anderen Ausführungsbeispiel ist oder umfasst die Oxidationskatalysatorschicht 112 Lanthanoxid.
  • Bezug nehmend auf 1B ist die Oxidationskatalysatorschicht 112 ausgespart, um die Oxidationskatalysatorschicht 112 auf eine Stelle unterhalb der Nanodrähte 108A, 108B und 108C, jedoch benachbart zu der Teilfinnen-Struktur 104, zu begrenzen. Bei einem Ausführungsbeispiel ist die Dielektrikum-Schicht 114 zu der Stelle ausgespart, um ein ausgespartes Dielektrikum 114A zu bilden. Die Abschnitte der Oxidationskatalysatorschicht 112, die nicht durch das ausgesparte Dielektrikum 114A abgedeckt sind, werden dann entfernt, um Oxidationskatalysatorabschnitte 112A zu bilden. Es wird darauf hingewiesen, dass der in 1B gezeigte Querschnitt durch einen Gate-Graben vorgenommen werden kann, der während eines Gate-Austausch-Prozesses geöffnet wird, so dass in 1B Kanalregionen gezeigt sind.
  • Bezug nehmend auf 2 wird das verschachtelte Opfermaterial 106A, 106B und 106C entfernt, um jeweils entsprechende Hohlräume 116A, 116B und 116C zu bilden. Nach dem Entfernen des verschachtelten Opfermaterials 106A, 106B und 106C wird dann ein Oxidationsprozess durchgeführt. Bei einem Ausführungsbeispiel ist der Oxidationsprozess ein Prozess, der Silizium oxidieren kann, jedoch mit einer Rate, die wesentlich durch das Vorhandensein von Oxidationskatalysatorabschnitten 112A erhöht wird. Bei einem solchen Ausführungsbeispiel wird der Oxidationsprozess verstärkt, um mindestens einen oberen Abschnitt der Teilfinne 104 schnell zu oxidieren, um eine Oxid-Teilfinne 202 ohne eine Oxidation (oder nur mit sehr minimaler Oxidation) der Nanodrähte 108A, 108B und 108C zu bilden. Die Oxid-Teilfinne 202 kann eine Oxid-Teilfinnen-Struktur über nicht oxidierten oder nur teilweise oxidierten Teilfinnen-Abschnitten 104A sein, wie dargestellt ist.
  • Der Prozess, bei dem zuerst das verschachtelte Opfermaterial 106A, 106B und 106C entfernt wird und dann der Oxidationskatalysator durchgeführt wird, kann Rest-/Bruch-Oxidationskatalysatorabschnitte 112C (die später entfernt oder in einer Nassreinigung weggereinigt werden können, z.B. vor der Bildung einer permanenten Gate-Struktur) und permanente Oxidationskatalysatorabschnitte 112B (die in einer finalen Struktur, die einen solchen Oxidationsansatz anzeigt, beibehalten werden können) hinterlassen. Bei einem Ausführungsbeispiel umfasst der Oxidationsprozess ein Nassoxidationsausheilen, z.B. ein Erwärmen der Struktur in Gegenwart von Wasser oder Wasserdampf. Bei einem Ausführungsbeispiel ist das Volumen des Siliziumoxids oder Siliziumdioxids der Teilfinnen-Struktur 202 ungefähr 30% größer als das Volumen der Start-Siliziumstruktur aufgrund einer Ausdehnung des Films bei Einbringung von Sauerstoff.
  • Es wird darauf hingewiesen, dass nach der in Verbindung mit den 1A, 1B und 2 beschriebenen Verarbeitung eine permanente Gate-Struktur um die Nanodrähte 108A, 108B und 108C und über die Oxid-Teilfinnen-Struktur 202 hergestellt werden kann. Der Prozess kann nach dem Entfernen der oberen Schutzabdeckschicht 110 oder in Gegenwart der oberen Schutzabdeckschicht 110 gebildet werden, falls die obere Schutzabdeckschicht 110 beibehalten bleibt. Bei einem Ausführungsbeispiel umfasst die permanente Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode. Bei einem Ausführungsbeispiel wird die verbleibende Oxidationskatalysatorschicht 112B nicht entfernt und die Oxidationskatalysatorschicht 112B ist in der finalen Struktur umfasst. Bei anderen Ausführungsbeispielen wird jedoch die Oxidationskatalysatorschicht 112B (oder ein freiliegender Abschnitt der Oxidationskatalysatorschicht 112B) vor der Herstellung einer permanenten Gate-Struktur entfernt.
  • Bezug nehmend wieder auf 2 und die zugehörige Beschreibung oben, umfasst eine integrierte Schaltungsstruktur 200 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine Oxid-Teilfinnen-Struktur 202 mit einer Oberseite und Seitenwänden. Eine Oxidationskatalysatorschicht 112B ist auf den Seitenwänden, aber nicht auf der Oberseite der Oxid-Teilfinnen-Struktur 202. Eine vertikale Anordnung von Nanodrähten 108A, 108B und 108C ist über der Oxid-Teilfinnen-Struktur 202. Bei einem Ausführungsbeispiel umfasst die Oxidationskatalysatorschicht 112B Aluminiumoxid. Bei einem Ausführungsbeispiel umfasst die Oxidationskatalysatorschicht 112B Lanthanoxid.
  • Ein Gate-Stapel umgibt die vertikale Anordnung von Nanodrähten und ist auf der Oberseite der Oxid-Teilfinnen-Struktur 202. Bei einem Ausführungsbeispiel umfasst der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 200 ferner epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten 108A, 108B und 108C. Beispiele solcher Source- oder Drainstrukturen werden nachfolgend näher beschrieben. Bei einem Ausführungsbeispiel sind die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen. Bei einem anderen Ausführungsbeispiel sind die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen. Bei einem anderen Ausführungsbeispiel weist der Gate-Stapel dielektrische Seitenwandabstandhalter auf und die epitaxialen Source- oder Drainstrukturen sind eingebettete epitaxiale Source- oder Drainstrukturen, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 200 ferner ein Paar leitfähiger Kontaktstrukturen, die mit epitaxialen Source- oder Drainstrukturen gekoppelt sind. Beispiele solcher leitfähigen Kontaktstrukturen werden nachfolgend näher beschrieben. Bei einem Ausführungsbeispiel ist das Paar leitfähiger Kontaktstrukturen ein asymmetrisches Paar leitfähiger Kontaktstrukturen.
  • Bei einem Beispiel, bei dem eine Oxidationskatalysatorschicht nach einem Entfernen eines Opferfreigabematerials, verschachtelt mit einer vertikalen Anordnung von Nanodrähten, gebildet wird, stellen die 3A-3F Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Für jede Operation sind ein Finnen-Schnitt und ein entsprechender Gate-Schnitt dargestellt.
  • Bezug nehmend auf 3A umfasst ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur ein Bilden einer vertikalen Anordnung von Nanodrähten oder Nanobändern über einem Substrat. Beispielsweise wird ein Satz von Nanodrähten 304 als ein vertikaler Stapel nach dem Entfernen von verschachtelten Opferfreigabeschichten bereitgestellt. Wie bei anderen, nachfolgend beschriebenen Ausführungsbeispielen näher erläutert, können Kanalregionen der Nanodrähte 304 während eines Gate-Austausch-Prozesses freigelegt werden, bei dem ein offener Graben gebildet wird, wie beispielsweise ein offener Graben, der in einer Dielektrikum-Schicht oder innerhalb der dielektrischen Gate-Abstandhalter 306 gebildet wird. Bei dem Beispiel von 3A sind die Nanodrähte 304 über einer Teilfinne 300, wie beispielsweise einer Silizium-Teilfinne. Die Teilfinne 300 steht durch eine Isolationsschicht 302 hervor. Ein Opfer- oder permanenter Graben-Kontaktstapel ist über Source- oder Drainstellen. Bei einem Ausführungsbeispiel weist eine Grabenkontakt-Platzhalter-Dielektrikum-Schicht 308 eine Hartmasken- oder Abdeckschicht 310 darauf auf.
  • Bezug nehmend auf 3B wird eine Oxidationskatalysatorschicht 312 in dem Graben, auf den Nanodrähten 304 und auf der Teilfinne 300 gebildet. Bei einem Ausführungsbeispiel wird die Oxidationskatalysatorschicht 312 ferner entlang der Oberflächen des Grabens gebildet, z.B. entlang der Gate-Abstandhalter 306, wie dargestellt ist. Bei einem Ausführungsbeispiel ist oder umfasst die Oxidationskatalysatorschicht 312 Aluminiumoxid. Bei einem anderen Ausführungsbeispiel ist oder umfasst die Oxidationskatalysatorschicht 312 Lanthanoxid.
  • Bezug nehmend auf die 3C und 3D ist die Oxidationskatalysatorschicht 312 strukturiert, um die Oxidationskatalysatorschicht 312 nur auf die Teilfinne 300 zu beschränken. Bei einem Ausführungsbeispiel wird eine Hartmaskenschicht 314, wie beispielsweise eine Kohlenstoff-basierte Hartmaskenschicht, auf der Oxidationskatalysatorschicht 312 gebildet. Die Hartmaskenschicht 314 wird dann auf eine Ebene leicht über der Teilfinne 300 ausgespart. Die Abschnitte der Oxidationskatalysatorschicht 312, die nicht durch die ausgesparte Hartmaskenschicht 314 abgedeckt sind, werden dann entfernt, um den Oxidationskatalysatorabschnitt 312A zu bilden. Bezug nehmend auf 3E wird die ausgesparte Hartmaskenschicht 314 dann entfernt.
  • Bezug nehmend auf 3F wird dann ein Oxidationsprozess durchgeführt, um die Oxid-Teilfinne 320 zu bilden, die über einem nicht oxidierten verbleibenden Teilfinnen-Abschnitt 300A sein kann. Bei einem Ausführungsbeispiel ist der Oxidationsprozess ein Prozess, der Silizium oxidieren kann, jedoch mit einer Rate, die wesentlich durch das Vorhandensein des Oxidationskatalysatorabschnitts 312A erhöht wird. Bei einem solchen Ausführungsbeispiel wird der Oxidationsprozess verstärkt, um die Teilfinne 320 schnell zu oxidieren, ohne Oxidation (oder mit nur sehr geringer Oxidation) der Nanodrähte 304. Bei einem Ausführungsbeispiel umfasst der Oxidationsprozess ein Nassoxidationsausheilen, z.B. ein Erwärmen der Struktur in Gegenwart von Wasser oder Wasserdampf. Bei einem Ausführungsbeispiel ist das Volumen des Siliziumoxids oder Siliziumdioxids der Oxid-Teilfinne 320 ungefähr 30% größer als das Volumen des ursprünglichen Teilfinnen-Materials aufgrund einer Ausdehnung des Films bei Einbringung von Sauerstoff.
  • Es wird darauf hingewiesen, dass nach der in Verbindung mit den 3A-3F beschriebenen Verarbeitung eine permanente Gate-Struktur um die Nanodrähte 304 und über die Oxid-Teilfinnen-Struktur 320 hergestellt werden kann. Bei einem Ausführungsbeispiel umfasst die permanente Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode. Bei einem Ausführungsbeispiel wird die verbleibende Oxidationskatalysatorschicht 312A nicht entfernt und die Oxidationskatalysatorschicht 312A ist in der finalen Struktur umfasst. Bei anderen Ausführungsbeispielen wird jedoch die Oxidationskatalysatorschicht 312A (oder ein freiliegender Abschnitt der Oxidationskatalysatorschicht 312A) vor der Herstellung einer permanenten Gate-Struktur entfernt.
  • Wieder Bezug nehmend auf 3F und die zugehörige Beschreibung oben, umfasst eine integrierte Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine Oxid-Teilfinnen-Struktur 320 mit einer Oberseite und Seitenwänden. Eine Oxidationskatalysatorschicht 312A ist auf der Oberseite und Seitenwänden der Oxid-Teilfinnen-Struktur 320. Eine vertikale Anordnung von Nanodrähten 304 ist über der Oxid-Teilfinnen-Struktur 320. Ein Gate-Stapel umgibt die vertikale Anordnung von Nanodrähten 304 und ist auf mindestens dem Abschnitt der Oxidationskatalysatorschicht 312A auf der Oberseite der Oxid-Teilfinnen-Struktur 320.
  • Bei einem Ausführungsbeispiel umfasst die Oxidationskatalysatorschicht 312A Aluminiumoxid. Bei einem Ausführungsbeispiel umfasst die Oxidationskatalysatorschicht 312A Lanthanoxid. Bei einem Ausführungsbeispiel umfasst der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur ferner epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten 304. Beispiele solcher Source- oder Drainstrukturen werden nachfolgend näher beschrieben. Bei einem Ausführungsbeispiel sind die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen. Bei einem anderen Ausführungsbeispiel sind die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen. Bei einem anderen Ausführungsbeispiel weist der Gate-Stapel dielektrische Seitenwandabstandhalter auf und die epitaxialen Source- oder Drainstrukturen sind eingebettete epitaxiale Source- oder Drainstrukturen, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur ferner ein Paar leitfähiger Kontaktstrukturen, die mit epitaxialen Source- oder Drainstrukturen gekoppelt sind. Beispiele solcher leitfähigen Kontaktstrukturen werden nachfolgend näher beschrieben. Bei einem Ausführungsbeispiel ist das Paar leitfähiger Kontaktstrukturen ein asymmetrisches Paar leitfähiger Kontaktstrukturen.
  • Wie oben erwähnt wurde, kann die Nanodraht-Freigabe-Verarbeitung durch einen Gate-Austausch-Graben durchgeführt werden. Beispiele solcher Freigabeprozesse werden nachfolgend beschrieben. Zusätzlich kann, in einem anderen Aspekt, die Backend- (BE) Verbindungs-Skalierung aufgrund der Strukturierungskomplexität zu einer geringeren Performance und höheren Herstellungskosten führen. Hierin beschriebene Ausführungsbeispiele können implementiert werden, um eine Vorder- und Rückseiten-Verbindungs-Integration für Nanodrahttransistoren zu ermöglichen. Hierin beschriebene Ausführungsbeispiele können einen Ansatz bereitstellen, um einen relativ breiteren Verbindungsabstand zu erreichen. Das Ergebnis können eine verbesserte Produkt-Performance und niedrigere Strukturierungskosten sein. Ausführungsbeispiele können implementiert werden, um eine robuste Funktionalität von skalierten Nanodraht- oder Nanoband-Transistoren mit geringer Leistung und hoher Performance zu ermöglichen.
  • Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind gerichtete duale epitaxiale (EPI) Verbindungen für Nanodraht- oder Nanoband-Transistoren unter Verwendung von teilweiser Source- oder Drain- (SD) und asymmetrischer Grabenkontakt-(TCN; trench contact) Tiefe. Bei einem Ausführungsbeispiel wird eine integrierte Schaltungsstruktur durch ein Bilden von Source-Drain-Öffnungen von Nanodraht/Nanoband-Transistoren, die teilweise mit SD-Epitaxie gefüllt sind, hergestellt. Ein Rest der Öffnung wird mit einem leitfähigen Material gefüllt. Tiefe Grabenbildung auf einer von der Source- oder Drain-Seite ermöglicht einen direkten Kontakt zu einer Rückseiten-V erbindungs- Ebene.
  • Bei einem beispielhaften Prozessablauf stellen die 4A-4J Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 4A umfasst ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur ein Bilden eines Start-Stapels 400, der abwechselnd eine Silizium-Germanium-Schicht 404 und Silizium-Schichten 406 über einer Finne 402, wie beispielsweise einer Silizium-Finne, umfasst. Die Siliziumschichten 406 können als eine vertikale Anordnung von Silizium-Nanodrähten bezeichnet werden. Über der abwechselnden Silizium-Germanium-Schicht 404 und Silizium-Schichten 406 kann eine Schutzabdeckung 408 gebildet werden, wie dargestellt ist.
  • Bezug nehmend auf 4B ist ein Gate-Stapel 410 über der vertikalen Anordnung von Nanodrähten 406 gebildet. Abschnitte der vertikalen Anordnung von Nanodrähten 406 werden dann durch ein Entfernen von Abschnitten der Silizium-Germanium-Schicht 404 freigelegt, um ausgesparte Silizium-Germanium-Schichten 404' und Hohlräume 412 bereitzustellen, wie in 4C dargestellt ist.
  • Es wird darauf hingewiesen, dass die Struktur von 4C fertiggestellt werden kann, ohne zuerst die unten in Verbindung mit 4D beschriebene Tiefätzen- und asymmetrische Kontakt-Verarbeitung durchzuführen. In jedem Fall (z.B. mit oder ohne asymmetrische Kontaktverarbeitung) umfasst ein Herstellungsprozess bei einem Ausführungsbeispiel die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur bereitstellt, wovon Beispiele vorstehend in Verbindung mit den 2 und 3F beschrieben sind.
  • Bezug nehmend auf 4D sind die oberen Gate-Abstandhalter 414 an Seitenwänden der Gate-Struktur 410 gebildet. Hohlraum-Abstandhalter 416 sind in den Hohlräumen 412 unterhalb der oberen Gate-Abstandhalter 414 gebildet. Ein tiefes Grabenkontaktätzen wird dann durchgeführt, um die Gräben 418 zu bilden und um ausgesparte Nanodrähte 406' zu bilden. Ein Opfermaterial 420 wird dann in den Gräben 418 gebildet, wie in 4E dargestellt ist.
  • Bezug nehmend auf 4F wird an einem ersten Ende der vertikalen Anordnung von Nanodrähten 406' eine erste epitaxiale Source- oder Drainstruktur (z.B. linke Merkmale 422) gebildet. An einem zweiten Ende der vertikalen Anordnung von Nanodrähten 406' wird eine zweite epitaxiale Source- oder Drainstruktur (z.B. rechte Merkmale 422) gebildet. Ein Zwischenschicht-Dielektrikums- (ILD; inter-layer dielectric) Material 424 wird dann an den Seiten der Gate-Elektrode 410 und benachbart zu den Source- oder Drainstrukturen 422 gebildet, wie in 4G dargestellt ist.
  • Bezug nehmend auf 4H wird ein Gate-Austausch-Prozess verwendet, um ein permanentes Gate-Dielektrikum 428 und eine permanente Gate-Elektrode 426 zu bilden. Bei einem Ausführungsbeispiel werden nach dem Entfernen der Gate-Struktur 410 und vor dem Bilden des permanenten Gate-Dielektrikums 428 und der permanenten Gate-Elektrode 426 die ausgesparten Silizium-Germanium-Schichten 404' entfernt, um die oberen aktiven Nanodrähte oder Nanobänder 406' zu hinterlassen. Bei einem Ausführungsbeispiel werden die ausgesparten Silizium-Germanium-Schichten 404' selektiv mit einem Nassätzen entfernt, das das Silizium-Germanium selektiv entfernt, ohne die Silizium-Schichten zu ätzen. Ätzchemikalien wie beispielsweise Carbonsäure/Salpetersäure/HF-Chemie und Zitronensäure/Salpetersäure/HF können zum selektiven Ätzen des Silizium-Germaniums verwendet werden. Zum Erreichen der Ausführungsbeispiele hierin können auch Halogenid-basierte Trockenätzen oder plasmaunterstützte Dampfätzen verwendet werden.
  • Bezug nehmend wieder auf 4H wird eine Oxid-Teilfinnen-Struktur 498 gebildet. Bei einem Ausführungsbeispiel wird die Oxid-Teilfinnen-Struktur 498 unter Verwendung einer Oxidationskatalysatorschicht, wie vorstehend beschrieben wurde, gebildet. Bei einem bestimmten Ausführungsbeispiel kann die Oxidationskatalysatorschicht ferner verwendet werden, um einen oder mehrere der untersten Nanodrähte oder Nanobänder 406' selektiv zu oxidieren, um einen oder mehrere Oxid-Nanodrähte oder Nanobänder 499 zu bilden, z.B. zur selektiven Kanalleerung. Das permanente Gate-Dielektrikum 428 und eine permanente Gate-Elektrode 426 werden dann gebildet, um die Nanodrähte oder Nanobänder 406' zu umgeben, und auf der Oxid-Teilfinnen-Struktur 498.
  • Bezug nehmend auf 41 wird das ILD-Material 424 dann entfernt. Das Opfermaterial 420 wird dann von einer von den Source-Drain-Stellen (z.B. rechte Seite) entfernt, um einen Graben 432 zu bilden, aber wird nicht von der anderen von den Source-Drain-Stellen entfernt, um einen Graben 430 zu bilden.
  • Bezug nehmend auf 4J wird eine erste leitfähige Kontaktstruktur 434 gebildet, die mit der ersten epitaxialen Source- oder Drainstruktur (z.B. linke Merkmale 422) gekoppelt ist. Eine zweite leitfähige Kontaktstruktur 436 wird gebildet, die mit der zweiten epitaxialen Source- oder Drainstruktur (z.B. rechte Merkmale 422) gekoppelt ist. Die zweite leitfähige Kontaktstruktur 436 wird tiefer entlang der Finne 402 gebildet als die erste leitfähige Kontaktstruktur 434. Bei einem Ausführungsbeispiel, obwohl nicht in 4J dargestellt, umfasst das Verfahren ferner ein Bilden einer freiliegenden Oberfläche der zweiten leitfähigen Kontaktstruktur 436 an einer Unterseite der Finne 402.
  • Bei einem Ausführungsbeispiel ist die zweite leitfähige Kontaktstruktur 436 tiefer entlang der Finne 402 als die erste leitfähige Kontaktstruktur 434, wie dargestellt ist. Bei einem solchen Ausführungsbeispiel ist die erste leitfähige Kontaktstruktur 434 nicht entlang der Finne 402, wie dargestellt ist. Bei einem anderen solchen Ausführungsbeispiel, nicht dargestellt, ist die erste leitfähige Kontaktstruktur 434 teilweise entlang der Finne 402.
  • Bei einem Ausführungsbeispiel ist die zweite leitfähige Kontaktstruktur 436 entlang einer Gesamtheit der Finne 402. Bei einem Ausführungsbeispiel, obwohl nicht dargestellt, für den Fall, dass die Unterseite der Finne 402 durch einen Rückseiten-Substratentfernungsprozess freigelegt wird, weist die zweite leitfähige Kontaktstruktur 436 eine freiliegende Oberfläche an einer Unterseite der Finne 402 auf.
  • In einem anderen Aspekt, um den Zugang zu beiden leitfähigen Kontaktstrukturen von einem Paar von asymmetrischen Source- und Drain-Kontaktstrukturen zu ermöglichen, können hierin beschriebene integrierte Schaltungsstrukturen unter Verwendung eines Herstellungsansatzes der Rückseiten-Freilegung von Vorderseiten-Strukturen hergestellt werden. Bei einigen exemplarischen Ausführungsbeispielen umfasst die Freilegung der Rückseite eines Transistors oder einer anderen Bauelementstruktur eine Rückseitenbearbeitung auf Waferebene. Im Gegensatz zu einer herkömmlichen Silizium-Durchkontaktierungs- (TSV; through-Silicon via) Typ-Technologie kann eine Freilegung der Rückseite eines Transistors, wie hier beschrieben, an der Dichte der Bauelementzellen, und sogar innerhalb von Teilregionen eines Bauelements, durchgeführt werden. Darüber hinaus kann eine solche Freilegung der Rückseite eines Transistors durchgeführt werden, um im Wesentlichen ein gesamtes Donatorsubstrat zu entfernen, auf dem eine Bauelementschicht während der Vorderseiten-Bauelementverarbeitung angeordnet wurde. Als solches wird ein Mikrometer tiefes TSV überflüssig, da die Halbleiterdicke bei den Bauelementzellen nach einer Freilegung der Rückseite eines Transistors potenziell nur mehrere zehn oder hundert Nanometer beträgt.
  • Hierin beschriebene Freilegungstechniken können einen Paradigmenwechsel von der „bottom-up“ (von unten nach oben) -Bauelementfertigung zur „center-out“- (von der Mitte aus) Fertigung ermöglichen, wobei die „Mitte“ irgendeine Schicht ist, die bei der Vorderseitenfertigung eingesetzt, von der Rückseite freigelegt, und wieder bei der Rückseitenfertigung eingesetzt wird. Das Verarbeiten sowohl einer Vorderseite als auch einer freiliegenden Rückseite einer Bauelementstruktur kann viele der mit dem Herstellen von 3D-ICs verbundenen Herausforderungen adressieren, wenn man sich vorrangig auf die Vorderseitenverarbeitung stützt.
  • Ein Ansatz zur Freilegung der Rückseite eines Transistors kann beispielsweise eingesetzt werden, um zumindest einen Abschnitt einer Trägerschicht und einer Zwischenschicht einer Donator-Host-Substratanordnung zu entfernen. Der Prozessablauf beginnt mit einer Eingabe einer Donator-Host-Substratanordnung. Eine Dicke einer Trägerschicht in dem Donator-Host-Substrat wird poliert (z.B. CMP) und/oder mit einem Nass- oder Trocken-(z.B. Plasma-) Ätzprozess geätzt. Es kann irgendein Schleif-, Polier- und/oder Nass-/Trockenätz-Prozess eingesetzt werden, der bekanntermaßen für die Zusammensetzung der Trägerschicht geeignet ist. Wo die Trägerschicht beispielsweise ein Gruppe-IV-Halbleiter (z.B. Silizium) ist, kann ein CMP-Schlicker, der bekanntermaßen für das Dünnen des Halbleiters geeignet ist, eingesetzt werden. Ebenso kann irgendein Nassätzmittel oder Plasma-Ätzprozess, bekanntermaßen für das Dünnen des Gruppe-IV-Halbleiters geeignet, eingesetzt werden.
  • Bei einigen Ausführungsbeispielen geht dem vorstehend Gesagten ein Abspalten der Trägerschicht entlang einer Bruchebene (fracture plane) die im Wesentlichen parallel zu der Zwischenschicht ist, voraus. Der Abspalt- oder Bruchprozess kann genutzt werden, um einen wesentlichen Abschnitt der Trägerschicht als Bulk-Masse zu entfernen, wodurch die für das Entfernen der Trägerschicht benötigte Polier- oder Ätzzeit reduziert wird. Wo beispielsweise eine Trägerschicht eine Dicke von 400-900 µm hat, können 100-700 µm durch Ausführen irgendeiner Deck-Implantation, die bekanntermaßen einen Bruch auf Wafer-Ebene fördert, abgespalten werden. Bei einigen exemplarischen Ausführungsbeispielen wird ein leichtes Element (z.B. H, He oder Li) bis zu einer gleichmäßigen Zieltiefe in der Trägerschicht implantiert, wo die Bruchfläche gewünscht wird. Nach einem solchen Abspaltprozess kann die Dicke der in der Donator-Host-Substratanordnung verbleibenden Trägerschicht anschließend bis zum vollständigen Entfernen poliert oder geätzt werden. Alternativ kann, wo die Trägerschicht nicht gebrochen wird, die Schleif-, Polier- und/oder Ätzoperation eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als Nächstes wird die Exposition einer Zwischenschicht detektiert. Das Detektieren wird verwendet, um einen Punkt zu identifizieren, an dem die Rückseiten-Oberfläche des Donatorsubstrats auf nahezu die Bauelementschicht vorgedrungen ist. Jede Endpunktdetektionstechnik, die bekanntermaßen geeignet ist, einen Übergang zwischen den für die Trägerschicht und die Zwischenschicht eingesetzten Materialien zu detektieren, kann ausgeführt werden. Bei einigen Ausführungsbeispielen basieren ein oder mehrere Endpunktkriterien auf einem Detektieren einer Änderung bei der optischen Absorption oder Emission der Rückseiten-Oberfläche des Donatorsubstrats während des durchgeführten Polierens oder Ätzens. Bei einigen anderen Ausführungsbeispielen sind die Endpunktkriterien einer Änderung bei der optischen Absorption oder Emission von Nebenprodukten während des Polierens oder Ätzens der Donatorsubstrat-Rückseiten-Oberfläche zugeordnet. Beispielsweise können sich die Absorptions- oder Emissionswellenlängen, die den Trägerschicht-Ätznebenprodukten zugeordnet sind, in Abhängigkeit von den unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht ändern. Bei anderen Ausführungsbeispielen sind die Endpunktkriterien einer Änderung in der Masse von Spezies in Nebenprodukten des Polierens oder Ätzens der Rückseitenoberfläche des Donatorsubstrats zugeordnet. Beispielsweise können die Nebenprodukte der Verarbeitung durch einen Quadrupol-Massenanalysator abgetastet werden und eine Änderung in der Speziesmasse kann mit den unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht korreliert werden. Bei einem anderen exemplarischen Ausführungsbeispiel sind die Endpunktkriterien einer Reibungsänderung zwischen einer Rückseiten-Oberfläche des Donatorsubstrats und einer Polier-Oberfläche in Kontakt mit der Rückseiten-Oberfläche des Donatorsubstrats zugeordnet.
  • Das Detektieren der Zwischenschicht kann verbessert werden, wo der Entfernungsprozess zu der Trägerschicht relativ zu der Zwischenschicht selektiv ist, da die Ungleichmäßigkeit im Trägerentfernungsprozess durch ein Ätzratedelta zwischen der Trägerschicht und der Zwischenschicht verringert werden kann. Das Detektieren kann sogar übersprungen werden, wenn durch die Schleif-, Polier- und/oder Ätzoperation die Zwischenschicht mit einer Rate entfernt wird, die ausreichend unter der Rate ist, mit der die Trägerschicht entfernt wird. Wenn ein Endpunktkriterium nicht eingesetzt wird, kann eine Schleif-, Polier- und/oder Ätzoperation von einer vorbestimmten festen Dauer auf dem Zwischenschichtmaterial stoppen, wenn die Dicke der Zwischenschicht für die Selektivität des Ätzens ausreichend ist. Bei einigen Beispielen ist die Trägerätzrate: Zwischenschichtätzrate 3:1-10:1 oder mehr.
  • Nach dem Freilegen der Zwischenschicht kann mindestens ein Abschnitt der Zwischenschicht entfernt werden. Beispielsweise können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Eine Dicke der Zwischenschicht kann z.B. durch ein Poliermittel gleichmäßig entfernt werden. Alternativ kann eine Dicke der Zwischenschicht mit einem maskierten oder Deckschichtätzprozess entfernt werden. Der Prozess kann den gleichen Polier- oder Ätzprozess einsetzen wie den, der zum Dünnen des Trägers eingesetzt wird, oder kann ein separater Prozess mit separaten Prozessparametern sein. Wo beispielsweise die Zwischenschicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann die letztere Operation einen unterschiedlichen Polier- oder Ätzprozess einsetzen, der das Entfernen der Zwischenschicht gegenüber dem Entfernen der Bauelementschicht begünstigt. Wo weniger als wenige hundert Nanometer Zwischenschichtdicke entfernt werden sollen, kann der Entfernungsprozess relativ langsam sein, optimiert für die Gleichmäßigkeit über Wafer und genauer gesteuert als der zum Entfernen der Trägerschicht eingesetzte. Ein eingesetzter CMP-Prozess kann beispielsweise einen Schlicker einsetzen, der eine sehr hohe Selektivität (z.B. 100:1-300:1 oder mehr) zwischen Halbleiter (z.B. Silizium) und dielektrischem Material (z.B. SiO), die Bauelementschicht umgebend und in die Zwischenschicht eingebettet, z.B. als elektrische Isolation zwischen benachbarten Bauelementregionen, bietet.
  • Bei Ausführungsbeispielen, bei denen die Bauelementschicht durch vollständiges Entfernen der Zwischenschicht freigelegt ist, kann die Rückseitenverarbeitung auf einer freiliegenden Rückseite der Bauelementschicht oder bestimmten Bauelementregionen darin beginnen. Bei einigen Ausführungsbeispielen umfasst die Rückseiten-Bauelementschichtverarbeitung ein weiteres Polieren oder Nass-/Trockenätzen durch eine Dicke der Bauelementschicht, angeordnet zwischen der Zwischenschicht und einer zuvor in der Bauelementschicht hergestellten Bauelementregion, wie beispielsweise einer Source- oder Drainregion.
  • Bei einigen Ausführungsbeispielen, bei denen die Trägerschicht, Zwischenschicht oder Bauelementschicht-Rückseite mit einem Nass- und/oder Plasmaätzen ausgespart ist, kann ein solches Ätzen ein strukturiertes Ätzen oder ein materialselektives Ätzen sein, das eine signifikante Nichtplanarität oder Topographie in die Bauelementschicht-Rückseitenoberfläche weitergibt. Wie weiter unten beschrieben ist, kann die Strukturierung innerhalb einer Bauelementzelle (d.h. eine „intrazelluläre“ Strukturierung) oder über Bauelementzellen (d.h. eine „interzelluläre“ Strukturierung) sein. Bei einigen Ausführungsbeispielen mit strukturiertem Ätzen wird mindestens eine Teildicke der Zwischenschicht als eine Hartmaske für die Rückseiten-Bauelementschichtstrukturierung eingesetzt. Daher kann ein maskierter Ätzprozess ein entsprechend maskiertes Bauelementschichtätzen voranstellen.
  • Das vorstehend beschriebene Verarbeitungsschema kann zu einer Donator-Host-Substratanordnung führen, die IC-Bauelemente umfasst, bei denen eine Rückseite einer Zwischenschicht, eine Rückseite der Bauelementschicht und/oder eine Rückseite einer oder mehrerer Halbleiterregionen innerhalb der Bauelementschicht und/oder eine Vorderseiten-Metallisierung freigelegt ist. Eine zusätzliche Rückseitenverarbeitung von irgendeiner dieser freiliegenden Regionen kann dann während einer nachgeschalteten (downstream) Verarbeitung durchgeführt werden.
  • Es wird darauf hingewiesen, dass die Strukturen, die aus den obigen exemplarischen Verarbeitungsschemata resultieren, in einer gleichen oder ähnlichen Form für nachfolgende Verarbeitungsoperationen verwendet werden können, um die Bauelementherstellung, beispielsweise eine CMOS-, PMOS- und/oder NMOS-Bauelementherstellung, fertigzustellen. Als ein Beispiel eines fertiggestellten Bauelements stellt 5 eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur, vorgenommen entlang einer Gate-Leitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 5 umfasst eine Halbleiter-Struktur oder ein -Bauelement 500 eine nicht planare, aktive Region (z.B. eine Finnenstruktur, umfassend einen hervorstehenden Finnenabschnitt 504 und eine Teilfinnen-Region 505) innerhalb einer Grabenisolationsregion 506. Bei einem Ausführungsbeispiel wird anstelle einer festen Finne die nicht planare aktive Region in Nanodrähte (wie beispielsweise Nanodrähte 504A und 504B mit einem Hohlraum dazwischen und einem Hohlraum darunter) über der Teilfinnen-Region 505 getrennt, wie es durch die gestrichelten Linien dargestellt ist. In jedem der Fälle wird, um die Beschreibung der nicht planaren integrierten Schaltungsstruktur 500 zu vereinfachen, eine nicht planare aktive Region 504 im Folgenden als ein hervorstehender Finnenabschnitt bezeichnet. Bei einem Ausführungsbeispiel umfasst ein Herstellungsprozess die Verwendung eines Prozessschemas, das eine Oxid-Teilfinnen-Struktur bereitstellt, deren Beispiele vorstehend in Verbindung mit den 2 und 3F beschrieben sind. Beispielsweise sind bei einem Ausführungsbeispiel die Regionen 598 Oxid-Teilfinnen-Strukturen. Bei einem solchen Ausführungsbeispiel umfassen die Teilfinnen-Strukturen 598 einen Oxidationskatalysatorschichtabschnitt darauf.
  • Eine Gate-Leitung 508 ist über den hervorstehenden Abschnitten 504 der nicht planaren aktiven Region (umfassend gegebenenfalls umgebende Nanodrähte 504A und 504B) sowie über einen Abschnitt der Grabenisolationsregion 506 angeordnet. Wie gezeigt, weist die Gate-Leitung 508 eine Gate-Elektrode 550 und eine Gate-Dielektrikum-Schicht 552 auf. Bei einem Ausführungsbeispiel kann die Gate-Leitung 508 auch eine dielektrische Abdeckschicht 554 aufweisen. Ein Gate-Kontakt 514 und ein darüberliegendes Gate-Kontakt-Via 516 sind aus dieser Perspektive ebenfalls sichtbar, zusammen mit einer darüberliegenden Metall-Verbindung 560, von denen alle in dielektrischen Zwischenschichtstapeln oder -schichten 570 angeordnet sind. Aus der Perspektive von 5 ist auch zu sehen, dass der Gate-Kontakt 514 bei einem Ausführungsbeispiel über der Grabenisolationsregion 506, aber nicht über den nicht planaren aktiven Regionen angeordnet ist.
  • Bei einem Ausführungsbeispiel ist die Halbleiter-Struktur oder das -Bauelement 500 ein nicht planares Bauelement, wie beispielsweise, aber nicht beschränkt auf ein Finnen-FET-oder ein Trigate-Bauelement, ein Nanoband-Bauelement oder ein Nanodraht-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Elektrodenstapel der Gate-Leitungen 508 zumindest eine obere Oberfläche und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Wie ebenfalls in 5 bildlich dargestellt ist, existiert bei einem Ausführungsbeispiel eine Schnittstelle 580 zwischen einem hervorstehenden Finnenabschnitt 504 und der Teilfinnen-Region 505. Die Schnittstelle 580 kann eine Übergangsregion zwischen einer dotierten Teilfinnen-Region 505 und einem nur leicht oder gar nicht dotierten oberen Finnenabschnitt 504 sein. Bei einem solchen Ausführungsbeispiel ist jede Finne ungefähr 10 Nanometer oder weniger breit, und Teilfinnen-Dotiermittel werden von einer benachbarten Festzustandsdotierschicht an dem Teilfinnen-Ort geliefert. Bei einem speziellen von diesen Ausführungsbeispielen ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl dies in 5 nicht dargestellt ist, wird darauf hingewiesen, dass Source- oder Drainregionen von oder benachbart zu den hervorstehenden Finnenabschnitten 504 auf jeder Seite der Gate-Leitung 508 sind, d.h. in die und aus der Seite. Bei einem Ausführungsbeispiel sind die Source- oder Drainregionen dotierte Abschnitte von Originalmaterial der hervorstehenden Finnenabschnitte 504. Bei einem anderen Ausführungsbeispiel ist das Material der hervorstehenden Finnenabschnitte 504 entfernt und durch ein anderes Halbleitermaterial ersetzt, z.B. durch epitaxiale Abscheidung, um diskrete epitaxiale Noppen (epitaxial nubs) oder nicht diskrete epitaxiale Strukturen zu bilden. In jedem Ausführungsbeispiel können sich die Source- oder Drainregionen unter der Höhe der dielektrischen Schicht der Grabenisolationsregion 506 erstrecken, d.h. in die Teilfinnen-Region 505. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hemmen die stärker dotierten Teilfinnen-Regionen, d.h. die dotierten Abschnitte der Finnen unterhalb der Schnittstelle 580, ein Source-zu-Drain-Lecken durch diesen Abschnitt der Bulk-Halbleiterfinnen. Bei einem Ausführungsbeispiel sind die Source- und Drainstrukturen N-Typ-Epitaxial-Source- und -Drainstrukturen, die beide Phosphordotierungs-Fremdatome umfassen. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung weisen die Source- und Drainregionen zugehörige asymmetrische Source- und Drain-Kontaktstrukturen auf, wie vorstehend in Verbindung mit 4J beschrieben.
  • Bezug nehmend wieder auf 5 umfassen die Finnen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) bei einem Ausführungsbeispiel eine kristalline Silizium-, Silizium/Germanium- oder Germaniumschicht, die mit einem Ladungsträger dotiert ist, wie beispielsweise, aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen größer als 97%. Bei einem anderen Ausführungsbeispiel umfassen die Finnen 504/505 ein Gruppe III-V Material, wie beispielsweise, aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Die Grabenisolationsregion 506 kann ein dielektrisches Material umfassen, wie beispielsweise, aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Die Gate-Leitung 508 kann einen Gate-Elektrodenstapel umfassen, der eine Gate-Dielektrikum-Schicht 552 und eine Gate-Elektrodenschicht 550 aufweist. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die Gate-Dielektrikum-Schicht umfasst ein High-K-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gate-Dielektrikum-Schicht ein Material wie beispielsweise, aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-TantalOxid, Blei-Zink-Niobat oder eine Kombination derselben. Ferner kann ein Abschnitt der Gate-Dielektrikum-Schicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paar Schichten der Substrat-Finne 504. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen High-k-Abschnitt und einen unteren Abschnitt, umfassend ein Oxid von einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxynitrid. Bei einigen Implementierungen ist ein Abschnitt des Gate-Dielektrikums eine „U“-förmige Struktur, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode eine Metallschicht, wie beispielsweise, aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrode ein Nichtarbeitsfunktionseinstellung-Füllmaterial, gebildet über einer Metall-Arbeitsfunktionseinstellung-Schicht. Die Gate-Elektroden-Schicht kann aus einem P-Typ-Arbeitsfunktionsmetall oder einem N-Typ-Arbeitsfunktionsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-ElektrodenSchicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht das Bilden einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht das Bilden einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist. Bei einigen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, umfasst. Bei einer anderen Implementierung kann zumindest eine von den Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Abstandhalter, die den Gate-Elektrodenstapeln zugeordnet sind, können ein Material umfassen, das geeignet ist, um eine permanente Gate-Struktur schließlich elektrisch von benachbarten leitfähigen Kontakten, wie beispielsweise selbstausgerichteten Kontakten, zu isolieren oder zu der Isolierung derselben beizutragen. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise, aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Der Gate-Kontakt 514 und das darüberliegende Gate-Kontakt-Via 516 können ein leitfähiges Material umfassen. Bei einem Ausführungsbeispiel umfassen ein oder mehrere der Kontakte oder Vias eine Metallspezies. Die Metallspezies kann ein reines Metall, wie beispielsweise Wolfram, Nickel oder Kobalt, sein oder kann eine Legierung sein, wie beispielsweise eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z.B. ein Silizidmaterial).
  • Bei einem Ausführungsbeispiel (obgleich nicht gezeigt) ist eine Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur 508 ausgerichtet ist, gebildet, während die Verwendung eines lithographischen Schrittes mit übermäßig engem Ausrichtungsbudget weggelassen wird. Bei einem Ausführungsbeispiel ist die Kontaktstruktur eine vertikal asymmetrische Kontaktstruktur, wie in Verbindung mit 4J beschrieben. Bei anderen Ausführungsbeispielen sind alle Kontakte vorderseitig verbunden und sind nicht asymmetrisch. Bei einem solchen Ausführungsbeispiel ermöglicht der selbstausgerichtete Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus einem herkömmlich implementierten Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Gatestruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei herkömmlichen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern eher zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen der Struktur 500 die Herstellung der Gatestapelstruktur 508 durch einen Gate-Austausch-Prozess. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial, entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gate-Dielektrikum-Schicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel umfassen Dummy-Gates polykristallines Silizium oder amorphes Silizium und werden mit einem Trockenätzprozess entfernt, umfassend die Verwendung von SF6. Bei einem anderen Ausführungsbeispiel umfassen Dummy-Gates polykristallines Silizium oder amorphes Silizium und werden mit einem Nassätzprozess entfernt, umfassend die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend wässrige Phosphorsäure.
  • Bezug nehmend wieder auf 5, wird durch die Anordnung der Halbleiterstruktur oder des -bauelements 500 der Gate-Kontakt über Isolationsregionen platziert. Eine solche Anordnung kann als ineffiziente Nutzung von Layout-Platz betrachtet werden. Bei einem anderen Ausführungsbeispiel weist ein Halbleiterbauelement jedoch Kontaktstrukturen auf, die Abschnitte einer Gate-Elektrode kontaktieren, die über einer aktiven Region, z.B. über einer Teilfinne 505, und in einer gleichen Schicht wie ein Grabenkontaktvia gebildet sind.
  • Es wird darauf hingewiesen, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter- (MOS-; metal-oxide semiconductor) Transistoren für Logik oder Speicher oder sind Bipolartransistoren. Auch weisen bei einem Ausführungsbeispiel die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Nanodraht-Bauelement, ein Nanoband-Bauelement, ein Gate-All-Around- (GAA; gate-all-around) Bauelement, ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement oder einen FIN-FET, auf. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem Sub-10-Nanometer- (10 nm) Technologie-Knoten geeignet sein.
  • Bei einem Ausführungsbeispiel, wie auch durchgehend in der vorliegenden Beschreibung verwendet, besteht ein Zwischenschicht-Dielektrikums- (ILD; interlayer dielectric) Material aus oder umfasst eine(r) Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten dielektrischen Materialien umfassen, sind aber nicht beschränkt auf Oxide von Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, Kohlenstoff-dotierte Oxide von Silizium, verschiedene Low-k-Dielektrikum-Materialien, die in der Technik bekannt sind, und Kombinationen derselben. Das Zwischenschicht-Dielektrikums-Material kann anhand von herkömmlichen Techniken gebildet werden, wie beispielsweise chemische Dampfabscheidung (CVD; chemical vapor deposition), physikalische Dampfabscheidung (PVD; physical vapor deposition) oder anhand anderer Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder Verbindungs-Leitungsmaterial (und Via-Material) aus einem oder mehreren Metall- oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer-Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material umfassen können oder nicht. Wie hierin verwendet umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Verbindungsleitungen Barriereschichten (z.B. Schichten umfassend eines oder mehrere aus Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen etc. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Jeglicher geeignete Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, kann zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel umfassen die Verbindungsleitungen ein leitfähiges Material, wie beispielsweise, aber nicht beschränkt auf Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch bezeichnet als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung.
  • Bei einem Ausführungsbeispiel, wie auch durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien, Abdeckungsschichten oder Plugs dielektrische Materialien, die sich von dem Zwischenschicht-Dielektrikums-Material unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmasken-, Abdeckungs- oder Plug-Materialien in unterschiedlichen Regionen verwendet werden, um unterschiedliches Wachsen oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmasken-, Abdeckungs- oder Plug-Schicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Andere im Stand der Technik bekannte Hartmasken-, Abdeckungs- oder Plug-Schichten können abhängig von der bestimmten Implementierung verwendet werden. Die Hartmasken-, Abdeckungs- oder Plug-Schichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie auch durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung von 193nm-Immersionslitho (il93), EUV- und/oder EBDW-Lithographie oder dergleichen durchgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine Dreischichtmaske, umfassend einen topographischen Maskierungsabschnitt, eine anti-reflektierende Beschichtungs- (ARC; anti-reflective coating) Schicht und eine Photoresistschicht. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM; carbon hardmask) Schicht und die anti-reflektierende Beschichtungs-Schicht ist eine Silizium-ARC-Schicht.
  • In einem anderen Aspekt werden ein oder mehrere Ausführungsbeispiele auf benachbarte Halbleiterstrukturen oder -bauelemente gerichtet, die durch selbstausgerichtete Gate-Endabdeckungs- (SAGE; self-aligned gate endcap) Strukturen getrennt sind. Bestimmte Ausführungsbeispiele können auf eine Integration von Mehr-Breiten- (multi-Wsi-) Nanodrähten und Nanobändern in eine SAGE-Architektur und durch eine SAGE-Wand getrennt gerichtet sein. Bei einem Ausführungsbeispiel werden Nanodrähte/Nanobänder mit mehreren Wsi in einen SAGE-Architekturabschnitt eines Frontend-Prozessablaufs integriert. Ein solcher Prozessablauf kann die Integration von Nanodrähten und Nanobändern mit unterschiedlichen Wsi umfassen, um eine robuste Funktionalität von Transistoren der nächsten Generation mit geringer Leistung und hoher Performance bereitzustellen. Zugehörige epitaxiale Source- oder Drainregionen können eingebettet werden (z.B. Abschnitte von Nanodrähten entfernt und dann Source- oder Drain- (S/D) Wachsen durchgeführt werden) oder durch vertikales Zusammenführen gebildet werden (z.B. epitaxiale Regionen werden um bestehende Drähte herum gebildet).
  • Um einen weiteren Kontext bereitzustellen, können die Vorteile einer selbstausrichtenden Gate-Endabdeckungs- (SAGE) Architektur die Ermöglichung einer höheren Layoutdichte und insbesondere die Skalierung von Diffusion auf die Diffusionsbeabstandung umfassen. Um einen bildlichen Vergleich bereitzustellen, stellt 6 Querschnittsansichten dar, die durch Nanodrähte und Finnen für eine Nichtendabdeckungsarchitektur (linke Seite (a)) gegenüber einer selbstausgerichteten Gate-Endabdeckungs- (SAGE) Architektur (rechte Seite (b)) gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung entnommen wurden.
  • Bezug nehmend auf die linke Seite (a) von 6 umfasst eine integrierte Schaltungsstruktur 600 ein Substrat 602 mit daraus herausvorstehenden Teilfinnen 604 innerhalb einer Isolationsstruktur 608, die die Teilfinnen 604 lateral umgibt. Entsprechende Nanodrähte 605 sind über den Teilfinnen 604. Bei einem Ausführungsbeispiel umfassen die Teilfinnen 604 eine obere Oxid-Teilfinnen-Struktur 648. Bei einem Ausführungsbeispiel umfasst die Oxid-Teilfinnen-Struktur 648 eine Oxidationskatalysatorschicht darauf. Über der integrierten Schaltungsstruktur 600 kann eine Gate-Struktur gebildet werden, um ein Bauelement herzustellen. Brüche in einer solchen Gate-Struktur können jedoch durch Vergrößerung der Beabstandung zwischen Teilfinnen-604/Nanodraht-605-Paarungen untergebracht werden.
  • Im Gegensatz dazu umfasst Bezug nehmend auf die rechte Seite (b) von 6 eine integrierte Schaltungsstruktur 650 ein Substrat 652 mit daraus herausvorstehenden Teilfinnen 654 innerhalb einer Isolationsstruktur 658, die die Teilfinnen 654 lateral umgibt. Entsprechende Nanodrähte 655 sind über den Teilfinnen 654. Bei einem Ausführungsbeispiel umfassen die Teilfinnen 654 eine obere Oxid-Teilfinnen-Struktur 698. Bei einem Ausführungsbeispiel umfasst die Oxid-Teilfinnen-Struktur 698 eine Oxidationskatalysatorschicht darauf. Isolierende SAGE-Wände 660 sind innerhalb der Isolationsstruktur 658 und zwischen den benachbarten Teilfinnen-654/Nanodraht-655-Paarungen umfasst. Die Distanz zwischen einer isolierenden SAGE-Wand 660 und einer nächstgelegenen Teilfinnen-654/Nanodraht-655-Paarung definiert die Gate-Endabdeckungs-Beabstandung 662. Über der integrierten Schaltungsstruktur 600 kann eine Gate-Struktur gebildet sein, zwischen isolierenden SAGE-Wänden, um ein Bauelement herzustellen. Brüche in einer solchen Gate-Struktur werden durch die isolierenden SAGE-Wände verursacht. Da die isolierenden SAGE-Wände 660 selbstausgerichtet sind, können Einschränkungen von herkömmlichen Ansätzen minimiert werden, um eine aggressivere Diffusion-zu-Diffusion-Beabstandung zu ermöglichen. Da Gate-Strukturen an allen Positionen Brüche umfassen, können einzelne Gatestrukturabschnitte durch lokale Verbindungen, die über den isolierenden SAGE-Wänden 660 gebildet sind, miteinander Schicht-verbunden werden. Bei einem Ausführungsbeispiel, wie dargestellt, umfassen die SAGE-Wände 660 jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt, wie dargestellt.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Herstellungsprozess für Strukturen in Verbindung mit 6 die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur bereitstellt, deren Beispiele vorstehend in Verbindung mit den 2 und 3F beschrieben sind.
  • Ein selbstausgerichtetes Gate-Endabdeckungs- (SAGE) Verarbeitungsschema umfasst das Bilden von Gate-/Graben-Kontakt-Endabdeckungen, die selbstausgerichtet mit Finnen sind, ohne eine zusätzliche Länge zu erfordern, um Masken-Fehlausrichtungen zu berücksichtigen. Somit können Ausführungsbeispiele implementiert sein, um ein Schrumpfen des Transistorlayoutbereichs zu ermöglichen. Hierin beschriebene Ausführungsbeispiele können die Herstellung von Gate-Endabdeckungs-Isolationsstrukturen umfassen, die auch als Gate-Wände, Isolations-Gate-Wände oder selbstausgerichtete Gate-Endabdeckungs- (SAGE-) Wände bezeichnet werden können.
  • Bei einem beispielhaften Verarbeitungsschema für Strukturen mit SAGE-Wänden, die benachbarte Bauelemente trennen, stellt 7 Querschnittsansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer selbstausgerichteten Gate-Endabdeckungs- (SAGE-) Struktur mit Gate-All-Around-Bauelementen repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf Teil (a) von 7 umfasst eine Start-Struktur einen Nanodrahtstrukturierungsstapel 704 über einem Substrat 702. Ein lithografischer Strukturierungsstapel 706 wird oberhalb des Nanodrahtstrukturierungsstapels 704 gebildet. Der Nanodrahtstrukturierungsstapel 704 umfasst abwechselnde Silizium-Germanium-Schichten 710 und Silizium-Schichten 712. Eine Schutzmaske 714 befindet sich zwischen dem Nanodrahtstrukturierungsstapel 704 und dem lithografischen Strukturierungsstapel 706. Bei einem Ausführungsbeispiel ist der lithographische Strukturierungsstapel 706 eine Dreischichtmaske, die einen topographischen Maskierungsabschnitt 720, eine anti-reflektierende Beschichtungs- (ARC) Schicht 722 und eine Photoresistschicht 724 umfasst. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt 720 eine Kohlenstoff-Hartmasken- (CHM) Schicht und die anti-reflektierende Beschichtungs-Schicht 722 ist eine Silizium-ARC-Schicht.
  • Bezug nehmend auf Teil (b) von 7 wird der Stapel von Teil (a) lithografisch strukturiert und dann geätzt, um eine geätzte Struktur bereitzustellen, die ein strukturiertes Substrat 702 und Gräben 730 umfasst.
  • Bezug nehmend auf Teil (c) von 7 weist die Struktur von Teil (b) eine Isolationsschicht 740 und ein SAGE-Material 742 auf, gebildet in den Gräben 730. Die Struktur wird dann planarisiert, um die strukturierte topografische Maskierungsschicht 720' als eine freiliegende obere Schicht zu belassen.
  • Bezug nehmend auf Teil (d) von 7 ist die Isolationsschicht 740 unter einer oberen Oberfläche des strukturierten Substrats 702 ausgespart, z.B. um einen hervorstehenden Finnenabschnitt zu definieren und eine Grabenisolationsstruktur 741 unter den SAGE-Wänden 742 bereitzustellen.
  • Bezug nehmend auf Teil (e) von 7 werden die Silizium-Germanium-Schichten 710 zumindest in dem Kanalbereich entfernt, um die Silizium-Nanodrähte 712A und 712B freizugeben.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung für Strukturen in Verbindung mit 7 die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur bereitstellt, deren Beispiele vorstehend in Verbindung mit den 2 und 3F beschrieben sind. Beispielsweise sind, Bezug nehmend auf Teil (e) von 7, bei einem Ausführungsbeispiel die Nanodrähte 712B und Nanobänder 712A über einer Oxid-Teilfinnen-Struktur 798B bzw. 798A. Bei einem solchen Ausführungsbeispiel umfassen die Oxid-Teilfinnen-Strukturen 798B und/oder 798A eine Oxidationskatalysatorschicht darauf.
  • Nach der Bildung der Struktur des Teils (e) von 7 können ein oder mehrere Gatestapel um die Nanodrähte und/oder Nanobänder herum, über den Oxid-Teilfinnen-Strukturen 798A und 798B und zwischen den SAGE-Wänden 742 gebildet werden. Bei einem Ausführungsbeispiel wird vor der Bildung der Gate-Stapel der verbleibende Abschnitt der Schutzmaske 714 entfernt. Bei einem anderen Ausführungsbeispiel wird der verbleibende Teil der Schutzmaske 714 als isolierender Finnen-Hut als ein Artefakt des Verarbeitungsschemas beibehalten.
  • Bezug nehmend wieder auf Teil (e) von 7 wird darauf hingewiesen, dass eine Kanalansicht dargestellt ist, bei der Source- oder Drainregionen in die und aus der Seite positioniert sind. Bei einem Ausführungsbeispiel weist die Kanalregion, die die Nanodrähte 712B umfasst, eine geringere Breite auf als die Kanalregion, die die Nanodrähte 712A umfasst. Somit umfasst eine integrierte Schaltungsstruktur bei einem Ausführungsbeispiel Mehr-Breiten- (multi-Wsi-) Nanodrähte. Obwohl Strukturen von 712B und 712A als Nanodrähte bzw. Nanobänder unterschieden werden können, werden beide Strukturen hierin typischerweise als Nanodrähte bezeichnet. Es wird ebenfalls darauf hingewiesen, dass sich die Bezugnahme auf ein oder die Darstellung von einem Finnen-/Nanodraht-Paar durchweg auf eine Struktur beziehen kann, die eine Finne und einen oder mehrere darüberliegende Nanodrähte umfasst (z.B. sind zwei darüberliegende Nanodrähte in 7 gezeigt).
  • Um eine beispielhafte integrierte Schaltungsstruktur mit drei vertikal angeordneten Nanodrähten hervorzuheben, stellt 8A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 8B stellt eine Querschnitts-Source- oder -Drain-Ansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, entnommen entlang der a-a'-Achse, dar. 8C stellt eine Querschnitts-Kanal-Ansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, entnommen entlang der b-b'-Achse, dar.
  • Bezug nehmend auf 8A umfasst eine integrierte Schaltungsstruktur 800 eine oder mehrere vertikal gestapelte Nanodrähte (804-Satz) über einem Substrat 802. Eine optionale Finne zwischen dem untersten Nanodraht und dem Substrat 802 ist nicht dargestellt, um den Nanodrahtabschnitt zur Veranschaulichung zu betonen. Ausführungsbeispiele hierin sind sowohl auf Eindraht-Bauelemente als auch auf Bauelemente mit mehreren Drähten ausgerichtet. Als ein Beispiel werden drei Nanodraht-basierte Vorrichtungen mit Nanodrähten 804A, 804B und 804C zur Veranschaulichung gezeigt. Zur Vereinfachung der Beschreibung wird der Nanodraht 804A als ein Beispiel verwendet, wobei die Beschreibung auf einen der Nanodrähte konzentriert ist. Es wird darauf hingewiesen, dass, wenn Attribute eines Nanodrahtes beschrieben werden, Ausführungsbeispiele, die auf einer Mehrzahl von Nanodrähten basieren, die gleichen oder im Wesentlichen die gleichen Attribute für jeden der Nanodrähte aufweisen können.
  • Jeder der Nanodrähte 804 umfasst eine Kanalregion 806 in dem Nanodraht. Die Kanalregion 806 weist eine Länge (L) auf. Bezug nehmend auf 8C weist die Kanalregion auch einen Umfang (Pc) orthogonal zu der Länge (L) auf. Bezug nehmend auf die 8A und 8C umgibt ein Gate-Elektrodenstapel 808 den gesamten Umfang (Pc) von jeder der Kanalregionen 806. Der Gate-Elektrodenstapel 808 umfasst eine Gate-Elektrode zusammen mit einer Gate-Dielektrikum-Schicht zwischen der Kanalregion 806 und der Gate-Elektrode (nicht gezeigt). Bei einem Ausführungsbeispiel ist die Kanalregion insofern diskret, als sie vollständig von dem Gate-Elektrodenstapel 808 umgeben ist, ohne irgendein Zwischenmaterial wie darunterliegendes Substratmaterial oder darüberliegende Kanalherstellungsmaterialien. Dementsprechend sind bei Ausführungsbeispielen mit einer Mehrzahl von Nanodrähten 804 die Kanalregionen 806 der Nanodrähte auch relativ zueinander diskret.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Herstellungsprozess für Strukturen, die den 8A-8C zugeordnet sind, die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit einer Oxid-Teilfinnen-Struktur bereitstellt, deren Beispiele vorstehend in Verbindung mit den 2 und 3F beschrieben sind. Beispielsweise ist bei einem Ausführungsbeispiel der obere Abschnitt des in den 8A-8C dargestellten Substrats 802 eine Oxid-Teilfinnen-Struktur.
  • Bezug nehmend auf die 8A und 8B umfasst die integrierte Schaltungsstruktur 800 ein Paar nicht diskreter Source- oder Drainregionen 810/812. Das Paar nicht diskreter Source- oder Drainregionen 810/812 ist auf jeder Seite der Kanalregionen 806 von der Mehrzahl von vertikal gestapelten Nanodrähten 804. Darüber hinaus ist das Paar nicht diskreter Source- oder Drainregionen 810/812 benachbart im Hinblick auf die Kanalregionen 806 der Mehrzahl der vertikal gestapelten Nanodrähte 804. Bei einem solchen Ausführungsbeispiel, nicht dargestellt, ist das Paar nicht diskreter Source- oder Drainregionen 810/812 direkt vertikal angrenzend im Hinblick auf die Kanalregionen 806, indem ein epitaxiales Wachsen auf und zwischen Nanodrahtabschnitten stattfindet, die sich über die Kanalregionen 806 hinaus erstrecken, wobei Nanodrahtenden innerhalb der Source- oder Drainstrukturen gezeigt sind. Bei einem anderen Ausführungsbeispiel, wie in 8A dargestellt, ist das Paar nicht diskreter Source- oder Drainregionen 810/812 direkt vertikal benachbart im Hinblick auf die Kanalregionen 806, indem sie an den Enden der Nanodrähte und nicht zwischen den Nanodrähten gebildet sind.
  • Bei einem Ausführungsbeispiel, wie dargestellt, sind die Source- oder Drainregionen 810/812 nicht diskret, indem es keine einzelnen und diskreten Source- oder Drainregionen für jede Kanalregion 806 eines Nanodrahtes 804 gibt. Dementsprechend sind bei Ausführungsbeispielen mit einer Mehrzahl von Nanodrähten 804 die Source- oder Drainregionen 810/812 der Nanodrähte globale oder vereinheitlichte Source- oder Drainregionen im Gegensatz zu diskreten für jeden Nanodraht. Bei einem Ausführungsbeispiel hat aus einer Querschnittsperspektive orthogonal zu der Länge der diskreten Kanalregionen 806 jedes der Paare nicht diskreter Source- oder Drainregionen 810/812 eine ungefähr rechteckige Form mit einem unteren verjüngten Abschnitt und einem oberen Scheitelabschnitt, wie in 8B dargestellt. Bei anderen Ausführungsbeispielen sind die Source- oder Drainregionen 810/812 der Nanodrähte jedoch relativ größere, aber diskrete, nicht vertikal zusammengeführte epitaxiale Strukturen wie Noppen, die in Verbindung mit den 4F-4J beschrieben sind.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung und wie in den 8A und 8B dargestellt, umfasst die integrierte Schaltungsstruktur 800 ferner ein Paar von Kontakten 814, jeden Kontakt 814 auf einem der Paare von nicht diskreten Source- oder Drainregionen 810/812. Bei einem solchen Ausführungsbeispiel, in vertikaler Richtung, umgibt jeder Kontakt 814 vollständig die jeweilige nicht diskrete Source- oder Drainregion 810/812. In einem anderen Aspekt ist der gesamte Umfang der nicht diskreten Source- oder Drainregionen 810/812 für den Kontakt mit den Kontakten 814 möglicherweise nicht zugänglich, und der Kontakt 814 umgibt somit nur teilweise die nicht diskreten Source- oder Drainregionen 810/812, wie in 8B dargestellt. Bei einem kontrastierenden Ausführungsbeispiel, nicht dargestellt, ist der gesamte Umfang der nicht diskreten Source- oder Drainregionen 810/812, wie entlang der a-a'-Achse entnommen, durch die Kontakte 814 umgeben. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, obwohl nicht dargestellt, ist das Paar von Kontakten 814 ein asymmetrisches Paar von Kontakten, wie in Verbindung mit 4J beschrieben.
  • Bezug nehmend auf die 8B und 8C sind die nicht diskreten Source- oder Drainregionen 810/812 global in dem Sinne, dass ein einzelnes vereinheitlichtes Merkmal als eine Source- oder Drainregion für eine Mehrzahl (in diesem Fall 3) von Nanodrähten 804 und, genauer gesagt, für mehr als eine diskrete Kanalregion 806 verwendet wird. Bei einem Ausführungsbeispiel umfasst das Paar von nicht diskreten Source- oder Drainregionen 810/812 ein Halbleitermaterial, das sich von dem Halbleitermaterial der diskreten Kanalregionen 806 unterscheidet, z.B. umfasst das Paar von nicht diskreten Source- oder Drainregionen 810/812 ein Siliziumgermanium, während die diskreten Kanalregionen 806 Silizium umfassen. Bei einem anderen Ausführungsbeispiel umfasst das Paar von nicht diskreten Source- oder Drainregionen 810/812 ein Halbleitermaterial, das gleich oder im Wesentlichen gleich wie das Halbleitermaterial der diskreten Kanalregionen 806 ist, z.B. umfassen sowohl das Paar von nicht diskreten Source- oder Drainregionen 810/812 als auch die diskreten Kanalregionen 806 Silizium.
  • Bezug nehmend wieder auf 8A umfasst die integrierte Schaltungsstruktur 800 bei einem Ausführungsbeispiel ferner ein Paar von Abstandhaltern 816. Wie dargestellt ist, können die äußeren Abschnitte des Paares von Abstandhaltern 816 Abschnitte der nicht diskreten Source- oder Drainregionen 810/812 überlappen, was „eingebettete“ Abschnitte der nicht diskreten Source- oder Drainregionen 810/812 unter dem Paar von Abstandhaltern 816 bereitstellt. Wie ebenfalls dargestellt ist, erstrecken sich die eingebetteten Abschnitte der nicht diskreten Source- oder Drainregionen 810/812 möglicherweise nicht unter der Gesamtheit des Paares von Abstandhaltern 816.
  • Das Substrat 802 kann ein Material umfassen, das für die Herstellung von integrierten Schaltungsstrukturen geeignet ist. Bei einem Ausführungsbeispiel umfasst das Substrat 802 ein unteres Bulk-Substrat, das einen Einkristall aus einem Material umfasst, das Silizium, Germanium, Silizium-Germanium oder ein III-V-Verbindungshalbleitermaterial umfassen kann, aber nicht darauf beschränkt ist. Eine obere Isolatorschicht, die ein Material umfasst, das Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid umfassen kann, aber nicht darauf beschränkt ist, ist auf dem unteren Bulk-Substrat. Somit kann die Struktur 800 aus einem Start-Halbleiter-auf-Isolator-Substrat hergestellt sein. Alternativ wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und lokale Oxidation wird verwendet, um elektrisch isolierende Abschnitte anstelle der oben beschriebenen oberen Isolatorschicht zu bilden. Bei einem anderen alternativen Ausführungsbeispiel wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und Dotierung wird verwendet, um elektrisch isolierte aktive Regionen, wie beispielsweise Nanodrähte, darauf zu bilden. Bei einem solchen Ausführungsbeispiel hat der erste Nanodraht (d.h. in der Nähe des Substrats) die Form einer Omega-FET-Typ-Struktur.
  • Bei einem Ausführungsbeispiel können die Nanodrähte 804 als Drähte oder Bänder bemessen sein, wie unten beschrieben, und können abgerundete oder rundere Ecken aufweisen. Bei einem Ausführungsbeispiel umfassen die Nanodrähte 804 ein Material, wie beispielsweise, aber nicht beschränkt auf Silizium, Germanium oder eine Kombination daraus. Bei einem solchen Ausführungsbeispiel sind die Nanodrähte einkristallin. Beispielsweise kann für einen Silizium-Nanodraht 804 ein einkristalliner Nanodraht aus einer (100) globalen Ausrichtung basieren, z.B. mit einer <100> Ebene in z-Richtung. Wie nachfolgend beschrieben wird, können auch andere Orientierungen berücksichtigt werden. Bei einem Ausführungsbeispiel sind die Abmessungen der Nanodrähte 804, aus einer Querschnittsperspektive, im Nanobereich. Beispielsweise ist bei einem bestimmten Ausführungsbeispiel die kleinste Abmessung der Nanodrähte 804 kleiner als ungefähr 20 Nanometer. Bei einem Ausführungsbeispiel umfassen die Nanodrähte 804 ein gespanntes Material, insbesondere in den Kanalregionen 806.
  • Bezug nehmend auf die 8C weist jede der Kanalregionen 806 bei einem Ausführungsbeispiel eine Breite (Wc) und eine Höhe (Hc) auf, wobei die Breite (Wc) ungefähr gleich der Höhe (Hc) ist. Das heißt, in beiden Fällen sind die Kanalregionen 806 quadratartig oder, bei abgerundeten Ecken, kreisartig im Querschnittsprofil. In einem anderen Aspekt müssen die Breite und Höhe der Kanalregion nicht gleich sein, wie dies bei Nanobändern, wie sie durchgehend beschrieben sind, der Fall ist.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, umfasst eine integrierte Schaltungsstruktur nicht planare Bauelemente wie beispielsweise, aber nicht beschränkt auf, ein Fin-FET- oder ein Trigate-Bauelement mit entsprechenden ein oder mehreren darüber liegenden Nanodrahtstrukturen. Bei einem solchen Ausführungsbeispiel umfasst eine entsprechende Halbleiterkanalregion einen dreidimensionalen Körper oder ist in diesem gebildet, wobei ein oder mehrere diskrete Nanodraht-Kanalabschnitte über dem dreidimensionalen Körper liegen. Bei einem solchen Ausführungsbeispiel umgeben die Gatestrukturen mindestens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und umgeben ferner jeden der einen oder mehreren diskreten N anodrahtkanalabschnitte.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, kann ein Substrat ein Halbleitermaterial umfassen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist das Substrat ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise, aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben, um eine aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem Bulk-Substrat größer als 97%. Bei einem anderen Ausführungsbeispiel umfasst ein Bulk-Substrat eine epitaxiale Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaxialen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-SiliziumSubstrat gewachsen ist. Ein Bulk-Substrat kann alternativ ein Gruppe III-V Material umfassen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material, wie beispielsweise, aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise, aber nicht beschränkt auf Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, kann eine Grabenisolationsschicht ein Material umfassen, das geeignet ist, um Abschnitte einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat schließlich elektrisch zu isolieren oder zu der Isolierung derselben beizutragen oder in einem darunter liegenden Bulk-Substrat gebildete aktive Regionen, wie beispielsweise isolierende aktive Finnenregionen, zu isolieren. Zum Beispiel umfasst eine Grabenisolationsschicht bei einem Ausführungsbeispiel ein dielektrisches Material, wie beispielsweise, aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoffdotiertes Siliziumnitrid.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, können selbstausgerichtete Gate-Endabdeckungs-Isolationsstrukturen ein Material oder Materialien umfassen, die geeignet sind, um Abschnitte von permanenten Gate-Strukturen schließlich elektrisch voneinander zu isolieren oder zu der Isolierung derselben beizutragen. Exemplarische Materialien oder Materialkombinationen umfassen eine einzelne Materialstruktur wie beispielsweise Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoffdotiertes Siliziumnitrid. Andere exemplarische Materialien oder Materialkombinationen umfassen einen Mehrschichtstapel mit einem unteren Abschnitt Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertes Siliziumnitrid und einem oberen Abschnitt aus Material mit höherer Dielektrizitätskonstante, wie beispielsweise Hafniumoxid.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine breite Vielzahl unterschiedlicher Typen von integrierten Schaltungen und/oder mikroelektronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und dergleichen. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer breiten Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 9 stellt eine Rechenvorrichtung 900 gemäß einer Implementierung eines Ausführungsbeispiels der vorliegenden Offenbarung dar. Die Rechenvorrichtung 900 häust eine Platine 902. Die Platine 902 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf einen Prozessor 904 und zumindest einen Kommunikationschip 906. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 906 auch physisch und elektrisch mit der Platine 902 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 906 Teil des Prozessors 904.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 900 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 902 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 906 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 900. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 906 kann irgendeine von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G und darüber hinaus. Die Rechenvorrichtung 900 kann eine Mehrzahl von Kommunikationschips 906 umfassen. Zum Beispiel kann ein erster Kommunikationschip 906 dediziert sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 906 kann dediziert sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 904 der Rechenvorrichtung 900 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 904 gepackaged ist. Der integrierte Schaltungs-Die des Prozessors 904 kann eine oder mehrere Strukturen umfassen, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen, die gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung gebaute Oxid-Teilfinnen-Strukturen aufweisen. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 906 umfasst auch einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 906 gepackaged ist. Der integrierte Schaltungs-Die des Kommunikationschips 906 kann eine oder mehrere Strukturen umfassen, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen, die gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung gebaute Oxid-Teilfinnen-Strukturen aufweisen.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 900 gehäust ist, einen integrierten Schaltungs-Die enthalten, der eine oder mehrere Strukturen umfasst, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen, die Oxid-Teilfinnen-Strukturen aufweisen, gebaut gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA; personal digital assistant), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 900 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • 10 stellt einen Interposer 1000 dar, der ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung umfasst. Der Interposer 1000 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 1004 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen ist der Zweck eines Interposers 1000, eine Verbindung zu einem breiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1000 einen integrierten Schaltungs-Die mit einem Kugelgitterarray (BGA; ball grid array) 1006 koppeln, das nachfolgend mit dem zweiten Substrat 1004 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 1002/1004 an gegenüberliegenden Seiten des Interposers 1000 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 1002/1004 an dieselbe Seite des Interposers 1000 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 1000 verbunden.
  • Der Interposer 1000 kann aus einem Epoxidharz, einem fiberglasverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 1008 und Vias 1010 umfassen, umfassend, aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSVs; through-silicon vias) 1012. Der Interposer 1000 kann ferner eingebettete Bauelemente 1014 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 1000 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 1000 oder bei der Herstellung von in dem Interposer 1000 umfassten Komponenten verwendet werden.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Offenbarung integrierte Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Oxid-Teilfinnen.
  • Die obige Beschreibung von veranschaulichenden Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen von der und Beispiele für die Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Umfangs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Veränderungen können an der Offenbarung auf der Grundlage der zuvor ausgeführten Beschreibung durchgeführt werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierten Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Oxid-Teilfinnen-Struktur mit einer Oberseite und Seitenwänden. Eine Oxidationskatalysatorschicht ist auf der Oberseite und den Seitenwänden der Oxid-Teilfinnen-Struktur. Eine vertikale Anordnung von Nanodrähten ist oberhalb der Oxid-Teilfinnen-Struktur. Ein Gate-Stapel umgibt die vertikale Anordnung von Nanodrähten und ist auf zumindest dem Abschnitt der Oxidationskatalysatorschicht auf der Oberseite der Oxid-Teilfinnen-Struktur.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, wobei die Oxidationskatalysatorschicht Aluminiumoxid umfasst.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1 oder 2, wobei die Oxidationskatalysatorschicht Lanthanoxid umfasst.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2 oder 3, ferner umfassend epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 4, wobei die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 4, wobei die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 4, 5 oder 6, wobei der Gate-Stapel dielektrische Seitenwandabstandhalter aufweist und die epitaxialen Source- oder Drainstrukturen eingebettete epitaxiale Source- oder Drainstrukturen sind, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 4, 5, 6 oder 7, ferner umfassend ein Paar von leitfähigen Kontaktstrukturen, gekoppelt mit den epitaxialen Source- oder Drainstrukturen.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiele 8, wobei das Paar von leitfähigen Kontaktstrukturen ein asymmetrisches Paar von leitfähigen Kontaktstrukturen ist.
  • Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8 oder 9, wobei der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode umfasst.
  • Ausführungsbeispiel 11: Eine integrierte Schaltungsstruktur umfasst eine Oxid-Teilfinnen-Struktur mit einer Oberseite und Seitenwänden. Eine Oxidationskatalysatorschicht ist auf den Seitenwänden, aber nicht auf der Oberseite der Oxid-Teilfinnen-Struktur. Eine vertikale Anordnung von Nanodrähten ist oberhalb der Oxid-Teilfinnen-Struktur. Ein Gate-Stapel umgibt die vertikale Anordnung von Nanodrähten und ist auf der Oberseite der Oxid-Teilfinnen-Struktur.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 11, wobei die Oxidationskatalysatorschicht Aluminiumoxid umfasst.
  • Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 11 oder 12, wobei die Oxidationskatalysatorschicht Lanthanoxid umfasst.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 11, 12 oder 13, ferner umfassend epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 14, wobei die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 14, wobei die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 17: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 14, 15 oder 16, wobei der Gate-Stapel dielektrische Seitenwandabstandhalter aufweist und die epitaxialen Source- oder Drainstrukturen eingebettete epitaxiale Source- oder Drainstrukturen sind, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  • Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 14, 15, 16 oder 17, ferner umfassend ein Paar von leitfähigen Kontaktstrukturen, die mit den epitaxialen Source- oder Drainstrukturen gekoppelt sind.
  • Ausführungsbeispiel 19: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 8, wobei das Paar von leitfähigen Kontaktstrukturen ein asymmetrisches Paar von leitfähigen Kontaktstrukturen ist.
  • Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 11, 12, 13, 14, 15, 16, 17, 18 oder 19, wobei der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode umfasst.
  • Ausführungsbeispiel 21: Ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur umfasst ein Bilden einer vertikalen Anordnung von Nanodrähten über einer Halbleiter-Teilfinnen-Struktur, ein Oxidieren der Teilfinnen-Struktur unter Verwendung einer Oxidationskatalysatorschicht zur Bildung einer Oxid-Teilfinnen-Struktur und ein Bilden eines Gate-Stapels um die vertikale Anordnung von Nanodrähten und über der Oxid-Teilfinnen-Struktur.
  • Ausführungsbeispiel 22: Das Verfahren gemäß Ausführungsbeispiel 21, wobei die Oxidationskatalysatorschicht nach dem Entfernen eines Opferfreigabematerials gebildet wird, das mit der vertikalen Anordnung von Nanodrähten verschachtelt ist.
  • Ausführungsbeispiel 23: Das Verfahren gemäß Ausführungsbeispiel 21, wobei die Oxidationskatalysatorschicht vor dem Entfernen eines Opferfreigabematerials gebildet wird, das mit der vertikalen Anordnung von Nanodrähten verschachtelt ist.

Claims (23)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Oxid-Teilfinnen-Struktur mit einer Oberseite und Seitenwänden; eine Oxidationskatalysatorschicht auf der Oberseite und den Seitenwänden der Oxid-Teilfinnen-Struktur; eine vertikale Anordnung von Nanodrähten oberhalb der Oxid-Teilfinnen-Struktur; einen Gate-Stapel, der die vertikale Anordnung von Nanodrähten umgibt und mindestens auf dem Abschnitt der Oxidationskatalysatorschicht auf der Oberseite der Oxid-Teilfinnen-Struktur ist.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die Oxidationskatalysatorschicht Aluminiumoxid umfasst.
  3. Die integrierte Schaltungsstruktur gemäß einem der vorangehenden Ansprüche, wobei die Oxidationskatalysatorschicht Lanthanoxid umfasst.
  4. Die integrierte Schaltungsstruktur gemäß einem der vorangehenden Ansprüche, ferner umfassend: epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen sind.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen sind.
  7. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 4-6, wobei der Gate-Stapel dielektrische Seitenwandabstandhalter aufweist und die epitaxialen Source- oder Drainstrukturen eingebettete epitaxiale Source- oder Drainstrukturen sind, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  8. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 4-7, ferner umfassend: ein Paar von leitfähigen Kontaktstrukturen, gekoppelt mit den epitaxialen Source- oder Drainstrukturen.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei das Paar von leitfähigen Kontaktstrukturen ein asymmetrisches Paar von leitfähigen Kontaktstrukturen ist.
  10. Die integrierte Schaltungsstruktur gemäß einem der vorangehenden Ansprüche, wobei der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode umfasst.
  11. Eine integrierte Schaltungsstruktur, umfassend: eine Oxid-Teilfinnen-Struktur mit einer Oberseite und Seitenwänden; eine Oxidationskatalysatorschicht auf den Seitenwänden, aber nicht auf der Oberseite der Oxid-Teilfinnen-Struktur; eine vertikale Anordnung von Nanodrähten oberhalb der Oxid-Teilfinnen-Struktur; einen Gate-Stapel, der die vertikale Anordnung von Nanodrähten umgibt und auf der Oberseite der Oxid-Teilfinnen-Struktur ist.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 11, wobei die Oxidationskatalysatorschicht Aluminiumoxid umfasst.
  13. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 11-12, wobei die Oxidationskatalysatorschicht Lanthanoxid umfasst.
  14. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 11-13, ferner umfassend: epitaxiale Source- oder Drainstrukturen an Enden der vertikalen Anordnung von Nanodrähten.
  15. Die integrierte Schaltungsstruktur gemäß Anspruch 14, wobei die epitaxialen Source- oder Drainstrukturen diskrete epitaxiale Source- oder Drainstrukturen sind.
  16. Die integrierte Schaltungsstruktur gemäß Anspruch 14, wobei die epitaxialen Source- oder Drainstrukturen nicht diskrete epitaxiale Source- oder Drainstrukturen sind.
  17. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 14-16, wobei der Gate-Stapel dielektrische Seitenwandabstandhalter aufweist und die epitaxialen Source- oder Drainstrukturen eingebettete epitaxiale Source- oder Drainstrukturen sind, die sich unterhalb der dielektrischen Seitenwandabstandhalter des Gate-Stapels erstrecken.
  18. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 14-17, ferner umfassend: ein Paar von leitfähigen Kontaktstrukturen, gekoppelt mit den epitaxialen Source- oder Drainstrukturen.
  19. Die integrierte Schaltungsstruktur gemäß Anspruch 18, wobei das Paar von leitfähigen Kontaktstrukturen ein asymmetrisches Paar von leitfähigen Kontaktstrukturen ist.
  20. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 11-19, wobei der Gate-Stapel eine High-k-Gate-Dielektrikum-Schicht und eine Metall-Gate-Elektrode umfasst.
  21. Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur, das Verfahren umfassend: Bilden einer vertikalen Anordnung von Nanodrähten oberhalb einer Halbleiter-Teilfinnen-Struktur; Oxidieren der Teilfinnen-Struktur unter Verwendung einer Oxidationskatalysatorschicht zum Bilden einer Oxid-Teilfinnen-Struktur; und Bilden eines Gate-Stapels um die vertikale Anordnung von Nanodrähten herum und über die Oxid-Teilfinnen-Struktur.
  22. Das Verfahren gemäß Anspruch 21, wobei die Oxidationskatalysatorschicht nach dem Entfernen eines Opferfreigabematerials gebildet wird, das mit der vertikalen Anordnung von Nanodrähten verschachtelt ist.
  23. Das Verfahren gemäß Anspruch 21, wobei die Oxidationskatalysatorschicht vor dem Entfernen eines Opferfreigabematerials gebildet wird, das mit der vertikalen Anordnung von Nanodrähten verschachtelt ist.
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