DE102020132236A1 - Integrierte schaltkreisstrukturen mit rundum-gate, die eine finnenstapelisolation aufweisen - Google Patents

Integrierte schaltkreisstrukturen mit rundum-gate, die eine finnenstapelisolation aufweisen Download PDF

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Leonard Guler
Stephen Snyder
Biswajeet Guha
William Hsu
Urusa ALAAN
Tahir Ghani
Michael Harper
Vivek Thirtha
Shu Zhou
Nitesh Kumar
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Abstract

Es werden integrierte Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen, und Verfahren zum Herstellen von integrierten Schaltkreisstrukturen mit Rundum-Gate beschrieben, die eine Finnenstapelisolation aufweisen. Eine integrierte Schaltkreisstruktur enthält zum Beispiel eine untere Finnenstruktur auf einem Substrat, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur befindet sich eine Isolationsstruktur. Die Isolationsstruktur weist ein erstes dielektrisches Material auf, das Gebiete eines zweiten dielektrischen Materials umgibt. Auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet sich eine vertikale Anordnung von horizontalen Nanodrähten.

Description

  • TECHNISCHES GEBIET
  • Die Ausführungsformen der Offenbarung beziehen sich auf das Feld von integrierten Schaltkreisstrukturen und deren Bearbeitung und insbesondere auf integrierte Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen, und auf Verfahren zum Herstellen von integrierten Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Bestandteilen in integrierten Schaltkreisen die treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren zu kleineren und immer kleineren Bestandteilen ermöglicht immer größere Dichten von Funktionseinheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel erlaubt eine schrumpfende Transistorgröße den Einbau einer größeren Anzahl von Speicher- oder Logikvorrichtungen, was zur Herstellung von Produkten mit einer größeren Kapazität führt. Der Bedarf für eine ständig steigende Kapazität geht jedoch nicht ohne Probleme vonstatten. Die Notwendigkeit, die Leistungsfähigkeit aller Vorrichtungen zu optimieren, gewinnt zunehmend an Bedeutung.
  • Bei der Herstellung von integrierten Schaltkreisvorrichtungen finden Mehr-Gate-Transistoren wie zum Beispiel Tri-Gate-Transistoren eine immer weitergehende Verbreitung, während die Vorrichtungsdimensionen immer weiter herabskaliert werden. Bei herkömmlichen Prozessen werden Tri-Gate-Transistoren im Allgemeinen entweder auf Silicium-Vollsubstraten oder auf Silicium-auf-Isolator-Substraten gefertigt. Bei einigen Beispielen werden Silicium-Vollsubstrate aufgrund ihrer niedrigeren Kosten und deshalb bevorzugt, weil sie einen weniger schwierigen Tri-Gate-Fertigungsprozess ermöglichen. Bei einem weiteren Aspekt stellen das Beibehalten einer Mobilitätsverbesserung und einer Kurzkanalsteuerung, während die Dimensionen der mikroelektronischen Vorrichtungen unter den 10 Nanometerknoten (10-nm-Knoten) skaliert werden, eine Herausforderung für die Vorrichtungsfertigung dar. Nanodrähte, die zum Fertigen von Vorrichtungen verwendet werden, stellen eine verbesserte Kurzkanalsteuerung bereit.
  • Das Skalieren von Mehr-Gate- und Nanodraht-Transistoren ist jedoch nicht ohne Folgen geblieben. Da die Dimensionen dieser grundlegenden Bausteine von Mikroelektronikschaltungen verringert werden und da die bloße Anzahl von grundlegenden Bausteinen, die in einem gegebenen Gebiet gefertigt werden vergrößert wird, sind die Einschränkungen für die Lithografieprozesse, die verwendet werden, um diese Bausteine zu strukturieren, erdrückend geworden. Insbesondere kann ein Kompromiss zwischen der kleinsten Dimension eines strukturierten Merkmals in einem Halbleiterstapel (die kritische Dimension) und dem Abstand zwischen diesen Merkmalen bestehen.
  • Figurenliste
    • Die 1A bis 1Q zeigen Querschnittsansichten, die gemäß einer Ausführungsform der vorliegenden Offenbarung verschiedene Operationen in einem Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit Rundum-Gate darstellen, die eine Finnenstapelisolation aufweisen.
    • Die 2A bis 2K zeigen Querschnittsansichten, die gemäß einer Ausführungsform der vorliegenden Offenbarung verschiedene Operationen in einem weiteren Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit Rundum-Gate darstellen, die eine Finnenstapelisolation aufweisen.
    • 3 zeigt eine Querschnittsansicht einer vergleichenden integrierten Schaltkreisstruktur mit Rundum-Gate.
    • 4 zeigt eine Querschnittsansicht einer integrierten Schaltkreisstruktur mit Rundum-Gate, die eine Finnenstapelisolation gemäß einer Ausführungsform der vorliegenden Erfindung aufweist.
    • 5 zeigt eine Querschnittsansicht einer nichtplanaren integrierten Schaltkreisstruktur mit einem Rundum-Gate, die entlang einer Gate-Leitung erhalten wurde, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 zeigt eine Ansicht eines Querschnitts, der durch Nanodrähte und Finnen für eine Architektur ohne Endkappe gemäß einer Ausführungsform der vorliegenden Erfindung gelegt wurde.
    • 7 zeigt eine Ansicht eines Querschnitts, der durch Nanodrähte und Finnen für eine Architektur einer selbstausrichtenden Gate-Endkappe (Self-Aligned Gate Endcap architecture, SAGE-Architektur) gemäß einer Ausführungsform der vorliegenden Erfindung gelegt wurde.
    • 8A zeigt eine dreidimensionale Querschnittsansicht einer nanodrahtbasierten integrierten Schaltkreisstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8B zeigt gemäß einer Ausführungsform der vorliegenden Erfindung eine Querschnittsansicht einer Source- oder Drain-Ansicht der nanodrahtbasierten integrierten Schaltkreisstruktur der 8A, die entlang einer a-a'-Achse gelegt wurde.
    • 8C zeigt gemäß einer Ausführungsform der vorliegenden Erfindung eine Querschnittsansicht einer Kanalansicht der nanodrahtbasierten integrierten Schaltkreisstruktur der 8A, die entlang einer b-b'-Achse gelegt wurde.
    • 9 zeigt eine Computervorrichtung gemäß einer Umsetzung einer Ausführungsform der Offenbarung.
    • 10 zeigt ein Zwischenelement, das eine oder mehrere Ausführungsformen der Offenbarung enthält.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden integrierte Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen und ein Verfahren zum Herstellen von integrierten Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen, beschrieben. In der nachfolgenden Beschreibung werden zahlreiche spezifische Einzelheiten wie zum Beispiel spezifische Integrations- und Materialvorgaben erläutert, um ein umfassendes Verständnis der beanspruchten Offenbarung bereitzustellen. Für den Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten in die Praxis umgesetzt werden können. Bei weiteren Beispielen werden allgemein bekannte Merkmale wie zum Beispiel die Gestaltungslayouts von integrierten Schaltkreisen nicht ausführlich beschrieben, um die Ausführungsformen der vorliegenden Offenbarung nicht unnötigerweise unverständlich zu machen. Des Weiteren wird darauf hingewiesen, dass die zahlreichen Ausführungsformen, die in den Figuren gezeigt werden, anschauliche Darstellungen sind, aber nicht unbedingt maßstabsgetreu gezeichnet sind.
  • In der nachfolgenden Beschreibung kann eine Terminologie auch nur zu Bezugszwecken verwendet werden, die somit als nicht einschränkend anzusehen ist. Zum Beispiel beziehen sich Begriffe wie zum Beispiel „obere“, „untere“, „über“ und „unter“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriffe wie zum Beispiel „vorne“, „hinten“, „Rückseite“ und „seitlich“ beschreiben die Orientierung und/oder den Standort von Abschnitten der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, was durch eine Bezugnahme auf den Text und die zugehörigen Zeichnungen erklärt wird, welche die erörterte Komponente beschreiben. Diese Terminologie kann speziell die oben erwähnten Wörter, Ableitungen davon und Wörter mit einer ähnlichen Bedeutung enthalten.
  • Hier beschriebene Ausführungsformen können sich auf eine Halbleitervorverarbeitung und Halbleiterstrukturen in einem vorderen Abschnitt oder Front-End der Fertigungslinie (Front-End-Of-Line, FEOL) beziehen. FEOL ist der erste Abschnitt der Herstellung eines integrierten Schaltkreises (Integrated Circuit fabrication, IC-Herstellung), in dem die individuellen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.), in dem Halbleitersubstrat oder in der Halbleiterschicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zur Abscheidung von Metallverbindungsschichten (ohne diese Abscheidung zu enthalten). Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer, mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hier beschriebene Ausführungsformen können sich auf eine Halbleiterbearbeitung und Halbleiterstrukturen in einem hinteren Abschnitt oder Back-End der Fertigungslinie (Back-End-Of-Line, BEOL) beziehen. BEOL ist der zweite Abschnitt der IC-Herstellung, in dem die individuellen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.), durch eine Verdrahtung auf dem Wafer, z.B. der Metallisierungsschicht oder den Metallisierungsschichten, miteinander verbunden werden. BEOL umfasst Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondstellen für Chip-Gehäuse-Verbindungen. In dem BEOL-Teil der Herstellung werden Stufenkontakte (Kontaktflächen), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten in dem BEOL hinzugefügt werden.
  • Weiter unten beschriebene Ausführungsformen können anwendbar sein auf FEOL-Verarbeitungen und -Strukturen, BEOL-Verarbeitungen und -Strukturen oder sowohl auf FEOL- als auch auf BEOL-Verarbeitungen und -Strukturen. Obwohl insbesondere ein beispielhafter Bearbeitungsplan dargestellt werden kann, der ein FEOL-Verarbeitungsszenario verwendet, können diese Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Obwohl in ähnlicher Weise ein beispielhafter Bearbeitungsplan dargestellt werden kann, der ein BEOL-Verarbeitungsszenario verwendet, können diese Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere hier beschriebene Ausführungsformen beziehen sich auf eine Finnenstapelisolation oder eine lokale Isolation oder auf Funktionspläne für Nanodraht- (Nanowire, NW-) und/oder Nanoband- (Nanoribbon, NR-)Transistoren. Einige Ausführungsformen können umgesetzt werden, um eine Rundum-Gate-Finnenstapelisolation für eine Gate-Stapelstrukturierung bereitzustellen, wobei einige Ausführungsformen eine selbstausrichtende Gate-Endkappenarchitektur (Self-Aligned Gate Endcap architecture, SAGE-Architektur) ermöglichen. Einige Ausführungsformen in Bezug auf einen Nanodraht können Drähte wie Nanodrähte umfassen, die als Drähte oder Bänder dimensioniert sind, ausgenommen, wenn spezifisch Abmessungen nur für Nanodrähte angegeben werden.
  • Zum besseren Verständnis sei erwähnt, dass Lösungen aus dem Stand der Technik zum Blockieren oder Verhindern einer Source-zu-Drain-Kriechstrecke durch die Halbleiterstrukturen (wie zum Beispiel durch untere Finnenstrukturen) unterhalb einer Nanodrahtvorrichtung eine Dotierung des unteren Finnenabschnitts und/oder ein physisches Vergrößern eines Spalts zwischen den Nanodrähten/Nanobändern und der darunterliegenden Substratstruktur aufweisen. Beide Ansätze sind jedoch verbunden mit einer zusätzlichen Prozesskomplexität und/oder einem nur minimalen Nutzen.
  • Bei einem ersten Aspekt beinhalten einige hier beschriebene Ansätze ein Verankern der Finnen und danach ein selektives Entfernen einer untersten SiGe-Schicht-Trennschicht, um einen Draht- oder Bandstapel von einem Substrat oder einem unteren Finnenabschnitt des Substrats zu isolieren. Einige Vorteile beim Umsetzen eines solchen Ansatzes können Anforderungen an eine geringere Finnenhöhe, ein größeres Aussparungsbearbeitungsfenster (z.B. kann ein größeres Boden-SiGe verwendet werden) und einen größeren Abstand beinhalten, der für eine dickere Auskleidungsschicht bereitgestellt wird.
  • Bei einem zweiten Aspekt ermöglichen einige hier beschriebene Ansätze ein Verwenden einer SAGE-Architektur mit einer Rundum-Gate-Architektur (Gate-All-Around architecture, GAA-Architektur). Nachfolgend auf das Verankern der Finnen und das anschließende Entfernen der untersten SiGe-Schicht wird ein SAGE-Wandbildungsprozess ausgeführt, um eine SAGE-Wand um den isolierten Draht- oder Bandstapel herum zu erzeugen.
  • Für einen ersten beispielhaften Prozessablauf zum Herstellen einer Rundum-Gate-Vorrichtung mit einer lokalen Isolation zeigen die 1A bis 1Q Querschnittsansichten, die gemäß einer Ausführungsform der vorliegenden Offenbarung verschiedene Operationen in einem Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit Rundum-Gate darstellen, die eine Finnenstapelisolation aufweisen.
  • In 1A weist ein Startstapel 100 eine Finnenstruktur 104 über einem Substrat 102 wie zum Beispiel einem Siliciumsubstrat auf. Die Finnenstruktur 104 befindet sich über einer unteren Finnenstruktur 106 wie zum Beispiel einer unteren Siliciumfinnenstruktur, die eine Fortsetzung des Substrats 102 sein kann. Bei einer Ausführungsform weist die Finnenstruktur 104 abwechselnd Nanodrahtschichten 110 (wie zum Beispiel Siliciumnanodrahtschichten) und Trenn- oder Opferschichten 112 (wie zum Beispiel Siliciumgermaniumschichten) auf einer untersten Trenn- oder Opferschicht 108 (wie zum Beispiel einer Siliciumgermaniumschicht, die dicker sein kann als alle anderen Trenn- und Opferschichten 112) auf. Die Finnenstruktur 104 kann eine dielektrische Kappe 114 aufweisen. Die Struktur kann hergestellt werden, indem Deckschichten mithilfe einer Finnenstrukturierungsmaske geätzt werden.
  • In 1B wird über der Struktur von 1A eine erste dielektrische Beschichtung 116 gebildet. Wie in 1C gezeigt wird, wird über der ersten dielektrischen Beschichtung 116 eine zweite dielektrische Beschichtung 118 gebildet.
  • In 1D wird über der dielektrischen Beschichtung 118 eine dritte dielektrische Beschichtung 120 gebildet. Wie in 1E gezeigt wird, wird über der Struktur der 1D ein Opferhartmaskenmaterial 122 wie zum Beispiel ein Kohlenstoffhartmaskenmaterial gebildet.
  • In 1F wird über dem Opferhartmaskenmaterial 122 eine dielektrische Kappe 124 wie zum Beispiel eine Siliciumoxid- oder -dioxidkappe gebildet. Wie in 1G gezeigt wird, wird danach auf der dielektrischen Kappe 124 mithilfe einer lithografischen Strukturierung eine Gittermaske 126 gebildet.
  • In 1H wird die Gittermaske 126 in einem Ätzprozess zum Strukturieren der dielektrischen Kappe 124, des Opferhartmaskenmaterials 122 und der dritten Beschichtung 120 verwendet, um eine strukturierte dielektrische Kappe 124', ein strukturiertes Opferhartmaskenmaterial 122' und eine strukturierte dielektrische Beschichtung 120' zu bilden und um Abschnitte der zweiten dielektrischen Beschichtung 118 wieder freizulegen. Wie in 11 gezeigt wird, wird auf der Struktur der 1H eine Beschichtung 128 wie zum Beispiel eine Titannitrid-Beschichtung gebildet.
  • In 1J wird eine Beschichtungsdurchbruchätzung der Beschichtung 128 wie zum Beispiel eine Durchbruchätzung einer Titannitrid-Beschichtung verwendet, um eine strukturierte Beschichtung 128' zu bilden. Mithilfe der strukturierten Beschichtung 128' als eine Maske wird das strukturierte Opferhartmaskenmaterial 122' dann geätzt, um ein zweimal strukturiertes Opferhartmaskenmaterial 122" zu bilden, wie in 1K gezeigt wird.
  • In 1L wird das zweimal strukturierte Opferhartmaskenmaterial 122" als eine Maske in einem Ätzprozess verwendet, um die strukturierte dritte dielektrische Beschichtung 120' so weiter zu strukturierten, dass eine zweimal strukturierte dielektrische Beschichtung 120" gebildet wird. Die zweimal strukturierte dielektrische Beschichtung 120"wird dann als eine Maske in einem Ätzprozess verwendet, um freiliegende Abschnitte der ersten dielektrischen Beschichtung 116 und der zweiten dielektrischen Beschichtung 118 zu entfernen und um die unterste Trenn- oder Opferschicht 108 und die untere Finnenstruktur 106 freizulegen, wie in 1M gezeigt wird.
  • In 1N wird die unterste Trenn- oder Opferschicht 108 von der Struktur der 1M z.B. durch einen selektiven Nassätzprozess selektiv entfernt, um einen modifizierten Finnenstapel 104' zu bilden. Ein dielektrisches Material 130 wie zum Beispiel ein Siliciumoxidmaterial, das durch einen Atomlagenabscheidungsprozess gebildet werden kann, wird über der Struktur der 1N gebildet, wie in 10 gezeigt wird.
  • In 1P wird über der Struktur der 10 ein dielektrisches Füllmaterial 132 wie zum Beispiel ein Siliciumoxidmaterial gebildet und füllt alle Hohlräume oder Öffnungen in dem dielektrischen Material 130. Wie in 1Q gezeigt wird, werden das dielektrische Material 130 und das dielektrische Füllmaterial 132 dann abgesenkt, um ein abgesenktes dielektrisches Material 130' und ein abgesenktes dielektrisches Füllmaterial 132' zu bilden. Wie gezeigt wird, wird bei einer Ausführungsform die erste dielektrische Beschichtung 116 während des Absenkens wieder freigelegt.
  • Bei einer Ausführungsform stellen das abgesenkte dielektrische Material 130' und das abgesenkte dielektrische Füllmaterial 132' eine lokale Isolationsstruktur bereit, um dem modifizierten Finnenstapel 104' von der unteren Finnenstruktur 106 zu isolieren. Auf dieser Stufe, bei welcher der modifizierte Finnenstapel 104' von der unteren Finnenstruktur 106 isoliert ist, kann eine nachfolgende Bearbeitung ein Entfernen von verbleibenden dielektrischen Beschichtungen von dem modifizierten Finnenstapel 104', ein Freilegen der Nanodrähte von dem modifizierten Finnenstapel 104' und ein Bilden von Gate-Strukturen über den resultierenden Nanodrähten beinhalten, wofür nachfolgend beispielhafte Prozesse beschrieben werden.
  • Wiederum in 1Q weist eine integrierte Schaltkreisstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine untere Finnenstruktur 106 auf einem Substrat 102 auf, wobei die untere Finnenstruktur 106 eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur 106 befindet sich eine Isolationsstruktur. Die Isolationsstruktur weist ein erstes dielektrisches Material 130' auf, das Gebiete eines zweiten dielektrischen Materials 132' umgibt. Auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur 106 befindet sich eine vertikale Anordnung von horizontalen Nanodrähten (Nanodrähten des modifizierten Finnenstapels 104').
  • Wie in 1Q gezeigt wird, weist ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur 106 bei einer Ausführungsform eine Oberfläche oberhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur 106 auf. Bei einer weiteren Ausführungsform weist ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur 106 eine Oberfläche auf, die komplanar mit einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur 106 ist. Bei einer weiteren Ausführungsform weist ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur 106 bei einer Ausführungsform eine Oberfläche unterhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur 106 auf.
  • Bei einer Ausführungsform weist die integrierte Schaltkreisstruktur außerdem einen Gate-Stapel auf, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten umgibt und der nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben wird. Bei einer solchen Ausführungsform enthält der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode.
  • Bei einer Ausführungsform weist die integrierte Schaltkreisstruktur außerdem ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen auf, die sich an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten befinden und die nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben werden. Bei einer weiteren Ausführungsform weist die integrierte Schaltkreisstruktur außerdem ein Paar diskreter epitaktischer Source- oder Drain-Strukturen auf, die sich an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten befinden und die nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben werden.
  • Für einen zweiten beispielhaften Prozessablauf zum Herstellen einer Rundum-Gate-Vorrichtung mit einer lokalen Isolation zeigen die 2A bis 2K Querschnittsansichten, die gemäß einer Ausführungsform der vorliegenden Offenbarung verschiedene Operationen in einem weiteren Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit Rundum-Gate darstellen, die eine Finnenstapelisolation aufweisen.
  • In 2A weist ein Startstapel 200 eine Finnenstruktur 204 über einem Substrat 202 wie zum Beispiel einem Siliciumsubstrat auf. Die Finnenstruktur 204 befindet sich über einer unteren Finnenstruktur 206 wie zum Beispiel einer unteren Siliciumfinnenstruktur, die eine Fortsetzung des Substrats 202 sein kann. Bei einer Ausführungsform weist die Finnenstruktur 204 abwechselnd Nanodrahtschichten 210 (wie zum Beispiel Siliciumnanodrahtschichten) und Trenn- oder Opferschichten 212 (wie zum Beispiel Siliciumgermaniumschichten) auf einer untersten Trenn- oder Opferschicht 208 (wie zum Beispiel einer Siliciumgermaniumschicht, die dicker sein kann als alle anderen Trenn- und Opferschichten 212) auf. Die Finnenstruktur 204 kann eine dielektrische Kappe 214 aufweisen. Die Struktur kann hergestellt werden, indem Deckschichten mithilfe einer Finnenstrukturierungsmaske geätzt werden.
  • In 2B wird über der Struktur von 2A ein Abstandhalterdielektrikum 220 gebildet. Über der Struktur der 2B wird ein Opferhartmaskenmaterial 222A wie zum Beispiel ein Kohlenstoffhartmaskenmaterial gebildet. Über dem Opferhartmaskenmaterial 222A wird eine dielektrische Kappe 222B wie zum Beispiel eine Siliciumoxid- oder -dioxidkappe gebildet. Wie in 2C gezeigt wird, wird danach auf der dielektrischen Kappe 222B mithilfe einer lithografischen Strukturierung eine Gittermaske 222C gebildet.
  • In 2D wird die Gittermaske 222C in einem Ätzprozess zum Strukturieren der dielektrischen Kappe 222B und zum Absenken des Opferhartmaskenmaterials 222A verwendet, um eine strukturierte dielektrische Kappe 222B' und ein strukturiertes Opferhartmaskenmaterial 222A' zu bilden, und danach wird die Gittermaske 222C entfernt. Wie in 2E gezeigt wird, wird auf der Struktur der 2D eine Beschichtung 224 wie zum Beispiel eine Titannitrid-Beschichtung gebildet.
  • In 2F wird eine Beschichtungsdurchbruchätzung der Beschichtung 224 wie zum Beispiel eine Durchbruchätzung einer Titannitrid-Beschichtung verwendet, um eine strukturierte Beschichtung 224' zu bilden. Mithilfe der strukturierten Beschichtung 224' als eine Maske wird das strukturierte Opferhartmaskenmaterial 222A' dann entfernt, wie in 2G gezeigt wird.
  • In 2H wird das Abstandhalterdielektrikum 220 mithilfe der strukturierten Beschichtung 224' als eine Maske geätzt, um ein strukturiertes Abstandhalterdielektrikum 220' zu bilden. Wie in 21 gezeigt wird, wird die unterste Trenn- oder Opferschicht 208 von der Struktur der 2H z.B. durch einen selektiven Nassätzprozess selektiv entfernt, um einen modifizierten Finnenstapel 204' über den Hohlräumen 230 zu bilden.
  • In 2J werden in den Öffnungen der Struktur der 21 nacheinander dielektrische Materialien 231, 232 und 234 gebildet. Das strukturierte Abstandhalterdielektrikum 220' wird dann entfernt und/oder abgesenkt, um ein zweimal strukturiertes Abstandhalterdielektrikum 220" zu bilden, wie in 2K gezeigt wird. Das verbleibende zweimal strukturierte Abstandhalterdielektrikum 220" und die dielektrischen Materialien 231, 232 und 234 stellen gemeinsam eine Finnenstapelisolationsstruktur und eine selbstausrichtende Gate-Endkappenwand (Self-Aligned Gate Endcap wall, SAGE-Wand) bereit.
  • Auf dieser Stufe, bei welcher der modifizierte Finnenstapel 204' von der unteren Finnenstruktur 206 isoliert ist, kann eine nachfolgende Bearbeitung ein Entfernen von verbleibenden dielektrischen Beschichtungen von dem modifizierten Finnenstapel 204', ein Freilegen der Nanodrähte von dem modifizierten Finnenstapel 204' und ein Bilden von Gate-Strukturen über den resultierenden Nanodrähten und den benachbarten SAGE-Wänden beinhalten, wofür nachfolgend beispielhafte Prozesse beschrieben werden.
  • Wiederum in 2K weist eine integrierte Schaltkreisstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine untere Finnenstruktur 206 auf einem Substrat 202 auf, wobei die untere Finnenstruktur 206 eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur 206 befindet sich eine Isolationsstruktur (die aus Abschnitten von 231, 232, 220" gebildet werden). Auf einer Isolationsstruktur und vertikal über der Oberfläche der unteren Finnenstruktur 206 befindet sich eine vertikale Anordnung von horizontalen Nanodrähten 210. Eine Gate-Endkappenstruktur (die aus Abschnitten von 232 und 234 gebildet wird) befindet sich parallel zur vertikalen Anordnung von horizontalen Nanodrähten 210. Ein Abschnitt der Gate-Endkappenstruktur ist eine vertikale Fortsetzung eines Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur 206 und der vertikalen Anordnung von horizontalen Nanodrähten 210.
  • Bei einer Ausführungsform weist die Gate-Endkappenstruktur einen oberen Abschnitt 234 auf dem Abschnitt 232 der Gate-Endkappenstruktur auf, der die vertikale Fortsetzung des Abschnitts 232 der Isolationsstruktur zwischen der unteren Finnenstruktur 206 und der vertikalen Anordnung von horizontalen Nanodrähten 210 ist. Bei einer Ausführungsform ist ein Abschnitt 220" der Isolationsstruktur entlang einer ersten der Seitenwände der unteren Finnenstruktur 206 nicht durchgängig mit einem Abschnitt 232 der Isolationsstruktur entlang einer zweiten der Seitenwände der unteren Finnenstruktur 206.
  • Bei einer Ausführungsform weist die integrierte Schaltkreisstruktur außerdem einen Gate-Stapel auf, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten 210 umgibt und der nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben wird. Bei einer solchen Ausführungsform enthält der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode.
  • Bei einer Ausführungsform weist die integrierte Schaltkreisstruktur außerdem ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen auf, die sich an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 210 befinden und die nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben werden. Bei einer weiteren Ausführungsform weist die integrierte Schaltkreisstruktur außerdem ein Paar diskreter epitaktischer Source- oder Drain-Strukturen auf, die sich an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 210 befinden und die nachfolgend anhand von beispielhaften Strukturen ausführlicher beschrieben werden.
  • 3 zeigt als eine beispielhafte Vorrichtung ohne Finnenstapelisolation eine Querschnittsansicht einer vergleichenden integrierten Schaltkreisstruktur mit Rundum-Gate.
  • In 3 weist eine integrierte Schaltkreisstruktur 300 ein Halbleitersubstrat 302 auf, das eine Finne 304 aufweist, die aus diesem hervorsteht. Das Substrat 302 kann ein Silicium-Vollsubstrat sein und die Finne 304 kann eine untere Finnenstruktur einer Nanodraht- oder Nanobandvorrichtung sein. Nanodrähte oder Nanobänder 306 befinden sich oberhalb der Finne 304 und können, wie gezeigt wird, als eine vertikale Anordnung von horizontalen Nanodrähten oder Nanobändern gestapelt sein. Ein Gate-Stapel 308 umgibt die Kanalgebiete der Nanodrähte oder der Nanobänder 306. Der Gate-Stapel enthält eine Gate-Elektrode 308A und eine dielektrische Gate-Schicht 308B. 310 Auf beiden Seiten des Gate-Stapels 308 liegen Source- und Drain-Strukturen. Zwischen den Source- oder Drain-Strukturen 310 und dem Gate-Stapel 308 liegt ein Paar dielektrischer Abstandhalter 312. An den Source- oder Drain-Strukturen 310 befinden dich Source- und Drain-Kontakte 314.
  • Die integrierte Schaltkreisstruktur 300 kann ein zugehöriges Substrat 302 oder eine zugehörige Kriechstrecke 320 des unteren Finnenabschnitts 304 von der Source zum Drain (z.B. von der linken Seite 312 zur rechten Seite 312) aufweisen. Die Kriechstrecke 320 kann ein parasitärer Leitungspfad sein und zu relativ schlechten Vorrichtungseigenschaften führen.
  • Im Gegensatz dazu zeigt 4 als eine beispielhafte Vorrichtung, die eine Finnenstapelisolation aufweist, eine Querschnittsansicht einer integrierten Schaltkreisstruktur mit Rundum-Gate, die eine Finnenstapelisolation gemäß einer Ausführungsform der vorliegenden Erfindung aufweist.
  • In 4 weist eine integrierte Schaltkreisstruktur 400 eine vertikale Anordnung von horizontalen Nanodrähten 406 über einer lokalen Isolationsstruktur 499 auf. Bei einer Ausführungsform wird die lokale Isolationsstruktur 499 gemäß einem Verfahren hergestellt, wie es in Bezug auf die 1A bis 1Q oder 2A bis 2K beschrieben wird. Ein Gate-Stapel 408A/408B umgibt ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten 406 und kann sich gegebenenfalls unterhalb des untersten Nanodrahts befinden. Ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen 410 befindet sich an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406. Zwischen dem Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen 410 und dem Gate-Stapel 408A/408B liegt ein Paar dielektrischer Abstandhalter 412. Bei einer Ausführungsform weisen das Paar dielektrischer Abstandhalter 412 und der Gate-Stapel 408A/408B komplanare Oberflächen z.B. an der Oberfläche 420 auf. Bei einer Ausführungsform weisen das Paar dielektrischer Abstandhalter 412, die lokale Isolationsstruktur 499 und das Paar nicht diskreter, epitaktischer Source- oder Drain-Strukturen 410 komplanare Unterseiten z.B. an der Fläche 430 auf.
  • Bei einer Ausführungsform blockiert oder eliminiert das Einfügen der lokalen Isolationsstruktur 499 einen parasitären Leistungspfad (z.B. von der Source 410 zum Drain 410) für eine verbesserte Leistungsfähigkeit der Vorrichtung. Das heißt, dass die integrierte Schaltkreisstruktur 400 mit einer geringen oder keinen Kriechstrecke 450 des unterer Finnenabschnitts oder des Substrats in Verbindung gebracht werden kann.
  • Bei einer Ausführungsform ist auf einer oder beiden der nicht diskreten epitaktischen Source- oder Drain-Strukturen 410 ein dielektrisches Material vorhanden (was bei einer Ausführungsform durch 414 dargestellt wird). Bei einer solchen Ausführungsform weisen das dielektrische Material 414, das Paar dielektrischer Abstandhalter 412 und der Gate-Stapel 408A/408B komplanare Oberflächen auf, was an der Oberfläche 420 gezeigt wird. Bei einer Ausführungsform befindet sich auf der Oberfläche 420 eine dielektrische Schicht oder eine Ätzstoppschicht 416.
  • Bei einer Ausführungsform ist auf einer oder beiden der nicht diskreten epitaktischen Source- oder Drain-Strukturen 410 ein oberer leitfähiger Kontakt vorhanden (was bei einer Ausführungsform durch 414 dargestellt wird). Bei einer solchen Ausführungsform weisen der obere leitfähige Kontakt 414, das Paar dielektrischer Abstandhalter 412 und der Gate-Stapel 408A/408B komplanare Oberflächen auf, was an der Oberfläche 420 gezeigt wird. Bei einer Ausführungsform weisen einer oder beide der nicht diskreten epitaktischen Source- oder Drain-Strukturen 410 einen unteren leitfähigen Kontakt auf, z.B. an einem oder beiden der Orte 440. Bei einer Ausführungsform enthält der Gate-Stapel 408A/408B eine dielektrische Schicht mit hoher Dielektrizitätskonstante 408B und eine metallische Gate-Elektrode 408A. Bei einer solchen Ausführungsform befindet sich an einer Unterseite der metallischen Gate-Elektrode 408A z.B. an dem Ort 408C die dielektrische Schicht mit hoher Dielektrizitätskonstante 408B.
  • Es ist selbstverständlich, dass bei einer speziellen Ausführungsform Kanalschichten der Nanodrähte (oder Nanobänder) aus Silicium bestehen können. Alternativ können Trenn- oder Opferschichten der Nanodrähte aus Silicium bestehen. So wie sie hier beschrieben wird, kann in jedem Fall eine Silicium-Schicht verwendet werden, um ein Silicium-Material zu beschreiben, das aus einem sehr wesentlichen Anteil, wenn nicht sogar vollständig aus Silicium besteht. Es ist jedoch selbstverständlich, dass es sehr schwierig ist, praktisch 100%-reines Si zu bilden und es könnte daher einen sehr geringen Prozentsatz an Kohlenstoff, Germanium oder Zinn enthalten. Diese Unreinheiten können in einer unvermeidbaren Unreinheit oder Komponente während der Abscheidung von Si enthalten sein oder können das Si bei der Diffusion während der Nach-Abscheidungsbearbeitung „kontaminieren“. Von daher können die hier beschriebenen Ausführungsformen, die sich auf eine Silicium-Schicht beziehen, eine Silicium-Schicht aufweisen, die eine relativ kleine Menge, z.B. einen „Verunreinigungsgrad“, an Nicht-Si-Atomen oder anderen Arten wie zum Beispiel Ge, C oder Sn enthalten. Es ist selbstverständlich, dass eine Silicium-Schicht, wie sie hier beschrieben wird, undotiert sein kann oder mit Dotierstoffatomen wie zum Beispiel Bor, Phosphor oder Arsen dotiert sein kann.
  • Es ist selbstverständlich, dass bei einer speziellen Ausführungsform Kanalschichten der Nanodrähte (oder Nanobänder) aus Siliciumgermanium bestehen können. Alternativ können Trenn- oder Opferschichten der Nanodrähte aus Siliciumgermanium bestehen. So wie Siliciumgermanium hier beschrieben wird, kann es in jedem Fall verwendet werden, um ein Siliciumgermanium-Material zu beschreiben, das aus sehr wesentlichen Anteilen sowohl von Silicium als auch von Germanium wie zum Beispiel mindestens 5% von beiden besteht. Bei einigen Ausführungsformen ist die Menge an Germanium größer als die Menge an Silicium. Bei speziellen Ausführungsformen enthält eine Siliciumgermanium-Schicht ungefähr 60% Germanium und ungefähr 40% Silicium (Si40Ge60). Bei weiteren Ausführungsformen ist die Menge an Silicium größer als die Menge an Germanium. Bei speziellen Ausführungsformen enthält eine Siliciumgermanium-Schicht ungefähr 30% Germanium und ungefähr 70% Silicium (Si70Ge30). Es ist jedoch selbstverständlich, dass es sehr schwierig ist praktisch 100%-reines Siliciumgermanium (auf das im Allgemeinen als SiGe Bezug genommen wird) zu bilden und es könnte daher einen sehr geringen Prozentsatz an Kohlenstoff oder Zinn enthalten. Diese Unreinheiten können in einer unvermeidbaren Unreinheit oder Komponente während der Abscheidung von SiGe enthalten sein oder können das SiGe bei der Diffusion während der Nachbearbeitung „kontaminieren“. Von daher können die hier beschriebenen Ausführungsformen, die sich auf eine Siliciumgermanium-Schicht beziehen, eine Siliciumgermanium-Schicht aufweisen, die eine relativ kleine Menge, z.B. einen „Verunreinigungsgrad“, an Nicht-Ge- und Nicht-Si-Atomen oder anderen Arten wie zum Beispiel Kohlenstoff oder Zinn enthalten. Es ist selbstverständlich, dass eine Siliciumgermanium-Schicht, wie sie hier beschrieben wird, undotiert sein kann oder mit Dotierstoffatomen wie zum Beispiel Bor, Phosphor oder Arsen dotiert sein kann.
  • Es ist selbstverständlich, dass bei einer speziellen Ausführungsform Kanalschichten der Nanodrähte (oder Nanobänder) aus Germanium bestehen können. Alternativ können Trenn- oder Opferschichten der Nanodrähte aus Germanium bestehen. So wie sie hier beschrieben wird, kann in jedem Fall eine Germanium-Schicht verwendet werden, um ein Germanium-Material zu beschreiben, das aus einem sehr wesentlichen Anteil, wenn nicht sogar vollständig aus Germanium besteht. Es ist jedoch selbstverständlich, dass es sehr schwierig ist, praktisch 100%-reines Ge zu bilden und es könnte daher einen sehr geringen Prozentsatz an Kohlenstoff, Silicium oder Zinn enthalten. Diese Unreinheiten können in einer unvermeidbaren Unreinheit oder Komponente während der Abscheidung von Ge enthalten sein oder können das Ge bei der Diffusion während der Nach-Abscheidungsverarbeitung „kontaminieren“. Von daher können die hier beschriebenen Ausführungsformen, die sich auf eine Germanium-Schicht beziehen, eine Germanium-Schicht aufweisen, die eine relativ kleine Menge, z.B. einen „Verunreinigungsgrad“, an Nicht-Ge-Atomen oder anderen Arten wie zum Beispiel Si, C oder Sn enthalten. Es ist selbstverständlich, dass eine Germanium-Schicht, wie sie hier beschrieben wird, undotiert sein kann oder mit Dotierstoffatomen wie zum Beispiel Bor, Phosphor oder Arsen dotiert sein kann.
  • Es ist selbstverständlich, dass die hier beschriebenen Ausführungsformen auch andere Umsetzungen wie zum Beispiel Nanodrähte und/oder Nanobänder mit unterschiedlichen Breiten, Dicken und/oder Materialien, zu denen ohne auf diese beschränkt zu sein, Si, Ge, SiGe und/oder Materialien aus der III.-V. Hauptgruppe gehören, aufweisen können. Nachfolgend werden verschiedene Vorrichtungen und Bearbeitungspläne beschrieben, die verwendet werden können, um eine Vorrichtung mit einem entfernten Halbleitersubstrat herzustellen. Es ist selbstverständlich, dass die beispielhaften Ausführungsformen nicht unbedingt alle beschriebenen Komponenten benötigen oder mehr als die beschriebenen Komponenten enthalten können.
  • Bei einem weiteren Aspekt kann ein Nanodrahtfreigabeprozess durch einen Ersatz-Gate-Graben ausgeführt werden. Beispiele dieser Freigabeprozesse werden nachfolgend beschrieben. Bei einem noch weiteren Aspekt kann außerdem eine Back-End-Verbindungsskalierung (BE-Verbindungsskalierung) aufgrund einer Strukturierungskomplexität zu einer geringeren Leistungsfähigkeit und höheren Herstellungskosten führen. Einige hier beschriebene Ausführungsformen können umgesetzt werden, um eine Vorderseiten- und eine Rückseitenverschaltungsintegration für Nanodrahttransistoren zu ermöglichen. Einige hier beschriebene Ausführungsformen können einen Ansatz bereitstellen, um eine relativ breite Verschaltungsschrittweite zu erreichen. Die Ergebnisse können eine verbesserte Produktleistungsfähigkeit und niedrigerer Strukturierungskosten sein. Einige Ausführungsformen können umgesetzt werden, um eine robuste Funktionalität von skalierten Nanodraht- oder Nanobandtransistoren mit einem niedrigen Energieverbrauch und einer hohen Leistungsfähigkeit zu ermöglichen.
  • Bei einem weiteren Aspekt können die hier beschriebenen integrierten Schaltkreisstrukturen mithilfe eines Herstellungsansatzes mit einer rückseitigen Offenlegung der Vorderseitenstrukturen hergestellt werden. Bei einigen Ausführungsformen hat das Offenlegen der Rückseite eines Transistors oder einer anderen Vorrichtungsstruktur eine rückseitige Bearbeitung auf einem Waferniveau zur Folge. Im Gegensatz zu einer herkömmlichen TSV-Typ-Technologie kann ein Offenlegen der Rückseite eines Transistors, wie es hier beschrieben wird, bei der Dichte der Vorrichtungszellen und sogar innerhalb der Teilgebiete einer Vorrichtung ausgeführt werden. Außerdem kann ein solches Offenlegen der Rückseite eines Transistors ausgeführt werden, um ein Donatorsubstrat im Wesentlichen vollständig zu entfernen, auf dem während der Vorrichtungsbearbeitung der Vorderseite eine Vorrichtungsschicht angebracht wurde. Von daher wird nachfolgend zu einer Offenlegung der Rückseite eines Transistors, der potenziell nur eine Dicke zwischen Zehn und einigen Hundert Nanometer aufweist, eine mikrometertiefe TSV mit der Dicke des Halbleiters in den Vorrichtungszellen überflüssig.
  • Die hier beschriebenen Offenlegungstechniken können eine Paradigmenverschiebung von einer Vorrichtungsherstellung „von unten nach oben“ zu einer Herstellung „vom Zentrum nach außen“ ermöglichen, wobei „Zentrum“ eine beliebige Schicht ist, die in einer Vorderseitenherstellung eingesetzt wird, die von der Rückseite offengelegt wird, und die bei der Rückseitenherstellung erneut verwendet wird. Das Bearbeiten sowohl einer Vorderseite als auch einer offengelegten Rückseite einer Vorrichtungsstruktur kann viele der Herausforderungen lösen, die zur Herstellung von 3D-ICs gehören, wenn hauptsächlich auf eine Vorderseitenbearbeitung zurückgegriffen wird.
  • Ein Ansatz mit einer Offenlegung der Rückseite eines Transistors kann zum Beispiel eingesetzt werden, um mindestens einen Teil einer Trägerschicht und einer Zwischenschicht einer Donator-Host-Substratanordnung zu entfernen. Der Prozessablauf beginnt mit dem Einfügen einer Donator-Host-Substratanordnung. Eine Dicke einer Trägerschicht in dem Donator-Host-Substrat wird poliert (z.B. CMP) und/oder mit einem Nass- oder Trockenätzprozess (z.B. Plasmaätzprozess) geätzt. Jeder Schleif-, Polier und/oder Nass-/Trockenätzprozess, der für die Zusammensetzung der Trägerschicht bekannt ist, kann eingesetzt werden. Wenn die Trägerschicht zum Beispiel ein Halbleiter der IV. Hauptgruppe ist (z.B. Silicium), kann ein CMP-Poliermittel eingesetzt werden, das zum Verschlanken des Halbleiters geeignet ist. Auf ähnliche Weise kann auch jedes beliebige Nassätzmittel oder jeder beliebige Ätzprozess eingesetzt werden, der bekannt dafür ist, dass er Halbleiter der IV. Hauptgruppe verschlanken kann.
  • Bei einigen Ausführungsformen geht obigen Schritten ein Spalten der Trägerschicht entlang einer Bruchebene voran, die im Wesentlichen parallel zur Zwischenschicht liegt. Der Spaltungs- oder Bruchprozess kann verwendet werden, um einen wesentlichen Anteil der Trägerschicht als eine Kompaktmasse zu entfernen, wodurch die Polier- oder Ätzzeit zum Entfernen der Trägerschicht verringert wird. Wenn eine Trägerschicht zum Beispiel eine Dicke von 400 bis 900 µm aufweist, können 100 bis 700 µm abgespalten werden, indem in der Praxis ein beliebiges flächendeckendes Implantat verwendet wird, das bekannt dafür ist, einen Bruch auf Waferebene zu begünstigen. Bei einigen beispielhaften Ausführungsformen wird ein leichtes Element (z.B., H, He oder Li) in einer einheitlichen Zieltiefe innerhalb der Trägerschicht implantiert, wo die Bruchebenen gewünscht wird. Nachfolgend zu diesem Spaltungsprozess kann dann die in der Donator-Host-Substratanordnung verbleibende Dicke der Trägerschicht poliert oder geätzt werden, um das Entfernen abzuschließen. Wenn die Trägerschicht nicht gebrochen wird, kann alternativ die Schleif-, Polier- und/oder Ätzoperation eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als Nächstes wird ein freiliegender Teil einer Zwischenschicht erkannt. Das Erkennen wird verwendet, um einen Punkt zu identifizieren, an dem die Rückseitenfläche des Donatorsubstrats fast bis zur Vorrichtungsschicht vorgedrungen ist. Jede Endpunkterkennungstechnik, die bekannt dafür ist, dass sie geeignet ist zum Erkennen eines Übergangs zwischen den Materialien, die für die Trägerschicht und die Zwischenschicht eingesetzt werden, kann in die Praxis umgesetzt werden. Bei einigen Ausführungsformen beruhen ein oder mehrere Endpunktkriterien auf einem Erkennen, während das Polieren oder das Ätzen ausgeführt wird, einer Änderung der optischen Absorption oder Abstrahlung durch oder von der Rückseitenfläche des Donatorsubstrats. Bei einigen weiteren Ausführungsformen sind die Endpunktkriterien einer Änderung der optischen Absorption oder Abstrahlung von Nebenprodukten während des Polierens oder des Ätzens der Rückseitenfläche des Donatorsubstrats zugeordnet. Zum Beispiel können sich die Absorptions- und Abstrahlungswellenlängen, die Trägerschichtätznebenprodukten zugeordnet sind, als eine Funktion der verschiedenen Zusammensetzungen der Trägerschicht und der Zwischenschicht verändern. Bei weiteren Ausführungsformen sind die Endpunktkriterien eine Änderung der Masse der Bestandteile in den Nebenprodukten während des Polierens oder des Ätzens der Rückseitenfläche des Donatorsubstrats zugeordnet. Die Nebenprodukte der Bearbeitung können zum Beispiel durch einen Quadrupolmassenanalysator erfasst werden und eine Änderung der Massen der Bestandteile kann mit den verschiedenen Zusammensetzungen der Trägerschicht und der Zwischenschicht korreliert werden. Bei weiteren beispielhaften Ausführungsformen sind die Endpunktkriterien einer Änderung bei der Reibung zwischen der Rückseitenfläche des Donatorsubstrats und einer Polierfläche zugeordnet, die in einem Kontakt mit der Rückseitenfläche des Donatorsubstrats steht.
  • Das Erkennen der Zwischenschicht kann verbessert werden, wenn der Prozess des Entfernens selektiv für die Trägerschicht in Bezug auf die Zwischenschicht ist, da eine Ungleichmäßigkeit in dem Prozess des Entfernens des Trägers durch ein Ätzratendelta zwischen der Trägerschicht und der Zwischenschicht abgeschwächt werden kann. Das Erkennen kann sogar übersprungen werden, wenn die Schleif-, Polier- und/oder Ätzoperation die Zwischenschicht mit einer Rate entfernt, die ausreichend unter der Rate liegt, mit der die Trägerschicht entfernt wird. Wenn kein Endpunktkriterium eingesetzt wird, kann eine Schleif-, Polier- und/oder Ätzoperation mit einer vorbestimmten festen Dauer auf der Zwischenschicht gestoppt werden, wenn die Dicke der Zwischenschicht ausreichend für die Selektivität des Ätzens ist. Bei einigen Beispielen liegt das Verhältnis Trägerschichtätzrate : Zwischenschichtätzrate bei 3:1 bis 10:1 oder mehr.
  • Nach dem Freilegen der Zwischenschicht kann mindestens ein Teil der Zwischenschicht entfernt werden. Zum Beispiel können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Eine Dicke der Zwischenschicht kann zum Beispiel durch ein Polieren gleichmäßig entfernt werden. Alternativ kann eine Dicke der Zwischenschicht durch einen maskierten oder flächendeckenden Ätzprozess entfernt werden. Der Prozess kann den gleichen Polier- oder Ätzprozess einsetzen, wie derjenige der eingesetzt wird, um den Träger zu verschlanken, oder kann ein anderer Prozess mit unterschiedlichen Prozessparametern sein. Wenn die Zwischenschicht zum Beispiel einen Ätzstopp für den Prozess des Entfernens des Trägers bereitstellt, kann letztere Operation einen anderen Polier- oder Ätzprozess einsetzen, der ein Entfernen der Zwischenschicht gegenüber einem Entfernen der Vorrichtungsschicht begünstigt. Wenn weniger als hundert Nanometer einer Zwischenschichtdicke entfernt werden müssen, kann der Prozess des Entfernens relativ langsam sein, für eine waferweite Gleichmäßigkeit optimiert sein und genauer gesteuert werden, als derjenige, der für das Entfernen der Trägerschicht eingesetzt wird. Ein eingesetzter CMP-Prozess kann zum Beispiel ein Poliermittel einsetzen, das eine sehr hohe Selektivität (z.B. 100:1 bis 300:1) zwischen dem Halbleiter (z.B. Silicium) und einem dielektrischen Material (z.B. SiO) anbietet, das die Vorrichtungsschicht umgibt und zum Beispiel als elektrische Isolation zwischen benachbarten Vorrichtungsgebieten in die Zwischenschicht eingebettet ist.
  • Für Ausführungsformen, bei denen die Vorrichtungsschicht durch ein vollständiges Entfernen der Zwischenschicht offengelegt wird, kann eine Rückseitenbearbeitung auf einer freiliegenden Rückseite der Vorrichtungsschicht oder darin enthaltenen spezifischen Vorrichtungsgebieten beginnen. Bei einigen Ausführungsformen weist das Bearbeiten der Rückseite der Vorrichtungsschicht ein weiteres Polieren oder Nass-/Trockenätzen durch eine Dicke der Vorrichtungsschicht auf, die zwischen der Zwischenschicht und einem Vorrichtungsgebiet wie zum Beispiel einem Source- oder Drain-Gebiet angebracht ist, das zuvor in der Vorrichtungsschicht hergestellt wurde.
  • Bei einigen Ausführungsformen bei denen die Trägerschicht-, Zwischenschicht- oder Vorrichtungsschichtrückseite mit einem Nass- und/oder Plasmaätzen abgesenkt wurde, kann ein solches Ätzen ein strukturiertes Ätzen oder ein materialselektives Ätzen sein, das der Rückseitenfläche der Vorrichtungsschicht eine bedeutende Nichtplanarität oder Topografie verleiht. Wie außerdem nachfolgend beschrieben wird, kann das Strukturieren innerhalb einer Vorrichtungszelle erfolgen (d.h. eine „zelleninterne“ Strukturierung) oder es kann über mehrere Vorrichtungszellen (d.h. eine „zellenübergreifende“ Strukturierung) erfolgen. Bei einigen strukturierten Ätzausführungsformen wird mindestens eine teilweise Dicke der Zwischenschicht als eine Hartmaske für ein Strukturieren der Rückseite der Vorrichtungsschicht eingesetzt. Daher kann ein maskierter Ätzprozess ein entsprechend maskiertes Ätzen der Vorrichtungsschicht einleiten.
  • Der oben beschriebene Bearbeitungsplan kann zu einer Donator-Host-Substratanordnung führen, die IC-Vorrichtungen aufweist, die eine Rückseite einer Zwischenschicht, eine Rückseite der Vorrichtungsschicht und/oder eine Rückseite von einem oder mehreren Halbleitergebieten innerhalb der Vorrichtungsschicht und/oder einer offengelegten Vorderseitenmetallisierung aufweisen. Eine zusätzliche Rückseitenbearbeitung von einem dieser offengelegten Gebiete kann dann während einer nachfolgenden Bearbeitung ausgeführt werden.
  • Es ist selbstverständlich, dass die Strukturen, die sich aus dem obigen beispielhaften Bearbeitungsplan ergeben, in einer gleichen oder ähnlichen Form für nachfolgende Bearbeitungsoperationen verwendet werden können, um eine Vorrichtungsherstellung wie zum Beispiel eine PMOS- und/oder NMOS-Vorrichtungsherstellung abzuschließen. 5 zeigt als ein Beispiel einer möglichen fertigen Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung eine Querschnittsansicht einer nichtplanaren integrierten Schaltkreisstruktur, die entlang einer Gate-Leitung erhalten wurde.
  • In 5 weist eine Halbleiterstruktur oder -vorrichtung 500 ein nichtplanares aktives Gebiet (z.B. eine Finnenstruktur, die einen hervorstehenden Finnenabschnitt 504 und ein unteres Finnengebiet 505 aufweist) innerhalb eines Grabenisolationsgebiets 506 auf. Anstatt eine kompakte Finne zu sein, ist bei einer Ausführungsform das nichtplanare aktive Gebiet über dem unteren Finnengebiet 505 in Nanodrähte (wie zum Beispiel die Nanodrähte 504A und 504B) aufgeteilt, wie es durch die gestrichelten Leitungen dargestellt wird. In jedem Fall wird zum Zweck einer einfachen Beschreibung für die nichtplanare integrierte Schaltkreisstruktur 500 auf ein nichtplanares aktives Gebiet 504 als ein hervorstehender Finnenabschnitt Bezug genommen. Wie gezeigt wird, isoliert eine lokale Isolationsstruktur 599 bei einer Ausführungsform die Nanodrähte 504A und 504B von dem unteren Finnengebiet 505. Bei einer Ausführungsform wird die lokale Isolationsstruktur 599 gemäß einem Verfahren hergestellt, wie es in Bezug auf die 1A bis 1Q oder 2A bis 2K beschrieben wird. Wie gezeigt wird, weist das untere Finnengebiet 505 bei einer Ausführungsform aufgewachsene Erweiterungsschichten wie zum Beispiel eine relaxierte Pufferschicht 542 und eine Defektmodifikationsschicht 540 auf.
  • Eine Gate-Leitung 508 ist über den hervorstehenden Abschnitten 504 des nichtplanaren aktiven Gebiets (einschließlich, wenn anwendbar, eines Umgebens der Nanodrähte 504A und 504B) sowie über einem Abschnitt des Grabenisolationsgebiets 506 angebracht. Wie gezeigt wird, enthält die Gate-Leitung 508 eine Gate-Elektrode 550 und eine dielektrische Gate-Schicht 552. Bei einer Ausführungsform kann die Gate-Leitung 508 auch eine dielektrische Kappenschicht 554 enthalten. Ein Gate-Kontakt 514 und eine darüberliegende Gate-Kontaktdurchkontaktierung 516 sind aus dieser Perspektive auch zusammen mit einer darüberliegenden Metallverbindung 560 zu sehen, die alle in schichtübergreifenden dielektrischen Stapeln oder Schichten 570 angebracht sind. Wie aus der Perspektive von 5 auch zu sehen ist, ist der Gate-Kontakt 514 bei einer Ausführungsform über einem Grabenisolationsgebiet 506 aber nicht über den nichtplanaren aktiven Gebieten angebracht. Bei einer weiteren Ausführungsform befindet sich der Gate-Kontakt 514 über den nichtplanaren aktiven Gebieten.
  • Bei einer Ausführungsform ist die Halbleiterstruktur oder -vorrichtung 500 eine nichtplanare Vorrichtung wie zum Beispiel, ohne auf diese beschränkt zu sein, eine FinFET-Vorrichtung, eine Tri-Gate-Vorrichtung, eine Nanobandvorrichtung oder eine Nanodrahtvorrichtung. Bei einer solchen Ausführungsform wird ein entsprechendes Halbleiterkanalgebiet zusammengesetzt oder in einem dreidimensionalen Körper gebildet. Bei einer solchen Ausführungsform umgeben die Gate-Elektrodenstapel der Gate-Leitungen 508 mindestens die Oberseite und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Wie in 5 auch gezeigt wird, ist bei einer Ausführungsform eine Grenzfläche 580 zwischen einem hervorstehenden Finnenabschnitt 504 und einem unteren Finnengebiet 505 vorhanden. Die Grenzfläche 580 kann ein Übergangsgebiet zwischen einem dotierten unteren Finnengebiet 505 und einem leicht oder nicht dotierten oberen Finnenabschnitt 504 sein. Bei einer solchen Ausführungsform ist jede Finne ungefähr 10 oder weniger Nanometer breit und die Dotierstoffe des unteren Finnenanteils werden optional von einer benachbarten Dotierungsschicht aus einem festen Material an dem Ort des unteren Finnenanteils bereitgestellt. In einer besonderen solchen Ausführungsform ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl dies in 5 nicht gezeigt wird, ist es selbstverständlich, dass Source- und Drain-Gebiete der oder in der Nähe der hervorstehenden Finnenabschnitte 504 sich auf beiden Seiten der Gate-Leitung 508 befinden, d.h., dass sie sich in die und aus der Seite erstrecken. Bei einer Ausführungsform wird das Material der hervorstehenden Finnenabschnitte 504 an den Source- oder Drain-Orten entfernt und durch ein anderes Halbleitermaterial ersetzt z.B. durch ein epitaktisches Abscheiden, um epitaktische Source- oder Drain-Strukturen zu bilden. Die Source- oder Drain-Gebiete können sich unterhalb der Höhe der dielektrischen Schicht des Grabenisolationsgebiets 506 d.h. in das unterer Finnengebiet 505 erstrecken. Gemäß einer Ausführungsform der vorliegenden Offenbarung verhindern die stärker dotierten unteren Finnengebiete, d.h. die dotierten Abschnitte der Finnen unterhalb der Grenzfläche 580, eine Kriechstrecke durch diesen Abschnitt der Vollhalbleiterfinnen von der Source zu dem Drain.
  • Wiederum in 5 bestehen die Finnen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) bei einer Ausführungsform aus einer kristallinen Siliciumgermaniumschicht, die mit einem Ladungsträger wie zum Beispiel, ohne auf diese beschränkt zu sein, Phosphor, Arsen, Bor, Gallium oder einer Kombination davon dotiert sein können.
  • Bei einer Ausführungsform können das Grabenisolationsgebiet 506 und weitere Grabenisolationsgebiete (Grabenisolationsstrukturen oder Grabenisolationsschichten), wie es in der gesamten Offenbarung beschrieben wird, aus einem Material bestehen, das geeignet ist, um Abschnitte einer permanenten Gate-Struktur von einem darunterliegenden Vollsubstrat endgültig elektrisch zu isolieren oder zu der Isolation beizutragen oder um aktive Gebiete wie zum Beispiel aktive Finnengebiete zu isolieren, die in dem darunterliegenden Vollsubstrat gebildet wurden. Bei einer Ausführungsform besteht das Grabenisolationsgebiet 506 zum Beispiel aus einem dielektrischen Material wie zum Beispiel, ohne auf dieses beschränkt zu sein, Siliciumdioxid, Siliciumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliciumnitrid.
  • Die Gate-Leitung 508 kann aus einem Gate-Elektrodenstapel bestehen, der eine dielektrische Gate-Schicht 552 und eine Gate-Elektrodenschicht enthält 550. Bei einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektrodenstapels aus einem metallischen Gate und die dielektrische Gate-Schicht 552 besteht aus einem Material mit hoher Dielektrizitätskonstante. Bei einer Ausführungsform besteht die dielektrische Gate-Schicht 552 zum Beispiel aus einem Material wie zum Beispiel, ohne auf diese beschränkt zu sein, Hafniumoxid, Hafniumoxynitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder einer Kombination davon. Außerdem kann ein Abschnitt einer dielektrischen Gate-Schicht 552 eine Schicht aus einem systemeigenen Oxid enthalten, das aus den wenigen oberen Schichten der Substratfinne 504 gebildet wird. Bei einer Ausführungsform besteht die dielektrische Gate-Schicht 552 aus einem oberen Abschnitt mit hoher Dielektrizitätskonstante und einem unteren Abschnitt aus einem Oxid eines Halbleitermaterials. Bei einer Ausführungsform besteht die dielektrische Gate-Schicht 552 aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliciumdioxid oder Siliciumoxynitrid. Bei einigen Umsetzungen ist ein Abschnitt der dielektrischen Gate-Schicht eine U-förmige Struktur, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats ist, und zwei Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zur Oberfläche des Substrats stehen.
  • Bei einer Ausführungsform besteht die Gate-Elektrodenschicht 550 aus einer Metallschicht wie zum Beispiel, ohne auf diese beschränkt zu sein, Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden. Bei einer spezifischen Ausführungsform besteht die Gate-Elektrodenschicht 550 aus einem Füllmaterial einer Nicht-Arbeitsfunktionseinstellung, das über der Metallarbeitsfunktionseinstellschicht gebildet ist. Die Gate-Elektrodenschicht 550 besteht aus einem p-leitenden Arbeitsfunktionsmetall oder einem n-leitenden Arbeitsfunktionsmetall, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei diesen Umsetzungen kann die Gate-Elektrodenschicht 550 aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktionsmetallschichten sind und wobei mindestens eine Metallschicht eine leitfähige Füllschicht ist. Bei einem PMOS-Transistor gehören zu den Metallen, die für die Gate-Elektrode verwendet werden können, ohne auf diese beschränkt zu sein, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid. Eine p-leitende Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV liegt. Bei einem NMOS-Transistor gehören zu den Metallen, die für die Gate-Elektrode verwendet werden können, ohne auf diese beschränkt zu sein, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle wie zum Beispiel Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine n-leitende Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV liegt. Bei einigen Umsetzungen kann die Gate-Elektrode aus einer U-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats ist, und zwei Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zur Oberfläche des Substrats stehen. Bei einer weiteren Umsetzung kann mindestens eine der Metallschichten, welche die Gate-Elektrodenschicht 550 bilden, einfach eine ebene Schicht sein, die im Wesentlichen parallel zur Oberfläche des Substrats ist, und keine Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zur Oberfläche des Substrats stehen. Bei weiteren Umsetzungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht-U-förmigen Strukturen bestehen. Die Gate-Elektrodenschicht 550 kann zum Beispiel aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren ebenen nicht-U-förmigen Schichten gebildet sind.
  • Abstandhalter, die den Gate-Elektrodenstapeln zugeordnet sind, können aus einem Material bestehen, das geeignet ist, um eine permanente Gate-Struktur endgültig von benachbarten leitfähigen Kontakten wie zum Beispiel selbstausrichtenden Kontakten elektrisch zu isolieren oder zu ihrer Isolation von diesen benachbarten leitfähigen Kontakten beizutragen. Bei einer Ausführungsform zum Beispiel bestehen die Abstandhalter aus einem dielektrischen Material wie zum Beispiel, ohne auf diese beschränkt zu sein, Siliciumdioxid, Siliciumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliciumnitrid.
  • Der Gate-Kontakt 514 und die darüberliegende Gate-Kontaktdurchkontaktierung 516 können aus einem leitfähigen Material bestehen. Bei einer Ausführungsform bestehen einer oder mehrere der Kontakte oder eine oder mehrere der Durchkontaktierungen aus einer Metallsorte. Die Metallsorte kann ein reines Metall wie zum Beispiel Wolfram, Nickel oder Kobalt oder kann eine Legierung wie zum Beispiel eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (wie zum Beispiel ein Silicidmaterial) sein.
  • Bei einer Ausführungsform wird (obwohl dies nicht gezeigt wird) ein Kontaktmuster gebildet, das im Wesentlichen perfekt auf ein vorhandenes Gate-Muster 508 ausgerichtet wird, während die Verwendung eines lithografischen Schritts mit einem äußerst begrenzten Registrierungsbudget eliminiert wird. Bei einer Ausführungsform ist das Kontaktmuster ein vertikal symmetrisches Kontaktmuster oder ein asymmetrisches Kontaktmuster. Bei weiteren Ausführungsformen sind alle Kontakte an der Vorderseite angeschlossen und sind nicht asymmetrisch. Bei einer solchen Ausführungsform ermöglicht der selbstausrichtende Ansatz die Verwendung eines vom Wesen her hoch selektiven Nassätzens (z.B. im Vergleich zu einem herkömmlich umgesetzten Trockenätzen oder zum Plasmaätzen), um die Kontaktöffnungen zu erzeugen. Bei einer Ausführungsform wird ein Kontaktmuster gebildet, indem ein vorhandenes Gate-Muster in Kombination mit einer lithografischen Kontaktsteckeroperation verwendet wird. Bei einer solchen Ausführungsform ermöglicht der Ansatz das Eliminieren der Notwendigkeit für eine andernfalls kritische lithografische Operation zum Erzeugen eines Kontaktmusters, wie es bei herkömmlichen Ansätzen verwendet wird. Bei einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern wird stattdessen zwischen Poly-(Gate-)Reihen gebildet. Bei einer solchen Ausführungsform wird ein Grabenkontaktgitter nachfolgend zu einer Gate-Gitterstrukturierung aber vor dem Gate-Gitterschneiden gebildet.
  • Bei einer Ausführungsform beinhaltet das Bereitstellen der Struktur 500 eine Herstellung der Gate-Stapelstruktur 508 durch einen Prozess eines Ersetzens des Gates. Bei einem solchen Funktionsplan kann ein Dummy-Gate-Material wie zum Beispiel Polysilicium oder ein Stützmaterial aus Siliciumnitrid entfernt werden und durch ein permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einer solchen Ausführungsform wird eine permanente dielektrische Gate-Schicht auch in diesem Prozess gebildet, im Gegensatz zu einer Durchführung in einer früheren Bearbeitung. Bei einer Ausführungsform können die Dummy-Gates mithilfe eines Trockenätz- oder eines Nassätzprozesses entfernt werden. Bei einer Ausführungsform bestehen die Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mithilfe eines Trockenätzprozesses entfernt, der eine Anwendung von SF6 enthält. Bei einer weiteren Ausführungsform bestehen die Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mithilfe eines Nassätzprozesses entfernt, der eine Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid enthält. Bei einer Ausführungsform bestehen die Dummy-Gates aus Siliciumnitrid und werden mithilfe eines Nassätzprozesses entfernt, der wässrige Phosphorsäure enthält.
  • Wiederum in 5 wird bei der Anordnung der Halbleiterstruktur oder -vorrichtung 500 der Gate-Kontakt über den Isolationsgebieten platziert. Eine solche Anordnung kann als eine ineffiziente Nutzung eines Layoutbereichs betrachtet werden. Bei einer weiteren Ausführungsform weist eine Halbleitervorrichtung jedoch Kontaktstrukturen auf, die in einen Kontakt mit Abschnitten einer Gate-Elektrode treten, die über einem aktiven Gebiet z.B. über einer Finne 505 und in einer gleichen Schicht wie eine Grabenkontaktdurchkontaktierung gebildet werden.
  • Es ist selbstverständlich, dass nicht alle Aspekte des oben beschriebenen Prozesses in die Praxis umgesetzt werden müssen, um in den Erfindungsgedanken und den Umfang der Ausführungsformen der vorliegenden Offenbarung zu fallen. Die hier beschriebenen Prozesse können auch verwendet werden, um eine oder eine Vielzahl von Halbleitervorrichtungen herzustellen. Die Halbleitervorrichtungen können Transistoren oder ähnliche Vorrichtungen sein. Bei einer Ausführungsform sind die Halbleitervorrichtungen zum Beispiel Metalloxid-Halbleitertransistoren (Metal-Oxide Semiconductor transistors, MOS-Transistoren) für eine Logik oder einen Speicher oder sie sind Bipolartransistoren. Bei einer Ausführungsform weisen die Halbleitervorrichtungen auch eine dreidimensionale Architektur wie zum Beispiel eine Nanodrahtvorrichtung, eine Nanobandvorrichtung, eine Tri-Gate-Vorrichtung, eine unabhängig zugängliche Doppel-Gate-Vorrichtung oder eine FinFET-Vorrichtung auf. Eine oder mehrere Ausführungsformen sind besonders nützlich zum Herstellen von Halbleitervorrichtungen in einem Unter-10-Nanometer-Technologieknoten (Unter-10-nm- Technologieknoten).
  • Bei einer Ausführungsform besteht ein dielektrisches Zwischenschichtmaterial (InterLayer Dielectric material, ILD-Material), so wie es in der gesamten vorliegenden Beschreibung verwendet wird, aus einer Schicht eines dielektrischen oder isolierenden Materials oder kann eine solche Schicht enthalten. Zu den Beispielen von geeigneten dielektrischen Materialien gehören, ohne auf diese beschränkt zu sein, Siliciumoxide (z.B. Siliciumdioxid (SiO2)), dotierte Siliciumoxide, fluorierte Siliciumoxide, Kohlenstoff-dotierte Siliciumoxide, zahlreiche aus dem Stand der Technik bekannte dielektrische Materialien mit niedriger Dielektrizitätskonstante und Kombinationen davon. Das dielektrische Zwischenschichtmaterial kann durch herkömmliche Techniken wie zum Beispiel eine chemische Gasphasenabscheidung (CVD), eine physikalische Gasphasenabscheidung (PVD) oder andere Abscheidungsverfahren gebildet werden.
  • Bei einer Ausführungsform, wie sie auch in der gesamten vorliegenden Beschreibung verwendet wird, bestehen die Metallleitungen oder das Verbindungsleitungsmaterial (und das Durchkontaktierungsmaterial) aus einem oder mehreren Metallen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupferleitungen und -strukturen, die gegebenenfalls Sperrschichten zwischen dem Kupfer und dem umgebenden ILD-Material aufweisen können. So wie der Begriff Metall hier verwendet wird, umfasst er Legierungen, Stapel oder andere Kombinationen von mehreren Metallen. Die Metallverbindungsleitungen können zum Beispiel Sperrschichten (z.B. Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN enthalten) oder Stapel von unterschiedlichen Metallen oder Legierungen usw. aufweisen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein, oder sie können aus mehreren Schichten gebildet sein, die leitfähige Auskleidungsschichten und Füllschichten enthalten. Jeder geeignete Abscheidungsprozess wie zum Beispiel ein Galvanisieren, eine chemische Gasphasenabscheidung oder eine physikalische Gasphasenabscheidung kann verwendet werden, um die Verbindungsleitungen zu bilden. Bei einer Ausführungsform bestehen die Verbindungsleitungen aus einem leitfähigen Material wie zum Beispiel, ohne auf diese beschränkt zu sein, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon. Auf die Verbindungsleitungen wird manchmal auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung Bezug genommen.
  • Bei einer Ausführungsform, die auch in der gesamten vorliegenden Beschreibung verwendet wird, bestehen die Hartmaskenmaterialien, Kappenschichten, dielektrischen Beschichtungen oder dielektrischen Kappen aus dielektrischen Materialien, die verschieden sind von dem dielektrischen Zwischenschichtmaterial. Bei einer Ausführungsform können in verschiedenen Gebieten unterschiedliche Hartmasken-, Kappen- oder Stopfenmaterialien verwendet werden, um eine unterschiedliche Aufwachs- oder Ätzselektivität untereinander und zu den darunterliegenden dielektrischen Schichten und Metallschichten bereitzustellen. Bei einigen Ausführungsformen enthält eine Hartmaskenschicht, eine Kappen- oder Stopfenschicht eine Schicht aus einem Nitrid von Silicium (z.B. Siliciumnitrid) oder eine Schicht eines Oxids von Silicium oder beides oder eine Kombination davon. Andere geeignete Materialien können kohlenstoffbasierte Materialien enthalten. Andere Hartmasken-, Kappen- oder Stopfenschichten können, abhängig von der speziellen Umsetzung, auch andere aus dem Stand der Technik bekannte Hartmaskenschichten verwendet werden. Die Hartmasken-, Kappen- oder Stopfenschichten können durch eine CVD, eine PVD oder andere Abscheidungsverfahren gebildet werden.
  • Bei einer Ausführungsform, die auch in der gesamten vorliegenden Beschreibung verwendet wird, werden lithografische Operationen mithilfe einer 193-nm-Immersionslithografie (i193), einer EUV-Lithografie und/oder einer EBDW-Lithografie oder einer Ähnlichen ausgeführt. Es kann ein positiver Schutzlack oder ein negativer Schutzlack verwendet werden. Bei einer Ausführungsform ist eine Lithografiemaske eine Dreischichtmaske, die aus einem topografischen Maskenanteil, einer Antireflexbeschichtung (Anti-Reflective Coating layer, ARC-Schicht) und einer lichtundurchlässigen Schicht besteht. Bei einer speziellen solchen Ausführungsform ist der topografischen Maskenanteil eine Kohlenstoffhartmaskenschicht (Carbon HardMask layer, CHM-Schicht) und die Antireflexbeschichtung ist eine Silicium-ARC-Schicht.
  • Bei einem weiteren Aspekt beziehen sich ein oder mehrere Ausführungsformen auf benachbarte Halbleiterstrukturen oder -vorrichtungen, die durch selbstausrichtende Gate-Endkappenstrukturen (Self-Aligned Gate Endcap structures SAGE-Strukturen) voneinander getrennt sind. Spezielle Ausführungsformen können sich auf eine Integration von Nanodrähten mit mehreren Breiten (Multi-Wsi) und -Nanobändern in einer SAGE-Architektur beziehen, die durch eine SAGE-Wand voneinander getrennt sind. Bei einer Ausführungsform werden Nanodrähte/Nanobänder mit Multi-Wsi in einem SAGE-Architekturabschnitt eines Front-End-Prozessablaufs integriert. Ein solcher Prozessablauf kann eine Integration von Nanodrähten und Nanobändern mit unterschiedlichen Wsi beinhalten, um eine robuste Funktionalität von Transistoren der nächsten Generation mit einer niedrigen Leistungsaufnahme und einer hohen Leistungsfähigkeit bereitzustellen. Die zugehörigen epitaktischen Source- oder Drain-Gebiete können eingebettet werden (z.B. werden Abschnitte der Nanodrähte entfernt und danach wird ein Source- oder Drain-Aufwachsen (S/D-Aufwachsen) ausgeführt).
  • Zum besseren Verständnis können Vorzüge einer selbstausrichtenden Gate-Endkappenarchitektur (SAGE architecture) das Ermöglichen einer höheren Auslegungsdichte und insbesondere einer Skalierung eines Diffusion-zu-Diffusion-Abstands beinhalten. Zum Bereitstellen eines anschaulichen Vergleichs zeigt 6 eine Ansicht eines Querschnitts, der durch Nanodrähte und Finnen für eine Architektur ohne Endkappe gemäß einer Ausführungsform der vorliegenden Erfindung gelegt wurde. 7 zeigt eine Ansicht eines Querschnitts, der durch Nanodrähte und Finnen für eine Architektur einer selbstausrichtenden Gate-Endkappe (Self-Aligned Gate Endcap architecture, SAGE-Architektur) gemäß einer Ausführungsform der vorliegenden Erfindung gelegt wurde.
  • In 6 enthält eine integrierte Schaltkreisstruktur 600 ein Substrat 602, das Finnen 604 aufweist, die daraus um eine Länge 606 über einer Isolationsstruktur 608 hervorstehen, welche die unteren Abschnitte der Finnen 604 seitlich umgibt. Wie gezeigt wird, können die oberen Abschnitte der Finnen eine Isolationsstruktur 622 (wie sie zum Beispiel in Zusammenhang mit den 1A bis 1Q oder 2A bis 2K beschrieben wird) und eine aufgewachsene Erweiterungsschicht 620 enthalten. Entsprechende Nanodrähte 605 befinden sich über den Finnen 604. Über der integrierten Schaltkreisstruktur 600 kann eine Gate-Struktur gebildet werden, um eine Vorrichtung herzustellen. Es können jedoch Unterbrechungen in einer solchen Gate-Struktur untergebracht werden, um den Abstand zwischen den Paaren aus Finne 604 und Nanodraht 605 zu vergrößern.
  • In 6 können bei einer Ausführungsform, der Gate-Bildung folgend, die unteren Abschnitte der Struktur 600 auf die Ebene 634 planarisiert und/oder geätzt werden, um eine Rückseite einschließlich der Unterseiten der Gate-Strukturen und der epitaktischen Source- oder Drain-Strukturen freiliegend zu lassen. Es ist selbstverständlich, dass die Rückseiten- (Boden)kontakte auf den freiliegenden Unterseiten der epitaktischen Source- oder Drain-Strukturen gebildet werden können. Es ist auch selbstverständlich, dass das Planarisieren und/oder Ätzen auf andere Ebenen wie zum Beispiel 630 oder 632 erfolgen kann.
  • Im Gegensatz dazu enthält eine integrierte Schaltkreisstruktur 750 in 7 ein Substrat 752, das Finnen 754 aufweist, die daraus um eine Länge 756 über einer Isolationsstruktur 758 hervorstehen, welche die unteren Abschnitte der Finnen 754 seitlich umgibt. Wie gezeigt wird, können die oberen Abschnitte der Finnen eine Isolationsstruktur 772 (wie sie zum Beispiel in Zusammenhang mit den 1A bis 1Q oder 2A bis 2K beschrieben wird) und eine aufgewachsene Erweiterungsschicht 770 enthalten. Entsprechende Nanodrähte 755 befinden sich über den Finnen 754. Innerhalb der Isolationsstruktur 758 und zwischen benachbarten Paaren aus Finne 754 und Nanodraht 755 sind isolierende SAGE-Wände 760 (auf denen, wie gezeigt wird, eine Hartmaske vorhanden sein kann) enthalten. Der Abstand zwischen einer isolierenden SAGE-Wand 760 und einem nächsten Paar aus Finne 754 und Nanodraht 755 definiert den Gate-Endkappenabstand 762. Über der integrierten Schaltkreisstruktur 750 kann zwischen den isolierenden SAGE-Wänden eine Gate-Struktur gebildet werden, um eine Vorrichtung herzustellen. Unterbrechungen in einer solchen Gate-Struktur werden durch die isolierenden SAGE-Wände festgelegt. Da die isolierenden SAGE-Wände 760 selbstausrichtend sind, können Einschränkungen von herkömmlichen Ansätzen auf ein Mindestmaß herabgesetzt werden, um einen aggressiveren Diffusion-zu-Diffusion-Abstand zu ermöglichen. Da drüber hinaus die Gate-Strukturen an allen Orten Unterbrechungen enthalten, können individuelle Gate-Strukturabschnitte in einer Schicht durch lokale Verbindungselemente verbunden werden, die über den isolierenden SAGE-Wänden 760 gebildet sind. Wie gezeigt wird, können die isolierend SAGE-Wände 760 bei einer Ausführungsform jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfassen.
  • In 7 können bei einer Ausführungsform, der Gate-Bildung folgend, die unteren Abschnitte der Struktur 700 auf die Ebene 784 planarisiert und/oder geätzt werden, um eine Rückseite einschließlich der Unterseiten der Gate-Strukturen und der epitaktischen Source- oder Drain-Strukturen freiliegend zu lassen. Es ist selbstverständlich, dass die Rückseiten- (Boden)kontakte auf den freiliegenden Unterseiten der epitaktischen Source- oder Drain-Strukturen gebildet werden können. Es ist auch selbstverständlich, dass das Planarisieren und/oder Ätzen auf andere Ebenen wie zum Beispiel 780 oder 782 erfolgen kann.
  • Ein Bearbeitungsplan für eine selbstausrichtende Gate-Endkappe (SAGE-Bearbeitungsplan) beinhaltet die Bildung von Gate-/Grabenkontaktendkappen, die sich selbst auf Finnen ausrichten, ohne eine Extralänge zum Berücksichtigen von Lageabweichungen einer Maske zu benötigen. Somit können einige Ausführungsformen umgesetzt werden, die eine Verkleinerung von Transistorauslegungsbereichen ermöglichen. Einige hier beschriebene Ausführungsformen können die Herstellung von Isolationsstrukturen einer Gate-Endkappe beinhalten, auf die auch als Gate-Wände, Gate-Isolationswände oder selbstausrichtende Gate-Endkappenwände (SAGE-Wände) Bezug genommen werden kann.
  • Wie in der ganzen Offenbarung beschrieben wird, können bei einer Ausführungsform die Isolationsstrukturen mit einer selbstausrichtenden Gate-Endkappe (SAGE) aus einem Material oder mehreren Materialien bestehen, die geeignet sind, um Abschnitte von permanenten Gate-Strukturen endgültig elektrisch voneinander zu isolieren oder um zu dieser Isolierung beizutragen. Beispielhafte Materialien oder Materialkombinationen weisen eine einzige Materialstruktur wie zum Beispiel Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder Kohlenstoff-dotiertes Siliciumnitrid auf. Weitere beispielhafte Materialien oder Materialkombinationen weisen einen Mehrschichtstapel auf, der einen unteren Abschnitt aus Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder Kohlenstoff-dotiertes Siliciumnitrid und einen oberen Abschnitt aus einem Material mit einer höheren Dielektrizitätskonstante wie zum Beispiel Hafniumoxid aufweist.
  • Zum Hervorheben einer beispielhaften integrierten Schaltkreisstruktur, die drei vertikal angeordnete Nanodrähte aufweist, zeigt 8A eine dreidimensionale Querschnittsansicht einer nanodrahtbasierten integrierten Schaltkreisstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. 8B zeigt eine Querschnittsansicht einer Source- oder Drain-Ansicht der nanodrahtbasierten integrierten Schaltkreisstruktur der 8A, die entlang einer a-a'-Achse gelegt wurde. 8C zeigt eine Querschnittsansicht einer Kanalansicht der nanodrahtbasierten integrierten Schaltkreisstruktur der 8A, die entlang einer b-b'-Achse gelegt wurde.
  • In 8A weist eine integrierte Schaltkreisstruktur 800 ein oder mehrere vertikal gestapelte Nanodrähte (Gruppe 804) über einem Substrat 802 auf. Wie gezeigt wird, sind bei einer Ausführungsform eine lokale Isolationsstruktur 802C, eine aufgewachsene Erweiterungsschicht 802B und ein unterer Substratabschnitt 802A in dem Substrat 802 enthalten. Eine optionale Finne, der sich unter dem untersten Nanodraht befindet und aus dem Substrat 802 gebildet ist, wird aus anschaulichen Gründen zum Zweck eines Hervorhebens des Nanodrahtabschnitts nicht gezeigt. Einige der hier beschriebenen Ausführungsformen beziehen sich sowohl auf Einzeldrahtvorrichtungen als auch auf Mehrdrahtvorrichtungen. Zu anschaulichen Zwecken werden bei einem Beispiel Vorrichtungen auf der Basis von drei Nanodrähten gezeigt, welche die Nanodrähte 804A, 804B und 804C aufweisen. Für eine einfachere Beschreibung wird der Nanodraht 804A als ein Beispiel verwendet, wenn sich die Beschreibung auf Einen der Nanodrähte konzentriert. Es ist selbstverständlich, dass, wenn Attribute eines Nanodrahts beschrieben werden, die Ausführungsformen, die auf einer Vielzahl von Nanodrähten beruhen, die gleichen oder im Wesentlichen gleichen Attribute für alle Nanodrähte aufweisen.
  • Jeder der Nanodrähte 804 enthält ein Kanalgebiet 806 in dem Nanodraht. Das Kanalgebiet 806 weist eine Länge (L) auf. In 8C weist das Kanalgebiet einen Umfang (Pc) auf, der orthogonal zur Länge (L) ist. Sowohl in 8A als auch in 8C umgibt ein Gate-Elektrodenstapel 808 den gesamten Umfang (Pc) von jedem der Kanalgebiete 806. Der Gate-Elektrodenstapel 808 weist eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht zwischen dem Kanalgebiet 806 und der (nicht gezeigten) Gate-Elektrode auf. Bei einer Ausführungsform ist das Kanalgebiet in der Hinsicht diskret, dass es vollständig von dem Gate-Elektrodenstapel 808 ohne ein dazwischenliegendes Material wie zum Beispiel einem darunterliegenden Substratmaterial oder darüberliegenden Kanalherstellungsmaterialien umgeben wird. Folglich sind bei einigen Ausführungsformen, die eine Vielzahl von Nanodrähten 804 aufweisen, auch die Kanalgebiete 806 relativ zueinander diskret.
  • Die integrierte Schaltkreisstruktur 800 enthält sowohl in 8A als auch in 8B ein Paar nichtdiskreter Source- oder Drain-Gebiete 810/812. Das Paar nichtdiskreter Source- oder Drain-Gebiete 810/812 befindet sich auf beiden Seiten der Kanalgebiete 806 der Vielzahl von vertikal gestapelten Nanodrähten 804. Das Paar nichtdiskreter Source- oder Drain-Gebiete 810/812 grenzt an die Kanalgebiete 806 der Vielzahl von vertikal gestapelten Nanodrähten 804. Bei einer solchen, nicht gezeigten, Ausführungsform grenzt das Paar nichtdiskreter Source- oder Drain-Gebiete 810/812 dadurch direkt vertikal an die Kanalgebiete 806, dass ein epitaktisches Aufwachsen auf und zwischen die Nanodrahtabschnitte erfolgt, die sich über die Kanalgebiete 806 hinaus erstrecken, wobei die Nanodrahtenden innerhalb der Source- oder Drain-Strukturen gezeigt werden. Wie in 8A gezeigt wird, grenzt das Paar nichtdiskreter Source- oder Drain-Gebiete 810/812 bei einer weiteren Ausführungsform dadurch indirekt an die Kanalgebiete 806, dass sie an den Enden der Nanodrähte und nicht zwischen den Nanodrähten gebildet werden.
  • Wie gezeigt wird, sind die Source- oder Drain-Gebiete 810/812 bei einer Ausführungsform dadurch nichtdiskret, dass keine individuellen und diskreten Source- oder Drain-Gebiete für jedes Kanalgebiet 806 eines Nanodrahts 804 vorhanden sind. Bei einigen Ausführungsformen, die eine Vielzahl von Nanodrähten 804 aufweisen, sind folglich die Source- oder Drain-Gebiete 810/812 globale oder vereinigte Source- oder Drain-Gebiete, im Gegensatz zu diskreten Gebieten für jeden Nanodraht. Dies bedeutet, dass nichtdiskrete Source- oder Drain-Gebiete 810/812 in dem Sinne global sind, dass ein einziges vereinigtes Element als ein Source- oder Drain-Gebiet für eine Vielzahl von (in diesem Fall 3) Nanodrähten 804 und insbesondere für mehr als ein diskretes Kanalgebiet 806 verwendet wird. Bei einer Ausführungsform weist jedes Paar nichtdiskreter Source- oder Drain-Gebiete 810/812 aus einer Querschnittsperspektive, die orthogonal zur Länge der diskreten Kanalgebiete 806 ist, eine ungefähr rechteckige Form mit einem unteren verjüngten Abschnitt und einem oberen Scheitelpunktabschnitt auf, wie in 8C gezeigt wird. Bei weiteren Ausführungsformen sind die Source- oder Drain-Gebiete 810/812 der Nanodrähte jedoch relativ größere, immer noch diskrete, nichtvertikal vereinigte epitaktische Strukturen wie zum Beispiel Noppen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung und wie in den 8A und 8B gezeigt wird, weist die integrierte Schaltkreisstruktur 800 außerdem ein Paar Kontakte 814 auf, wobei sich jeder Kontakt 814 an einem der Paare nichtdiskreter Source- oder Drain-Gebiete 810/812 befindet. Bei einer solchen Ausführungsform umgibt jeder Kontakt 814 in einer vertikalen Ausrichtung das jeweilige Source- oder Drain-Gebiet 810/812 vollständig. Bei einem weiteren Aspekt kann der gesamte Umfang der nichtdiskreten Source- oder Drain-Gebiete 810/812 nicht für einen Kontakt mit den Kontakten 814 zugänglich sein, somit umgibt der Kontakt 814 die nichtdiskreten Source- oder Drain-Gebiete 810/812 nur teilweise, wie in 8B gezeigt wird. Bei einer nicht gezeigten gegensätzlichen Ausführungsform wird der gesamte Umfang der nichtdiskreten Source- oder Drain-Gebiete 810/812, wie er entlang der Achse a-a' erhalten wurde, von den Kontakten 814 umgeben.
  • Wiederum in 8A umfasst die integrierte Schaltkreisstruktur 800 bei einer Ausführungsform außerdem ein Paar Abstandhalter 816. Wie gezeigt wird, können äußere Abschnitte des Abstandhalterpaars 816 Abschnitte der nichtdiskreten Source- oder Drain-Gebiete 810/812 überlagern, was „eingebettete“ Abschnitte der nichtdiskreten Source- oder Drain-Gebiete 810/812 unterhalb des Abstandhalterpaars 816 bereitstellt. Wie auch gezeigt wird, müssen sich die eingebetteten Abschnitte der nichtdiskreten Source- oder Drain-Gebiete 810/812 nicht unterhalb der Gesamtheit des Abstandhalterpaars 816 erstrecken.
  • Das Substrat 802 kann aus einem Material bestehen, das für eine Herstellung von integrierten Schaltkreisstrukturen geeignet ist. Bei einer Ausführungsform enthält das Substrat 802 ein unteres Vollsubstrat, das aus einem einzigen Kristall eines Materials besteht, zu dem, ohne auf diese beschränkt zu sein, Silicium, Germanium, Siliciumgermanium, Germaniumzinn, Siliciumgermaniumzinn oder ein zusammengesetztes Halbleitermaterial aus der III.-V. Hauptgruppe gehören können. Auf dem unteren Vollsubstrat befindet sich eine obere Isolatorschicht, die aus einem Material besteht, zu dem, ohne auf diese beschränkt zu sein, Siliciumdioxid, Siliciumnitrid oder Siliciumoxynitrid gehören können. Die Struktur 800 kann somit ausgehend von einem Halbleiter-auf-Isolator-Substrat hergestellt werden. Alternativ kann die Struktur 800 direkt aus einem Vollsubstrat gebildet werden, und eine lokale Oxidation wird verwendet, um elektrisch isolierende Abschnitte anstelle der oberen Isolatorschicht zu bilden. Bei einer weiteren alternativen Ausführungsform wird die Struktur 800 direkt aus dem Vollsubstrat gebildet und ein Dotieren wird verwendet, um darauf elektrisch isolierte aktive Gebiete wie zum Beispiel Nanodrähte zu bilden. Bei einer solchen Ausführungsform weist der erste Nanodraht (d.h. in der Nähe des Substrats) eine Form einer Struktur eines Omega-FET-Typs auf.
  • Bei einer Ausführungsform können die Nanodrähte 804 als Drähte oder Bänder dimensioniert sein, wie nachfolgend beschrieben wird, und sie können rechteckige oder rundere Ecken aufweisen. Bei einer Ausführungsform bestehen die Nanodrähte 804 aus einem Material wie zum Beispiel, ohne auf dieses beschränkt zu sein, Silicium, Germanium oder einer Kombination davon. Bei einer solchen Ausführungsform sind die Nanodrähte einkristallin. Für einen Siliciumnanodraht 804 kann ein einkristalliner Nanodraht zum Beispiel auf einer globalen (100)-Ausrichtung z.B. mit einer <100>-Ebene in der z-Richtung basiert sein. Wie nachfolgend beschrieben wird, können auch andere Ausrichtungen in Betracht gezogen werden. Bei einer Ausführungsform liegen die Abmessungen der Nanodrähte 804 aus einer Querschnittsperspektive auf der Nanoskala. Bei einer spezifischen Ausführungsform ist die kleinste Abmessung der Nanodrähte 804 geringer als ungefähr 20 Nanometer. Bei einer Ausführungsform bestehen die Nanodrähte 804 insbesondere in den Kanalgebieten 806 aus einem gespannten Material.
  • In 8C weist jedes der Kanalgebiete 806 bei einer Ausführungsform eine Breite (Wc) und eine Höhe (Hc) auf, wobei die Breite (Wc) ungefähr gleich der Höhe (Hc) ist. Dies bedeutet, dass in beiden Fällen die Kanalgebiete 806 ein ungefähr quadratisches und bei gerundeten Ecken ein ungefähr kreisförmiges Querschnittsprofil aufweisen. Bei einem weiteren Aspekt müssen die Breite und die Höhe des Kanalgebiets nicht gleich sein, wie es zum Beispiel für Nanobänder der Fall ist, die in der ganzen Offenbarung beschrieben werden.
  • Wiederum in 8A, 8B und 8C können die unteren Abschnitte der Struktur 800 bei einer Ausführungsform auf die Ebene 899 planarisiert und/oder geätzt werden, um eine Rückseite einschließlich der Unterseiten der Gate-Strukturen und der epitaktischen Source- oder Drain-Strukturen freiliegend zu lassen. Es ist selbstverständlich, dass die Rückseiten- (Boden)kontakte auf den freiliegenden Unterseiten der epitaktischen Source- oder Drain-Strukturen gebildet werden können.
  • Wie es in der ganzen Offenbarung beschrieben wird, enthält eine integrierte Schaltkreisstruktur bei einer Ausführungsform nichtplanare Vorrichtungen wie zum Beispiel, ohne auf diese beschränkt zu sein, eine FinFET- oder eine Tri-Gate-Struktur mit einer oder mehreren entsprechenden darüberliegenden Nanodrahtstrukturen, und eine Isolationsstruktur zwischen der FinFET- oder der Tri-Gate-Struktur und den einen oder mehreren entsprechenden darüberliegenden Nanodrahtstrukturen. Bei einigen Ausführungsformen wird die FinFET- oder Tri-Gate-Struktur beibehalten. Bei weiteren Ausführungsformen wird die FinFET- oder Tri-Gate-Struktur letztlich in einem Substratentfernungsprozess entfernt.
  • Wie in der gesamten vorliegenden Anmeldung beschrieben wird, kann ein darunterliegendes Substrat aus einem Halbleitermaterial bestehen, das einen Herstellungsprozesses überstehen kann und in dem eine Ladung migrieren kann. Bei einer Ausführungsform ist das Substrat ein Vollsubstrat, das aus einer kristallinen Silicium-, einer Siliciumgermanium- oder einer Germaniumschicht besteht, die mit einem Ladungsträger wie zum Beispiel, ohne auf diese beschränkt zu sein, Phosphor, Arsen, Bor, Gallium oder einer Kombination davon dotiert ist, um ein aktives Gebiet zu bilden. Bei einer Ausführungsform ist die Konzentration von Siliciumatomen in einem Vollsubstrat größer als 97%. Bei einer weiteren Ausführungsform besteht das Vollsubstrat aus einer epitaktischen Schicht, die oben auf ein anderes kristallines Substrat aufgewachsen wird, z.B. eine epitaktische Siliciumschicht, die oben auf ein Bor-dotiertes monokristallines Silicium-Vollsubstrat aufgewachsen wird. Ein Vollsubstrat kann alternativ aus einem Material aus der III.-V. Hauptgruppe bestehen. Bei einer Ausführungsform besteht ein Vollsubstrat aus einem Material aus der III.-V. Hauptgruppe wie zum Beispiel, ohne auf diese beschränkt zu sein, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indium-Gallium-Arsenid, Aluminium-Gallium-Arsenid, Indium-Gallium-Phosphid oder einer Kombination davon. Bei einer Ausführungsform besteht ein Vollsubstrat aus einem Material aus der III.-V. Hauptgruppe und die Verunreinigungsatome des Ladungsträgerdotierstoffs sind Materialien wie zum Beispiel, ohne auf diese beschränkt zu sein, Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Die hier offenbarten Ausführungsformen können verwendet werden, um eine große Vielfalt von verschiedenen Typen integrierter Schaltkreise und/oder mikroelektronischer Vorrichtungen anzufertigen. Zu den Beispielen dieser integrierten Schaltkreise gehören, ohne auf diese beschränkt zu sein, Prozessoren Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrosteuereinheiten und Ähnliche. Bei weiteren Ausführungsformen kann ein Halbleiterspeicher angefertigt werden. Darüber hinaus können die integrierten Schaltkreise oder anderen mikroelektronischen Vorrichtungen in einer großen Vielfalt von aus dem Stand der Technik bekannten elektronischen Vorrichtungen verwendet werden. In Computersystemen (z.B. Desktop-Computern, Laptop-Computern und Servern), Mobiltelefonen, persönlichen Elektronikeinheiten usw. können zum Beispiel die integrierten Schaltkreise mit einem Bus oder anderen Komponenten in den Systemen verbunden werden. Ein Prozessor kann zum Beispiel durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. verbunden werden. Sowohl der Prozessor, der Speicher als auch der Chipsatz können potenziell mithilfe der hier offenbarten Ansätze hergestellt werden.
  • 9 zeigt eine Computervorrichtung 900 gemäß einer Umsetzung einer Ausführungsform der vorliegenden Offenbarung. Die Computervorrichtung 900 beherbergt eine Leiterplatte 902. Die Leiterplatte 902 kann eine Anzahl von Komponenten umfassen, zu denen, ohne auf diese beschränkt zu sein, ein Prozessor 904 und mindestens ein Kommunikationschip 906 gehören. Der Prozessor 904 ist physisch und elektrisch an die Leiterplatte 902 angeschlossen. Bei einigen Umsetzungen ist der mindestens eine Kommunikationschip 906 auch physisch und elektrisch an die Leiterplatte 902 angeschlossen. Bei weiteren Umsetzungen bildet der Kommunikationschip 906 einen Teil des Prozessors 904.
  • Abhängig von ihren Anwendungen kann die Computervorrichtung 900 eine oder mehrere weitere Komponenten umfassen, die gegebenenfalls mit der Leiterplatte 902 physisch und elektrisch verbunden sind. Zu diesen und anderen Komponenten gehören, ohne auf diese beschränkt zu sein, ein flüchtiger Speicher (z.B. ein DRAM), ein nichtflüchtiger Speicher (z.B. ein ROM), ein Flashspeicher, ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Steuereinheit einer Touchscreen-Anzeige, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine globale Positionsbestimmungssystemvorrichtung (Global Positioning System device, GPS-Vorrichtung), ein Kompass, ein Beschleunigungsmesser, ein Kreisel, ein Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie zum Beispiel ein Festplattenlaufwerk, eine CD, eine DVD und so weiter).
  • Der Kommunikationschip 906 ermöglicht drahtlose Kommunikationen für das Übertragen von Daten von und zu der Computervorrichtung 900. Der Begriff „drahtlos“ und seine Abwandlungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch das Verwenden einer modulierten elektromagnetischen Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die zugeordneten Vorrichtungen keine Verdrahtungen enthalten, obwohl bei einigen Ausführungsformen keine vorhanden sein müssen. Der Kommunikationschip 906 kann eine Anzahl von drahtlosen Standards und Protokollen umsetzen zu denen, ohne auf diese beschränkt zu sein, gehören: Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie beliebige weitere Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Computervorrichtung 900 kann eine Vielzahl von Kommunikationschips 906 umfassen. Zum Beispiel kann ein erster Kommunikationschip 906 für eine drahtlose Kommunikation in einem Nahbereich wie zum Beispiel Wi-Fi und Bluetooth zweckbestimmt sein und ein zweiter Kommunikationschip 906 kann für eine drahtlose Kommunikation in einem Fernbereich wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen zweckbestimmt sein.
  • Der Prozessor 904 der Computervorrichtung 900 kann einen ungehäusten integrierten Schaltkreischip aufweisen, der in dem Prozessor 904 untergebracht ist. Der ungehäusten integrierte Schaltkreischip des Prozessors 904 kann eine oder mehrere Strukturen wie zum Beispiel integrierte Schaltkreisstrukturen mit Rundum-Gate enthalten, die eine Finnenstapelisolation aufweisen und die gemäß den Umsetzungen von Ausführungsformen der vorliegenden Offenbarung gefertigt werden. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die oder der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder in einem Speicher gespeichert werden können.
  • Der Kommunikationschip 906 weist auch einen ungehäusten integrierten Schaltkreischip auf, der in dem Kommunikationschip 906 untergebracht ist. Der ungehäusten integrierte Schaltkreischip des Kommunikationschips 906 kann eine oder mehrere Strukturen wie zum Beispiel integrierte Schaltkreisstrukturen mit Rundum-Gate enthalten, die eine Finnenstapelisolation aufweisen und die gemäß den Umsetzungen von Ausführungsformen der vorliegenden Offenbarung gefertigt werden.
  • Bei weiteren Umsetzungen kann eine weitere Komponente, die innerhalb der Computervorrichtung 900 untergebracht ist, einen ungehäusten integrierten Schaltkreischip enthalten, der eine oder mehrere Strukturen wie zum Beispiel integrierte Schaltkreisstrukturen mit Rundum-Gate aufweist, die eine Finnenstapelisolation aufweisen und die gemäß den Umsetzungen von Ausführungsformen der vorliegenden Offenbarung gefertigt werden.
  • Bei verschiedenen Umsetzungen kann die Computervorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet-Computer, ein persönlicher Datenassistent (Personal Digital Assistant, PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, ein Beistellgerät, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorecorder sein. Bei weiteren Umsetzungen kann die Computervorrichtung 900 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 10 zeigt ein Zwischenelement 1000, das eine oder mehrere Ausführungsformen der vorliegenden Offenbarung enthält. Das Zwischenelement 1000 ist ein dazwischenliegendes Substrat, das verwendet wird, um als Brücke zwischen einem ersten Substrat 1002 und einem zweiten Substrat 1004 zu dienen. Das erste Substrat 1002 kann zum Beispiel ein integrierter Schaltkreischip sein. Das zweite Substrat 1004 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltkreischip sein. Im Allgemeinen ist der Zweck eines Zwischenelements 1000 eine Verbindung für eine größere Schrittweite aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Ein Zwischenelement 1000 kann zum Beispiel einen ungehäusten integrierten Schaltkreischip mit einer Kugelgitteranordnung (Ball Grid Array, BGA) 1006 verbinden, die nachfolgend mit dem zweiten Substrat 1004 verbunden werden kann. Bei einigen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an einander entgegengesetzten Seiten des Zwischenelements 1000 befestigt. Bei weiteren Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an der gleichen Seite des Zwischenelements 1000 befestigt. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate mithilfe des Zwischenelements 1000 miteinander verbunden.
  • Das Zwischenelement 1000 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial wie zum Beispiel Polyimid gefertigt sein. Bei weiteren Umsetzungen kann das Zwischenelement 1000 abwechselnd aus starren oder flexiblen Materialien gefertigt sein, welche die gleichen Materialien aufweisen, wie sie oben für eine Verwendung in einem Halbleitersubstrat beschrieben werden, wie zum Beispiel Silicium, Germanium und oder andere Materialien aus der III.-V. Hauptgruppe.
  • Das Zwischenelement 1000 kann Metallverbindungen 1008 und Durchkontaktierungen 1010 enthalten, die, ohne auf diese beschränkt zu sein, Silicium-Durchkontaktierungen (Through-Silicon Vias, TSVs) 1012 aufweisen. Das Zwischenelement 1000 kann außerdem eingebettete Vorrichtungen enthalten 1014, die sowohl passive als auch aktive Vorrichtungen aufweisen. Zu diesen Vorrichtungen gehören, ohne auf diese beschränkt zu sein, Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und Vorrichtungen für elektrostatische Entladungen (ElectroStatic Discharge devices, ESD-Vorrichtungen). Komplexere Vorrichtungen wie zum Beispiel Hochfrequenzvorrichtungen (HF-Vorrichtungen), Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können auch auf dem Zwischenelement 1000 gebildet werden. Gemäß den Ausführungsformen der Offenbarung können die hier offenbarten Vorrichtungen und Prozesse bei der Herstellung des Zwischenelements 1000 oder bei der Herstellung von Komponenten verwendet werden, die in dem Zwischenelement 1000 enthalten sind.
  • Somit weisen die Ausführungsformen der vorliegenden Offenbarung integrierte Schaltkreisstrukturen mit Rundum-Gate, die eine Finnenstapelisolation aufweisen, und ein Verfahren zum Herstellen von integrierten Schaltkreisstrukturen mit Rundum-Gate auf, die eine Finnenstapelisolation aufweisen.
  • Die obige Beschreibung der dargestellten Umsetzungen von Ausführungsformen der Offenbarung einschließlich dessen, was in der Zusammenfassung beschrieben wird, ist nicht so zu verstehen, dass sie erschöpfend ist oder dass sie die offenbarten Ausführungsformen genau auf die offenbarten Gestaltungen beschränkt. Obwohl spezifische Ausführungsformen und Beispiele der Offenbarung hier zu anschaulichen Zwecken beschrieben werden, sind, wie der Fachmann erkennen wird, zahlreiche äquivalente Modifikationen innerhalb des Umfangs der Offenbarung möglich.
  • Diese Modifikationen können angesichts der obigen detaillierten Beschreibung an der Offenbarung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe dürfen nicht so interpretiert werden, dass sie die Offenbarung auf die spezifischen Umsetzungen begrenzen, die in der Beschreibung und den Ansprüchen offenbart werden. Stattdessen wird der Umfang der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt, die gemäß den etablierten Lehren der Interpretation von Ansprüchen zu interpretieren sind.
  • Beispielhafte Ausführungsform 1: Eine integrierte Schaltkreisstruktur weist eine untere Finnenstruktur auf einem Substrat auf, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur befindet sich eine Isolationsstruktur. Die Isolationsstruktur weist ein erstes dielektrisches Material auf, das Gebiete eines zweiten dielektrischen Materials umgibt. Auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet sich eine vertikale Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 2: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die komplanar mit einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur ist.
  • Beispielhafte Ausführungsform 3: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die sich oberhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet.
  • Beispielhafte Ausführungsform 4: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die sich unterhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet.
  • Beispielhafte Ausführungsform 5: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, 2, 3 oder 4, die außerdem einen Gate-Stapel aufweist, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten umgibt.
  • Beispielhafte Ausführungsform 6: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 5, wobei der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode enthält.
  • Beispielhafte Ausführungsform 7: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5 oder 6, die außerdem ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten aufweist.
  • Beispielhafte Ausführungsform 8: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5 oder 6, die außerdem ein Paar diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten aufweist.
  • Beispielhafte Ausführungsform 9: Eine Computervorrichtung weist eine Leiterplatte und eine mit der Leiterplatte verbundene Komponente auf. Die Komponente enthält eine integrierte Schaltkreisstruktur, die eine untere Finnenstruktur auf einem Substrat aufweist, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur befindet sich eine Isolationsstruktur. Die Isolationsstruktur weist ein erstes dielektrisches Material auf, das Gebiete eines zweiten dielektrischen Materials umgibt. Auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet sich eine vertikale Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 10: Die Computervorrichtung der beispielhaften Ausführungsform 9, die außerdem einen Speicher aufweist, der mit der Leiterplatte verbunden ist.
  • Beispielhafte Ausführungsform 11: Die Computervorrichtung der beispielhaften Ausführungsform 9 oder 10, die außerdem einen Kommunikationschip aufweist, der mit der Leiterplatte verbunden ist.
  • Beispielhafte Ausführungsform 12: Die Computervorrichtung der beispielhaften Ausführungsform 9, 10 oder 11, wobei die Komponente ein ungehäuster integrierter Schaltkreischip in einem Gehäuse ist.
  • Beispielhafte Ausführungsform 13: Die Computervorrichtung der beispielhaften Ausführungsform 9, 10, 11 oder 12, wobei die Komponente ausgewählt wird aus der Gruppe, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.
  • Beispielhafte Ausführungsform 14: Eine integrierte Schaltkreisstruktur weist eine untere Finnenstruktur auf einem Substrat auf, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur befindet sich eine Isolationsstruktur. Auf einer Isolationsstruktur und vertikal über der Oberfläche der unteren Finnenstruktur befindet sich eine vertikale Anordnung von horizontalen Nanodrähten. Parallel zu der vertikalen Anordnung von horizontalen Nanodrähten befindet sich eine Gate-Endkappenstruktur. Ein Abschnitt der Gate-Endkappenstruktur ist eine vertikale Fortsetzung eines Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 15: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 14, wobei die Gate-Endkappenstruktur einen oberen Abschnitt auf dem Abschnitt der Gate-Endkappenstruktur aufweist, der die vertikale Fortsetzung des Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten ist.
  • Beispielhafte Ausführungsform 16: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 14 oder 15, wobei ein Abschnitt der Isolationsstruktur entlang einer ersten der Seitenwände der unteren Finnenstruktur nicht durchgängig mit einem Abschnitt der Isolationsstruktur entlang einer zweiten der Seitenwände der unteren Finnenstruktur ist.
  • Beispielhafte Ausführungsform 17: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 14, 15 oder 16, die außerdem einen Gate-Stapel aufweist, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten umgibt.
  • Beispielhafte Ausführungsform 18: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 17, wobei der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode enthält.
  • Beispielhafte Ausführungsform 19: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 14, 15, 16, 17 oder 18, die außerdem ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten aufweist.
  • Beispielhafte Ausführungsform 20: Die integrierte Schaltkreisstruktur der beispielhaften Ausführungsform 14, 15, 16, 17 oder 18, die außerdem ein Paar diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten aufweist.
  • Beispielhafte Ausführungsform 21: Eine Computervorrichtung weist eine Leiterplatte und eine mit der Leiterplatte verbundene Komponente auf. Die Komponente enthält eine integrierte Schaltkreisstruktur, die eine untere Finnenstruktur auf einem Substrat aufweist, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist. Auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur befindet sich eine Isolationsstruktur. Auf einer Isolationsstruktur und vertikal über der Oberfläche der unteren Finnenstruktur befindet sich eine vertikale Anordnung von horizontalen Nanodrähten. Parallel zu der vertikalen Anordnung von horizontalen Nanodrähten befindet sich eine Gate-Endkappenstruktur. Ein Abschnitt der Gate-Endkappenstruktur ist eine vertikale Fortsetzung eines Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 22: Die Computervorrichtung der beispielhaften Ausführungsform 21, die außerdem einen Speicher aufweist, der mit der Leiterplatte verbunden ist.
  • Beispielhafte Ausführungsform 23: Die Computervorrichtung der beispielhaften Ausführungsform 21 oder 22 weist außerdem einen Kommunikationschip auf, der mit der Leiterplatte verbunden ist.
  • Beispielhafte Ausführungsform 24: Die Computervorrichtung der beispielhaften Ausführungsform 21, 22 oder 23, wobei die Komponente ein ungehäuster integrierter Schaltkreischip in einem Gehäuse ist.
  • Beispielhafte Ausführungsform 25: Die Computervorrichtung der beispielhaften Ausführungsform 21, 22, 23 oder 24, wobei die Komponente ausgewählt wird aus der Gruppe, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.

Claims (25)

  1. Integrierte Schaltkreisstruktur, umfassend: eine untere Finnenstruktur auf einem Substrat, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist; eine Isolationsstruktur auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur, wobei die Isolationsstruktur ein erstes dielektrisches Material umfasst, das Gebiete eines zweiten dielektrischen Materials umgibt; und eine vertikale Anordnung von horizontalen Nanodrähten auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur.
  2. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die komplanar mit einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur ist.
  3. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die sich oberhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet.
  4. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei ein Abschnitt der Isolationsstruktur entlang der Seitenwände der unteren Finnenstruktur eine Oberfläche aufweist, die sich unterhalb einer Oberfläche des Abschnitts der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur befindet.
  5. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, oder 4, die außerdem umfasst: einen Gate-Stapel, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten umgibt.
  6. Integrierte Schaltkreisstruktur nach Anspruch 5, wobei der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode umfasst.
  7. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, die außerdem umfasst: ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  8. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, die außerdem umfasst: ein Paar diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  9. Computervorrichtung, umfassend: eine Leiterplatte; und eine Komponente, die auf der Leiterplatte angeschlossen ist, wobei die Komponente eine integrierte Schaltkreisstruktur aufweist, die umfasst: eine untere Finnenstruktur auf einem Substrat, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist; eine Isolationsstruktur auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur, wobei die Isolationsstruktur ein erstes dielektrisches Material umfasst, das Gebiete eines zweiten dielektrischen Materials umgibt; und eine vertikale Anordnung von horizontalen Nanodrähten auf einem Abschnitt der Isolationsstruktur auf der Oberfläche der unteren Finnenstruktur.
  10. Computervorrichtung nach Anspruch 9, die außerdem umfasst: einen Speicher, der mit der Leiterplatte verbunden ist.
  11. Computervorrichtung nach Anspruch 9 oder 10, die außerdem umfasst: einen Kommunikationschip, der mit der Leiterplatte verbunden ist.
  12. Computervorrichtung nach Anspruch 9, 10 oder 11, wobei die Komponente ein ungehäuster integrierter Schaltkreischip in einem Gehäuse ist.
  13. Computervorrichtung nach Anspruch 9, 10, 11 oder 12, wobei die Komponente ausgewählt wird aus der Gruppe, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.
  14. Integrierte Schaltkreisstruktur, umfassend: eine untere Finnenstruktur auf einem Substrat, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist; eine Isolationsstruktur auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur; eine vertikale Anordnung von horizontalen Nanodrähten auf der Isolationsstruktur und vertikal über der Oberfläche der unteren Finnenstruktur; und eine Gate-Endkappenstruktur parallel zur vertikalen Anordnung von horizontalen Nanodrähten, wobei ein Abschnitt der Gate-Endkappenstruktur eine vertikale Fortsetzung eines Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten ist.
  15. Integrierte Schaltkreisstruktur nach Anspruch 14, wobei die Gate-Endkappenstruktur einen oberen Abschnitt auf dem Abschnitt der Gate-Endkappenstruktur umfasst, der die vertikale Fortsetzung des Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten ist.
  16. Integrierte Schaltkreisstruktur nach Anspruch 14 oder 15, wobei ein Abschnitt der Isolationsstruktur entlang einer ersten der Seitenwände der unteren Finnenstruktur nicht durchgängig mit einem Abschnitt der Isolationsstruktur entlang einer zweiten der Seitenwände der unteren Finnenstruktur ist.
  17. Integrierte Schaltkreisstruktur nach Anspruch 14, 15, oder 16, die außerdem umfasst: einen Gate-Stapel, der ein Kanalgebiet der vertikalen Anordnung von horizontalen Nanodrähten umgibt.
  18. Integrierte Schaltkreisstruktur nach Anspruch 17, wobei der Gate-Stapel eine dielektrische Schicht mit hoher Dielektrizitätskonstante und eine metallische Gate-Elektrode umfasst.
  19. Integrierte Schaltkreisstruktur nach Anspruch 14, 15, 16, 17, oder 18, die außerdem umfasst: ein Paar nicht diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  20. Integrierte Schaltkreisstruktur nach Anspruch 14, 15, 16, 17, oder 18, die außerdem umfasst: ein Paar diskreter epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  21. Computervorrichtung, umfassend: eine Leiterplatte; und eine Komponente, die auf der Leiterplatte angeschlossen ist, wobei die Komponente eine integrierte Schaltkreisstruktur aufweist, die umfasst: eine untere Finnenstruktur auf einem Substrat, wobei die untere Finnenstruktur eine Oberseite und Seitenwände aufweist; eine Isolationsstruktur auf der Oberseite und entlang der Seitenwände der unteren Finnenstruktur; eine vertikale Anordnung von horizontalen Nanodrähten auf der Isolationsstruktur und vertikal über der Oberfläche der unteren Finnenstruktur; und eine Gate-Endkappenstruktur parallel zur vertikalen Anordnung von horizontalen Nanodrähten, wobei ein Abschnitt der Gate-Endkappenstruktur eine vertikale Fortsetzung eines Abschnitts der Isolationsstruktur zwischen der unteren Finnenstruktur und der vertikalen Anordnung von horizontalen Nanodrähten ist.
  22. Computervorrichtung nach Anspruch 21, die außerdem umfasst: einen Speicher, der mit der Leiterplatte verbunden ist.
  23. Computervorrichtung nach Anspruch 21 oder 22, die außerdem umfasst: einen Kommunikationschip, der mit der Leiterplatte verbunden ist.
  24. Computervorrichtung nach Anspruch 21, 22 oder 23, wobei die Komponente ein ungehäuster integrierter Schaltkreischip in einem Gehäuse ist.
  25. Computervorrichtung nach Anspruch 21, 22, 23 oder 24, wobei die Komponente ausgewählt wird aus der Gruppe, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.
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