DE102020104178A1 - Integrierte gate-all-around-schaltungsstrukturen mit eingebetteten gesnb-source- oder drainstrukturen - Google Patents

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Cory BOMBERGER
Anand Murthy
Susmita Ghose
Siddharth Chouksey
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    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen sind beschrieben. Zum Beispiel umfasst eine integrierte Schaltungsstruktur eine vertikale Anordnung von horizontalen Nanodrähten über einer Finne, wobei die Finne eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht und eine zweite Halbleiterschicht auf der Defektmodifikationsschicht umfasst. Ein Gatestapel ist um die vertikale Anordnung von horizontalen Nanodrähten angeordnet. Eine erste epitaktische Source- oder Drainstruktur ist an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite epitaktische Source- oder Drainstruktur ist an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten angeordnet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung betreffen das Gebiet integrierter Schaltungsstrukturen und Prozessierung und insbesondere integrierter Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen sowie Verfahren zum Fertigen von integrierten Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer stetig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf der begrenzten Fläche von Halbleiterchips. Zum Beispiel erlaubt die immer kleinere Größe von Transistoren die Einbindung von immer mehr Speicher- oder Logikvorrichtungen auf einem Chip, was die Fertigung von Produkten mit höherer Leistungsfähigkeit begünstigt. Das Streben nach immer mehr Leistungsfähigkeit ist jedoch nicht unproblematisch. Die Notwendigkeit der Optimierung der Leistung jeder Vorrichtung gewinnt zunehmend an Bedeutung.
  • Bei der Fertigung von integrierten Schaltungsvorrichtungen setzen sich Multi-Gate-Transistoren wie beispielsweise Tri-Gate-Transistoren im Zuge der fortschreitenden Skalierung der Vorrichtungsabmessungen immer mehr durch. Bei herkömmlichen Prozessen werden Tri-Gate-Transistoren im Allgemeinen entweder auf Bulk-Siliciumsubstraten oder auf Silicium-auf-Isolator-Substraten gefertigt. In manchen Fällen werden Bulk-Siliciumsubstrate aufgrund ihrer geringeren Kosten und deswegen bevorzugt, weil sie einen weniger komplizierten Tri-Gate-Fertigungsprozess ermöglichen. In einem anderen Aspekt ist es eine Herausforderung bei der Fertigung von Vorrichtungen, die verbesserte Beweglichkeit sowie die Kurzkanalsteuerung bei Unterschreiten der Größenordnung von 10 Nanometern (nm) bei den Abmessungen mikroelektronischer Vorrichtungen aufrechtzuerhalten. Zur Fertigung von Vorrichtungen verwendete Nanodrähte bieten eine verbesserte Kurzkanalsteuerung.
  • Die Skalierung von Multi-Gate- und Nanodraht-Transistoren ist jedoch nicht ohne Folgen geblieben. Je kleiner die Abmessungen dieser grundlegenden Bausteine mikroelektronischer Schaltungen und je größer die schiere Anzahl an grundlegenden Bausteinen, die in einem bestimmten Gebiet gefertigt werden, desto weitreichender werden die Einschränkungen bei den lithografischen Prozessen, die zum Strukturieren dieser Bausteine genutzt werden. Insbesondere kann ein Kompromiss zwischen der kleinsten Abmessung eines in einem Halbleiterstapel strukturierten Merkmals (der kritischen Abmessung) und dem Abstand zwischen solchen Merkmalen erforderlich sein.
  • Figurenliste
    • Die 1A-1E zeigen Querschnittsansichten, die verschiedene Vorgänge bei einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
    • 2 zeigt eine Querschnittsansicht, die eine integrierte Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • Die 3A-3B zeigen Querschnittsansichten, die verschiedene Vorgänge bei einem anderen Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 4A-4J zeigen Querschnittsansichten von verschiedenen Vorgängen bei einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur entlang einer Gateleitung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt Querschnittsansichten durch Nanodrähte und Finnen bei einer Architektur ohne Endabdeckung (linke Seite (a)) im Vergleich zu einer Architektur mit selbstjustierter Gate-Endabdeckung (SAGE, Self-Aligned Gate Endcap) (rechte Seite (b)) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt Querschnittsansichten, die verschiedene Vorgänge bei einem Verfahren zum Fertigen einer Struktur mit selbstjustierter Gate-Endabdeckung (SAGE) bei Gate-All-Around-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
    • 8A zeigt eine dreidimensionale Querschnittsansicht einer nanodrahtbasierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8B zeigt eine Source- oder Drain-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur der 8A entlang der Achse a-a' gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8C zeigt eine Kanal-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur der 8A entlang der Achse b-b' gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine Computervorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
    • 10 zeigt einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen und Verfahren zum Fertigen von integrierten Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen sind beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details wie spezifische Integrations- und Materialsysteme dargelegt, um ein eingehendes Verständnis von Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Für Fachleute auf dem Gebiet ist offensichtlich, dass Ausführungsformen der vorliegenden Erfindung auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen sind wohlbekannte Merkmale wie Entwurfslayouts für integrierte Schaltungen nicht im Detail beschrieben, um die Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Es versteht sich ferner, dass die in den Figuren gezeigten verschiedenen Ausführungsformen veranschaulichende Darstellungen und nicht zwangsläufig maßstabsgerecht gezeichnet sind.
  • Bestimmte Terminologie kann in der folgenden Beschreibung zudem lediglich zu Referenzzwecken verwendet sein und soll daher nicht einschränkend sein. Zum Beispiel verweisen Termini, wie beispielsweise „oberer“, „unterer“, „über“ und „unter/unterhalb“, auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Termini, wie beispielsweise „vorn“, „hinten“, „Rückseite“ und „Seite“, beschreiben die Ausrichtung und/oder Position von Abschnitten der Komponente innerhalb eines konsistenten aber willkürlichen Bezugsrahmens, der unter Bezugnahme auf den Text und die zugehörigen Zeichnungen, die die besprochene Komponente beschreiben, deutlich gemacht wird. Eine derartige Terminologie kann die oben konkret erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung umfassen.
  • Hierin beschriebene Ausführungsformen können auf FEOL-Halbleiterprozessierung und -strukturen (FEOL = Front-End of Line, vorderes Ende der Produktionslinie) gerichtet sein. Das FEOL ist der erste Abschnitt der Fertigung von integrierten Schaltungen (IC, Integrated Circuit), in dem die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) im Halbleitersubstrat oder in der Halbleiterschicht strukturiert werden. Das FEOL deckt im Allgemeinen alles bis zu (jedoch nicht einschließlich) der Abscheidung von Metallverbindungsschichten ab. Nach dem letzten FEOL-Vorgang ist das Ergebnis in der Regel ein Wafer mit isolierten Transistoren (z. B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsformen können auf BEOL-Halbleiterprozessierung und -strukturen (BEOL = Back-End of Line, hinteres Ende der Produktionslinie) gerichtet sein. Das BEOL ist der zweite Abschnitt einer IC-Fertigung, in dem einzelne Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) durch eine Verdrahtung auf dem Wafer, z. B. die Metallisierungsschicht oder -schichten, miteinander verbunden werden. Das BEOL umfasst Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondingstellen für Chip-zu-Gehäuse-Verbindungen. Im BEOL-Teil der Fertigungsstufe werden Kontakte (Pads), Verbindungsdrähte, Durchkontaktierungen („Vias“) und dielektrische Strukturen ausgebildet. Bei modernen IC-Prozessen können im BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Unten beschriebene Ausführungsformen können auf FEOL-Prozessierung und -Strukturen, BEOL-Prozessierung und -Strukturen oder sowohl FEOL- als auch BEOL-Prozessierung und -Strukturen anwendbar sein. Insbesondere können, obwohl ein beispielhaftes Prozessierungsschema mithilfe eines FEOL-Prozessierungsszenarios veranschaulicht sein kann, derartige Ansätze auch auf eine BEOL-Prozessierung anwendbar sein. Dementsprechend können, obwohl ein beispielhaftes Prozessierungsschema mithilfe eines BEOL-Prozessierungsszenarios veranschaulicht sein kann, derartige Ansätze auch auf eine FEOL-Prozessierung anwendbar sein.
  • Eine oder mehrere hierin beschriebene Ausführungsformen sind auf verspannte Gate-All-Around-Transistoren mit eingebetteten mit Bor dotierten Germanium-Zinn-(GeSn:B)-Source- oder Drain-(Source/Drain, S/D)-Strukturen sowie auf Verfahren zum Fertigen von Gate-All-Around-Transistoren mit eingebetteten GeSn:B-Source- oder Drain-Strukturen gerichtet.
  • Um dies in einen Kontext zu stellen, herkömmliche FinFETs weisen in der Regel eine begrenzte Ausprägung des Gate-Kontakts auf, was zu einer begrenzten Ausprägung des vollständig invertierten Kanals führt. Zudem steigt die Kanalbeweglichkeit bei PMOS-Vorrichtungen mit steigendem Germanium (Ge), ein steigender Anteil an Ge kann jedoch die Fähigkeit zum Verspannen des Kanals mit einer Spannung aufbringenden Source- oder Drain-Struktur verringern.
  • Lösungen im Stand der Technik, die die obigen Probleme lösen, beinhalten ein Fertigen von so schmalen und hohen Finnen wie möglich (z. B. durch Erhöhen des Verhältnisses von Oberflächenbereich zu Volumen) sowie Abstriche bei den Beweglichkeitssteigerungen bei Kanälen mit hohem Ge-Anteil, um die Steigerungen durch Verspannen des Kanals durch eine zugehörige Source- oder Drain-Struktur zu erhalten. Eine alternative Möglichkeit eines Si-Nanodrahts wurde ebenfalls untersucht. Durch Erhöhen des Oberflächenbereichs einer Finne durch Erhöhen ihrer Höhe und Verringern ihrer Breite kann es jedoch zur Herausforderung werden, den aufrechten Zustand der Finne aufrechtzuerhalten. Zudem führt das Verwenden von Kanalmaterial mit niedrigem Ge-Prozentanteil zu einem Kanal mit niedrigerer Beweglichkeit.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird zum Lösen der oben ausgeführten Probleme eine Substratmodifikationsschicht in Verbindung mit einer Pufferschicht gefolgt von einer Opferschicht verwendet, um ein(en) defektfreies/n Kanalnanodraht oder -nanoband zu erhalten. In einer speziellen Ausführungsform ist die Substratmodifikationsschicht eine abgeschiedene Si-Schicht mit Punktdefekt oder eine ionengeschädigte Si-Schicht, die Pufferschicht ist eine Si70Ge30-Pufferschicht, die Opferschicht ist eine Si70Ge30-Opferschicht und der/das Kanalnanodraht oder -nanoband ist ein defektfreier/s Si40Ge60-Kanalnanodraht oder -nanoband. In einer Ausführungsform ermöglicht das Hinzufügen einer GeSn:B-Source/Drain, dass der Si40Ge60-Kanal gestaucht wird. Vorteile eines Implementierens von hierin beschriebenen Ausführungsformen umfassen die Fähigkeit, die kombinierten elektrischen Vorteile eines Gate-All-Around-Kanals, die verbesserte Beweglichkeit eines Kanals mit höherer Ge-Konzentration und die erhöhte Beweglichkeit eines gestauchten Kanals bereitzustellen, was zu einer insgesamten Verbesserung der Transistorleistung führt.
  • Als einen beispielhaften Prozessablauf zeigen die 1A-1E Querschnittsansichten, die verschiedene Vorgänge bei einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen. 2 zeigt eine Querschnittsansicht, die eine integrierte Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezug auf 1A umfasst eine anfängliche Struktur eine auf einem Substrat 102 ausgebildete Defektmodifikationsschicht 104. In einer Ausführungsform wird während einer Prozessierung ein Silicium(Si)-Substrat 102 zunächst modifiziert, um nachfolgenden Pufferschichten zu ermöglichen, sich leicht zu entspannen, sowie Defekte einzufangen, die ansonsten eine Entspannung unterhalb des Materials begünstigen, das zum Kanalmaterial wird. In einer Ausführungsform ist die Defektmodifikationsschicht 104 eine Schicht mit einem Ionenimplantationsschaden oder ist eine defektreiche Si-Wachstumsschicht oder eine Kombination daraus. In einer anderen Ausführungsform ist die Schicht 104 eine defektreiche SiGe-Schicht.
  • Unter Bezug auf 1B wird eine entspannte Pufferschicht 106 auf der Defektmodifikationsschicht 104 aufgewachsen. In einer Ausführungsform ist die entspannte Pufferschicht 106 eine entspannte Si70Ge30-Schicht.
  • Unter Bezug auf 1C wird eine Opferschicht 108 auf der entspannten Pufferschicht 106 aufgewachsen. In einer Ausführungsform ist die Opferschicht 108 eine Si70Ge30-Schicht. In einer Ausführungsform weist die Opferschicht 108 eine Zusammensetzung auf, die gleich oder im Wesentlichen gleich zu der entspannten Pufferschicht 106 ist. In einer speziellen Ausführungsform ist die Opferschicht 108 eine Si70Ge30-Schicht und die entspannte Pufferschicht 106 ist eine entspannte Si70Ge30-Schicht. In einer Ausführungsform wird die Opferschicht 108 durch fortgesetztes Aufwachsen einer entspannten Pufferschicht 106 in einem gleichen Abscheidungsprozess ausgebildet, und die Opferschicht 108 und die aufgewachsene entspannte Pufferschicht 106 können als eine einheitliche Schicht erscheinen. In einer anderen Ausführungsform weist die Opferschicht 108 eine andere Zusammensetzung als die entspannte Pufferschicht 106 auf.
  • Sich abwechselnde Kanalschichten 110 und dazwischenliegende Opferschichten 112 werden auf der Opferschicht 108 ausgebildet. In einer Ausführungsform sind die Kanalschichten 110 Si40Ge60-Kanalschichten. In einer Ausführungsform sind die dazwischenliegenden Opferschichten 112 dazwischenliegende Si70Ge30-Schichten.
  • Unter Bezug auf 1D weist der Stapel an Materialien der 1D eine darauf ausgebildete strukturierte Maske 114/116 auf, die einen Hartmaskenabschnitt 116 und einen Ätzstoppabschnitt 114 aufweisen kann. Die strukturierte Maske 114/116 wird verwendet, um mehrere Finnen in den Stapel von Materialien der 1D zu ätzen. In einer Ausführungsform erfolgt das Ätzen tiefer als die Defektmodifikationsschicht 104. In einer solchen Ausführungsform umfasst jede Finne einen strukturierten Substratabschnitt 122, eine Defektmodifikationsschicht 124, eine Pufferschicht 126, eine Opferschicht 128, Kanalschichten 130, dazwischenliegende Opferschichten 132.
  • Unter Bezug auf 1E werden Isolationsstrukturen 134, wie beispielsweise flache Grabenisolationsstrukturen, zwischen Finnen ausgebildet. Dummy-Gatestrukturen werden dann über den Finnen und über den Isolationsstrukturen 134 ausgebildet. Jede der Dummy-Gatestrukturen umfasst eine Dummy-Gateelektrode 146, eine Hartmaske 148, Seitenwandspacer 150 und eine dielektrische Haube 152. Ein Dummy-Gate-Dielektrikum kann ebenfalls unterhalb der Dummy-Gateelektrode 146 wie gezeigt vorhanden sein. In einer Ausführungsform ist das Dummy-Gate-Dielektrikum ein Rest der Maskenschicht 114.
  • Erneut Bezug nehmend auf 1E werden die Dummy-Gatestrukturen als eine Maske zum Ätzen von Gräben in freigelegte Abschnitte der Finnen, z. B. in Source- und Draingebiete der Finnen, verwendet. Durch das Ätzen werden Abschnitte von Kanalschichten 130 entfernt, um Kanalschichten 140 auszubilden, und Abschnitte von dazwischenliegenden Opferschichten 132 entfernt, um dazwischenliegende Opferschichten 142 auszubilden. In einer Ausführungsform verläuft das Ätzen zumindest teilweise in die Opferschicht 128, um eine ausgesparte Opferschicht 138 auszubilden.
  • Erneut Bezug nehmend auf 1E werden dann epitaktische Source- oder Drainstrukturen 144 in den Gräben aufgewachsen. In einer solchen Ausführungsform sind die epitaktischen Source- oder Drainstrukturen 144 epitaktische GeSn:B-Source- oder Drainstrukturen. In einer speziellen solchen Ausführungsform umfassen die epitaktischen GeSn:B-Source- oder Drainstrukturen 144 ferner einen Anteil an Si, die entspannte Gitterkonstante der epitaktischen Source- oder Drainstrukturen 144 ist jedoch größer als die Gitterkonstante der Kanalschichten 140. In einer Ausführungsform stellen die GeSn:B-Source- oder Drainstrukturen Spannung für die Kanalschichten 140 bereit.
  • Bezug nehmend auf 2 werden nach der Source-/Drainabscheidung die Dummy-Gateelektrode 146 und die Opferschichten 142 entfernt und durch eine permanente Gateelektrode 170 und einen permanenten Gate-Dielektrikumsstapel 172 ersetzt. In einer Ausführungsform ist die Gateelektrode 170 eine Metall-Gateelektrode, und das Gate-Dielektrikum 172 ist ein High-k-Gate-Dielektrikum. In einer Ausführungsform wird ein Abschnitt der ausgesparten Opferschicht 138 ferner in dem Gate-Kanalgebiet ausgespart, um eine Gateelektrode 170 in einer weiteren ausgesparten Opferschicht 158 auszubilden, wobei wie dargestellt die Gateelektrode 170 tiefer als die epitaktischen Source- oder Drainstrukturen 144 ist. In einer Ausführungsform werden, wie ebenfalls dargestellt, Abschnitte 162 der Opferschichten 142 an jeder Seite die Gateelektrode 170 beibehalten. In einer Ausführungsform werden eine Kontaktsperrschicht 174 und eine leitfähige Füllschicht 176 über den epitaktischen Source- oder Drainstrukturen 144 ausgebildet. Es versteht sich, dass die Struktur der 2 ferner planarisiert werden kann, um das permanente Gatematerial 170 auf die Gatepositionen zu begrenzen.
  • Erneut Bezug nehmend auf 2 umfasst gemäß einer Ausführungsform der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine vertikale Anordnung von horizontalen Nanodrähten 140 über einer Finne. Die Finne umfasst eine Defektmodifikationsschicht 124 auf einer ersten Halbleiterschicht 122 und eine zweite Halbleiterschicht 158/126 auf der Defektmodifikationsschicht 124. Ein Gatestapel 170/172 ist um die vertikale Anordnung von horizontalen Nanodrähten 140 angeordnet. Eine erste epitaktische Source- oder Drainstruktur 144 ist an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten 140 und eine zweite epitaktische Source- oder Drainstruktur 144 ist an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 140 angeordnet.
  • In einer Ausführungsform umfasst die Finne einen Abschnitt eines Bulk-Siliciumsubstrats, und die erste Halbleiterschicht 122 ist wie dargestellt ein Gebiet in dem Abschnitt des Bulk-Siliciumsubstrats. In einer Ausführungsform befinden sich die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 auf der zweiten Halbleiterschicht 158/126. In einer solchen Ausführungsform befinden sich wie dargestellt die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 an einem ausgesparten Abschnitt der zweiten Halbleiterschicht 158/126.
  • In einer Ausführungsform ist die Defektmodifikationsschicht 124 eine Schicht von Silicium mit einem Schaden darin oder umfasst eine solche, wie beispielsweise eine defektreiche Siliciumschicht, die sich auf einer Siliciumschicht 122 befinden kann. In einer Ausführungsform ist die Defektmodifikationsschicht 124 eine Schicht von Silicium mit einer Defektdichte von größer 105 pro Quadratzentimeter.
  • In einer Ausführungsform umfassen die Nanodrähte der vertikalen Anordnung von horizontalen Nanodrähten 140 Silicium und Germanium. In einer solchen Ausführungsform sind die Nanodrähte der vertikalen Anordnung von horizontalen Nanodrähten 140 Silicium-Germanium-Nanodrähte. In einer Ausführungsform ist der Gatestapel 170/172 eine High-k-Gate-Dielektrikumsschicht 172 und eine Metall-Gateelektrode 170.
  • In einer Ausführungsform umfasst die zweite Halbleiterschicht 158/126 Silicium und Germanium. In einer Ausführungsform ist die zweite Halbleiterschicht 158/126 eine Silicium-Germanium-Schicht. In einer Ausführungsform sind die Nanodrähte 140 Silicium-Germanium-Nanodrähte mit einer höheren Konzentration an Germanium als die Silicium-Germanium-Schicht 158/126.
  • In einer Ausführungsform umfassen die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 Germanium, Zinn und Bor. In einer Ausführungsform sind die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 mit Bor dotierte epitaktische Germanium-Zinn-Source- oder Drainstrukturen. In einer Ausführungsform weisen die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 in ihrer entspannten Form eine größere Gitterkonstante als die Nanodrähte 140 auf.
  • In einer Ausführungsform sind die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 wie dargestellt nicht diskrete erste und zweite epitaktische Source- oder Drainstrukturen. In einer anderen Ausführungsform sind die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 diskrete erste und zweite epitaktische Source- oder Drainstrukturen, wobei ein Beispiel davon unten in Zusammenhang mit den 4A-4J beschrieben ist. In einer Ausführungsform sind die ersten und zweiten epitaktischen Source- oder Drainstrukturen 144 Druckspannung aufbringende Source- oder Drainstrukturen.
  • Bei einer fertiggestellten Struktur kann das Vorhandensein einer Si70Ge30-Pufferschicht mit SIMS (Sekundärionen-Massenspektrometrie), APT (Atomsondentomographie) und X-TEM (Querschnitts-Transmissionselektronenmikroskopie) mit EDX (energiedispersiver Röntgenmikrobereichsanalyse) detektierbar sein. Die Verwendung einer Substratmodifikationsschicht kann bei der X-TEM ersichtlich sein, wobei sich die Defekte, die der Si70Ge30-Pufferschicht erlauben, sich zu entspannen, nach unten hin zu dem Substrat ziehen, anstatt sich ganz nach oben zu der Oberseite der Si70Ge30-Pufferschicht und in die Kanalschichten zu ziehen. Zudem kann die Si70Ge30-Pufferschicht Defekte an der Unterseite, jedoch nicht an der Oberseite aufzeigen. Die Verwendung von Si70Ge30-Opferschichten kann dadurch ersichtlich sein, dass der Si40Ge60-Kanal defektfrei ist. Zudem kann eine GeSn:B-Source-Drain bei SIMS, APT und EDX sichtbar sein.
  • In einer Ausführungsform kann ein Verfahren zum Erhalten von defektfreien verspannten Si40Ge60-Nanodrähten und/oder -Nanobändern wie hierin beschrieben für PMOS und CMOS verwendet werden. Ausführungsformen können für einen einzelnen Nanodraht/ein einzelnes Nanoband oder mehrere Nanodrähte/Nanobänder, die vertikal gestapelt sind (z. B. ein Stapel von 3 wie in 2 gezeigt), implementiert sein. In einer Ausführungsform kann ein ähnlicher Ansatz auf Systeme angewandt werden, bei denen die Pufferschicht und Opferschichten eine Zusammensetzung im Bereich von reinem Silicium bis zu Si20Ge80 aufweisen, und der Kanal eine Zusammensetzung mit einem Ge-Prozentanteil aufweist, der größer als der Ge-Prozentanteil in der Opferschicht ist (z. B. bis zu 100 % Ge). Es versteht sich, dass nicht alle Opferschichten dieselbe Zusammensetzung oder Dicke aufweisen müssen, und die Opferschichten nicht dieselbe Zusammensetzung oder Dicke wie die Pufferschicht aufweisen müssen. Zudem müssen nicht alle Nanodrahtkanäle dieselbe Zusammensetzung oder Dicke aufweisen.
  • Hierin beschriebene Ausführungsformen können implementiert werden, um verspanne Nanodrahtkanäle mit einem hohen Ge-Prozentanteil und/oder gestapelte CMOS-Transistoren und/oder Transistoren, bei denen die Source/Drain während des Ätzens der Grabenkontaktöffnung abgeschieden wird, zu erhalten. Geeignete Prozessabläufe umfassen Gate-First- oder Gate-Last-Ansätze und/oder Transistorfertigungsschemata, bei denen rückseitige Kontakte von der Rückseite des Wafers über eine Durchkontaktierung gefertigt werden. Ausführungsformen können implementiert werden, um vertikal gestapelte Vorrichtungstypen mit einem einzelnen Nanodraht/-band oder mehreren Nanodrähten/-bändern zu fertigen. Ausführungsformen können implementiert werden, um Source- oder Drainschichten aus SiGeSn:B zu fertigen, z. B. so lange die entspannte Gitterkonstante des SiGeSn:B größer als die entspannte Gitterkonstante der Kanäle ist.
  • Die 3A-3B zeigen Querschnittsansichten, die verschiedene Vorgänge bei einem anderen Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur mit eingebetteten GeSnB-Source- oder Drainstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • Bezug nehmend auf 3A umfasst eine anfängliche Struktur 300 eine Defektmodifikationsschicht 304 mit Defekten 303 über einer ersten Halbleiterschicht 302, wie beispielsweise einem Abschnitt eines Siliciumsubstrats. Eine Pufferschicht 306 ist auf der Defektmodifikationsschicht 304 angeordnet. Ein Stapel von sich abwechselnden Schichten der Opferschicht 308 und Silicium-Germanium-Nanodrähten 310 befindet sich auf der Pufferschicht 306. GeSn:B-Source- oder Drainstrukturen 312 sind angrenzend an den Stapel von sich abwechselnden Schichten der Opferschicht 308 und Silicium-Germanium-Nanodrähten 310 angeordnet. Eine Gate-Maske 320 ist auf den sich abwechselnden Schichten der Opferschicht 308 und Silicium-Germanium-Nanodrähten 310 angeordnet. Spacer 322 sind angrenzend an die Schichten der Opferschicht 308 angeordnet.
  • Bezug nehmend auf 3B wird eine integrierte Schaltungsstruktur 350 durch Ersetzen der Gate-Maske 320 und der Opferschichten 308 mit einem Gatestapel 352 ausgebildet. In einer Ausführungsform umfasst der Gatestapel 352 eine High-k-Gate-Dielektrikumsschicht und eine Metall-Gateelektrode.
  • Wie hierin verwendet, kann „Siliciumschicht“ verwendet sein, um ein Siliciummaterial zu beschreiben, das zu einem sehr wesentlichen Anteil, wenn nicht ganz, aus Silicium besteht. Es versteht sich jedoch, dass in der Praxis 100 % reines Silicium schwer auszubilden sein kann und daher einen kleinen Prozentanteil an Kohlenstoff, Germanium oder Zinn enthalten könnte. Derartige Verunreinigungen können als eine unvermeidbare Verunreinigung oder Komponente während eines Abscheidens von Si eingebracht werden oder können das Si bei Diffusion während einer auf das Abscheiden folgenden Prozessierung „verunreinigen“. Somit können hierin beschriebene, auf eine Siliciumschicht gerichtete Ausführungsformen eine Siliciumschicht umfassen, die einen relativ kleinen Anteil, z. B. „Verunreinigungs“-Grad, an Nicht-Si-Atomen oder -Spezies wie Ge, C oder Sn enthält. Es versteht sich, dass eine Siliciumschicht wie hierin beschrieben undotiert sein kann oder mit Dotiermittelatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie hierin verwendet, kann „Germaniumschicht“ verwendet sein, um ein Germaniummaterial zu beschreiben, das zu einem sehr wesentlichen Anteil, wenn nicht ganz, aus Germanium besteht. Es versteht sich jedoch, dass in der Praxis 100 % reines Ge schwer auszubilden ist und daher einen kleinen Prozentanteil von Silicium, Kohlenstoff oder Zinn enthalten könnte. Derartige Verunreinigungen können als eine unvermeidbare Verunreinigung oder Komponente während eines Abscheidens von Ge eingebracht werden oder können das Ge bei Diffusion während einer auf das Abscheiden folgenden Prozessierung „verunreinigen“. Somit können hierin beschriebene, auf eine Germaniumschicht gerichtete Ausführungsformen eine Germaniumschicht umfassen, die einen relativ kleinen Anteil, z. B. „Verunreinigungs“-Grad, an Nicht-Ge-Atomen oder - Spezies wie Kohlenstoff, Silicium oder Zinn enthält. Es versteht sich, dass eine Germaniumschicht wie hierin beschrieben undotiert sein kann oder mit Dotiermittelatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie hierin verwendet, kann „Silicium-Germanium-Schicht“ verwendet sein, um ein Silicium-Germaniummaterial zu beschreiben, das aus wesentlichen Anteilen von Silicium und Germanium besteht, wie beispielsweise mindestens 5 % von beidem. In einigen Ausführungsformen ist der Anteil an Germanium größer als der Anteil an Silicium. In speziellen Ausführungsformen umfasst eine Silicium-Germanium-Schicht ca. 60 % Germanium und ca. 40 % Silicium (Si40Ge60). In anderen Ausführungsformen ist der Anteil an Silicium größer als der Anteil an Germanium. In speziellen Ausführungsformen umfasst eine Silicium-Germanium-Schicht ca. 30 % Germanium und ca. 70 % Silicium (Si70Ge30). Es versteht sich, dass in der Praxis 100 % reines Silicium-Germanium (im Allgemeinen als SiGe bezeichnet) schwer auszubilden ist und daher einen kleinen Prozentanteil von Kohlenstoff oder Zinn enthalten könnte. Derartige Verunreinigungen können als eine unvermeidbare Verunreinigung oder Komponente während eines Abscheidens von SiGe eingebracht werden oder können das SiGe bei Diffusion während einer auf das Abscheiden folgenden Prozessierung „verunreinigen“. Somit können hierin beschriebene, auf eine Silicium-Germaniumschicht gerichtete Ausführungsformen eine Silicium-Germaniumschicht umfassen, die einen relativ kleinen Anteil, z. B. „Verunreinigungs“-Grad, an Nicht-Ge- und Nicht-Si-Atomen oder -Spezies wie Kohlenstoff oder Zinn enthält. Es versteht sich, dass eine Silicium-Germaniumschicht wie hierin beschrieben undotiert sein kann oder mit Dotiermittelatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie hierin verwendet, kann „Germanium-Zinn-Schicht“ verwendet sein, um ein Germanium-Zinnmaterial zu beschreiben, das aus wesentlichen Anteilen von Germanium und Zinn besteht, wie beispielsweise mindestens 5 % von beidem. In einigen Ausführungsformen ist der Anteil an Germanium größer als der Anteil an Zinn. In anderen Ausführungsformen ist der Anteil an Zinn größer als der Anteil an Germanium. Es versteht sich, dass in der Praxis 100 % reines Germanium-Zinn (im Allgemeinen als GeSn bezeichnet) schwer auszubilden ist und daher einen kleinen Prozentanteil von Kohlenstoff oder Silicium enthalten könnte. Derartige Verunreinigungen können als eine unvermeidbare Verunreinigung oder Komponente während eines Abscheidens von GeSn eingebracht werden oder können das GeSn bei Diffusion während einer auf das Abscheiden folgenden Prozessierung „verunreinigen“. Somit können hierin beschriebene, auf eine Germanium-Zinnschicht gerichtete Ausführungsformen einen relativ kleinen Anteil, z. B. „Verunreinigungs“-Grad, an Nicht-Ge- und Nicht-Sn-Atomen oder -Spezies wie Kohlenstoff oder Silicium enthalten. Es versteht sich, dass eine Germanium-Zinnschicht wie hierin beschrieben undotiert sein kann oder mit Dotiermittelatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • In einem anderen Aspekt kann eine Prozessierung zur Freistellung von Nanodrähten durch einen Ersatz-Gategraben durchgeführt werden. Beispiele solcher Freistellungsprozesse sind unten beschrieben. Zudem kann in noch einem anderen Aspekt eine Skalierung von Backend(BE)-Verbindungen zu einer geringeren Leistung und höheren Fertigungskosten aufgrund der Komplexität der Strukturierung führen. Hierin beschriebene Ausführungsformen können implementiert werden, um eine Integration vorderseitiger und rückseitiger Verbindungen bei Nanodrahttransistoren zu ermöglichen. Hierin beschriebene Ausführungsformen können einen Ansatz zum Erhalten eines relativ breiteren Verbindungsrasters bereitstellen. Das Ergebnis können eine verbesserte Produktleistung und niedrigere Strukturierungskosten sein. Ausführungsformen können implementiert werden, um eine zuverlässige Funktion von skalierten Nanodraht- oder Nanoband-Transistoren mit niedriger Leistungsaufnahme und hohem Leistungsvermögen zu ermöglichen.
  • Eine oder mehrere hierin beschriebene Ausführungsformen sind auf duale epitaktische (EPI) Verbindungen für Nanodraht- oder Nanoband-Transistoren unter Verwendung einer teilweisen Source- oder Drain-(SD)- und einer asymmetrischen Grabenkontakt(TCN)-Tiefe gerichtet. In einer Ausführungsform wird eine integrierte Schaltungsstruktur durch Ausbilden von Source-Drain-Öffnungen von Nanodraht-/Nanoband-Transistoren gefertigt, die teilweise mit SD-Epitaxie gefüllt werden. Ein Rest der Öffnung wird mit einem leitfähigen Material gefüllt. Eine Ausbildung von tiefen Gräben an einer der Source- oder Drain-Seite ermöglicht einen direkten Kontakt mit einer rückseitigen Verbindungsebene. In einer speziellen Ausführungsform werden GeSn:B-Source- oder Drainstrukturen als Noppen ausgebildet, um Platz für die Kontaktbildung zu schaffen. Die GeSn:B-Source- oder Drainnoppen können selbst Spannung aufbringen oder nicht. Wenn nicht, können solche GeSn:B-Source- oder Drainnoppen in Verbindung mit einem angrenzenden Kontaktmaterial auf zugehörige Kanalgebiete Spannung aufbringen.
  • In einem beispielhaften Prozessablauf mit einer Defektmodifikationsschicht, einer Pufferschicht und GeSn:B-Source- oder Drainnoppen zeigen die 4A-4J Querschnittsansichten verschiedener Vorgänge bei einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf 4A umfasst ein Verfahren zum Fertigen einer integrierten Schaltungsstruktur Ausbilden eines anfänglichen Stapels, der sich abwechselnde Opferschichten 404 und Nanodrähte 406 über einer Finne 402, beispielsweise einer Siliciumfinne, umfasst. Die Nanodrähte 406 können als eine vertikale Anordnung von Nanodrähten bezeichnet werden. Eine Schutzabdeckung 408 kann über den sich abwechselnden Opferschichten 404 und Nanodrähten 406 wie gezeigt ausgebildet werden. Eine entspannte Pufferschicht 452 und eine Defektmodifikationsschicht 450 können unterhalb der sich abwechselnden Opferschichten 404 und Nanodrähte 406 ausgebildet werden, wie ebenfalls gezeigt.
  • Bezug nehmend auf 4B wird ein Gatestapel 410 über der vertikalen Anordnung von horizontalen Nanodrähten 406 ausgebildet. Abschnitte der vertikalen Anordnung von horizontalen Nanodrähten 406 werden dann durch Entfernen von Abschnitten der Opferschichten 404 freigestellt, um ausgesparte Opferschichten 404' und Hohlräume 412 bereitzustellen, wie in 4C gezeigt.
  • Es versteht sich, dass die Struktur der 4C fertiggestellt werden kann, ohne dass zuerst das Tiefätzen und die asymmetrische Kontaktprozessierung, die unten beschrieben sind, durchgeführt werden. In jedem Fall (z. B. mit oder ohne asymmetrische Kontaktprozessierung) beinhaltet in einer Ausführungsform ein Fertigungsprozess eine Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit epitaktischen Noppen bereitstellt, die vertikal diskrete Source- oder Drainstrukturen sein können.
  • Bezug nehmend auf 4D werden obere Gate-Spacer 414 an Seitenwänden der Gatestruktur 410 ausgebildet. Hohlraum-Spacer 416 werden in den Hohlräumen 412 unterhalb der oberen Gate-Spacer 414 ausgebildet. Ein Grabenkontakt-Tiefätzen wird dann optional durchgeführt, um Gräben 418 auszubilden und um ausgesparte Nanodrähte 406' auszubilden. Ein Opfermaterial 420 wird dann in den Gräben 418 ausgebildet, wie in 4E gezeigt. Bei anderen Prozessschemata kann ein isolierter Grabenboden oder ein Siliciumgrabenboden verwendet werden. In einer Ausführungsform werden wie dargestellt die entspannte Pufferschicht 452 und die Defektmodifikationsschicht 450 zu einer strukturierten entspannten Pufferschicht 452' und einer strukturierten Defektmodifikationsschicht 450'.
  • Bezug nehmend auf 4F wird eine erste epitaktische Source- oder Drainstruktur (z. B. linke Merkmale 422) an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' ausgebildet. Eine zweite epitaktische Source- oder Drainstruktur (z. B. rechte Merkmale 422) wird an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' ausgebildet. In einer Ausführungsform sind die epitaktischen Source- oder Drainstrukturen 422 wie dargestellt vertikal diskrete Source- oder Drainstrukturen und können als epitaktische Noppen bezeichnet werden. In einer Ausführungsform sind die epitaktischen Source- oder Drainstrukturen GeSn:B-Source- oder Drainstrukturen.
  • Ein Zwischenschicht-Dielektrikum(ILD)-Material 424 wird dann an den Seiten der Gateelektrode 410 und angrenzend an die Source- oder Drainstrukturen 422 wie in 4G gezeigt ausgebildet. Bezug nehmend auf 4H wird ein Ersatz-Gateprozess verwendet, um ein permanentes Gate-Dielektrikum 428 und eine permanente Gateelektrode 426 auszubilden. Das ILD-Material 424 wird dann wie in 41 gezeigt entfernt. Das Opfermaterial 420 wird dann von einer der Source-Drain-Positionen (z. B. rechte Seite) zum Ausbilden eines Grabens 432 entfernt, wird jedoch nicht von der anderen der Source-Drain-Positionen zum Ausbilden eines Grabens 430 entfernt.
  • Bezug nehmend auf 4J wird eine erste leitfähige Kontaktstruktur 434 ausgebildet, die mit der ersten epitaktischen Source- oder Drainstruktur (z. B. linke Merkmale 422) gekoppelt ist. Eine zweite leitfähige Kontaktstruktur 436 wird ausgebildet, die mit der zweiten epitaktischen Source- oder Drainstruktur (z. B. rechte Merkmale 422) gekoppelt ist. Die zweite leitfähige Kontaktstruktur 436 wird tiefer entlang der Finne 402 als die erste leitfähige Kontaktstruktur 434 ausgebildet. Zwar ist dies in 4J nicht dargestellt, in einer Ausführungsform umfasst das Verfahren jedoch ferner Ausbilden einer freigelegten Fläche der zweiten leitfähige Kontaktstruktur 436 an einer Unterseite der Finne 402. Leitfähige Kontakte können eine Kontaktwiderstand reduzierende Schicht und eine primäre Kontaktelektrodenschicht umfassen, wobei Beispiele Ti, Ni, Co für die erstere und W, Ru, Co für die letztere umfassen können.
  • In einer Ausführungsform ist wie dargestellt die zweite leitfähige Kontaktstruktur 436 tiefer entlang der Finne 402 als die erste leitfähige Kontaktstruktur 434. In einer solchen Ausführungsform verläuft wie dargestellt die erste leitfähige Kontaktstruktur 434 nicht entlang der Finne 402. In einer anderen solchen Ausführungsform, die nicht dargestellt ist, verläuft die erste leitfähige Kontaktstruktur 434 teilweise entlang der Finne 402.
  • In einer Ausführungsform verläuft die zweite leitfähige Kontaktstruktur 436 entlang der gesamten Finne 402. Zwar ist dies nicht dargestellt, in einer Ausführungsform weist die zweite leitfähige Kontaktstruktur 436 jedoch in dem Fall, dass die Unterseite der Finne 402 durch einen rückseitigen Substratentfernungsprozess freigelegt ist, eine freigelegte Fläche an einer Unterseite der Finne 402 auf.
  • In einem anderen Aspekt können hierin beschriebene integrierte Schaltungsstrukturen, um einen Zugang zu beiden leitfähigen Kontaktstrukturen eines Paars von asymmetrischen Source- und Drain-Kontaktstrukturen zu ermöglichen, unter Verwendung eines Fertigungsansatzes einer rückseitigen Freistellung von vorderseitigen Strukturen gefertigt werden. In einigen Ausführungsbeispielen beinhaltet ein Freistellen der Rückseite eines Transistors oder einer anderen Vorrichtungsstruktur eine Rückseitenprozessierung auf Waferebene. Im Gegensatz zu einer herkömmlichen Technologie einer TSV-Art kann ein Freistellen der Rückseite eines Transistors wie hierin beschrieben an der Dichte der Vorrichtungszellen und sogar innerhalb von Untergebieten einer Vorrichtung durchgeführt werden. Außerdem kann eine solche Freistellung der Rückseite eines Transistors durchgeführt werden, um im Wesentlichen ein gesamtes Donorsubstrat zu entfernen, auf dem eine Vorrichtungsschicht während einer Vorderseitenprozessierung einer Vorrichtung angeordnet wurde. Daher wird eine TSV mit einer Tiefe im Mikrometerbereich unnötig, wenn die Dicke eines Halbleiters in den Vorrichtungszellen nach einem Freistellen der Rückseite eines Transistors u. U. lediglich einige zehn oder hundert Nanometer aufweist.
  • Hier beschriebenen Freistellungstechniken können einen Paradigmenwechsel von einer „Bottom-Up“-Vorrichtungsfertigung zu einer „Center-Out“-Fertigung ermöglichen, wobei das „Center“ eine beliebige Schicht ist, die bei einer vorderseitigen Fertigung einbezogen wird, von der Rückseite freigestellt wird und bei einer rückseitigen Fertigung erneut einbezogen wird. Eine Prozessierung von sowohl einer Vorderseite als auch einer freigestellten Rückseite einer Vorrichtungsstruktur kann viele der Herausforderungen lösen, die mit einer Fertigung von 3D-ICs assoziiert sind, wenn sie sich primär auf eine Vorderseitenprozessierung stützt.
  • Ein Ansatz zum Freistellen der Rückseite eines Transistors kann zum Beispiel eingesetzt werden, um zumindest einen Abschnitt einer Trägerschicht und einer Zwischenschicht einer Donor-Wirtssubstrat-Anordnung zu entfernen. Der Prozessablauf beginnt mit einem Einbringen einer Donor-Wirtssubstrat-Anordnung. Eine Dicke einer Trägerschicht in dem Donor-Wirtssubstrat wird poliert (z. B. CMP) und/oder mit einem Nass- oder Trockenätzprozess (z. B. Plasma) geätzt. Ein beliebiger Schleif-, Polier-und/oder Nass-/Trockenätzprozess, von dem bekannt ist, dass er für die Zusammensetzung der Trägerschicht geeignet ist, kann eingesetzt werden. Wenn zum Beispiel die Trägerschicht ein Halbleiter der Gruppe IV (z. B. Silicium) ist, kann eine CMP-Suspension, von der bekannt ist, dass sie zum Ausdünnen des Halbleiters geeignet ist, eingesetzt werden. Gleichermaßen kann auch ein beliebiges Nassätzmittel oder ein beliebiger Plasmaätzprozess, von dem bekannt ist, dass es/er zum Ausdünnen des Halbleiters der Gruppe IV geeignet ist, eingesetzt werden.
  • In einigen Ausführungsformen geht dem oben Genannten ein Spalten der Trägerschicht entlang einer Bruchebene, die im Wesentlichen parallel zu der Zwischenschicht ist, voraus. Der Spalt- oder Bruchprozess kann verwendet werden, um einen wesentlichen Abschnitt der Trägerschicht als einen Massenhauptteil zu entfernen, wodurch die Polier- oder Ätzzeit reduziert wird, die zum Entfernen der Trägerschicht erforderlich ist. Wenn zum Beispiel eine Trägerschicht eine Dicke von 400-900 µm aufweist, können 100-700 µm abgespaltet werden, indem eine beliebige flächendeckende Implantation durchgeführt wird, die bekanntermaßen einen Bruch auf Waferebene fördert. In einigen Ausführungsbeispielen wird ein leichtes Element (z. B. H, He oder Li) bis zu einer einheitlichen Solltiefe in die Trägerschicht implantiert, in der die Bruchebene gewünscht ist. Nach einem derartigen Spaltprozess kann die in der Donor-Wirtssubstrat-Anordnung verbleibende Dicke der Trägerschicht dann poliert oder geätzt werden, um das Entfernen abzuschließen. Alternativ kann dort, wo die Trägerschicht nicht gebrochen ist, der Schleif-, Polier- und/oder Ätzvorgang eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als Nächstes wird eine Freilegung einer Zwischenschicht detektiert. Die Detektion wird verwendet, um einen Punkt zu identifizieren, an dem die Rückseitenfläche des Donorsubstrats die Vorrichtungsschicht nahezu erreicht hat. Es kann eine beliebige Endpunktdetektionstechnik eingesetzt werden, von der bekannt ist, dass sie zum Detektieren eines Übergangs zwischen den Materialien, die für die Trägerschicht und die Zwischenschicht verwendet werden, geeignet ist. In einigen Ausführungsformen basieren ein oder mehrere Endpunktkriterien auf einem Detektieren einer Änderung einer optischen Absorption oder Emission der Rückseitenfläche des Donorsubstrats während eines Durchführens des Polierens oder Ätzens. In einigen anderen Ausführungsformen stehen die Endpunktkriterien mit einer Änderung einer optischen Absorption oder Emission von Nebenprodukten während des Polierens oder Ätzens der Rückseitenfläche des Donorsubstrats in Zusammenhang. Zum Beispiel können sich die Absorptions- oder Emissionswellenlängen, die mit Nebenprodukten beim Ätzen der Trägerschicht assoziiert sind, in Abhängigkeit von den unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht ändern. In anderen Ausführungsformen stehen die Endpunktkriterien mit einer Änderung einer Masse von Spezies in Nebenprodukten des Polierens oder Ätzens der Rückseitenfläche des Donorsubstrats in Zusammenhang. Zum Beispiel können die Nebenprodukte einer Prozessierung durch ein Quadrupol-Massenspektrometer abgetastet werden und eine Änderung der Speziesmasse kann mit den unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht in Beziehung gesetzt werden. In einem anderen Ausführungsbeispiel stehen die Endpunktkriterien mit einer Änderung einer Reibung zwischen einer Rückseitenfläche des Donorsubstrats und einer Polierfläche, die mit der Rückseitenfläche des Donorsubstrats in Kontakt steht, in Zusammenhang.
  • Die Detektion der Zwischenschicht kann verbessert werden, wenn der Entfernungsprozess in Relation zu der Zwischenschicht für die Trägerschicht selektiv ist, da eine Ungleichmäßigkeit bei dem Trägerentfernungsprozess durch ein Ätzratendelta zwischen der Trägerschicht und der Zwischenschicht gemildert werden kann. Die Detektion kann sogar übersprungen werden, wenn der Schleif-, Polier- und/oder Ätzvorgang die Zwischenschicht mit einer Rate entfernt, die ausreichend kleiner ist als die Rate, mit der die Trägerschicht entfernt wird. Wenn ein Endpunktkriterium nicht einbezogen wird, kann ein Schleif-, Polier- und/oder Ätzvorgang einer vorbestimmten festen Dauer auf dem Zwischenschichtmaterial stoppen, wenn die Dicke der Zwischenschicht für die Selektivität des Ätzens ausreichend ist. In einigen Beispielen beträgt das Verhältnis zwischen Trägerätzrate und Zwischenschicht-Ätzrate 3:1 bis 10:1 oder mehr.
  • Bei Freilegen der Zwischenschicht kann zumindest ein Abschnitt der Zwischenschicht entfernt werden. Zum Beispiel können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Eine Dicke der Zwischenschicht kann beispielsweise durch ein Polieren gleichmäßig entfernt werden. Alternativ dazu kann eine Dicke der Zwischenschicht mit einem maskierten oder flächendeckenden Ätzprozess entfernt werden. Der Prozess kann denselben Polier- oder Ätzprozess einsetzen, der auch zum Ausdünnen des Trägers eingesetzt wird, oder kann ein eigenständiger Prozess mit eigenständigen Prozessparametern sein. Wenn zum Beispiel die Zwischenschicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann der letztere Vorgang einen anderen Polier- oder Ätzprozess einsetzen, der ein Entfernen der Zwischenschicht gegenüber einem Entfernen der Vorrichtungsschicht begünstigt. Wenn weniger als einige hundert Nanometer der Zwischenschichtdicke entfernt werden sollen, kann der Entfernungsprozess vergleichsweise langsam, für eine Gleichmäßigkeit über den gesamten Wafer optimiert und präziser gesteuert sein als der Prozess zum Entfernen der Trägerschicht. Bei einem eingesetzten CMP-Prozess kann zum Beispiel eine Suspension eingesetzt werden, die eine sehr hohe Selektivität (z. B. 100:1-300:1 oder mehr) zwischen einem Halbleiter (z. B. Silicium) und einem Dielektrikumsmaterial (z. B. SiO) bietet, das die Vorrichtungsschicht umgibt und in die Zwischenschicht, zum Beispiel als eine elektrische Isolation zwischen aneinander angrenzenden Vorrichtungsgebieten, eingebettet ist.
  • In Ausführungsformen, in denen die Vorrichtungsschicht durch ein vollständiges Entfernen der Zwischenschicht freigestellt wird, kann eine Rückseitenprozessierung an einer freigelegten Rückseite der Vorrichtungsschicht oder spezifischen Vorrichtungsgebieten darin beginnen. In einigen Ausführungsformen umfasst die Rückseitenprozessierung der Vorrichtungsschicht ein weiteres Polieren oder Nass-/Trockenätzen durch eine Dicke der Vorrichtungsschicht, die zwischen der Zwischenschicht und einem Vorrichtungsgebiet, das zuvor in der Vorrichtungsschicht gefertigt wurde, wie z. B. einem Source- oder Draingebiet, angeordnet ist.
  • In einigen Ausführungsformen, bei denen die Trägerschicht, die Zwischenschicht oder die Vorrichtungsschichtrückseite mit einem Nass- und/oder Plasmaätzen ausgespart wird, kann ein solches Ätzen ein strukturiertes Ätzen oder ein in Bezug auf das Material selektives Ätzen sein, das der Rückseitenfläche der Vorrichtungsschicht eine wesentliche Nichtplanarität oder Topografie verleiht. Wie weiter unten beschrieben, kann das Strukturieren innerhalb einer Vorrichtungszelle (d. h. Strukturieren „innerhalb der Zelle“) oder kann zwischen Vorrichtungszellen (d. h. Strukturieren „zwischen Zellen“) stattfinden. In einigen Ausführungsformen eines strukturierten Ätzens wird zumindest ein Teil der Dicke der Zwischenschicht als eine Hartmaske für das Strukturieren der Rückseite der Vorrichtungsschicht verwendet. Daher kann ein maskierter Ätzprozess einem entsprechend maskierten Ätzen der Vorrichtungsschicht vorausgehen.
  • Das oben beschriebene Prozessierungsschema kann eine Donor-Wirtssubstrat-Anordnung zum Ergebnis haben, die IC-Vorrichtungen umfasst, bei denen eine Rückseite einer Zwischenschicht, eine Rückseite der Vorrichtungsschicht und/oder eine Rückseite eines oder mehrerer Halbleitergebiete innerhalb der Vorrichtungsschicht und/oder eine Vorderseitenmetallisierung freigestellt sind. Eine zusätzliche Rückseitenprozessierung beliebiger der freigestellten Gebiete kann dann während einer nachgeordneten Prozessierung durchgeführt werden.
  • Es versteht sich, dass die aus den obigen beispielhaften Prozessierungsschemata resultierenden Strukturen in einer gleichen oder ähnlichen Form für nachfolgende Prozessierungsvorgänge verwendet werden können, um die Vorrichtungsfertigung, wie z. B. eine PMOS- und/oder NMOS-Vorrichtungsfertigung, abzuschließen. Als ein Beispiel einer fertiggestellten Vorrichtung zeigt 5 eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur entlang einer Gateleitung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf 5 umfasst eine Halbleiterstruktur oder Vorrichtung 500 ein nicht planares aktives Gebiet (z. B. eine Finnenstruktur, die einen hervorstehenden Finnenabschnitt 504 und ein Unterfinnengebiet 505 umfasst) innerhalb eines Grabenisolationsgebiets 506. In einer Ausführungsform wird anstelle einer massiven Finne das nicht planare aktive Gebiet in Nanodrähte (beispielsweise Nanodrähte 504A und 504B) über dem Unterfinnengebiet 505 geteilt, wie durch die gestrichelten Linien dargestellt. In jedem Fall ist zur Einfachheit der Beschreibung bei einer nicht planaren integrierten Schaltungsstruktur 500 ein nicht planares aktives Gebiet 504 unten als ein hervorstehender Finnenabschnitt bezeichnet. In einer Ausführungsform umfasst das Unterfinnengebiet 505 wie dargestellt auch eine entspannte Pufferschicht 592 und eine Defektmodifikationsschicht 590. In einer Ausführungsform umfasst ein Fertigungsprozess eine Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit epitaktischen GeSn:B-Source- oder Drainstrukturen bereitstellt.
  • Eine Gateleitung 508 ist über den hervorstehenden Abschnitten 504 des nicht planaren aktiven Gebiets (einschließlich, falls vorhanden, umgebender Nanodrähte 504A und 504B) sowie über einem Abschnitt des Grabenisolationsgebiets 506 angeordnet. Wie gezeigt umfasst die Gateleitung 508 eine Gateelektroden- 550 und eine Gate-Dielektrikumsschicht 552. In einer Ausführungsform kann die Gateleitung 508 auch eine dielektrische Abdeckschicht 554 aufweisen. Ein Gatekontakt 514 und eine darüberliegende Gatekontakt-Durchkontaktierung 516 sind zusammen mit einer darüberliegenden Metallverbindung 560 ebenfalls aus dieser Perspektive zu sehen, von denen alle in Zwischenschicht-Dielektrikumsstapeln oder -schichten 570 angeordnet sind. Wie ebenfalls aus der Perspektive der 5 zu sehen, ist der Gatekontakt 514 in einer Ausführungsform über dem Grabenisolationsgebiet 506, jedoch nicht über den nicht planaren aktiven Gebieten angeordnet. In einer anderen Ausführungsform ist der Gatekontakt 514 über den nicht planaren aktiven Gebieten angeordnet.
  • In einer Ausführungsform ist die Halbleiterstruktur oder Vorrichtung 500 eine nicht planare Vorrichtung, wie beispielsweise, ohne darauf beschränkt zu sein, eine Fin-FET-Vorrichtung, eine Tri-Gate-Vorrichtung, eine Nanoband-Vorrichtung oder eine Nanodraht-Vorrichtung. In einer solchen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist in einem solchen ausgebildet. In einer solchen Ausführungsform umgeben die Gateelektrodenstapel der Gateleitungen 508 zumindest eine obere Fläche und ein Paar von Seitenwänden des dreidimensionalen Körpers.
  • Wie ebenfalls in 5 dargestellt, ist in einer Ausführungsform eine Grenzfläche 580 zwischen einem hervorstehenden Finnenabschnitt 504 und einem Unterfinnengebiet 505 vorhanden. Die Grenzfläche 580 kann ein Übergangsgebiet zwischen einem dotierten Unterfinnengebiet 505 und einem schwach oder nicht dotierten oberen Finnenabschnitt 504 sein. In einer solchen Ausführungsform ist jede Finne ca. 10 Nanometer breit oder weniger, und Unterfinnendotiermittel werden optional aus einer angrenzenden Festkörperdotierschicht an der Unterfinnenposition zugeführt. In einer speziellen solchen Ausführungsform ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl nicht in 5 dargestellt, versteht es sich, dass sich Source- oder Draingebiete der hervorstehenden Finnenabschnitte 504 oder angrenzend an diese auf jeder Seite der Gateleitung 508 befinden, d. h. in die Seite hinein und aus dieser heraus. In einer Ausführungsform wird das Material der hervorstehenden Finnenabschnitte 504 in den Source- oder Drainpositionen entfernt und durch ein anderes Halbleitermaterial, z. B. durch epitaktische Abscheidung, ersetzt, um GeSn:B-Source- oder Drainstrukturen auszubilden. Die Source- oder Draingebiete können sich unterhalb der Höhe der Dielektrikumsschicht des Grabenisolationsgebiets 506, d. h. in das Unterfinnengebiet 505, erstrecken. Gemäß einer Ausführungsform der vorliegenden Offenbarung verhindern die stärker dotierten Unterfinnengebiete, d. h. die dotierten Abschnitte der Finnen unterhalb der Grenzfläche 580, einen Source-Drain-Leckstrom durch diesen Abschnitt der Bulk-Halbleiterfinnen. In einer Ausführungsform weisen die Source- und Draingebiete zugehörige asymmetrische Source- und Drainkontaktstrukturen auf, wie oben in Zusammenhang mit 4J beschrieben.
  • Erneut Bezug nehmend auf 5 bestehen in einer Ausführungsform die Finnen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) aus einer kristallinen Silicium-Germanium-Schicht, die mit einem Ladungsträger, wie z. B., ohne darauf beschränkt zu sein, Phosphor, Arsen, Bor, Gallium oder einer Kombination daraus, dotiert sein kann.
  • In einer Ausführungsform können ein Grabenisolationsgebiet 506 und Grabenisolationsgebiete (Grabenisolationsstrukturen oder Grabenisolationsschichten), die hierin beschrieben sind, aus einem Material bestehen, das geeignet ist, Abschnitte einer permanenten Gatestruktur von einem darunterliegenden Bulk-Substrat endgültig elektrisch zu isolieren oder zu der Isolation davon beizutragen oder in einem darunterliegenden Bulk-Substrat ausgebildete aktive Gebiete zu isolieren, wie beispielsweise Isolieren von aktiven Finnengebieten. Zum Beispiel besteht in einer Ausführungsform das Grabenisolationsgebiet 506 aus einem Dielektrikumsmaterial, wie z. B., ohne darauf beschränkt zu sein, Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid.
  • Die Gateleitung 508 kann aus einem Gateelektrodenstapel bestehen, der eine Gate-Dielektrikumsschicht 552 und eine Gateelektrodenschicht 550 umfasst. In einer Ausführungsform besteht die Gateelektrode des Gateelektrodenstapels aus einem Metallgate und die Gate-Dielektrikumsschicht besteht aus einem High-k-Material. Zum Beispiel besteht in einer Ausführungsform die Gate-Dielektrikumsschicht aus einem Material, wie z. B., ohne darauf beschränkt zu sein, Hafniumoxid, Hafniumoxinitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder einer Kombination daraus. Ferner kann ein Abschnitt der Gate-Dielektrikumsschicht eine Schicht aus nativem Oxid umfassen, das aus den oberen paar Schichten der Substratfinne 504 ausgebildet ist. In einer Ausführungsform besteht die Gate-Dielektrikumsschicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials besteht. In einer Ausführungsform besteht die Gate-Dielektrikumsschicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliciumdioxid oder Siliciumoxinitrid. In einigen Implementierungen ist ein Abschnitt des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind, umfasst.
  • In einer Ausführungsform besteht die Gateelektrode aus einer Metallschicht wie z. B., ohne darauf beschränkt zu sein, Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden. In einer spezifischen Ausführungsform besteht die Gate-Elektrode aus einem über einer Metallaustrittsarbeitseinstellungsschicht ausgebildeten Füllmaterial ohne Arbeitsaustrittseinstellung. Die Gateelektrodenschicht kann je nachdem, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll, aus einem P-Typ-Austrittsarbeitsmetall oder einem N-Typ-Austrittarbeitsmetall bestehen. In einigen Implementierungen kann die Gateelektrodenschicht aus einem Stapel von zwei oder mehreren Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und mindestens eine Metallschicht eine leitfähige Füllschicht ist. Bei einem PMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, z. B., ohne darauf beschränkt zu sein, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Eine P-Typ-Metallschicht ermöglicht das Ausbilden einer PMOS-Gateelektrode mit einer Austrittsarbeit, die zwischen ca. 4,9 eV und ca. 5,2 eV beträgt. Bei einem NMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, z. B., ohne darauf beschränkt zu sein, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine N-Typ-Metallschicht ermöglicht das Ausbilden einer NMOS-Gateelektrode mit einer Austrittsarbeit, die zwischen ca. 3,9 eV und ca. 4,2 eV beträgt. In einigen Implementierungen kann die Gateelektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind, umfasst. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gateelektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Fläche des Substrats ist und keine Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind. In weiteren Implementierungen der Offenbarung kann die Gateelektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten ausgebildet sind.
  • Spacer, die mit den Gateelektrodenstapeln assoziiert sind, können aus einem Material bestehen, das geeignet ist, eine permanente Gatestruktur von angrenzenden leitfähigen Kontakten, wie z. B. selbstjustierten Kontakten, endgültig elektrisch zu isolieren oder zur Isolation davon beizutragen. Zum Beispiel bestehen in einer Ausführungsform die Spacer aus einem Dielektrikumsmaterial, wie z. B., ohne darauf beschränkt zu sein, Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid.
  • Der Gatekontakt 514 und die darüberliegende Gatekontakt-Durchkontaktierung 516 können aus einem leitfähigen Material bestehen. In einer Ausführungsform besteht bzw. bestehen ein oder mehrere der Kontakte oder Durchkontaktierungen aus einer Metallspezies. Die Metallspezies kann ein reines Metall, wie z. B. Wolfram, Nickel oder Kobalt, sein, oder kann eine Legierung, wie z. B. eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (wie z. B. ein Silicidmaterial), sein.
  • In einer Ausführungsform (obwohl nicht gezeigt) wird eine Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gatestruktur 508 justiert ist, ausgebildet, während die Verwendung eines Lithografieschritts mit äußerst wenig Platz für eine Überdeckung eliminiert wird. In einer Ausführungsform ist die Kontaktstruktur eine vertikal symmetrische Kontaktstruktur oder eine asymmetrische Kontaktstruktur wie in Zusammenhang mit 4J beschrieben. In anderen Ausführungsformen sind alle Kontakte vorderseitig verbunden und sind nicht asymmetrisch. In einer solchen Ausführungsform ermöglicht der selbstjustierte Ansatz die Verwendung eines intrinsisch stark selektiven Nassätzens (z. B. gegenüber eines herkömmlich implementierten Trocken- oder Plasmaätzens), um Kontaktöffnungen zu erzeugen. In einer Ausführungsform wird eine Kontaktstruktur durch Nutzen einer bestehenden Gatestruktur in Kombination mit einem Kontaktsteckerlithografievorgang ausgebildet. In einer solchen Ausführungsform ermöglicht der Ansatz ein Eliminieren des Erfordernisses eines bei herkömmlichen Ansätzen verwendeten kritischen Lithografievorgangs zur Erzeugung einer Kontaktstruktur. In einer Ausführungsform wird ein Grabenkontaktraster nicht separat strukturiert, sondern vielmehr zwischen Poly-(Gate-)Leitungen ausgebildet. Zum Beispiel wird in einer solchen Ausführungsform ein Grabenkontaktraster im Anschluss an die Gategitterstrukturierung, aber vor den Gategitterschnitten ausgebildet.
  • In einer Ausführungsform umfasst ein Bereitstellen einer Struktur 500 ein Fertigen der Gatestapelstruktur 508 durch einen Ersatz-Gateprozess. Bei einem solchen Schema kann ein Dummy-Gate-Material wie Polysilicium- oder Siliciumnitridsäulenmaterial entfernt und durch permanentes Gateelektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird bei diesem Prozess auch eine permanente Gate-Dielektrikumsschicht ausgebildet, statt dass diese aus der vorhergehenden Prozessierung übernommen wird. In einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Trockenätzprozess entfernt, bei dem SF6 verwendet wird. In einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Nassätzprozess entfernt, bei dem wässriges NH4OH oder Tetramethylammoniumhydroxid verwendet wird. In einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mit einem Nassätzen entfernt, das wässrige Phosphorsäure beinhaltet.
  • Erneut Bezug nehmend auf 5 ist bei der Anordnung der Halbleiterstruktur oder Vorrichtung 500 der Gatekontakt über Isolationsgebieten platziert. Eine solche Anordnung kann als eine ineffiziente Verwendung von Layoutplatz betrachtet werden. In einer anderen Ausführungsform weist eine Halbleitervorrichtung jedoch Kontaktstrukturen auf, die Abschnitte einer Gateelektrode kontaktieren, die über einem aktiven Gebiet, z. B. über einer Finne 505, und in einer selben Schicht wie eine Grabenkontakt-Durchkontaktierung ausgebildet sind.
  • Es versteht sich, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in den Erfindungsgedanken und Schutzumfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Die hierin beschriebenen Prozesse können außerdem verwendet werden, um eine oder mehrere Halbleitervorrichtungen zu fertigen. Die Halbleitervorrichtungen können Transistoren oder ähnliche Vorrichtungen sein. Zum Beispiel sind in einer Ausführungsform die Halbleitervorrichtungen Metall-Oxid-Halbleiter(MOS)-Transistoren für Logik oder Speicher oder sind Bipolartransistoren. Außerdem weisen in einer Ausführungsform die Halbleitervorrichtungen eine dreidimensionale Architektur auf, wie z. B. eine Tri-Gate-Vorrichtung, eine Vorrichtung mit zwei unabhängig ansteuerbaren Gates oder ein FinFET. Eine oder mehrere Ausführungsformen können besonders nützlich zum Fertigen von Halbleitervorrichtungen in einem Sub-10-Nanometer-(10 nm)-Technologieknoten sein.
  • In einer Ausführungsform besteht, wie in der vorliegenden Beschreibung verwendet, ein Zwischenschicht-Dielektrikum(IILD)-Material aus einer Schicht eines Dielektrikums- oder isolierenden Materials oder umfasst diese. Beispiele für geeignete Dielektrikumsmaterialien umfassen, ohne darauf beschränkt zu sein, Oxide von Silicium (z. B. Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, mit Kohlenstoff dotierte Oxide von Silicium, verschiedene im Stand der Technik bekannte Low-k-Dielektrikumsmaterialien und Kombinationen daraus. Das Zwischenschicht-Dielektrikumsmaterial kann mithilfe herkömmlicher Techniken, wie zum Beispiel einer chemischen Gasphasenabscheidung (CVD, Chemical Vapor Deposition), einer physikalischen Gasphasenabscheidung (PVD, Physical Vapor Deposition) oder mithilfe anderer Abscheidungsverfahren ausgebildet werden.
  • In einer Ausführungsform, wie ebenfalls in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder besteht Verbindungsleitungsmaterial (und Durchkontaktierungsmaterial) aus einer oder mehreren Metall- oder anderen leitfähigen Strukturen. Ein häufiges Beispiel ist die Verwendung von Kupferleitungen und - strukturen, die Sperrschichten zwischen dem Kupfer und einem umgebenden II,D-Material umfassen können oder nicht. Wie hierin verwendet, umfasst der Terminus „Metall“ Legierungen, Stapel und andere Kombinationen von mehreren Metallen. Zum Beispiel können die Metallverbindungsleitungen Sperrschichten (z. B. Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN umfassen), Stapel aus verschiedenen Metallen oder Legierungen usw. umfassen. Daher können die Verbindungsleitungen eine einzelne Materialschicht sein oder können aus mehreren Schichten ausgebildet sein, einschließlich leitfähiger Liner-Schichten und Füllschichten. Ein beliebiger geeigneter Abscheidungsprozess, wie z. B. Elektroplattieren, eine chemische Gasphasenabscheidung oder eine physikalische Gasphasenabscheidung, kann zum Ausbilden von Verbindungsleitungen verwendet werden. In einer Ausführungsform bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie z. B., ohne darauf beschränkt zu sein, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon. Die Verbindungsleitungen werden im Stand der Technik zuweilen auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung bezeichnet.
  • In einer Ausführungsform, wie ebenfalls in der vorliegenden Beschreibung verwendet, bestehen Hartmaskenmaterialien, Abdeckschichten oder Stecker aus Dielektrikumsmaterialien, die sich von dem Zwischenschicht-Dielektrikumsmaterial unterscheiden. In einer Ausführungsform können unterschiedliche Hartmasken-, Abdeck- oder Steckermaterialien in unterschiedlichen Gebieten verwendet werden, um eine unterschiedliche Wachstum- oder Ätzselektivität zueinander und zu den darunterliegenden Dielektrikums- und Metallschichten bereitzustellen. In einigen Ausführungsformen umfasst eine Hartmaskenschicht, Abdeck- oder Steckerschicht eine Schicht aus einem Nitrid von Silicium (z. B. Siliciumnitrid) oder eine Schicht aus einem Oxid von Silicium oder beides oder eine Kombination daraus. Andere geeignete Materialien können kohlenstoffbasierte Materialien umfassen. Andere im Stand der Technik bekannte Hartmasken-, Abdeck- oder Steckerschichten können in Abhängigkeit von der speziellen Implementierung verwendet werden. Die Hartmasken-, Abdeck- oder Steckerschichten können durch CVD, PVD oder andere Abscheidungsverfahren ausgebildet werden.
  • In einer Ausführungsform werden, wie ebenfalls in der vorliegenden Beschreibung verwendet, Lithografievorgänge unter Verwendung einer 193-nm-Eintauchlithografie (i193), EUV- und/oder EBDW-Lithografie oder dergleichen durchgeführt. Ein Fotolack einer positiven Art oder negativen Art kann verwendet werden. In einer Ausführungsform ist eine lithografische Maske eine dreilagige Maske, die aus einem topografischen Maskierungsabschnitt, einer Antireflexionsbeschichtungs(ARC, Anti-Reflective Coating)-Schicht und einer Fotolackschicht besteht. In einer speziellen solchen Ausführungsform ist der topografische Maskierungsabschnitt eine Kohlenstoffhartmasken(CHM, Carbon Hardmask)-Schicht und die Antireflexbeschichtungsschicht ist eine Silicium-ARC-Schicht.
  • In einem anderen Aspekt sind eine oder mehrere Ausführungsformen auf aneinander angrenzende Halbleiterstrukturen oder Vorrichtungen gerichtet, die durch Strukturen mit selbstjustierter Gate-Endabdeckung (SAGE) getrennt sind. Spezielle Ausführungsformen können auf eine Integration von Nanodrähten und Nanobändern mit mehreren Breiten (Multi-Wsi) in eine SAGE-Architektur und durch eine SAGE-Wand getrennt gerichtet sein. In einer Ausführungsform werden Nanodrähte/Nanobänder mit mehreren Wsi in einen SAGE-Architekturabschnitt eines Frontend-Prozessablaufs integriert. Ein solcher Prozessablauf kann eine Integration von Nanodrähten und Nanobändern unterschiedlicher Wsi beinhalten, um eine zuverlässige Funktion von Transistoren der nächsten Generation mit niedriger Leistungsaufnahme und hohem Leistungsvermögen bereitzustellen. Assoziierte epitaktische Source- oder Draingebiete können eingebettet (z. B. Abschnitte von Nanodrähten entfernt und dann ein Source- oder Drain(S/D)-Wachstum durchgeführt) werden, und können epitaktisches GeSn:B sein oder umfassen.
  • Um dies in einen Kontext zu stellen, Vorteile einer Architektur mit selbstjustierter Gate-Endabdeckung (SAGE) können das Ermöglichen einer höheren Layout-Dichte und insbesondere Skalieren einer Diffusion-zu-Diffusion-Beabstandung beinhalten. Um einen veranschaulichenden Vergleich bereitzustellen, 6 zeigt Querschnittsansichten durch Nanodrähte und Finnen bei einer Architektur ohne Endabdeckung (linke Seite (a)) im Vergleich zu einer Architektur mit selbstjustierter Gate-Endabdeckung (SAGE) (rechte Seite (b)) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf die linke Seite (a) der 6 weist eine integrierte Schaltungsstruktur 600 ein Substrat 602 mit Finnen 604 auf, die um einen Betrag 606 über einer Isolationsstruktur 608, die die unteren Abschnitte der Finnen 604 seitlich umgibt, daraus herausvorstehen. Obere Abschnitte der Finnen können eine entspannte Pufferschicht 622 und eine Defektmodifikationsschicht 620 wie dargestellt umfassen. Entsprechende Nanodrähte 605 sind über den Finnen 604 angeordnet. Eine Gatestruktur kann über der integrierten Schaltungsstruktur 600 ausgebildet werden, um eine Vorrichtung zu fertigen. Unterbrechungen in einer solchen Gatestruktur können jedoch durch Erhöhen des Abstands zwischen Paaren von Finnen 604/Nanodrähten 605 ausgeglichen werden.
  • Im Gegensatz dazu umfasst unter Bezugnahme auf die rechte Seite (b) der 6 eine integrierte Schaltungsstruktur 650 ein Substrat 652 mit Finnen 654, die um einen Betrag 656 über einer Isolationsstruktur 658, die die unteren Abschnitte der Finnen 654 seitlich umgibt, daraus herausvorstehen. Obere Abschnitte der Finnen können wie dargestellt eine entspannte Pufferschicht 672 und eine Defektmodifikationsschicht 670 umfassen. Entsprechende Nanodrähte 655 sind über den Finnen 654 angeordnet. Isolierende SAGE-Wände 660 (die, wie dargestellt, eine Hartmaske darauf umfassen können) befinden sich in der Isolationsstruktur 652 und zwischen angrenzenden Paaren von Finnen 654/Nanodrähten 655. Der Abstand zwischen einer isolierenden SAGE-Wand 660 und einem nächstgelegenen Paar einer Finne 654/eines Nanodrahts 655 definiert die Gate-Endabdeckungsbeabstandung 662. Über der integrierten Schaltungsstruktur 600, zwischen isolierenden SAGE-Wänden kann eine Gatestruktur ausgebildet werden, um eine Vorrichtung zu fertigen. Unterbrechungen in einer solchen Gatestruktur werden durch die isolierenden SAGE-Wände eingebracht. Da die isolierenden SAGE-Wände 660 selbstjustiert sind, können Einschränkungen von herkömmlichen Ansätzen minimiert werden, um eine offensivere Diffusion-zu-Diffusion-Beabstandung zu ermöglichen. Da Gatestrukturen an allen Positionen Unterbrechungen umfassen, können ferner einzelne Gatestrukturabschnitte durch lokale Verbindungen, die über den isolierenden SAGE-Wände 660 ausgebildet werden, schichtverbunden werden. In einer Ausführungsform umfassen die SAGE-Wände 660 wie dargestellt jeweils einen unteren Dielektrikumsabschnitt und eine dielektrische Abdeckung an dem unteren Dielektrikumsabschnitt. Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Fertigungsprozess für Strukturen in Zusammenhang mit 6 eine Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit epitaktischen Source- oder Drainstrukturen bereitstellt, die epitaktische GeSn:B-Source- oder Drainstrukturen sein können.
  • Ein Prozessierungsschema für eine selbstjustierte Gate-Endabdeckung (SAGE) beinhaltet die Ausbildung von Gate-/Grabenkontakt-Endabdeckungen, die an Finnen selbstjustiert sind, ohne dass eine zusätzliche Länge erforderlich ist, um Maskenüberdeckungsfehler auszugleichen. Somit können Ausführungsformen implementiert werden, um ein Verkleinern eines Layoutbereichs des Transistors zu ermöglichen. Hierin beschriebene Ausführungsformen können die Fertigung von Gate-Endabdeckungsisolationsstrukturen beinhalten, die auch als Gatewände, Isolationsgatewände oder selbstjustierte Gate-Endabdeckungs(SAGE)-Wände bezeichnet sein können.
  • In einem beispielhaften Prozessierungsschema für Strukturen mit SAGE-Wänden, die aneinander angrenzende Vorrichtungen trennen, zeigt 7 Querschnittsansichten, die verschiedene Vorgänge bei einem Verfahren zum Fertigen einer Struktur mit selbstjustierter Gate-Endabdeckung (SAGE) bei Gate-All-Around-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • Bezug nehmend auf Teil (a) der 7 umfasst eine anfängliche Struktur einen Nanodrahtstrukturierungsstapel 704 über einem Substrat 702. Ein lithografischer Strukturierungsstapel 706 wird über dem Nanodrahtstrukturierungsstapel 704 ausgebildet. Der Nanodrahtstrukturierungsstapel 704 umfasst sich abwechselnde Opferschichten 710 und Nanodrahtschichten 712, die sich wie dargestellt über einer entspannten Pufferschicht 782 und einer Defektmodifikationsschicht 780 befinden können. Eine Schutzmaske 714 ist zwischen dem Nanodrahtstrukturierungsstapel 704 und dem lithografischen Strukturierungsstapel 706 angeordnet. In einer Ausführungsform ist der lithografische Strukturierungsstapel 706 eine dreilagige Maske, die aus einem topografischen Maskierungsabschnitt 720, einer Antireflexionsbeschichtungs(ARC)-Schicht 722 und einer Fotolackschicht 724 besteht. In einer speziellen solchen Ausführungsform ist der topografische Maskierungsabschnitt 720 eine Kohlenstoffhartmasken(CHM)-Schicht und die Antireflexionsbeschichtungsschicht 722 ist eine Silicium-ARC-Schicht.
  • Bezug nehmend auf Teil (b) der 7 wird der Stapel von Teil (a) lithografisch strukturiert und dann geätzt, um eine geätzte Struktur mit einem strukturierten Substrat 702 und Gräben 730 bereitzustellen.
  • Bezug nehmend auf Teil (c) der 7 weist die Struktur von Teil (b) eine Isolationsschicht 740 und ein SAGE-Material 742 auf, das in den Gräben 730 ausgebildet ist. Die Struktur wird dann planarisiert, um eine strukturierte topografische Maskierungsschicht 720' als eine freiliegende obere Schicht zu belassen.
  • Bezug nehmend auf Teil (d) der 7 wird die Isolationsschicht 740 unterhalb einer oberen Fläche des strukturierten Substrats 702 ausgespart, z. B. um einen hervorstehenden Finnenabschnitt zu definieren und eine Grabenisolationsstruktur 741 unter den SAGE-Wänden 742 bereitzustellen.
  • Bezug nehmend auf Teil (e) der 7 werden die Opferschichten 710 zumindest in dem Kanalgebiet entfernt, um die Nanodrähte 712A und 712B freizustellen. Anschließend an die Ausbildung der Struktur von Teil (e) der 7 können Gatestapel um die Nanodrähte 712B oder 712A über hervorstehenden Finnen des Substrats 702 und zwischen den SAGE-Wänden 742 ausgebildet werden. In einer Ausführungsform wird vor Ausbildung der Gatestapel der verbleibende Teil der Schutzmaske 714 entfernt. In einer anderen Ausführungsform wird der verbleibende Teil der Schutzmaske 714 als eine isolierende Finnenkappe als ein Artefakt des Prozessierungsschemas beibehalten.
  • Erneut Bezug nehmend auf Teil (e) der 7 versteht es sich, dass eine Kanalansicht dargestellt ist, bei der sich Source- oder Draingebiete in bzw. über die Seite hinaus erstrecken. In einer Ausführungsform weist das Kanalgebiet mit den Nanodrähten 712B eine Breite auf, die kleiner als das Kanalgebiet mit den Nanodrähten 712A ist. Somit umfasst in einer Ausführungsform eine integrierte Schaltungsstruktur Nanodrähte mehrerer Breiten (Mulit-Wsi). Zwar kann bei den Strukturen 712B und 712A zwischen Nanodrähten bzw. Nanobändern differenziert werden, jedoch werden beide derartige Strukturen hierin in der Regel als Nanodrähte bezeichnet. Es versteht sich zudem, dass sich ein Bezug auf oder eine Darstellung eines Finnen-/Nanodrahtpaars hierin auf eine Struktur beziehen kann, die eine Finne und einen oder mehrere darüberliegende Nanodrähte umfasst (z. B. sind zwei darüberliegende Nanodrähte in 7 gezeigt). Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet eine Fertigungsprozess für Strukturen in Zusammenhang mit 7 eine Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit epitaktischen Source- oder Drainstrukturen bereitstellt, die epitaktische GeSn:B-Source- oder Drainstrukturen sein können.
  • In einer Ausführungsform können wie hierin beschrieben Isolationsstrukturen mit selbstjustierter Gate-Endabdeckung (SAGE) aus einem Material oder Materialien bestehen, das/die geeignet ist/sind, Abschnitte von permanenten Gatestrukturen voneinander endgültig elektrisch zu isolieren oder zu der Isolation davon beizutragen. Beispielhafte Materialien oder Materialkombinationen umfassen eine Struktur aus einem einzelnen Material, wie beispielsweise Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertes Siliciumnitrid. Andere beispielhafte Materialien oder Materialkombinationen umfassen einen Stapel mit mehreren Schichten mit einem unteren Abschnitt aus Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid und einem oberen Abschnitt aus einem Material mit einer höheren Dielektrizitätskonstante, wie beispielsweise Hafniumoxid.
  • Um eine beispielhafte integrierte Schaltungsstruktur mit drei vertikal angeordneten Nanodrähten herauszustellen, zeigt 8A eine dreidimensionale Querschnittsansicht einer nanodrahtbasierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung. 8B zeigt eine Source- oder Drain-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur der 8A entlang der Achse a-a'. 8C zeigt eine Kanal-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur der 8A entlang der Achse b-b'.
  • Bezug nehmend auf 8A umfasst eine integrierte Schaltungsstruktur 800 einen oder mehrere vertikal gestapelte Nanodrähte (Satz 804) über einem Substrat 802. In einer Ausführungsform sind wie dargestellt eine entspannte Pufferschicht 802C, eine Defektmodifikationsschicht 802B und ein unterer Substratabschnitt 802A in dem Substrat 802 wie dargestellt vorhanden. Eine optionale Finne, die sich unter dem untersten Nanodraht befindet und aus dem Substrat 802 ausgebildet ist, ist nicht dargestellt, um den Nanodrahtabschnitt zu Zwecken der Veranschaulichung herauszustellen. Ausführungsformen hierin sind sowohl auf Vorrichtungen mit einem einzelnen Draht als auch auf Vorrichtungen mit mehreren Drähten ausgerichtet. Als ein Beispiel sind Vorrichtungen auf Basis von drei Nanodrähten mit Nanodrähten 804A, 804B und 804C zu Zwecken der Veranschaulichung gezeigt. Zur Einfachheit der Beschreibung ist der Nanodraht 804A als ein Beispiel verwendet, wobei sich die Beschreibung auf einen der Nanodrähte konzentriert. Es versteht sich, dass, wenn Eigenschaften eines Nanodrahts beschrieben sind, Ausführungsformen, die auf mehreren Nanodrähten basieren, für jeden der Nanodrähte dieselben oder im Wesentlichen dieselben Eigenschaften aufweisen können.
  • Jeder der Nanodrähte 804 umfasst ein Kanalgebiet 806 in dem Nanodraht. Das Kanalgebiet 806 weist eine Länge (L) auf. Bezug nehmend auf 8C weist das Kanalgebiet zudem einen Umfang (Pc) orthogonal zu der Länge (L) auf. Bezug nehmend auf beide 8A und 8C umgibt ein Gateelektrodenstapel 808 den gesamten Umfang (Pc) jedes der Kanalgebiete 806. Der Gateelektrodenstapel 808 umfasst eine Gateelektrode sowie eine Gate-Dielektrikumsschicht zwischen dem Kanalgebiet 806 und der Gateelektrode (nicht gezeigt). In einer Ausführungsform ist das Kanalgebiet insofern diskret, dass es vollständig durch den Gateelektrodenstapel 808 ohne jegliches dazwischenliegendes Material, wie beispielsweise ein darunterliegendes Substratmaterial oder darüberliegende Kanalfertigungsmaterialien, umgeben ist. Dementsprechend sind in Ausführungsformen mit mehreren Nanodrähten 804 die Kanalgebiete 806 der Nanodrähte ebenfalls in Relation zueinander diskret.
  • Bezug nehmend auf beide 8A und 8B umfasst eine integrierte Schaltungsstruktur 800 ein Paar von nicht diskreten Source- oder Draingebieten 810/812. Das Paar von nicht diskreten Source- oder Draingebieten 810/812 befindet sich auf jeder Seite der Kanalgebiete 806 der mehreren vertikal gestapelten Nanodrähte 804. Ferner ist das Paar von nicht diskreten Source- oder Draingebieten 810/812 an die Kanalgebiete 806 der mehreren vertikal gestapelten Nanodrähte 804 angrenzend. In einer solchen Ausführungsform, die nicht dargestellt ist, ist das Paar von nicht diskreten Source- oder Draingebieten 810/812 insofern direkt vertikal an die Kanalgebiete 806 angrenzend, dass epitaktisches Wachstum an und zwischen sich über die Kanalgebiete 806 hinaus erstreckenden Nanodrahtabschnitten vorliegt, wo Nanodrahtenden in den Source- oder Drainstrukturen gezeigt sind. In einer anderen Ausführungsform ist, wie in 8A darstellt, das Paar nicht diskreter Source- oder Draingebiete 810/812 insofern indirekt vertikal an die Kanalgebiete 806 angrenzend, dass es an den Enden der Nanodrähte und nicht zwischen den Nanodrähten ausgebildet ist. In einer Ausführungsform sind die nicht diskreten Source- oder Draingebiete 810/812 nicht diskrete GeSn:B-Source- oder Draingebiete.
  • In einer Ausführungsform sind, wie dargestellt, die Source- oder Draingebiete 810/812 insofern nicht diskret, dass sie keine einzelnen oder diskreten Source- oder Draingebiete für jedes Kanalgebiet 806 eines Nanodrahts 804 sind. Dementsprechend sind in Ausführungsformen mit mehreren Nanodrähten 804 die Source- oder Draingebiete 810/812 der Nanodrähte universelle oder vereinheitlichte Source- oder Draingebiete anstatt diskrete für jeden Nanodraht. Das heißt, die nicht diskreten Source- oder Draingebiete 810/812 sind in dem Sinne universell, dass ein einzelnes vereinheitlichtes Merkmal als ein Source- oder Draingebiet für mehrere (in diesem Fall 3) Nanodrähte 804 und insbesondere für mehr als ein diskretes Kanalgebiet 806 verwendet wird. In einer Ausführungsform weist aus einer Querschnittsperspektive orthogonal zu der Länge der diskreten Kanalgebiete 806 jedes des Paars von nicht diskreten Source- oder Draingebieten 810/812 eine annähernd rechteckige Form mit einem unteren verjüngten Abschnitt und einem oberen spitzenförmigen Abschnitt wie in 8B dargestellt auf. In anderen Ausführungsformen sind die Source- oder Draingebiete 810/812 der Nanodrähte jedoch in Relation größere, aber diskrete, nicht vertikal verbundene epitaktische Strukturen wie die in Zusammenhang mit den 4A-4J beschriebenen Noppen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung und wie in den 8A und 8B dargestellt, umfasst die integrierte Schaltungsstruktur 800 ferner ein Paar von Kontakten 814, wobei jeder Kontakt 814 an einem des Paars von nicht diskreten Source- oder Draingebieten 810/812 angeordnet ist. In einer solchen Ausführungsform umgibt jeder Kontakt 814 das jeweilige nicht diskrete Source- oder Draingebiet 810/812 in einem vertikalen Sinne. In einem anderen Aspekt kann nicht der gesamte Umfang der nicht diskreten Source- oder Draingebiete 810/812 für einen Kontakt mit den Kontakten 814 zugänglich sein, und der Kontakt 814 umgibt somit die nicht diskreten Source- oder Draingebiete 810/812 wie in 8B dargestellt nur teilweise. In einer gegensätzlichen Ausführungsform, die nicht dargestellt ist, ist der gesamte Umfang der nicht diskreten Source- oder Draingebiete 810/812, entlang der Achse a-a' gesehen, durch die Kontakte 814 umgeben.
  • Erneut Bezug nehmend auf 8A umfasst in einer Ausführungsform die integrierte Schaltungsstruktur 800 ferner ein Paar von Spacern 816. Wie dargestellt, können äußere Abschnitte des Paars von Spacern 816 Abschnitte der nicht diskreten Source- oder Draingebiete 810/812 überlagern, wodurch „eingebettete“ Abschnitte der nicht diskreten Source- oder Draingebiete 810/812 unterhalb des Paars von Spacern 816 bereitgestellt werden. Wie ebenfalls dargestellt, erstrecken sich die eingebetteten Abschnitte der nicht diskreten Source- oder Draingebiete 810/812 möglicherweise nicht unter dem gesamten Paar von Spacern 816.
  • Das Substrat 802 kann aus einem Material bestehen, das für eine Fertigung integrierter Schaltungsstrukturen geeignet ist. In einer Ausführungsform umfasst das Substrat 802 ein unteres Bulk-Substrat, das aus einem Einkristall eines Materials besteht, das, ohne darauf beschränkt zu sein, Silicium, Germanium, Silicium-Germanium, Germanium-Zinn, Silicium-Germanium-Zinn oder ein III-V-Verbindungshalbleitermaterial umfassen kann. Eine obere Isolatorschicht, die aus einem Material besteht, das, ohne darauf beschränkt zu sein, Siliciumdioxid, Siliciumnitrid oder Siliciumoxinitrid umfassen kann, befindet sich auf dem unteren Bulk-Substrat. Somit kann die Struktur 800 aus einem anfänglichen Halbleiter-auf-Isolator-Substrat gefertigt werden. Alternativ dazu wird die Struktur 800 direkt aus einem Bulk-Substrat ausgebildet und anstelle der oben beschriebenen oberen Isolatorschicht wird eine lokale Oxidation verwendet, um elektrisch isolierende Abschnitte auszubilden. In einer anderen alternativen Ausführungsform wird die Struktur 800 direkt aus einem Bulk-Substrat ausgebildet und mithilfe von Dotieren werden elektrisch isolierende aktive Gebiete, wie beispielsweise Nanodrähte, darauf ausgebildet. In einer solchen Ausführungsform ist der erste Nanodraht (z. B. nahe des Substrats) in der Form einer Omega-FET-artigen Struktur.
  • In einer Ausführungsform können die Nanodrähte 804 wie unten beschrieben als Drähte oder Bänder dimensioniert sein und können eckige oder abgerundete Ecken aufweisen. In einer Ausführungsform bestehen die Nanodrähte 804 aus einem Material wie z. B., ohne darauf beschränkt zu sein, Silicium, Germanium oder einer Kombination daraus. In einer solchen Ausführungsform sind die Nanodrähte einkristallin. Zum Beispiel kann bei einem Silicium-Nanodraht 804 ein einkristalliner Nanodraht aus einer (100) universellen Ausrichtung basiert werden, z. B. mit einer Ebene <100> in der z-Richtung. Wie unten beschrieben können andere Ausrichtungen ebenfalls in Betracht gezogen werden. In einer Ausführungsform sind die Abmessungen der Nanodrähte 804 aus einer Querschnittsperspektive in einer Nano-Größenordnung. Zum Beispiel ist in einer spezifischen Ausführungsform die kleinste Abmessung der Nanodrähte 804 kleiner als ca. 20 Nanometer. In einer Ausführungsform bestehen die Nanodrähte 804 aus einem verspannten Material, insbesondere in den Kanalgebieten 806.
  • Bezug nehmend auf 8C weist in einer Ausführungsform jedes der Kanalgebiete 806 eine Breite (Wc) und eine Höhe (Hc) auf, wobei die Breite (Wc) in etwa gleich der Höhe (Hc) ist. Das bedeutet, dass in beiden Fällen die Kanalgebiete 806 im Querschnittsprofil quadratartig oder, bei abgerundeten Ecken, kreisartig sind. In einem anderen Aspekt müssen die Breite und Höhe des Kanalgebiets nicht gleich sein, wie beispielsweise im hierin beschriebenen Fall von Nanobändern.
  • In einer hierin beschriebenen Ausführungsform weist eine integrierte Schaltungsstruktur nicht planare Vorrichtungen auf, wie z. B., ohne darauf beschränkt zu sein, eine FinFET- oder eine Tri-Gate-Vorrichtung mit einer oder mehreren entsprechenden darüberliegenden Nanodrahtstrukturen. In einer derartigen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist in diesem ausgebildet, wobei ein oder mehrere diskrete Nanodrahtkanalabschnitte den dreidimensionalen Körper überlagern. In einer solchen Ausführungsform umgeben die Gatestrukturen zumindest eine obere Fläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und umgeben ferner jeden des einen oder der mehreren diskreten Nanodrahtkanalabschnitte.
  • In einer hierin beschriebenen Ausführungsform kann ein darunterliegendes Substrat aus einem Halbleitermaterial bestehen, das einem Fertigungsprozess standhalten kann und in dem Ladung wandern kann. In einer Ausführungsform ist das Substrat ein Bulk-Substrat, das aus einer kristallinen Silicium-, Silicium-/Germanium- oder Germaniumschicht besteht, die mit einem Ladungsträger, wie z. B., ohne darauf beschränkt zu sein, Phosphor, Arsen, Bor, Gallium oder einer Kombination daraus, dotiert ist, um ein aktives Gebiet auszubilden. In einer Ausführungsform ist die Konzentration von Siliciumatomen in einem Bulk-Substrat höher als 97 %. In einer anderen Ausführungsform besteht ein Bulk-Substrat aus einer epitaktischen Schicht, die auf einem bestimmten kristallinen Substrat aufgewachsen ist, z. B. einer epitaktischen Siliciumschicht, die auf einem mit Bor dotierten monokristallinen Bulk-Siliciumsubstrat aufgewachsen ist. Ein Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. In einer Ausführungsform besteht ein Bulk-Substrat aus einem III-V-Material, wie z. B., ohne darauf beschränkt zu sein, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid, oder einer Kombination daraus. In einer Ausführungsform besteht ein Bulk-Substrat aus einem III-V-Material, und die Verunreinigungsatome der Ladungsträgerdotiermittel sind z. B., ohne darauf beschränkt zu sein, Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Hierin offenbarte Ausführungsformen können verwendet werden, um eine breite Vielfalt verschiedener Arten von integrierten Schaltungen und/oder mikroelektronischen Vorrichtungen zu fertigen. Beispiele für solche integrierten Schaltungen umfassen, ohne darauf beschränkt zu sein, Prozessoren, Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrosteuerungen und dergleichen. In anderen Ausführungsformen können Halbleiterspeicher gefertigt werden. Darüber hinaus können die integrierten Schaltungen oder anderen mikroelektronischen Vorrichtungen in einer großen Vielfalt von im Stand der Technik bekannten elektronischen Vorrichtungen verwendet werden. Beispielsweise in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik usw. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt werden. Beispielsweise kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt werden. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potentiell unter Verwendung der hierin offenbarten Ansätze gefertigt werden.
  • 9 zeigt eine Computervorrichtung 900 gemäß einer Implementierung einer Ausführungsform der vorliegenden Offenbarung. In der Computervorrichtung 900 ist eine Platine 902 aufgenommen. Die Platine 902 kann eine Anzahl von Komponenten aufweisen, einschließlich, ohne darauf beschränkt zu sein, einen Prozessor 904 und mindestens einen Kommunikationschip 906. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 906 ebenfalls physisch und elektrisch mit der Platine 902 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 906 Teil des Prozessors 904.
  • In Abhängigkeit von ihren Anwendungen kann die Computervorrichtung 900 andere Komponenten aufweisen, die physisch und elektrisch mit der Platine 902 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, ohne darauf beschränkt zu sein, flüchtigen Speicher (z. B. DRAM), nicht-flüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine berührungsempfindliche Anzeige, eine berührungsempfindliche Anzeigesteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, ein globales Positionsbestimmungssystem (GPS, Global Positioning System), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, eine „Compact Disc“ (CD), eine „Digital Versatile Disc“ (DVD) und so weiter).
  • Der Kommunikationschip 906 ermöglicht eine drahtlose Kommunikation zur Übertragung von Daten zu und von der Computervorrichtung 900. Der Terminus „drahtlos“ und Ableitungen davon können verwendet sein, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch Verwendung einer modulierten elektromagnetischen Strahlung durch ein nicht festes Medium kommunizieren können. Der Terminus impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, auch wenn dies in manchen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 906 kann beliebige einer Anzahl von Drahtlosstandards oder -protokollen implementieren, einschließlich, ohne darauf beschränkt zu sein, Wi-Fi (Familie IEEE-802.11), WiMAX (Familie IEEE-802.16), IEEE 802.20, „Long Term Evolution“ (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebige andere Drahtlosprotokolle, die als 3G, 4G, 5G und höher konzipiert sind. Die Computervorrichtung 900 kann mehrere Kommunikationschips 906 aufweisen. Beispielsweise kann ein erster Kommunikationschip 906 speziell für eine drahtlose Kommunikation mit kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, vorgesehen sein, und ein zweiter Kommunikationschip 906 kann speziell für eine drahtlose Kommunikation mit größerer Reichweite, wie beispielsweise unter anderem GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, vorgesehen sein.
  • Der Prozessor 904 der Computervorrichtung 900 umfasst einen integrierten Schaltungsdie, der in dem Prozessor 904 verpackt ist. Der integrierte Schaltungsdie des Prozessors 904 kann eine oder mehrere Strukturen aufweisen, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind. Der Terminus „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um die elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 906 umfasst zudem einen integrierten Schaltungsdie, der in dem Kommunikationschip 906 verpackt ist. Der integrierte Schaltungsdie des Kommunikationschips 906 kann eine oder mehrere Strukturen aufweisen, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind.
  • In weiteren Implementierungen kann eine andere Komponente, die in der Computervorrichtung 900 aufgenommen ist, einen integrierten Schaltungsdie enthalten, der eine oder mehrere Strukturen aufweist, wie beispielsweise integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind.
  • In verschiedenen Implementierungen kann die Computervorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Computervorrichtung 900 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 10 stellt einen Interposer 1000 dar, der eine oder mehrere Ausführungsformen der vorliegenden Offenbarung umfasst. Der Interposer 1000 ist ein Zwischensubstrat, das verwendet wird, um ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann beispielsweise ein integrierter Schaltungsdie sein. Das zweite Substrat 1004 kann beispielsweise ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltungsdie sein. Im Allgemeinen besteht der Zweck eines Interposers 1000 darin, eine Verbindung auf eine breiteres Raster zu verteilen oder eine Verbindung auf eine andere Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1000 einen integrierten Schaltungsdie mit einer Kugelgitteranordnung (BGA, Ball Grid Array) 1006 koppeln, die anschließend mit dem zweiten Substrat 1004 gekoppelt werden kann. In einigen Ausführungsformen sind die ersten und zweiten Substrate 1002/1004 an gegenüberliegenden Seiten des Interposers 1000 angebracht. In anderen Ausführungsformen sind die ersten und zweiten Substrate 1002/1004 an der gleichen Seite des Interposers 1000 angebracht. Und in weiteren Ausführungsformen sind drei oder mehr Substrate mithilfe des Interposers 1000 miteinander verbunden.
  • Der Interposer 1000 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie beispielsweise Polyimid, ausgebildet sein. In weiteren Implementierungen kann der Interposer 1000 aus alternativen starren oder flexiblen Materialien ausgebildet sein, die die gleichen Materialien umfassen können, die oben für die Verwendung in einem Halbleitersubstrat beschrieben sind, wie beispielsweise Silicium, Germanium und andere Materialien der Gruppe III-V und Gruppe IV.
  • Der Interposer 1000 kann Metallverbindungen 1008 und Durchkontaktierungen 1010 umfassen, einschließlich, ohne darauf beschränkt zu sein, Silicium-Durchkontaktierungen (TSVs, Through-Silicon Vias) 1012. Der Interposer 1000 kann ferner eingebettete Vorrichtungen 1014 umfassen, einschließlich sowohl passiver als auch aktiver Vorrichtungen. Solche Vorrichtungen umfassen, ohne darauf beschränkt zu sein, Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und Vorrichtungen zur elektrostatischen Entladung (ESD, Electrostatic Discharge). Auf dem Interposer 1000 können auch komplexere Vorrichtungen, wie beispielsweise Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsmanagementvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen ausgebildet sein. Gemäß Ausführungsformen der Offenbarung können hierin offenbarte Einrichtungen oder Prozesse bei der Fertigung des Interposers 1000 oder bei der Fertigung von Komponenten, die in dem Interposer 1000 enthalten sind, verwendet werden.
  • Somit umfassen Ausführungsformen der vorliegenden Offenbarung integrierte Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen und Verfahren zum Fertigen von Gate-All-Around-Schaltungsstrukturen mit eingebetteten GeSnB-Source- oder Drainstrukturen.
  • Die obige Beschreibung von dargestellten Implementierungen von Ausführungsformen der Offenbarung, einschließlich dem, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die konkreten offenbarten Formen beschränken. Zwar sind hier zu Zwecken der Veranschaulichung spezifische Implementierungen der und Beispiele für die Offenbarung beschrieben, es sind jedoch verschiedene äquivalente Modifikationen innerhalb des Schutzumfangs der Offenbarung möglich, wie Fachleute auf diesem Gebiet erkennen werden.
  • Diese Modifikationen können im Hinblick auf die obige ausführliche Beschreibung an der Offenbarung vorgenommen werden. Die in den folgenden Ansprüchen verwendete Terminologie soll nicht als die Offenbarung auf die in der Spezifikation und den Ansprüchen offenbarten spezifischen Implementierungen einschränkend ausgelegt werden. Vielmehr ist der Schutzumfang der Offenbarung vollständig durch die folgenden Ansprüche zu bestimmen, die in Übereinstimmung mit feststehenden Lehren für die Interpretation von Ansprüchen zu deuten sind.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine vertikale Anordnung von horizontalen Nanodrähten über einer Finne, wobei die Finne eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht und eine zweite Halbleiterschicht auf der Defektmodifikationsschicht aufweist. Ein Gatestapel ist um die vertikale Anordnung von horizontalen Nanodrähten angeordnet. Eine erste epitaktische Source- oder Drainstruktur ist an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite epitaktische Source- oder Drainstruktur ist an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten angeordnet.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, wobei die Finne einen Abschnitt eines Bulk-Siliciumsubstrats umfasst, und wobei die erste Halbleiterschicht ein Gebiet in dem Abschnitt des Bulk-Siliciumsubstrats ist.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1 oder 2, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen auf der zweiten Halbleiterschicht angeordnet sind.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 3, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen auf einem ausgesparten Abschnitt der zweiten Halbleiterschicht angeordnet sind.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3 oder 4, wobei die Defektmodifikationsschicht eine Schicht von Silicium mit einem Schaden darin umfasst.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4 oder 5, wobei die Nanodrähte der vertikalen Anordnung von horizontalen Nanodrähten Silicium und Germanium umfassen.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5 oder 6, wobei die zweite Halbleiterschicht Silicium und Germanium umfasst.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5, 6 oder 7, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen Germanium, Zinn und Bor umfassen.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen nicht diskrete erste und zweite epitaktische Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen diskrete erste und zweite epitaktische Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen Druckspannung aufbringende Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der Gatestapel eine High-k-Gate-Dielektrikumsschicht und eine Metall-Gateelektrode umfasst.
  • Ausführungsbeispiel 13: Eine integrierte Schaltungsstruktur umfasst eine vertikale Anordnung von horizontalen Silicium-Germanium-Nanodrähten über einer Finne, wobei die Finne eine defektreiche Siliciumschicht auf einer Siliciumschicht und eine Silicium-Germanium-Schicht auf der defektreichen Siliciumschicht umfasst. Ein Gatestapel ist um die vertikale Anordnung von horizontalen Silicium-Germanium-Nanodrähten angeordnet. Eine erste mit Bor dotierte epitaktische Germanium-Zinn-Source- oder -Drainstruktur ist an einem ersten Ende der vertikalen Anordnung von horizontalen Silicium-Germanium-Nanodrähten und eine zweite mit Bor dotierte epitaktische Germanium-Zinn-Source- oder -Drainstruktur ist an einem zweiten Ende der vertikalen Anordnung von horizontalen Silicium-Germanium-Nanodrähten angeordnet.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13, wobei die Finne einen Abschnitt eines Bulk-Siliciumsubstrats umfasst, und wobei die Siliciumschicht ein Gebiet in dem Abschnitt des Bulk-Siliciumsubstrats ist.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13 oder 14, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder -Drainstrukturen auf einem ausgesparten Abschnitt der Silicium-Germanium-Schicht angeordnet sind.
  • Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13, 14 oder 15, wobei die Nanodrähte der vertikalen Anordnung von horizontalen Silicium-Germanium-Nanodrähten eine höhere Konzentration an Germanium als die Silicium-Germanium-Schicht aufweisen.
  • Ausführungsbeispiel 17: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13, 14, 15 oder 16, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder -Drainstrukturen nicht diskret sind.
  • Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13, 14, 15, 16 oder 17, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder -Drainstrukturen Druckspannung aufbringende Source- oder Drainstrukturen sind.
  • Ausführungsbeispiel 19: Die integrierte Schaltungsstruktur des Ausführungsbeispiels 13, 14, 15, 16, 17 oder 18, wobei der Gatestapel eine High-k-Gate-Dielektrikumsschicht und eine Metall-Gateelektrode umfasst.
  • Ausführungsbeispiel 20: Eine Computervorrichtung umfasst eine Platine und eine mit der Platine gekoppelte Komponente. Die Komponente umfasst eine integrierte Schaltungsstruktur umfassend eine vertikale Anordnung von horizontalen Nanodrähten über einer Finne, wobei die Finne eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht und eine zweite Halbleiterschicht auf der Defektmodifikationsschicht umfasst. Ein Gatestapel ist um die vertikale Anordnung von horizontalen Nanodrähten angeordnet. Eine erste epitaktische Source- oder Drainstruktur ist an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite epitaktische Source- oder Drainstruktur ist an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten angeordnet.
  • Ausführungsbeispiel 21: Die Computervorrichtung des Ausführungsbeispiels 20, ferner umfassend einen mit der Platine gekoppelten Speicher.
  • Ausführungsbeispiel 22: Die Computervorrichtung des Ausführungsbeispiels 20 oder 21, ferner umfassend einen mit der Platine gekoppelten Kommunikationschip.
  • Ausführungsbeispiel 23: Die Computervorrichtung des Ausführungsbeispiels 20, 21 oder 22, wobei die Komponente ein verpackter integrierter Schaltungsdie ist.
  • Ausführungsbeispiel 24: Die Computervorrichtung des Ausführungsbeispiels 20, 21, 22 oder 23, wobei die Komponente ausgewählt ist aus der Gruppe bestehend aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor.
  • Ausführungsbeispiel 25: Die Computervorrichtung des Ausführungsbeispiels 20, 21, 22, 23 oder 24, wobei die Computervorrichtung ausgewählt ist aus der Gruppe bestehend aus einem Mobiltelefon, einem Laptop, einem Desktop-Computer, einem Server und einer Set-Top-Box.

Claims (25)

  1. Integrierte Schaltungsstruktur, umfassend: eine vertikale Anordnung von horizontalen Nanodrähten über einer Finne, wobei die Finne eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht und eine zweite Halbleiterschicht auf der Defektmodifikationsschicht umfasst; einen Gatestapel um die vertikale Anordnung von horizontalen Nanodrähten; eine erste epitaktische Source- oder Drainstruktur an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten; und eine zweite epitaktische Source- oder Drainstruktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Finne einen Abschnitt eines Bulk-Siliciumsubstrats umfasst, und wobei die erste Halbleiterschicht ein Gebiet in dem Abschnitt des Bulk-Siliciumsubstrats ist.
  3. Integrierte Schaltungsstruktur nach Anspruch 1 oder 2, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen auf der zweiten Halbleiterschicht sind.
  4. Integrierte Schaltungsstruktur nach Anspruch 3, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen auf einem ausgesparten Abschnitt der zweiten Halbleiterschicht sind.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3 oder 4, wobei die Defektmodifikationsschicht eine Schicht von Silicium mit einem Schaden darin umfasst.
  6. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4 oder 5, wobei die Nanodrähte der vertikalen Anordnung von horizontalen Nanodrähten Silicium und Germanium umfassen.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei die zweite Halbleiterschicht Silicium und Germanium umfasst.
  8. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen Germanium, Zinn und Bor umfassen.
  9. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen nicht diskrete erste und zweite epitaktische Source- oder Drainstrukturen sind.
  10. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen diskrete erste und zweite epitaktische Source- oder Drainstrukturen sind.
  11. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die ersten und zweiten epitaktischen Source- oder Drainstrukturen Druckspannung aufbringende Source- oder Drainstrukturen sind.
  12. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der Gatestapel eine High-k-Gate-Dielektrikumsschicht und eine Metall-Gateelektrode umfasst.
  13. Integrierte Schaltungsstruktur, umfassend: eine vertikale Anordnung von horizontalen Silicium-Germanium-Nanodrähten über einer Finne, wobei die Finne eine defektreiche Siliciumschicht auf einer Siliciumschicht und eine Silicium-Germanium-Schicht auf der defektreichen Siliciumschicht umfasst; einen Gatestapel um die vertikale Anordnung von horizontalen Silicium-Germani um- Nanodrähten; eine erste mit Bor dotierte epitaktische Germanium-Zinn-Source- oder - Drainstruktur an einem ersten Ende der vertikalen Anordnung von horizontalen Silicium-Germanium-Nanodrähten; und eine zweite mit Bor dotierte epitaktische Germanium-Zinn-Source- oder - Drainstruktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Silicium-Germanium- Nanodrähten.
  14. Integrierte Schaltungsstruktur nach Anspruch 13, wobei die Finne einen Abschnitt eines Bulk-Siliciumsubstrats umfasst, und wobei die Siliciumschicht ein Gebiet in dem Abschnitt des Bulk-Siliciumsubstrats ist.
  15. Integrierte Schaltungsstruktur nach Anspruch 13 oder 14, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder - Drainstrukturen auf einem ausgesparten Abschnitt der Silicium-Germanium-Schicht sind.
  16. Integrierte Schaltungsstruktur nach Anspruch 13, 14 oder 15, wobei die Nanodrähte der vertikalen Anordnung von horizontalen Silicium-Germanium-Nanodrähten eine höhere Konzentration an Germanium als die Silicium-Germanium-Schicht aufweisen.
  17. Integrierte Schaltungsstruktur nach Anspruch 13, 14, 15 oder 16, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder -Drainstrukturen nicht diskret sind.
  18. Integrierte Schaltungsstruktur nach Anspruch 13, 14, 15, 16 oder 17, wobei die ersten und zweiten mit Bor dotierten epitaktischen Germanium-Zinn-Source- oder -Drainstrukturen Druckspannung aufbringende Source- oder Drainstrukturen sind.
  19. Integrierte Schaltungsstruktur nach Anspruch 13, 14, 15, 16, 17 oder 18, wobei der Gatestapel eine High-k-Gate-Dielektrikumsschicht und eine Metall-Gateelektrode umfasst.
  20. Computervorrichtung, umfassend: eine Platine; und eine mit der Platine gekoppelte Komponente, wobei die Komponente eine integrierte Schaltungsstruktur beinhaltet, die umfasst: eine vertikale Anordnung von horizontalen Nanodrähten über einer Finne, wobei die Finne eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht und eine zweite Halbleiterschicht auf der Defektmodifikationsschicht umfasst; einen Gatestapel um die vertikale Anordnung von horizontalen Nanodrähten; eine erste epitaktische Source- oder Drainstruktur an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten; und eine zweite epitaktische Source- oder Drainstruktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  21. Computervorrichtung nach Anspruch 20, ferner umfassend: einen mit der Platine gekoppelten Speicher.
  22. Computervorrichtung nach Anspruch 20 oder 21, ferner umfassend: einen mit der Platine gekoppelten Kommunikationschip.
  23. Computervorrichtung nach Anspruch 20, 21 oder 22, wobei die Komponente ein verpackter integrierter Schaltungsdie ist.
  24. Computervorrichtung nach Anspruch 20, 21, 22 oder 23, wobei die Komponente ausgewählt ist aus der Gruppe bestehend aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor.
  25. Computervorrichtung nach Anspruch 20, 21, 22, 23 oder 24, wobei die Computervorrichtung ausgewählt ist aus der Gruppe bestehend aus einem Mobiltelefon, einem Laptop, einem Desktop-Computer, einem Server und einer Set-Top-Box.
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