CN111755517A - 具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构 - Google Patents

具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构 Download PDF

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silicon
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C·邦伯格
A·默西
S·高斯
S·舒克赛
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Abstract

本发明描述了具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。例如，一种集成电路结构包括鳍状物上方的水平纳米线的垂直布置，所述鳍状物包括第一半导体层上的缺陷修改层和缺陷修改层上的第二半导体层。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处，而第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。

Description

具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构
技术领域
本公开的实施例属于集成电路结构和处理领域，并且特别地，涉及具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构，以及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。
背景技术
过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管尺寸允许在芯片上结合增多数量的存储器或逻辑器件，从而制造出具有增大的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件性能的必要性变得越来越重要。
在集成电路器件的制作中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为它们的成本更低，并且因为它们能够实现较不复杂的三栅极制造工艺。在另一方面中，随着微电子器件尺寸缩小到10纳米(nm)节点以下，保持迁移率改进和短沟道控制在器件制造中提出了挑战。使用纳米线来制造器件提供了改进的短沟道控制。
然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并随着给定区域中制造的功能构建块的绝对数量增大，对用于对这些构建块进行图案化的光刻工艺的约束已经变得势不可挡。具体而言，在半导体堆叠中图案化出的特征的最小尺寸(临界尺寸)和这样的特征之间的间隔之间可能存在着折衷。
附图说明
图1A-图1E示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法中的各种操作的截面图。
图2示出了表示根据本公开的实施例的具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的截面图。
图3A-图3B示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的另一种方法中的各种操作的截面图。
图4A-图4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
图5示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
图6示出了根据本公开的实施例的针对非端盖架构(左侧(a))相较于针对自对准栅极端盖(SAGE)架构(右侧(b))的穿过纳米线和鳍状物截取的截面图。
图7示出了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开的实施例的沿a-a’轴线截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。
图8C示出了根据本公开的实施例的沿b-b’轴线截取的图8A的基于纳米线的集成电路结构的截面沟道视图。
图9示出了根据本公开的实施例的一种实施方式的计算装置。
图10示出了包括根据本公开的一个或多个实施例的内插器。
具体实施方式
描述了具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构以及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。在下面的描述中，为了提供对本公开的实施例的透彻理解，阐述了诸如具体集成及材料体系的许多具体细节。对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，在附图中示出的各种实施例是说明性的表示方式并且未必按比例绘制。
以下描述中还仅为了参考的目的使用了某些术语，并且因而这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语是指附图中提供参考的方向。诸如“前”、“后”、“背”和“侧”等术语描述在一致但任意的参照系内部件的部分的取向和/或位置，通过参考描述所讨论的部件的文字和相关联的附图可以清楚地了解所述取向和/或位置。这样的术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，在FEOL中，在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL通常涵盖了直到(但不包括)金属互连层沉积的所有操作。在紧随最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何布线)的晶圆。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，在BEOL中，用晶圆上的布线(例如一个或多个金属化层)使各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是使用FEOL处理场景示出的，但这样的方式也可以适用于BEOL处理。同样，尽管示例性处理方案可以是使用BEOL处理场景示出的，但这样的方式也可以适用于FEOL处理。
本文描述的一个或多个实施例涉及具有嵌入式硼掺杂的锗锡(GeSn:B)源极或漏极(源极/漏极，S/D)结构的应变的全环栅晶体管，以及制造具有嵌入式GeSn:B源极或漏极结构的全环栅晶体管的方法。
为了提供语境，传统的FinFET通常具有有限量的栅极接触部，导致有限量的沟道被完全反转。另外，PMOS器件的沟道迁移率随着锗(Ge)的增加而增大，然而，增加Ge可能会减小用应力源极或漏极结构使沟道发生应变的能力。
解决以上问题的现有技术解决方案已经涉及制造尽可能窄且高的鳍状物(例如，增大表面积与体积之比)并牺牲高含量Ge沟道的迁移率增益，以从通过相关联的源极或漏极结构使沟道应变来获得增益。还探索了Si纳米线的替代选项。然而，通过增大其高度，并减小其宽度来增大鳍状物的表面积可能导致难以保持鳍状物站立。另外，使沟道材料保持低的Ge％导致更低迁移率的沟道。
根据本公开的一个或多个实施例，为了解决上文提出的问题，使用衬底修改层结合缓冲层，接下来是牺牲层，以实现无缺陷的沟道纳米线或纳米带。在特定实施例中，衬底修改层是点缺陷的沉积的Si或离子损伤的Si层，缓冲层是Si70Ge30缓冲层，牺牲层是Si70Ge30牺牲层，并且沟道纳米线或纳米带是无缺陷的Si40Ge60沟道纳米线或纳米带。在实施例中，增加GeSn:B源极/漏极允许使Si40Ge60沟道发生压缩应变。实施本文描述的实施例的优点包括能够提供全环栅沟道的组合的电气益处、更高Ge浓度沟道的改进的迁移率、以及压缩应变沟道的迁移率增大，从而带来晶体管性能的总体改进。
作为示例性工艺流程，图1A-图1E示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法中的各种操作的截面图。图2示出了表示根据本公开的实施例的具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的截面图。
参考图1A，起始结构100包括形成在衬底102上的缺陷修改层104。在一个实施例中，在处理期间，首先修改硅(Si)衬底102，以允许接下来的缓冲层容易驰豫，并且捕获缺陷，否则所述缺陷会促进弛豫，而该弛豫下方将变为沟道材料。在一个实施例中，缺陷修改层104是包括离子注入损伤的层或者是富缺陷Si生长层，或者两者的组合。在另一个实施例中，层104是富缺陷SiGe层。
参考图1B，在缺陷修改层104上生长驰豫缓冲层106。在实施例中，驰豫缓冲层106是驰豫的Si70Ge30层。
参考图1C，在驰豫缓冲层106上生长牺牲层108。在实施例中，牺牲层108是Si70Ge30层。在一个实施例中，牺牲层108具有与驰豫缓冲层106相同或基本相同的组分。在特定实施例中，牺牲层108是Si70Ge30层，并且驰豫缓冲层106是驰豫的Si70Ge30层。在一个实施例中，通过在同一沉积工艺中继续生长驰豫缓冲层106来形成牺牲层108，并且牺牲层108和生长驰豫缓冲层106可以看起来是统一的层。在另一个实施例中，牺牲层108具有与驰豫缓冲层106不同的组分。
在牺牲层108上形成交替的沟道层110和居间牺牲层112。在实施例中，沟道层110是Si40Ge60沟道层。在实施例中，居间牺牲层112是居间的Si70Ge30层。
参考图1D，图1D的材料堆叠体具有在其上形成的图案化的掩模114/116，其可以包括硬掩模部分116和蚀刻停止部分114。图案化的掩模114/116用于在图1D的材料堆叠体中蚀刻出多个鳍状物。在实施例中，该蚀刻比缺陷修改层104更深。在一个这样的实施例中，每个鳍状物包括图案化的衬底部分122、缺陷修改层124、缓冲层126、牺牲层128、沟道层130、居间牺牲层132。
参考图1E，在鳍状物之间形成隔离结构134，例如浅沟槽隔离结构。然后在鳍状物之上和隔离结构134之上形成虚设栅极结构。虚设栅极结构中的每一个包括虚设栅电极146、硬掩模148、侧壁间隔体150和电介质防护帽盖152。如图所示，还可以在虚设栅电极146下方包括虚设栅极电介质。在一个实施例中，虚设栅极电介质是掩模层114的残余物。
再次参考图1E，虚设栅极结构被用作掩模以向鳍状物的暴露的部分中(例如，向鳍状物的源极和漏极区中)蚀刻沟槽。蚀刻去除了沟道层130的部分以形成沟道层140，并且去除了居间牺牲层132的部分以形成居间牺牲层142。在一个实施例中，蚀刻至少部分地延伸到牺牲层128中以形成凹陷的牺牲层138。
再次参考图1E，然后在沟槽中生长外延源极或漏极结构144。在一个这样的实施例中，外延源极或漏极结构144是GeSn:B外延源极或漏极结构。在特定的这样的实施例中，GeSn:B外延源极或漏极结构144还包括一定量的Si，但外延源极或漏极结构144的驰豫的晶格常数大于沟道层140的晶格常数。在实施例中，GeSn:B源极或漏极结构为沟道层140提供应变。
参考图2，紧随源极/漏极沉积之后，虚设栅电极146和牺牲层142被去除并且替换成永久性栅电极170和栅极电介质堆叠体172。在一个实施例中，栅电极170是金属栅电极，并且栅极电介质172是高k栅极电介质。如图所示，在实施例中，在栅极沟道区中使凹陷的牺牲层138的一部分进一步凹陷，以在进一步凹陷的牺牲层158中形成栅电极170，其中栅电极170比外延源极或漏极结构144更深。也如图所示，在实施例中，牺牲层142的部分162被保留在栅电极170的任一侧上。在实施例中，接触部阻挡层174和导电填充物176形成在外延源极或漏极结构144之上。应当认识到，可以将图2的结构进一步平面化，以便将永久性栅极材料170限制到栅极位置。
再次参考图2，根据本公开的实施例，集成电路结构包括鳍状物上方的水平纳米线140的垂直布置。鳍状物包括第一半导体层122上的缺陷修改层124和缺陷修改层124上的第二半导体层158/126。栅极堆叠体170/172围绕水平纳米线140的垂直布置。第一外延源极或漏极结构144在水平纳米线140的垂直布置的第一端，并且第二外延源极或漏极结构144在水平纳米线140的垂直布置的第二端。
如图所示，在实施例中，所述鳍状物包括体硅衬底的一部分，并且第一半导体层122是体硅衬底的部分内的区域。在实施例中，第一和第二外延源极或漏极结构144在第二半导体层158/126上。如图所示，在一个这样的实施例中，第一和第二外延源极或漏极结构144在第二半导体层158/126的凹陷的部分上。
在实施例中，缺陷修改层124是或包括其中具有损伤的硅层，例如富缺陷硅层，其可以在硅层122上。在一个实施例中，缺陷修改层124是具有大于每平方厘米105的缺陷密度的硅层。
在实施例中，水平纳米线140的垂直布置中的纳米线包括硅和锗。在一个这样的实施例中，水平纳米线140的垂直布置中的纳米线是硅锗纳米线。在实施例中，栅极堆叠体170/172包括高k栅极电介质层172和金属栅电极170。
在实施例中，第二半导体层158/126包括硅和锗。在一个实施例中，第二半导体层158/126是硅锗层。在实施例中，纳米线140是具有比硅锗层158/126更高的锗浓度的硅锗纳米线。
在实施例中，第一和第二外延源极或漏极结构144包括锗、锡和硼。在一个实施例中，第一和第二外延源极或漏极结构144是硼掺杂的锗锡外延源极或漏极结构。在实施例中，在它们的驰豫形式中，第一和第二外延源极或漏极结构144具有比纳米线140更大的晶格常数。
如图所示，在实施例中，第一和第二外延源极或漏极结构144是非分立的第一和第二外延源极或漏极结构。在另一个实施例中，第一和第二外延源极或漏极结构144是分立的第一和第二外延源极或漏极结构，其示例将在下文结合图4A-图4J进行描述。在实施例中，第一和第二外延源极或漏极结构144是压缩应力源极或漏极结构。
在最终制成的结构中，可以用SIMS、APT和具有EDX的X-TEM来检测Si70Ge30缓冲层的存在。在X-TEM中衬底修改层的使用可能是明显的，缺陷允许Si70Ge30缓冲层弛豫朝向衬底向下穿透，而不是一直向上穿透到Si70Ge30缓冲层的顶部并进入沟道层中。另外，Si70Ge30缓冲层可能在底部而非顶部表现出缺陷。通过Si40Ge60沟道没有缺陷，牺牲Si70Ge30层的使用是明显的。另外，在SIMS、APT和EDX中，GeSn:B源极漏极可能是明显的。
在实施例中，可以针对PMOS和CMOS使用本文所述的实现无缺陷应变的Si40Ge60纳米线和/或纳米带的方法。可以针对单根纳米线/纳米带或垂直堆叠的多根纳米线/纳米带(例如，图2中示出了3根的堆叠体)实施实施例。在实施例中，可以将类似的方式应用于这样的系统：其中，缓冲层和牺牲层具有从纯Si直到Si20Ge80的组分，并且沟道具有Ge％大于牺牲层中的Ge％(例如，直到100％的Ge)的组分。应当认识到，并非所有牺牲层都需要具有相同的组分或厚度，并且牺牲层与缓冲层不需要具有相同的组分或厚度。另外，并非所有纳米线沟道都需要具有相同的组分或厚度。
可以实施本文描述的实施例以实现应变的高Ge％纳米线沟道，和/或堆叠的CMOS晶体管和/或在沟槽接触部开口蚀刻期间沉积源极/漏极的晶体管。适当的工艺流程包括先栅极或后栅极方式，和/或经由过孔从晶圆的后侧制成后端接触部的晶体管制造方案。可以实施实施例以制造单根纳米线/纳米带或多根纳米线/纳米带垂直堆叠的器件类型。可以实施实施例以制造SiGeSn:B的源极或漏极层，例如，只要SiGeSn:B的驰豫的晶格常数大于沟道的驰豫的晶格常数即可。
图3A-图3B示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的另一种方法中的各种操作的截面图。
参考图3A，起始结构300包括在诸如硅衬底的一部分的第一半导体层302上方具有缺陷303的缺陷修改层304。缓冲层306在缺陷修改层304上。交替的牺牲层308层和硅锗纳米线310的堆叠体在缓冲层306上。GeSn:B源极或漏极结构312与交替的牺牲层308层和硅锗纳米线310的堆叠体相邻。栅极掩模320在交替的牺牲层308层和硅锗纳米线310上。间隔体322与牺牲层308层相邻。
参考图3B，集成电路结构350是通过用栅极堆叠体352替换栅极掩模320和牺牲层308来形成的。在一个实施例中，栅极堆叠体352包括高k栅极电介质层和金属栅电极。
如全文中所用的，可以使用硅层来描述由非常大量的量的(如果不是全部的话)硅构成的硅材料。然而，应当认识到，实际上，100％的纯Si可能难以形成，并且因此，可以包括微小百分比的碳、锗或锡。可以包括这样的杂质作为Si沉积期间不可避免的杂质或成分，或者这样的杂质可以在沉积后处理期间在扩散时“污染”Si。这样一来，本文描述的涉及硅层的实施例可以包括含较少量(例如“杂质”水平)的非Si原子或物类(例如Ge、C或Sn)的硅层。应当认识到，如本文所述的硅层可以是无掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
如全文中所用的，可以使用锗层来描述由非常大量的量的(如果不是全部的话)锗构成的锗材料。然而，应当认识到，实际上，100％的纯Ge可能难以形成，并且因此，可以包括微小百分比的硅、碳或锡。可以包括这样的杂质作为Ge沉积期间不可避免的杂质或成分，或者这样的杂质可以在沉积后处理期间在扩散时“污染”Ge。这样一来，本文描述的涉及锗层的实施例可以包括含较少量(例如“杂质”水平)的非Ge原子或物类(例如碳、硅或锡)的锗层。应当认识到，如本文所述的锗层可以是无掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
如全文中所用的，可以使用硅锗层来描述由大量部分的硅和锗两者(例如两者都至少5％)构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当认识到，实际上，100％的纯的硅锗(一般称为SiGe)可能难以形成，并且因此，可以包括微小百分比的碳或锡。可以包括这样的杂质作为SiGe沉积期间不可避免的杂质或成分，或者这样的杂质可以在沉积后处理期间在扩散时“污染”SiGe。这样一来，本文描述的涉及硅锗层的实施例可以包括含较少量(例如“杂质”水平)的非Ge且非Si的原子或物类(例如碳或锡)的硅锗层。应当认识到，如本文所述的硅锗层可以是无掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
如全文中所用的，可以使用锗锡层来描述由大量部分的锗和锡(例如两者都至少5％)构成的锗锡材料。在一些实施例中，锗的量大于锡的量。在其他实施例中，锡的量大于锗的量。应当认识到，实际上，100％的纯的锗锡(一般称为GeSn)可能难以形成，并且因此，可以包括微小百分比的碳或硅。可以包括这样的杂质作为GeSn沉积期间不可避免的杂质或成分，或者这样的杂质可以在沉积后处理期间在扩散时“污染”GeSn。这样一来，本文描述的涉及锗锡层的实施例可以含较少量(例如“杂质”水平)的非Ge且非Sn的原子或物类(例如碳或硅)的锗锡层。应当认识到，如本文所述的锗锡层可以是无掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
在另一方面中，可以通过替换栅极沟槽执行纳米线释放处理。在下文描述这样的释放工艺的示例。此外，在又一方面中，由于图案化的复杂性，后端(BE)互连缩放可能导致较低性能和较高制作成本。可以实施本文描述的实施例以实现纳米线晶体管的前侧和后侧互连集成。本文描述的实施例可以提供实现相对较宽互连间距的方式。结果可以是改进的产品性能和更低的图案化成本。可以实施实施例以实现缩放的纳米线或纳米带晶体管的具有低功率和高性能的鲁棒功能。
本文描述的一个或多个实施例涉及用于使用部分源极或漏极(SD)和非对称的沟槽接触部(TCN)深度的纳米线或纳米带晶体管的双外延(EPI)连接。在实施例中，通过形成部分填充有SD外延物的纳米线/纳米带晶体管的源极-漏极开口来制造集成电路结构。开口的剩余部分填充有导电材料。在源极或漏极侧之一形成深沟槽使得能够直接接触后侧互连级。在特定实施例中，GeSn:B源极或漏极结构被形成为小块，以便提供用于形成接触部的空间。GeSn:B源极或漏极小块在其自身上可以有或没有应力。如果没有应力，这样的GeSn:B源极或漏极小块与相邻的接触部材料结合，可能对于相关联的沟道区而言是有应力的。
在包括缺陷修改层、缓冲层和GeSn:B源极或漏极小块的示例性工艺流程中，图4A-图4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
参考图4A，制造集成电路结构的方法包括形成起始堆叠体，其包括鳍状物402(例如硅鳍状物)上方的交替的牺牲层404和纳米线406。纳米线406可以被称为纳米线的垂直布置。如图所示，保护帽盖408可以形成在交替的牺牲层404和纳米线406上方。还如图所示，可以在交替的牺牲层404和纳米线406的下方形成驰豫缓冲层452和缺陷修改层450。
参考图4B，在水平纳米线406的垂直布置之上形成栅极堆叠体410。如图4C中所示，然后通过去除牺牲层404的部分以提供凹陷的牺牲层404’和腔体412来释放水平纳米线406的垂直布置的部分。
应当认识到，可以制造完成图4C的结构而无需首先执行如下所述的深蚀刻和非对称的接触部处理。在任一种情况下(例如，有或没有非对称的接触部处理)，在实施例中，制造工艺都涉及使用提供具有外延小块的全环栅集成电路结构的工艺方案，该外延小块可以是垂直分立的源极或漏极结构。
参考图4D，在栅极结构410的侧壁处形成上部栅极间隔体414。腔体间隔体416形成在上部栅极间隔体414下方的腔体412中。然后任选地执行深沟槽接触部蚀刻以形成沟槽418并形成凹陷的纳米线406’。如图4E所示，然后在沟槽418中形成牺牲材料420。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。如图所示，在实施例中，驰豫缓冲层452和缺陷修改层450变成图案化的驰豫缓冲层452’和图案化的缺陷修改层450’。
参考图4F，在水平纳米线406’的垂直布置的第一端处形成第一外延源极或漏极结构(例如，左侧特征422)。在水平纳米线406’的垂直布置的第二端处形成第二外延源极或漏极结构(例如，右侧特征422)。在实施例中，如图所示，外延源极或漏极结构422是垂直分立的源极或漏极结构并可以称为外延小块。在实施例中，外延源极或漏极结构是GeSn:B源极或漏极结构。
如图4G所示，然后在栅电极410的侧面并与源极或漏极结构422相邻地形成层间电介质(ILD)材料424。参考图4H，使用替换栅极工艺形成永久性栅极电介质428和永久性栅电极426。如图4I所示，然后去除ILD材料424。然后从源极漏极位置之一(例如，右侧)去除牺牲材料420以形成沟槽432，但不从源极漏极位置中的另一个去除牺牲材料以形成沟槽430。
参考图4J，形成耦接到第一外延源极或漏极结构(例如，左侧特征422)的第一导电接触部结构434。形成耦接到第二外延源极或漏极结构(例如，右侧特征422)的第二导电接触部结构436。第二导电接触部结构436沿鳍状物402比第一导电接触部结构434形成得更深。在实施例中，虽然图4J中未示出，但是该方法还包括在鳍状物402的底部形成第二导电接触部结构436的暴露的表面。导电接触部可以包括接触电阻减小层和主要接触部电极层，其中示例可以包括用于前者的Ti、Ni、Co以及用于后者的W、Ru、Co。
如图所示，在实施例中，第二导电接触部结构436沿鳍状物402比第一导电接触部结构434更深。如图所示，在一个这样的实施例中，第一导电接触部结构434并未沿着鳍状物402。在未示出的另一个这样的实施例中，第一导电接触部结构434部分地沿着鳍状物402。
在实施例中，第二导电接触部结构436沿着整个鳍状物402。在实施例中，虽然未示出，但是在通过后侧衬底去除工艺暴露鳍状物402的底部的情况下，第二导电接触部结构436在鳍状物402的底部具有暴露的表面。
在另一方面中，为了能够触及一对非对称的源极和漏极接触部结构的两个导电接触部结构，可以使用前侧结构制造方式的后侧显露来制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或其他器件结构的后侧的显露需要晶圆级后侧处理。与常规TSV型技术相反，本文描述的晶体管的后侧的显露可以以器件单元的密度执行，并且甚至在器件的子区域内执行。此外，可以执行这样的晶体管的后侧的显露以去除在前侧器件处理期间在其上设置器件层的施主衬底的基本全部。这样一来，在晶体管的后侧的显露之后器件单元中的半导体厚度潜在地仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文描述的显露技术可以实现从“下到上”器件制造到“中心向外”制造的范式转移，其中“中心”是在前侧制造中所采用的从后侧被显露并在后侧制造中再次被采用的任何层。当主要依赖前侧处理时，处理器件结构的前侧和显露的后侧两者可以解决与制造3D IC相关联的很多挑战。
例如，可以采用晶体管的后侧的显露方式去除施主-受主衬底组件的载体层和居间层的至少一部分。工艺流程开始于输入施主-受主衬底组件。用湿法或干法(例如，等离子体)蚀刻工艺对施主-受主衬底中的载体层的厚度进行抛光(例如，CMP)和/或蚀刻。可以采用已知适合载体层组分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知适于减薄半导体的CMP浆料。同样，也可以采用已知适于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在以上操作之前，沿基本平行于居间层的断裂平面劈开载体层。可以利用劈开或断裂工艺去除作为体块的载体层的大量部分，减少去除载体层所需的抛光或蚀刻时间。例如，在载体层厚度为400-900μm的情况下，可以通过实践任何已知的促进晶圆级断裂的均厚注入来劈掉100-700μm。在一些示例性实施例中，在载体层内希望断裂平面所在之处将轻元素(例如，H、He或Li)注入到均匀目标深度。在这样的劈开工艺之后，然后可以对施主-受主衬底组件中剩余的载体层厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作以去除更大厚度的载体层。
接下来，检测居间层的暴露。使用检测来识别施主衬底的后侧表面几乎推进到器件层时的点。可以实践已知适合检测载体层和居间层所采用的材料的之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点标准基于检测在执行抛光和/或蚀刻期间施主衬底的后侧表面的光吸收或发射的变化。在一些其他实施例中，端点标准与施主衬底后侧表面的抛光或蚀刻期间副产物的光吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以根据载体层和居间层的不同组分而发生变化。在其他实施例中，端点标准与抛光或蚀刻施主衬底后侧表面的副产物中的物类的质量的变化相关联。例如，可以通过四极子质量分析仪对处理的副产物进行采样，并且物类质量的变化可以与载体层和居间层的不同组分相互关联。在另一个示例性实施例中，端点标准与施主衬底的后侧表面和与施主衬底的后侧表面接触的抛光表面之间的摩擦力的变化相关联。
可以增强居间层的检测，其中，去除工艺相对于居间层对载体层具有选择性，因为可以通过载体层和居间层之间的蚀刻速率差异来缓解载体去除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率来去除居间层，甚至可以跳过检测。如果不采用端点标准，如果居间层的厚度对于蚀刻选择性而言是足够的，预定固定持续时间的研磨、抛光和/或蚀刻操作可以停止于居间层材料上。在一些示例中，载体蚀刻速率：居间层蚀刻速率是3:1-10:1或更大。
在暴露居间层时，可以去除居间层的至少一部分。例如，可以去除居间层的一个或多个成分层。例如，可以通过抛光均匀地去除一定厚度的居间层。替代地，可以用掩蔽或均厚蚀刻工艺去除一定厚度的居间层。该工艺可以采用与减薄载体所采用的相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻停止的情况下，后面的操作可以采用有利于去除居间层超过去除器件层的不同抛光或蚀刻工艺。在要去除少于几百纳米的居间层厚度时，去除工艺可以相对较慢，加以优化以实现整个晶圆的均匀性，并且比去除载体层所采用的去除工艺实现更精确的控制。所采用的CMP工艺例如可以采用在半导体(例如，硅)和包围器件层并嵌入在居间层内(例如，作为相邻器件区之间的电隔离)的电介质材料(例如，SiO)之间提供极高选择性(例如，100：1-300：1或更大)的浆料。
对于通过完全去除居间层来显露器件层的实施例而言，后侧处理可以开始于器件层的暴露的后侧或其中的特定器件区。在一些实施例中，后侧器件层处理包括通过设置于居间层和先前在器件层中制造的器件区(例如源极或漏极区)之间的器件层厚度进行进一步的抛光或湿法/干法蚀刻。
在用湿法和/或等离子体蚀刻使载体层、居间层或器件层后侧凹陷的一些实施例中，这样的蚀刻可以是向器件层后侧表面中赋予显著的非平面性或形貌的图案化蚀刻或材料选择性蚀刻。如下文进一步所述，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨越器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用居间层的至少部分厚度作为用于后侧器件层图案化的硬掩模。因此，掩蔽蚀刻工艺可以是对应的掩蔽器件层蚀刻的前序。
上文描述的处理方案可以产生施主-受主衬底组件，其包括IC器件，该IC器件具有显露的居间层的后侧、器件层的后侧和/或器件层内的一个或多个半导体区的后侧、和/或前侧金属化。然后可以在下游处理期间执行这些显露的区域中的任何区域的额外的后侧处理。
应当认识到，可以以相同或相似形式将以上示例性处理方案所获得的结构用于后续处理操作，以完成器件的制造，例如PMOS和/或NMOS器件的制造。作为完成的器件的示例，图5示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
参考图5，半导体结构或器件500包括在沟槽隔离区506内的非平面有源区(例如，包括突出鳍状物部分504和子鳍状物区505的鳍状物结构)。在实施例中，代替固体鳍状物，将非平面有源区分隔成子鳍状物区505上方的纳米线(例如，纳米线504A和504B)，如虚线所表示的。在任一种情况下，为了容易描述非平面集成电路结构500，下文引用非平面有源区504作为突出鳍状物部分。如图所示，在实施例中，子鳍状物区505还包括驰豫缓冲层592和缺陷修改层590。在实施例中，制造工艺涉及使用提供具有外延GeSn:B源极或漏极结构的全环栅集成电路结构的工艺方案。
栅极线508设置于非平面有源区(如果适用，包括周围的纳米线504A和504B)的突出部分504之上以及沟槽隔离区506的一部分之上。如图所示，栅极线508包括栅电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质帽盖层554。从这个透视图还可以看到栅极接触部514和上方的栅极接触部过孔516，连同上方的金属互连560，所有这些都设置于层间电介质堆叠体或层570中。从图5的透视图还可以看出，在一个实施例中，栅极接触部514设置于沟槽隔离区506之上，但不在非平面有源区之上。在另一个实施例中，栅极接触部514在非平面有源区之上。
在实施例中，半导体结构或器件500是非平面器件，例如但不限于fin-FET器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区由三维主体构成或形成在三维主体中。在一个这样的实施例中，栅极线508的栅电极堆叠体至少包围该三维主体的顶表面和一对侧壁。
还如图5中所示，在实施例中，在突出鳍状物部分504和子鳍状物区505之间存在界面580。界面580可以是掺杂的子鳍状物区505和轻掺杂或未掺杂的上部鳍状物部分504之间的过渡区域。在一个这样的实施例中，每个鳍状物大约为10纳米宽或更小，并且任选地从子鳍状物位置处的相邻固态掺杂层供应子鳍状物掺杂剂。在特定的这样的实施例中，每个鳍状物小于10纳米宽。
尽管图5中未示出，但应当认识到，突出鳍状物部分504的源极或漏极区或与突出鳍状物部分504相邻的源极或漏极区在栅极线508的任一侧上，即，进出页面。在一个实施例中，去除源极或漏极位置中突出鳍状物部分504的材料并且用另一种半导体材料替换(例如通过外延沉积)以形成GeSn:B源极或漏极结构。源极或漏极区可以在沟槽隔离区506的电介质层的高度下方延伸，即进入子鳍状物区505中。根据本公开的实施例，更重掺杂的子鳍状物区(即，界面580下方的鳍状物的掺杂部分)抑制了通过体半导体鳍状物的这个部分的源极到漏极泄漏。在实施例中，源极和漏极区具有相关联的非对称的源极和漏极接触部结构，如上文结合图4J所述。
再次参考图5，在实施例中，鳍状物504/505(以及可能地，纳米线504A和504B)由掺杂有诸如但不限于磷、砷、硼、镓或其组合的电荷载流子的晶体硅锗层构成。
在实施例中，贯穿本文所述的沟槽隔离区506和沟槽隔离区(沟槽隔离结构或沟槽隔离层)可以由适于最终将永久性栅极结构的部分与下方的体衬底电隔离或对该隔离有贡献，或将形成在下方的体衬底内的有源区(例如隔离鳍状物有源区)隔离的材料构成。例如，在一个实施例中，沟槽隔离区506由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极线508可以由栅电极堆叠体构成，栅电极堆叠体包括栅极电介质层552和栅电极层550。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底鳍状物504的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部的高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，该“U”形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层构成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。取决于晶体管为PMOS还是NMOS晶体管，栅电极层可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅电极层可以由两个或更多金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成功函数介于大约4.9eV和大约5.2eV之间的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成功函数介于大约3.9eV和大约4.2eV之间的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构组成，该“U”形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。在另一个实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面非U形层顶部的一个或多个U形金属层组成。
与栅电极堆叠体相关联的间隔体可以由适于最终将永久性栅极结构与相邻导电接触部(例如自对准接触部)电隔离或对该隔离有贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极接触部514和上方的栅极接触部过孔516可以由导电材料构成。在实施例中，接触部或过孔中的一个或多个由金属物类构成。金属物类可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。
在实施例中(虽然未示出)，形成了基本完美地对准到现有的栅极图案508的接触部图案，同时消除了配准预算非常严格的光刻步骤的使用。在实施例中，接触部图案是垂直对称的接触部图案或非对称的接触部图案，例如结合图4J所述。在其他实施例中，全部接触部是前侧连接的并且不是非对称的。在一个这样的实施例中，自对准方式使得能够使用固有高选择性的湿法蚀刻(例如，相对于常规实施的干法或等离子体蚀刻)以生成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方式使得能够消除对如常规方式中所使用的用于生成接触部图案的在其他情况下关键的光刻操作的需求。在实施例中，不对沟槽接触部网格单独地进行图案化，而是在多条(栅极)线之间形成沟槽接触部网格。例如，在一个这样的实施例中，在栅极栅格图案化之后、但在栅极栅格切割之前形成沟槽接触部网格。
在实施例中，提供结构500涉及通过替换栅极工艺来制造栅极堆叠体结构508。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并用永久性栅电极材料进行替换。在一个这样的实施例中，与从更早处理中进行的相反，永久性栅极电介质层也是在这种工艺中形成的。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并用包括使用SF6的干法蚀刻工艺进行去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成并用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺进行去除。在一个实施例中，虚设栅极由氮化硅构成并用包括水基磷酸的湿法蚀刻进行去除。
再次参考图5，半导体结构或器件500的布置将栅极接触部放置在隔离区之上。可以将这样的布置视为对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触部结构，该接触部结构接触形成在有源区之上(例如鳍状物505之上)并与沟槽接触部过孔在同一层中的栅电极的部分。
应当认识到，并非需要实践上述工艺的所有方面才落入本公开的实施例的精神和范围内。而且，可以使用本文所述的工艺制造一种或多种半导体器件。半导体器件可以是晶体管或类似的器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立触及的双栅极器件、或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点制造半导体器件可能特别有用。
在实施例中，如整个本说明书中所使用的，层间电介质(ILD)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。适当的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂的氧化物、硅的氟化氧化物、硅的碳掺杂的氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术或通过其他沉积方法形成，所述常规技术例如化学气相沉积(CVD)、物理气相沉(PVD)。
在实施例中，也如整个本说明书中使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用可以或可以不包括处于铜和周围ILD材料之间的阻挡层的铜线和结构。如本文使用的，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的堆叠体等。因而，互连线可以是单一材料层，或者可以由包括导电衬层和填充层的几个层形成。可以使用任何适当的沉积工艺(例如电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，所述导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本领域中，有时也将互连线称为迹线、布线、线、金属，或简称为互连。
在实施例中，也如整个本说明书中使用的，硬掩模材料、帽盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同区域中使用不同的硬掩模、帽盖或插塞材料，以便提供相对于彼此以及相对于下方的电介质和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、帽盖或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或两者或其组合。其他适当的材料可以包括碳基材料。取决于特定的实施方式，可以使用现有技术中已知的其他硬掩模、帽盖或插塞层。硬掩模、帽盖或插塞层可以通过CVD、PVD或通过其他沉积方法形成。
在实施例中，也如整个本说明书中使用的，使用193nm浸入式光刻(i193)、EUV光刻和/或EBDW光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆(ARC)层和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
在另一方面中，一个或多个实施例涉及由自对准栅极端盖(SAGE)结构分隔开的邻近的半导体结构或器件。特定的实施例可以涉及在SAGE架构中集成多种宽度(多种Wsi)的纳米线和纳米带并且由SAGE壁分隔开。在实施例中，在前端工艺流程的SAGE架构部分中，以多种Wsi集成纳米线/纳米带。这样的工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒的功能。相关联的外延源极或漏极区可以是嵌入的(例如，去除纳米线的部分，并且然后执行源极或漏极(S/D)生长)并且可以是或包括外延GeSn:B。
为了提供更多语境，自对准栅极端盖(SAGE)架构的优点可以包括能够实现更高的布局密度，并且具体而言，扩散到扩散间隔的缩放。为了提供说明性比较，图6示出了根据本公开的实施例的针对非端盖架构(左侧(a))相较于针对自对准栅极端盖(SAGE)架构(右侧(b))的穿过纳米线和鳍状物截取的截面图。
参考图6的左侧(a)，集成电路结构600包括具有鳍状物604的衬底602，鳍状物604在横向包围鳍状物604的下部部分的隔离结构608上方从衬底602突出了量606。如图所示，鳍状物的上部部分可以包括驰豫缓冲层622和缺陷修改层620。对应的纳米线605在鳍状物604之上。栅极结构可以形成在集成电路结构600之上以制造器件。然而，可以通过增大鳍状物604/纳米线605对之间的间隔来适应这样的栅极结构中的中断。
相比而言，参考图6的右侧(b)，集成电路结构650包括具有鳍状物654的衬底652，鳍状物654在横向包围鳍状物654的下部部分的隔离结构658上方从衬底652突出了量656。如图所示，鳍状物的上部部分可以包括驰豫缓冲层672和缺陷修改层670。对应的纳米线655在鳍状物654之上。在隔离结构652内并在相邻的鳍状物654/纳米线655对之间包括隔离SAGE壁660(其可以包括其上的硬掩模，如图所示)。隔离SAGE壁660与最近的鳍状物654/纳米线655对之间的距离限定了栅极端盖间隔662。栅极结构可以形成在集成电路结构600之上、在隔离SAGE壁之间以制造器件。这样的栅极结构中的中断是由隔离SAGE壁造成的。由于隔离SAGE壁660是自对准的，所以可以使来自常规方式的限制最小化，以实现更积极的扩散到扩散间隔。此外，由于栅极结构在所有位置都包括中断，所以各个栅极结构部分可以是由形成在隔离SAGE壁660之上的局部互连来连接的层。在实施例中，如图所示，SAGE壁660均包括下方电介质部分和下方电介质部分上的电介质帽盖。根据本公开的实施例，用于与图6相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的全环栅集成电路结构的工艺方案，所述外延源极或漏极结构可以是外延GeSn:B源极或漏极结构。
自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽接触部端盖，而无需额外的长度来考虑掩模失配准的问题。因而，可以实施实施例以使得能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，所述栅极端盖隔离结构也可以称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在用于具有分隔邻近的器件的SAGE壁的结构的示例性处理方案中，图7示出了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
参考图7的部分(a)，起始结构包括衬底702上方的纳米线图案化堆叠体704。光刻图案化堆叠体706形成在纳米线图案化堆叠体704上方。如图所示，纳米线图案化堆叠体704包括可以在驰豫缓冲层782和缺陷修改层780上方的交替的牺牲层710和纳米线层712。保护掩模714在纳米线图案化堆叠体704和光刻图案化堆叠体706之间。在一个实施例中，光刻图案化堆叠体706是由形貌掩蔽部分720、抗反射涂覆(ARC)层722和光致抗蚀剂层724构成的三层掩模。在特定这样的实施例中，形貌掩蔽部分720是碳硬掩模(CHM)层，并且抗反射涂覆层722是硅ARC层。
参考图7的部分(b)，对部分(a)的堆叠体进行光刻图案化，并且然后进行蚀刻，以提供包括图案化的衬底702和沟槽730的蚀刻的结构。
参考图7的部分(c)，部分(b)的结构具有形成在沟槽730中的隔离层740和SAGE材料742。然后对该结构进行平面化，以留下图案化的形貌掩蔽层720’作为暴露的上部层。
参考图7的部分(d)，使隔离层740凹陷到图案化的衬底702的上表面下方，例如，以限定突出鳍状物部分并在SAGE壁742下方提供沟槽隔离结构741。
参考图7的部分(e)，至少在沟道区中去除牺牲层710以释放纳米线712A和712B。在形成图7的部分(e)的结构之后，可以围绕纳米线712B或712A、在衬底702的突出鳍状物之上、并在SAGE壁742之间，形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模714的剩余部分。在另一个实施例中，保留保护掩模714的剩余部分作为绝缘鳍状物帽，这是处理方案的人工痕迹。
再次参考图7的部分(e)，应当认识到，示出了沟道视图，其中源极或漏极区被定位在进出页面的方向。在实施例中，包括纳米线712B的沟道区具有小于包括纳米线712A的沟道区的宽度。因而，在实施例中，集成电路结构包括多种宽度(多种Wsi)的纳米线。尽管712B和712A的结构可以分别被区分为纳米线和纳米带，但在本文中这两种结构通常都被称为纳米线。还应当认识到，全文中对鳍状物/纳米线对的引用或绘示都可以指包括鳍状物和一个或多个上方纳米线(例如，图7中示出了两个上方纳米线)的结构。根据本公开的实施例，针对与图7相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的全环栅集成电路结构的工艺方案，所述外延源极或漏极结构可以是外延GeSn:B源极或漏极结构。
在实施例中，如整个说明书中所述，自对准栅极端盖(SAGE)隔离结构可以由适于最终将永久性栅极结构的部分彼此电隔离或对该隔离有贡献的一种或多种材料。示例性材料或材料的组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料的组合包括具有二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的下部部分和更高介电常数材料(例如氧化铪)的上部部分的多层堆叠。
为了强调具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了沿a-a’轴线截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。图8C示出了沿b-b’轴线截取的图8A的基于纳米线的集成电路结构的截面沟道视图。
参考图8A，集成电路结构800包括衬底802上方的一个或多个垂直堆叠的纳米线(804组)。在实施例中，如图所示，驰豫缓冲层802C、缺陷修改层802B和下部衬底部分802A都被包括在衬底802中，如图所示。出于说明目的，为了强调纳米线部分，未示出处于最底部纳米线下方并且从衬底802形成的任选的鳍状物。本文实施例涉及单条线器件和多条线器件两者。作为示例，出于说明的目的，示出了具有纳米线804A、804B和804C的基于三条纳米线的器件。为了方便描述，纳米线804A被用作示例，其中描述集中于纳米线中的一条。应当认识到，在描述一条纳米线的属性的情况下，基于多条纳米线的实施例可以针对每条纳米线具有相同或基本相同的属性。
纳米线804中的每一条包括纳米线中的沟道区806。沟道区806具有长度(L)。参考图8C，沟道区还具有与长度(L)正交的周长(Pc)。参考图8A和图8C两者，栅电极堆叠体808围绕沟道区806中的每一个的整个周长(Pc)。栅电极堆叠体808包括栅电极，连同沟道区806和栅电极(未示出)之间的栅极电介质层。在实施例中，沟道区是分立的，因为它完全被栅电极堆叠体808围绕，而没有居间材料，例如下方的衬底材料或上方的沟道制造材料。因此，在具有多条纳米线804的实施例中，纳米线的沟道区806也是相对于彼此分立的。
参考图8A和图8B两者，集成电路结构800包括一对非分立的源极或漏极区810/812。该对非分立的源极或漏极区810/812在多条垂直堆叠的纳米线804的沟道区806的任一侧上。此外，该对非分立的源极或漏极区810/812邻接多条垂直堆叠的纳米线804的沟道区806。在未示出的一个这样的实施例中，该对非分立的源极或漏极区810/812与沟道区806直接垂直邻接，因为外延生长是在延伸超过沟道区806的纳米线部分上和之间进行的，其中纳米线端部被示为在源极或漏极结构内。在另一个实施例中，如图8A中所示，该对非分立的源极或漏极区810/812与沟道区806间接垂直邻接，因为它们形成在纳米线的端部处而非纳米线之间。在实施例中，非分立的源极或漏极区810/812是非分立的GeSn:B源极或漏极区。
在实施例中，如图所示，源极或漏极区810/812是非分立的，因为没有针对纳米线804的每个沟道区806的个体且分立的源极或漏极区。因此，在具有多条纳米线804的实施例中，与针对每条纳米线分立相反，纳米线的源极或漏极区810/812是全局性或统一的源极或漏极区。换言之，非分立的源极或漏极区810/812是全局性的，因为单个统一的特征被用作多条(在这种情况下，3条)纳米线804的源极或漏极区，并且更具体而言，用于多于一个分立的沟道区806。在一个实施例中，从与分立的沟道区806的长度正交的截面视角看，该对非分立的源极或漏极区810/812中的每一个的形状都大致为矩形，具有底部锥形部分和顶部顶点部分，如图8B中所示。然而，在其他实施例中，纳米线的源极或漏极区810/812是相对较大的但分立的非垂直合并的外延结构，例如结合图4A-图4J所述的小块。
根据本公开的实施例，如图8A和图8B中所示，集成电路结构800还包括一对接触部814，每个接触部814在该对非分立的源极或漏极810/812之一上。在一个这样的实施例中，在垂直的意义上，每个接触部814完全包围相应的非分立的源极或漏极区810/812。在另一方面中，如图8B中所示，非分立的源极或漏极区810/812可能并非整个周长都可触及以用于与接触部814接触部，并且接触部814从而仅部分地包围非分立的源极或漏极区810/812。在未示出的对比实施例中，如沿a-a’轴线所截取的那样，接触部814包围非分立的源极或漏极区810/812的整个周长。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔体816。如图所示，该对间隔体816的外部部分可以与非分立的源极或漏极区810/812的部分重叠，在该对间隔体816下方提供非分立的源极或漏极区810/812的“嵌入”部分。还如图所示，非分立的源极或漏极区810/812的嵌入部分可以不在该对间隔体816的整体下方延伸。
衬底802可以由适用于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由单晶材料构成的下部体衬底，所述单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上部绝缘体层在下部体衬底上。因而，可以由起始绝缘体上半导体衬底制造结构800。替代地，结构800直接由体衬底形成，并使用局部氧化形成电绝缘部分以代替上述上部绝缘体层。在另一个替代性实施例中，衬底800直接由体衬底形成，并使用掺杂在其上形成电隔离的有源区，例如纳米线。在一个这样的实施例中，第一纳米线(即，接近衬底)的形式为Ω-FET型结构。
在实施例中，可以如下所述将纳米线804的尺寸设定为线或带，并且其可以具有直角或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804而言，单晶纳米线可以基于(100)全局取向，例如，在z方向中的<100>平面。如下所述，也可以考虑其他取向。在实施例中，从截面视角看，纳米线804的尺寸在纳米尺度。例如，在具体实施例中，纳米线804的最小尺寸小于大致20纳米。在实施例中，纳米线804由应变材料(尤其是沟道区806中的)构成。
参考图8C，在实施例中，每个沟道区806具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。换言之，在两种情况下，沟道区806的截面轮廓都是正方形的，或者如果拐角被抹圆，则是圆形的。在另一方面中，沟道区的宽度和高度不需要相同，例如，如整个说明书中所述的纳米带的情况那样。
在实施例中，如整个说明书中所述，一种集成电路结构包括非平面器件，例如但不限于具有对应的一个或多个上方纳米线结构的FinFET或三栅极器件。在这样的实施例中，对应的半导体沟道区由三维主体构成或形成在三维主体中，具有一个或多个分立纳米线沟道部分在三维主体上方。在一个这样的实施例中，栅极结构至少包围三维主体的顶表面和一对侧壁，并且还包围一个或多个分立的纳米线沟道部分中的每一个。
在实施例中，如整个说明书中所述，下方的衬底可以由能够耐受制作工艺且电荷能够在其中迁移的半导体材料构成。在实施例中，该衬底为由掺杂有电荷载流子(例如但不限于磷、砷、硼、镓或其组合)的晶体硅、硅/锗或锗层构成的体衬底，以形成有源区。在一个实施例中，体衬底中的硅原子的浓度大于97％。在另一个实施例中，体衬底由生长于不同晶体衬底顶部上的外延层构成，例如由生长于硼掺杂的体硅单晶衬底顶部上的硅外延层构成。体衬底替代地可以由III-V族材料构成。在实施例中，体衬底由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的III-V族材料构成。在一个实施例中，体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子例如但不限于碳、硅、锗、氧、硫、硒或碲。
本文公开的实施例可以用于制作宽范围的不同类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制作半导体存储器。此外，所述集成电路或其他微电子器件可以被用在宽范围的各种本领域已知的电子装置中。例如，在计算机系统(例如，台式、膝上型、服务器)、蜂窝电话、个人电子设备等中。所述集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。潜在地可以使用本文公开的方法制作处理器、存储器和芯片组中的每一个。
图9示出了根据本公开的实施例的一种实施方式的计算装置900。计算装置900容纳板902。板902可以包括若干部件，所述部件包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理和电耦合到板902。在其他实施方式中，通信芯片906是处理器904的一部分。
根据其应用，计算装置900可以包括可以或可以不物理和电耦合到板902的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、紧凑盘(CD)、数字通用盘(DVD)等)。
通信芯片906能够实现从计算装置900传输数据和将数据传输到计算装置900的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何布线，尽管在一些实施例中它们可以不包含任何布线。通信芯片906可以实施若干无线标准或协议中的任何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的较短范围无线通信，并且第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他的较长范围无线通信。
计算装置900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的、具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的一部分。
通信芯片906也包括封装在半导体芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的、具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构。
在其他实施方式中，计算装置900内容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本公开的实施例的实施方式构建的、具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构。
在各种实施方式中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置900可以是任何其他处理数据的电子装置。
图10示出了包括本公开的一个或多个实施例的内插器1000。内插器1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是(例如)集成电路管芯。第二衬底1004可以是(例如)存储模块、计算机母板或另一集成电路管芯。通常，内插器1000的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列1006接下来可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接在内插器1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接在内插器1000的同一侧。并且在其他实施例中，三个或更多衬底通过内插器1000互连。
内插器1000可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器1000可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述为用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插器1000可以包括金属互连1008和过孔1010，过孔1010包括但不限于穿硅过孔(TSV)1012。内插器1000还可以包括嵌入式器件1014，嵌入式器件1014包括无源和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1000上形成更复杂的器件，例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文公开的设备或工艺可以用在内插器1000的制造中或内插器1000中包括的部件的制造中。
因而，本公开的实施例包括具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构以及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。
所示出的本公开的实施例的实施方式的以上描述(包括摘要中所述内容)并非旨在穷举或将本公开限于所公开的精确形式。尽管本文出于说明性目的描述了本公开的特定的实施方式和示例，但相关领域的技术人员将认识到，在本公开的范围内，各种等同的修改都是可能的。
鉴于以上具体实施方式，可以对本公开做出这些修改。以下权利要求中使用的术语不应被解释成将本公开限制到说明书和权利要求中公开的特定的实施方式。相反，本公开的范围完全由以下权利要求确定，所述权利要求根据权利要求解释的所建立的原则进行解释。
示例实施例1：一种集成电路结构，包括鳍状物上方的水平纳米线的垂直布置，所述鳍状物包括第一半导体层上的缺陷修改层和缺陷修改层上的第二半导体层。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处，并且第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。
示例实施例2：根据示例实施例1所述的集成电路结构，其中所述鳍状物包括体硅衬底的一部分，并且其中第一半导体层是体硅衬底的该部分内的区域。
示例实施例3：根据示例实施例1或2所述的集成电路结构，其中第一和第二外延源极或漏极结构在第二半导体层上。
示例实施例4：根据示例实施例3所述的集成电路结构，其中第一和第二外延源极或漏极结构在第二半导体层的凹陷部分上。
示例实施例5：根据示例实施例1、2、3或4所述的集成电路结构，其中缺陷修改层包括其中具有损伤的硅层。
示例实施例6：根据示例实施例1、2、3、4或5所述的集成电路结构，其中水平纳米线的垂直布置中的纳米线包括硅和锗。
示例实施例7：根据示例实施例1、2、3、4、5或6所述的集成电路结构，其中第二半导体层包括硅和锗。
示例实施例8：根据示例实施例1、2、3、4、5、6或7所述的集成电路结构，其中第一和第二外延源极或漏极结构包括锗、锡和硼。
示例实施例9：根据示例实施例1、2、3、4、5、6、7或8所述的集成电路结构，其中第一和第二外延源极或漏极结构是非分立的第一和第二外延源极或漏极结构。
示例实施例10：根据示例实施例1、2、3、4、5、6、7或8所述的集成电路结构，其中第一和第二外延源极或漏极结构是分立的第一和第二外延源极或漏极结构。
示例实施例11：根据示例实施例1、2、3、4、5、6、7、8、9或10所述的集成电路结构，其中第一和第二外延源极或漏极结构是压缩应力源极或漏极结构。
示例实施例12：根据示例实施例1、2、3、4、5、6、7、8、9、10或11所述的集成电路结构，其中栅极堆叠体包括高k栅极电介质层和金属栅电极。
示例实施例13：一种集成电路结构，包括鳍状物上方的水平硅锗纳米线的垂直布置，所述鳍状物包括硅层上的富缺陷硅层和富缺陷硅层上的硅锗层。栅极堆叠体围绕水平硅锗纳米线的垂直布置。第一硼掺杂的锗锡外延源极或漏极结构在水平硅锗纳米线的垂直布置的第一端部处，并且第二硼掺杂的锗锡外延源极或漏极结构在水平硅锗纳米线的垂直布置的第二端部处。
示例实施例14：根据示例实施例13所述的集成电路结构，其中所述鳍状物包括体硅衬底的一部分，并且其中硅层是体硅衬底的该部分内的区域。
示例实施例15：根据示例实施例13或14所述的集成电路结构，其中第一和第二硼掺杂的锗锡外延源极或漏极结构在硅锗层的凹陷部分上。
示例实施例16：根据示例实施例13、14或15所述的集成电路结构，其中水平硅锗纳米线的垂直布置的纳米线具有比硅锗层更高的锗浓度。
示例实施例17：根据示例实施例13、14、15或16所述的集成电路结构，其中第一和第二硼掺杂的锗锡外延源极或漏极结构是非分立的。
示例实施例18：根据示例实施例13、14、15、16或17所述的集成电路结构，其中第一和第二硼掺杂的锗锡外延源极或漏极结构是压缩应力源极或漏极结构。
示例实施例19：根据示例实施例13、14、15、16、17或18所述的集成电路结构，其中栅极堆叠体包括高k栅极电介质层和金属栅电极。
示例实施例20：一种计算装置，包括板和耦接到该板的部件。该部件包括集成电路结构，该集成电路结构包括鳍状物上方的水平纳米线的垂直布置，该鳍状物包括第一半导体层上的缺陷修改层和缺陷修改层上的第二半导体层。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处，并且第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。
示例实施例21：根据示例实施例20所述的计算装置，还包括耦接到板的存储器。
示例实施例22：根据示例实施例20或21所述的计算装置，还包括耦接到板的通信芯片。
示例实施例23：根据示例实施例20、21或22所述的计算装置，其中该部件是封装集成电路管芯。
示例实施例24：根据示例实施例20、21、22或23所述的计算装置，其中该部件选自由处理器、通信芯片和数字信号处理器组成的组。
示例实施例25：根据示例实施例20、21、22、23或24所述的计算装置，其中计算装置选自由移动电话、膝上型计算机、台式计算机、服务器和机顶盒组成的组。

Claims (25)

1.一种集成电路结构，包括：
水平纳米线的垂直布置，所述水平纳米线的垂直布置在鳍状物上方，所述鳍状物包括第一半导体层上的缺陷修改层和所述缺陷修改层上的第二半导体层；
栅极堆叠体，所述栅极堆叠体围绕所述水平纳米线的垂直布置；
第一外延源极或漏极结构，所述第一外延源极或漏极结构在所述水平纳米线的垂直布置的第一端部处；以及
第二外延源极或漏极结构，所述第二外延源极或漏极结构在所述水平纳米线的垂直布置的第二端部处。
2.根据权利要求1所述的集成电路结构，其中，所述鳍状物包括体硅衬底的一部分，并且其中，所述第一半导体层是所述体硅衬底的所述部分内的区域。
3.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构在所述第二半导体层上。
4.根据权利要求3所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构在所述第二半导体层的凹陷部分上。
5.根据权利要求1或2所述的集成电路结构，其中，所述缺陷修改层包括其中具有损伤的硅层。
6.根据权利要求1或2所述的集成电路结构，其中，所述水平纳米线的垂直布置中的所述纳米线包括硅和锗。
7.根据权利要求1或2所述的集成电路结构，其中，所述第二半导体层包括硅和锗。
8.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构包括锗、锡和硼。
9.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是非分立的第一外延源极或漏极结构和第二外延源极或漏极结构。
10.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是分立的第一延源极或漏极结构和第二外延源极或漏极结构。
11.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是压缩应力源极或漏极结构。
12.根据权利要求1或2所述的集成电路结构，其中，所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
13.一种集成电路结构，包括：
水平硅锗纳米线的垂直布置，所述水平硅锗纳米线的垂直布置在鳍状物上方，所述鳍状物包括硅层上的富缺陷硅层和所述富缺陷硅层上的硅锗层；
栅极堆叠体，所述栅极堆叠体围绕所述水平硅锗纳米线的垂直布置；
第一硼掺杂的锗锡外延源极或漏极结构，所述第一硼掺杂的锗锡外延源极或漏极结构在所述水平硅锗纳米线的垂直布置的第一端部处；以及
第二硼掺杂的锗锡外延源极或漏极结构，所述第二硼掺杂的锗锡外延源极或漏极结构在所述水平硅锗纳米线的垂直布置的第二端部处。
14.根据权利要求13所述的集成电路结构，其中，所述鳍状物包括体硅衬底的一部分，并且其中，所述硅层是所述体硅衬底的所述部分内的区域。
15.根据权利要求13或14所述的集成电路结构，其中，所述第一硼掺杂的锗锡外延源极或漏极结构和所述第二硼掺杂的锗锡外延源极或漏极结构在所述硅锗层的凹陷部分上。
16.根据权利要求13或14所述的集成电路结构，其中，所述水平硅锗纳米线的垂直布置中的纳米线具有比所述硅锗层更高的锗浓度。
17.根据权利要求13或14所述的集成电路结构，其中，所述第一硼掺杂的锗锡外延源极或漏极结构和所述第二硼掺杂的锗锡外延源极或漏极结构是非分立的。
18.根据权利要求13或14所述的集成电路结构，其中，所述第一硼掺杂的锗锡外延源极或漏极结构和所述第二硼掺杂的锗锡外延源极或漏极结构是压缩应力源极或漏极结构。
19.根据权利要求13或14所述的集成电路结构，其中，所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
20.一种计算装置，包括：
板；以及
耦接到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
水平纳米线的垂直布置，所述水平纳米线的垂直布置在鳍状物上方，所述鳍状物包括第一半导体层上的缺陷修改层和所述缺陷修改层上的第二半导体层；
栅极堆叠体，所述栅极堆叠体围绕所述水平纳米线的垂直布置；
第一外延源极或漏极结构，所述第一外延源极或漏极结构在所述水平纳米线的垂直布置的第一端部处；以及
第二外延源极或漏极结构，所述第二外延源极或漏极结构在所述水平纳米线的垂直布置的第二端部处。
21.根据权利要求20所述的计算装置，还包括：
耦接到所述板的存储器。
22.根据权利要求20或21所述的计算装置，还包括：
耦接到所述板的通信芯片。
23.根据权利要求20或21所述的计算装置，其中，所述部件是封装集成电路管芯。
24.根据权利要求20或21所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
25.根据权利要求20或21所述的计算装置，其中，所述计算装置选自由移动电话、膝上型计算机、台式计算机、服务器和机顶盒组成的组。
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