CN114256236A - 具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的制造 - Google Patents

具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的制造 Download PDF

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dipole
dielectric
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D·S·拉夫里克
D·M·克鲁姆
O·戈隆茨卡
T·加尼
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Abstract

描述了具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在所述水平纳米线的第一垂直布置之上，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。

Description

具有共用金属栅极并且具有带有偶极子层的栅极电介质的环 绕栅集成电路结构的制造
技术领域
本公开的实施例在集成电路结构和处理的领域中，并且具体地，在具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构中。
背景技术
在过去的几十年中，集成电路中特征的缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在有限的半导体芯片空间上增大功能单元的密度。例如，缩小的晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而有助于制造具有增大容量的产品。但是，追求更大容量并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸的继续缩小，诸如三栅晶体管的多栅晶体管变得越来越普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅晶体管。在一些情况下，体硅衬底是优选的，这是因为它们的成本较低并且因为它们使得能够实现不太复杂的三栅制造工艺。在另一方面，随着微电子器件尺寸缩小到低于10纳米(nm)节点，维持迁移率改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改善的短沟道控制。
然而，缩放多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构件的尺寸减小以及在给定区域中制造的基本构件的绝对数量增大，对用于图案化这些构件的光刻工艺的约束变得不堪重负。特别地，在半导体堆叠体中图案化的特征的最小尺寸(关键尺寸)与这些特征之间的间距之间可能存在折衷。
附图说明
图1A示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅(gate-all-around)集成电路结构的截面图。
图1B示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的截面图。
图2示出了根据本公开的实施例的在制造具有共用金属栅极的环绕栅集成电路结构的方法中的操作的截面图。
图3示出了根据本公开的实施例的栅极堆叠体中的横截面图，其表示在制造具有用于调节栅极堆叠体的阈值电压的偶极子层的集成电路结构的方法中的各种操作。
图4A至图4J示出了根据本公开的实施例的制造环绕栅集成电路结构的方法中的各种操作的截面图。
图5示出了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的截面图。
图6示出了根据本公开的实施例的对于非端盖架构(左手侧(a))与自对准栅极端盖(SAGE)架构(右手侧(b))的穿过纳米线和鳍截取的截面图。
图7示出了根据本公开的实施例的表示在给环绕栅器件制造自对准栅端盖(SAGE)结构的方法中的各种操作的截面图。
图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开的实施例的沿a-a'轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。
图8C示出了根据本公开的实施例的沿b-b'轴截取的图8A的基于纳米线的集成电路结构的截面沟道图。
图9示出了根据本公开的实施例的一种实现方式的计算器件。
图10示出了包括本公开的一个或多个实施例的插入体。
具体实施方式
描述了具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构。在以下描述中，阐述了许多具体细节，诸如具体的集成和材料方案，以便提供对本公开的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，未详细描述诸如集成电路设计布局的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，应当理解，附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。
在下面的描述中，某些术语也可以仅用于参考的目的，因此不旨在进行限制。例如，诸如“上”、“下”、“上方”和“下方”的术语是指附图中所参考的方向。诸如“前”、“背”、“后”和“侧”的术语描述了组件的部分在一致但任意的参照系中的方向和/或位置，该参照系通过参考文本和描述正在讨论的组件的关联图变得清楚。这样的术语可以包括以上具体提到的词、其派生词以及类似含义的词。
本文所描述的实施例可以涉及前端(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中独立的器件(例如，晶体管、电容器、电阻器等)被图案化在半导体衬底或层中。FEOL通常涵盖直至(但不包括)金属互连层的沉积的每一件事情。在最后的FEOL操作之后，结果通常是带有隔离晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以涉及后端(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中独立的器件(例如，晶体管、电容器、电阻器等)被与晶片上的布线(例如，一个或多个金属化层)互连。BEOL包括触点、绝缘层(电介质)、金属层级和芯片至封装连接的键合部位。在制造阶段的BEOL部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，在BEOL中可以添加10个以上的金属层。
以下描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，尽管可能使用FEOL处理场景来示出了示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，尽管可能使用BEOL处理场景来示出了示例性处理方案，但是这样的方法也可以适用于FEOL处理。
本文所述的一个或多个实施例涉及使用共用金属栅极流程制造的环绕栅器件。本文描述的一个或多个实施例涉及环绕栅偶极子多VT金属栅极图案化。特定实施例涉及仅使用偶极子相减流程掩模(dipole subtractive flow mask)和仅一种功函数金属的环绕栅金属栅极图案化。应当理解，除非另外指出，否则对纳米线的引用可以指示纳米线或纳米带。
应当理解，现代CMOS技术在NMOS和PMOS中都需要多个VT(多VT)器件风格。然而，由于增加的掩模和处理操作的数量，多VT要求可以使整个金属栅极(MG)流程更长，更复杂并且更昂贵。可以实现本文描述的实施例以解决这样的问题。
为了提供背景，自英特尔开创性的45nm HiK金属栅极工艺以来，相减金属栅极(SMG)流程一直是半导体行业的方法。在标准SMG流程中，首先将功函数金属(WFM)薄膜沉积在整个晶圆上，然后使用硬掩模(HM)对其进行图案化，并且然后使用各向同性湿法蚀刻在开放的图案化区域中对其进行去除/相减。尽管SMG非常适合平面和FinFET晶体管，但它仍可能会因为环绕栅(wet etch bias，GAA)架构而崩溃。GAA独特的架构使得被减去/去除的金属的各向同性湿法蚀刻偏差(WEB)太大，无法确保最小的N-P边界条件。在GAA中，WFM层可以在纳米带(NR)之间合并。蚀刻合并的金属可能需要使用侵蚀性强的湿法化学物质和/或较长的蚀刻时间。结果不经意间在硬掩膜(HM)下产生了非常大的蠕变/底切，从而无法再保护块(BLOCK)区域中的WFM。块区域中大的各向同性WEB会依次使N-P边界变得非常宽，这可能会不利地影响给GAA架构提供高晶体管密度的能力。
根据本公开的一个或多个实施例，解决了上面概述的问题，描述了用于实现共用金属栅极而不是相减金属栅极(SMG)流程方法的方法。对于GAA，共用金属栅极流程避免了NR之间合并的WFM的困难的各向同性湿法蚀刻去除及其相关联的大的WEB问题，该问题为标准SMG流程的一部分。在实施例中，对于GAA架构，共用金属栅极方法使得能够实现紧密的N-P边界和高的晶体管密度。
为了提供进一步的背景，可以使用偶极子来设置阈值电压并使得能够实现功函数金属层的相对薄化。实施例可以被实现为通过使用偶极子薄层来设置阈值电压(VT)，从而替代现有技术的缩放的器件中使用的较厚的功函数金属。实施例可以提供多VT解决方案，并且还提供具有相对较薄的功函数金属的超低VT。
在先前的方法中，一栅极/掩模图案化处理方案使用标准相减金属栅极流程(SMGF)以利用最少五个掩膜来制造诸如3VTP和3VTN(3P3N)结构的六电压阈值(6VT)结构，其中每个掩膜都图案化单个栅极类型。然而，使用一个掩模对每个栅极类型进行图案化可以使得多VT工艺更长，更复杂并且总体上成本更高。另外，多个掩模/操作可将诸如高k(HiK)材料和/或栅极间隔体材料的栅极材料暴露于多种干法/湿法蚀刻图案化化学物质，这会削弱他们的结构完整性并降低器件的整体可靠性。其他方法可以包括在N-P边界处具有签名壁的附加功函数金属流程，这可能会无意中将最紧密的N-P边界增加功函数金属(WFM)厚度的量，这可能会使N-P边界不理想。
根据本文所述的实施例，描述了涉及使用分离的偶极子、仅偶极子相减金属栅极流程(SMGF)掩模和单个WFM的方法。对于6VT(例如3P3N)结构，实施例可以涉及：(A)首先使用N型偶极子1利用偶极子SMGF掩模1和掩模2对PMOS进行图案化，该N型偶极子1具有较低的VT移位效率，例如20-40mV/A。然后，使用具有更强VT移位效率(例如，大于100-120mV/A)的单独的N型偶极子2利用偶极子SMGF掩模3、掩模4和掩模5对NMOS进行图案化。随后，将PWFM沉积在PMOS和NMOS上。即使功函数金属(WFM)为P型，第二N型偶极子强度也会建立NMOS VT；或(B)仅使用3个掩模，其中首先使用N型偶极子1通过偶极子SMGF掩模1(双偶极子)和掩模2(四偶极子)对PMOS和NMOS同时进行图案化，该N型偶极子1具有较低的VT移位效率，但对于NMOS和PMOS具有对称的VT移位。然后，使用具有较高VT移位效率的N型偶极子2利用偶极子SMGF掩模3对NMOS进行图案化。最后，将单个PWFM沉积在PMOS和NMOS上。应当理解，可以针对第一和第二偶极子分别执行，或者同时执行，偶极子驱动退火。
在第一示例中，图1A示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的截面图。
参考图1A，集成电路结构100在衬底102之上包括P型区域104和N型区域106。
P型区域104包括低VT P型器件(P-LVT)104A、标准VT P型器件(P-SVT)104B和高VTP型器件(P-HVT)104C。器件104A、104B和104C各自包括分别被对应的栅极电介质112A、112B或112C围绕的多个水平纳米线或纳米带108。栅极电介质112A不包括偶极子层，栅极电介质112B包括单个德尔塔(delta)VT(1xΔVT)第一类型N型偶极子层(1xND1)，并且栅极电介质112C包括双德尔塔VT(2xΔVT)第一类型N型偶极子层(2xND1)。P型导电层116A围绕纳米线108。
N型区域106包括低VT P型器件(N-LVT)106A、标准VT N型器件(N-SVT)106B和高VTN型器件(N-HVT)106C。器件106A、106B和106C各自包括分别被对应的栅极电介质114A、114B或114C围绕的多个水平纳米线或纳米带110。栅极电介质114C包含第二类型N型偶极子层活性浓度2(1xND2AC2)，栅极电介质114B包含单个德尔塔VT(-1xΔVT)第二类型N型偶极子层活性浓度1(1xND2AC1)加上第二类型N型偶极子层活性浓度2(1xND2AC2)，并且栅极电介质114A包括双德尔塔VT(-2xΔVT)第二类型N型偶极子层活性浓度1(2xND2AC1)加上第二类型N型偶极子层活性浓度2(1xND2AC2)。P型导电层116B围绕纳米线110。即使功函数金属116B是P型，第二类型N型偶极子层(ND2AC2)的高活性浓度2仍在N型区域106中设置N型特性。利用较厚的偶极子层实现高的偶极子活性浓度。第二类型N型偶极子层(ND2AC1)的低活性浓度1有助于在N-LVT 106A、N-SVT 106B和N-HVT 106C器件之间设置德尔塔VT。用较薄的偶极子层实现低的偶极子活性浓度。在实施例中，P型导电层116B在P型区域104中与P型导电层116A连续。
在实施例中，使用第一掩模120制造集成电路结构100，该第一掩模120用于执行施加到NDl的相减金属栅极流程(SMGF)。第二掩模122用于执行也施加到ND1的相减金属栅极流程(SMGF)。第三掩模124用于执行施加到ND2的相减金属栅极流程(SMGF)。第四掩模126用于执行也施加到ND2的相减金属栅极流程(SMGF)。第五掩模128用于执行也施加到ND2的相减金属栅极流程(SMGF)。
在第二示例中，图1B示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的截面图。
参考图1B，集成电路结构130在衬底132之上包括P型区域134和N型区域136。
P型区域134包括低VT P型器件(P-LVT)134A、标准VT P型器件(P-SVT)134B和高VTP型器件(P-HVT)134C。器件134A、134B和134C各自包括分别被对应的栅极电介质142A、142B或142C围绕的多个水平纳米线或纳米带138。栅极电介质142A不包括偶极子层，栅极电介质142B包括单德尔塔VT(+1xΔVT)第一类型N型偶极子层(1xND1)，并且栅极电介质142C包括双德尔塔VT(+2xΔVT))第一类型N型偶极子层(2xND1)。P型导电层146A围绕纳米线138。
N型区域136包括低VT P型器件(N-LVT)136A、标准VT N型器件(N-SVT)136B和高VTN型器件(N-HVT)136C。器件136A、136B和136C各自包括分别被对应的栅极电介质144A、144B或144C围绕的多个水平纳米线或纳米带140。栅极电介质144C包括第二类型N型偶极子层(1xND2)，栅极电介质144B包括单德尔塔VT(-1xΔVT)第一类型N型偶极子层(1xND1)加上第二类型N型偶极子层(1xND2)，并且栅极电介质144A包括双德尔塔VT(-2xΔVT)第一类型N型偶极子层(2xND1)加上第二类型N型偶极子层(1xND2)。P型导电层146B围绕纳米线140。即使功函数金属146B是P型，第二类型N型偶极子层(ND2)也在N型区域136中设置N型特性。第一类型N型偶极子层(ND1)有助于在N-LVT136A、N-SVT 136B和N-HVT 136C器件之间设置德尔塔VT。在实施例中，P型导电层146B在P型区域134中与P型导电层146A连续。
在实施例中，使用第一掩模150制造集成电路结构130，该第一掩模150用于执行施加到ND1的相减金属栅极流程(SMGF)。第二掩模152用于执行也施加到ND1的相减金属栅极流程(SMGF)。第三掩模154用于执行施加到ND2的相减金属栅极流程(SMGF)。
应当理解，对于用于制造图1A和1B的结构的3P3N图案化方案，可以实施实施例以避免与蚀刻纳米带之间的功函数金属(WFM)相关联的大的N-P边界，并且可以避免在N-P边界处增加WFM壁厚。因此，实施例扫描被实施以实现用于最高GAA晶体管密度的最紧密可能的N-P边界设计。通过使用减少数量的掩模以生成3P3N环绕栅多VT器件，本文描述的实施例的实施方式可以降低流程复杂性，工艺操作的数量以及金属栅极(MG)回路(loop)成本。而且，可以减少否则会腐蚀栅极材料的图案化和蚀刻操作的总数，并最终提高所制造器件的总体可靠性。
总体上参考图1A和1B，根据本公开的实施例，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在水平纳米线的第一垂直布置之上，该第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，该第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在水平纳米线的第二垂直布置之上，第二栅极堆叠是在第二栅极电介质上具有P型导电层的NMOS栅极堆叠体，该第二栅极电介质包括在第二偶极子材料层上的高k电介质层。
在实施例中，高k电介质层是HfO2层。在实施例中，第一偶极子层包括选自以下材料构成的组的材料：Al 2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3，并且第二偶极子层包括选自以下材料构成的组的材料：Al 2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3。在实施例中，第一或第二偶极子层之一具有在1-3埃的范围内的厚度。在实施例中，第一或第二偶极子层之一具有在4-6埃范围内的厚度。在实施例中，P型导电层在第一栅极堆叠体和第二栅极堆叠体之间是连续的。
总体上参考图1A和图1B，根据本公开的实施例，集成电路结构包括水平纳米线的第一垂直布置、水平纳米线的第二垂直布置以及水平纳米线的第三垂直布置。第一栅极堆叠在水平纳米线的第一垂直布置之上，该第一栅极堆叠是在第一栅极电介质上具有P型导电层的第一NMOS栅极堆叠体，该第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在水平纳米线的第二垂直布置之上，第二栅极堆叠是在第二栅极电介质上具有P型导电层的第二NMOS栅极堆叠，该第二栅极电介质包括在第二偶极子材料层上的高k电介质层。第三栅极堆叠体在水平纳米线的第二垂直布置之上，第三栅极堆叠是在第三栅极电介质上具有P型导电层的第三NMOS栅极堆叠体，该第三栅极电介质包括高k电介质层并且不包括偶极子材料层。
在实施例中，高k电介质层是HfO2层。在实施例中，第一和第二偶极子层包括选自以下材料构成的组的材料：La2O3、Y2O3、MgO、SrO和Lu2O3。在实施例中，第一偶极子层具有在1-3埃的范围内的厚度，并且第二偶极子层具有在4-6埃的范围内的厚度。在实施例中，P型导电层在第一NMOS栅极堆叠体和第二NMOS栅极堆叠体之间是连续的，并且在第二NMOS栅极堆叠体和第三NMOS栅极堆叠体之间是连续的。
在实施例中，相同极性的栅极可以不具有偶极子，具有1x偶极子或2x偶极子。可以使用具有不同强度的两个P型偶极子和一个NWFM来扩展类似的图案化方案。可以扩展类似的图案化方案，但不限于仅使用四个掩膜(图1B方法)或七个掩膜(图1A方法)的4P4N，或扩展到5P5N等。
在实施例中，在完成多VT图案化工艺之后，将共用金属栅极工艺流程用作金属栅极的最终操作。即使P-WFM是本文描述的至少一些实施例的重点，共用金属栅极工艺也可以用于N型功函数金属(N-WFM)或P型功函数金属(P-WFM)。在完成共用金属栅极处理之后，可以随后用栅极填充金属毯式沉积N型和P型栅极堆叠体。
作为在共用金属栅极工艺流程中的示例性中间结构，图2示出了根据本公开的实施例的在制造具有共用金属栅极的环绕栅集成电路结构的方法中的操作的截面图。
参考图2，一种制造集成电路结构的方法包括起始结构200，该起始结构200包括在衬底202上方的PMOS区域204和NMOS区域206。PMOS区域204包括第一多个水平纳米线208(水平纳米线208可以是纳米带)。NMOS区域206包括第二多个水平纳米线210(水平纳米线210可以是纳米带)。第一栅极电介质209围绕第一多个水平纳米线208中的纳米线。也包含第二类型N型偶极子层(ND2)的第二栅极电介质层211围绕第二多个水平纳米线210中的纳米线。PMOS区域204和NMOS区域206包括在电介质层212中的沟槽中。P型导电层214在PMOS区域204和NMOS区域206中。P型导电层214围绕第一多个水平纳米线208中的纳米线208，并且也围绕第二多个水平纳米线210中的纳米线210。即使功函数金属214是P型，211中的第二类型N型偶极子层(ND2)也在N型区域206中设置N型特性。尽管未示出，但是可以随后在图2的结构之上形成导电填充物。应当理解，可以将PMOS(或P型)和NMOS(或N型)设计的特征反转为NMOS(或N型)和PMOS(或P型)设计的特征。
再次参考图2，在根据本公开的实施例，集成电路结构包括水平纳米线208的第一垂直布置和水平纳米线210的第二垂直布置。第一栅极堆叠体在水平纳米线208的第一垂直布置之上(例如，在区域204中)，第一栅极堆叠体是PMOS栅极堆叠体，其包括P型导电层214的围绕水平纳米线208的第一垂直布置的纳米线的第一部分。第二栅极堆叠体在水平纳米线210的第二垂直布置之上(例如，在区域206中)，第二栅极堆叠是NMOS栅极堆叠体，其包括P型导电层214的围绕水平纳米线210的第一垂直布置的纳米线的第二部分。
在实施例中，集成电路结构还包括在水平纳米线208的第一垂直布置的第一和第二端的第一对外延源极或漏极结构，以及在水平纳米线210的第二垂直布置的第一和第二端的第二对外延源极或漏极结构，下面将更详细地描述其示例。在一个实施例中，第一对导电触点在第一对外延源极或漏极结构上，并且第二对导电触点在第二对外延源极或漏极结构上，下面将更详细地描述其示例。在一个实施例中，第一和第二对外延源极或漏极结构是第一和第二对非分立外延源极或漏极结构，下面将更详细地描述其示例。在一个实施例中，第一和第二对外延源极或漏极结构是第一和第二对分立外延源极或漏极结构，下面将更详细地描述其示例。
在另一示例性制造方案中，图3示出了根据本公开的实施例的表示制造具有用于调节栅极堆叠体的阈值电压的偶极子层的集成电路结构的方法中的各种操作的栅极堆叠体的截面图。
参照图3的部分(i)，一制造集成电路结构的方法包括在半导体沟道结构302上形成包括诸如SiO2层的非晶氧化物层层304的起始结构300。沟槽306，诸如在替换栅极方案期间形成的沟槽暴露出非晶氧化物层304。
参考图3的部分(ii)，在沟槽306中和非晶氧化物层304上形成高k电介质层308。
参考图3的部分(iii)，在沟槽306中和高k电介质层308上形成材料层310。
参考图3的部分(iv)，对材料层310和高k电介质层308进行退火以在半导体沟道结构302之上形成栅极电介质。栅极电介质包括在偶极子材料层310A上的高k电介质层308。偶极子材料层310A不同于高k电介质层308。
参考图3的部分(v)，在沟槽306中和高k电介质层308上形成功函数层312。功函数层312包括金属。
参考图3的部分(vi)，通过在功函数层312上形成栅极应力源层314来形成栅极堆叠体。
再次参考图3，根据本公开的实施例，在前端流程中的间隔体形成和外延沉积之后，开始高k金属栅极工艺。在金属栅极回路中，在湿法清洁期间形成化学氧化物层304。该层也可以或替代地是热生长的以改善界面质量。然后将具有较高介电常数的高k氧化物层308沉积在下覆化学氧化物层304上。然后通过原子层沉积技术沉积偶极子层310。然后使栅极堆叠体经受高退火温度，在此期间偶极子310扩散穿过下覆高介电常数氧化物层308，以在高k 308/化学氧化物304界面处形成净偶极子310A。该过程被理解为由于高k和化学氧化物层的电负性的不同而实现。随后，沉积功函数金属312，随后沉积栅极应力源314以增大沟道应力。
再次参考图3的部分(vi)，根据本公开的实施例，集成电路结构包括包含单晶材料的半导体沟道结构302。栅极电介质在半导体沟道结构302之上。栅极电介质包括在偶极子材料层310A上的高k电介质层308。偶极子材料层310A不同于高k电介质层308。栅极电极具有在高k电介质层308上的功函数层312。功函数层312包括金属。如以下示例性实施例中所述，第一源极或漏极结构在栅极电极的第一侧，并且第二源极或漏极结构在栅极电极的与第一侧相对的第二侧。
在实施例中，高k电介质层308是HfO2层。在一个这样的实施例中，栅极电极是N型栅极电极，并且偶极子层310A包括选自以下材料构成的组的材料：Al2O3、TiO2和ZrO2。在另一个这样的实施例中，栅极电极是P型栅极电极，并且偶极子层310A包括选自以下材料构成的组的材料：La2O3、Y2O3、MgO、SrO和Lu2O3。在实施例中，偶极子层310A具有在1-3埃的范围内的厚度。在实施例中，栅极电极是中等间隙型栅极电极，并且偶极子层310A包括选自以下材料构成的组的材料：Al2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3。
在实施例中，栅极电极还包括在功函数层312上的栅极应力源层314。在一个这样的实施例中，栅极电极是N型栅极电极，并且栅极应力源层314包括选自以下金属构成的组的金属：W、Ti、Mn、Cr和Al。在另一个这样的实施例中，栅极电极是P型栅极电极，并且栅极应力源层314包括选自以下金属构成的组的金属：Ti、Ta、Sn和Zr。
在实施例中，栅极电介质还包括在偶极子材料层310A和半导体沟道结构302之间的非晶氧化物层304。在一个这样的实施例中，非晶氧化物层304是SiO2层。
根据本公开的实施例，具有不同厚度的偶极子层被用来调整阈值电压，并从而为缩放的逻辑晶体管提供多阈值电压解决方案。应当理解，本文描述的实施例还可以包括其他实现方式，诸如具有各种宽度、厚度和/或材料的纳米线和/或纳米带，该材料包括但不限于Si和SiGe。例如，可以使用III-V族材料。
应当理解，在特定实施例中，纳米线或纳米带或牺牲中间层可以由硅组成。如贯穿全文使用的，硅层可用于描述由非常大量的(如果不是全部的话)硅构成的硅材料。然而，应当理解，实际上，可能难以形成100％纯的Si，因此，100％纯的Si可能包含微小百分比的碳、锗或锡。这样的杂质可以在硅沉积期间作为不可避免的杂质或成分被包括，或者可能在沉积后处理期间扩散时“污染”硅。这样，本文针对硅层描述的实施例可以包括包含相对少量(例如“杂质”级)的非Si原子或物种(诸如，Ge、C或Sn)的硅层。应当理解，本文所述的硅层可以是未掺杂的，或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
应当理解，在特定实施例中，纳米线或纳米带或牺牲中间层可以由硅锗组成。如贯穿全文所使用的，硅锗层可用于描述由实质部分的硅和锗两者(诸如至少5％的两者)组成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当认识到，实际上，可能难以形成100％纯的硅锗(通常称为SiGe)，因此可能包括极少量的碳或锡。这样的杂质可以在SiGe的沉积期间作为不可避免的杂质或成分被包括，或者在沉积后处理期间的扩散时可以“污染”SiGe。这样，本文针对硅锗层描述的实施例可以包括硅锗层，该硅锗层包含相对少量(例如，“杂质”级)的非Ge和非Si原子或物种，诸如碳或锡。应当理解，本文所述的硅锗层可以是未掺杂的，或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
下面描述了可以用来制造可以与共用金属栅极以及与具有偶极子层的栅极电介质集成的器件的各种器件和处理方案。应当理解，示例性实施例不一定需要所描述的所有特征，或者可以包括比所描述的更多的特征。例如，可以通过替换栅极沟槽来执行纳米线释放处理。此类释放工艺的示例如下所述。另外，在另一方面，由于图案化复杂度，后端(BE)互连缩放可能导致较低的性能和较高的制造成本。可以实现本文描述的实施例以实现纳米线晶体管的正面和背面互连集成。本文描述的实施例可以提供实现相对较宽的互连间距的方法。结果可以是改善的产品性能和较低的图案化成本。可以实施实施例以实现具有低功率和高性能的缩放的纳米线或纳米带晶体管的鲁棒功能。
本文描述的一个或多个实施例涉及使用部分源极或漏极(SD)和不对称沟槽接触(TCN)深度的用于纳米线或纳米带晶体管的定向双外延(EPI)连接。在实施例中，通过形成部分填充有SD外延的纳米线/纳米带晶体管的源极-漏极开口来制造集成电路结构。开口的其余部分填充有导电材料。在源极或漏极侧之一上的深沟槽形成使得能够直接接触到背面互连层面。
作为用于制造环绕栅集成电路结构的环绕栅器件的示例性工艺流程，图4A-4J示出了根据本公开的实施例的制造环绕栅集成电路结构的方法中的各种操作的截面图。
参考图4A，一种制造集成电路结构的方法包括形成初始堆叠体，该初始堆叠体包括在诸如硅鳍的鳍402上方的交替的牺牲层404和纳米线406。纳米线406可以被称为纳米线的垂直布置。如所描绘的，可以在交替的牺牲层404和纳米线406上方形成保护帽408。也如所描绘的，驰豫缓冲层452和缺陷改性层450可以形成在交替的牺牲层404和纳米线4之下。
参考图4B，栅极堆叠410形成在水平纳米线406的垂直布置之上。然后通过去除牺牲层404的部分释放水平纳米线406的垂直布置的部分，以提供凹进的牺牲层404'和腔412，如在图4C中描绘的。
应当理解，可以在不首先执行以下所述的深蚀刻和不对称接触处理的情况下制造完成图4C的结构。在任一情况下(例如，具有或不具有不对称接触处理)，在实施例中，制造工艺涉及提供具有外延块的环绕栅集成电路结构的工艺方案的使用，该外延块可以是垂直分立的源极或漏极结构。
参考图4D，上部栅极间隔体414形成于栅极结构410的侧壁。腔间隔体416形成于上部栅极间隔体414之下的腔412中。然后可选地执行深沟槽接触蚀刻以形成沟槽418并形成凹陷的纳米线406'。如所示，还可以存在图案化的驰豫缓冲层452'和图案化的缺陷改性层450'。
然后，在沟槽418中形成牺牲材料420，如图4E所示。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图4F，在水平纳米线406'的垂直布置的第一端处形成第一外延源极或漏极结构(例如，左手特征422)。在水平纳米线406'的垂直布置的第二端处形成第二外延源极或漏极结构(例如，右手特征422)。在实施例中，如所示，外延源极或漏极结构422是垂直分立的源极或漏极结构，并且可以被称为外延块。
层间电介质(ILD)材料424然后形成在栅极电极410和相邻的源极或漏极结构422的侧面，如图4G所示。参考图4H，替换栅极工艺用于形成永久栅极电介质428和永久栅极电极426。然后去除ILD材料424，如图4I所示。然后从源极漏极位置之一(例如，右手侧)去除牺牲材料420，以形成沟槽432，但是没有从源极漏极位置中的另一个去除牺牲材料420，以形成沟槽430。
参考图4J，第一导电接触结构434形成为耦合到第一外延源极或漏极结构(例如，左手侧特征422)。第二导电接触结构436形成为耦合到第二外延源极或漏极结构(例如，右手侧特征422)。第二导电接触结构436形成为沿着鳍402比第一导电接触结构434更深。在实施例中，尽管未在图4J中示出，该方法还包括在鳍402的底部形成第二导电接触结构的暴露表面。导电触点可以包括接触电阻降低层和主接触电极层，其中，实例可以包括Ti、Ni、Co(对于前者)和W、Ru、Co(对于后者)。
在实施例中，如所示的，第二导电接触结构436沿着鳍402比第一导电接触结构434更深。在一个这样的实施例中，如所示的，第一导电接触结构434不沿着鳍402。在未示出的另一个这样的实施例中，第一导电接触结构434部分地沿着鳍402。
在实施例中，第二导电接触结构436沿着鳍402的整体。在实施例中，尽管未示出，在鳍402的底部由背面侧衬底去除工艺暴露的情况下，第二导电接触结构436在鳍402的底部具有暴露的表面。
在实施例中，图4J的结构或图4A-4J的相关结构是使用共用金属栅极和栅极电介质偶极子层方法形成的，诸如结合图1A、1B、2和3所描述的。
在另一方面，为了使得能够访问一对不对称的源极和漏极接触结构中的两个导电接触结构，可以使用正面侧结构制造方法的背面侧露出来制造本文所述的集成电路结构。在一些示例性实施例中，露出晶体管的背面侧或其他器件结构需要晶片级的背面侧处理。与传统的TSV型技术相比，本文所述的晶体管的背面侧的露出可以以器件单元的密度执行，并且甚至在器件的子区域内执行。此外，可以执行晶体管的背面侧的这种露出以去除基本上所有施主衬底，在正面侧器件处理期间，器件层设置在该施主衬底上。这样，随着晶体管背面侧的露出后在器件单元中的半导体的厚度可能仅几十或几百纳米，微米深的TSV就变得不必要。
本文所述的露出技术可实现从“自下而上”的器件制造到“中心向外”的制造的范式转变，其中“中心”是任何层，该层是在正面侧制造中采用的，从背面侧露出的，并且在背面侧制造中再次采用的。当主要依赖于正面侧处理时，对器件结构的正面侧和露出的背面侧的处理都可以解决与制造3D IC相关的许多挑战。
可以采用晶体管方法的背面侧的露出，以例如去除施主-宿主衬底组件的载体层和中间层的至少一部分。工艺流程始于施主-宿主衬底组件的输入。施主-宿主衬底中的载体层的厚度被抛光(例如，CMP)和/或通过湿法或干法(例如，等离子)蚀刻工艺来蚀刻。可以采用已知适合于载体层的组成的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知适合于减薄半导体的CMP浆料。同样，也可以采用已知适合于减薄IV族半导体的任何湿法蚀刻或等离子体蚀刻工艺。
在一些实施例中，在上述之前，沿着基本平行于中间层的断裂平面切割载体层。切割或断裂工艺可用于作为大块体去除大部分的载体层，从而减少了去除载体层所需的抛光或蚀刻时间。例如，在载体层是400-900μm厚的情况下，可以通过实践已知促进晶片级断裂的任何毯式植入切割掉100-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)植入到期望断裂平面的载体层内的均匀目标深度。在这样的切割工艺之后，然后可以抛光或蚀刻保留在施主-宿主衬底组件中的载体层的厚度以完成去除。替代地，在载体层没有断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的更大厚度。
接下来，检测中间层的暴露。检测用于识别施主衬底的背面侧表面已经前进到接近器件层的时间点。可以实践已知适合于检测在用于载体层和中间层的材料之间的过渡的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在抛光或蚀刻执行期间检测施主衬底的背面侧表面的光吸收或发射的变化。在一些其他实施例中，终点标准与在施主衬底背面侧表面的抛光或蚀刻期间副产物的光吸收或发射的变化相关。例如，与载体层蚀刻副产物相关的吸收或发射波长可以根据载体层和中间层的不同组成而变化。在其他实施例中，终点标准与抛光或蚀刻施主衬底的背面侧表面的副产物中的物质的质量变化有关。例如，可以通过四极质量分析仪对处理的副产物进行采样，并且可以将物质质量的变化与载体层和中间层的不同组成相关联。在另一个示例性实施例中，终点标准与施主衬底的背面侧表面和与施主衬底的背面侧表面接触的抛光表面之间的摩擦力变化相关。
在去除工艺相对于中间层对载体层是选择性的情况下，可以增强中间层的检测，因为可以通过载体层和中间层之间的蚀刻速率德尔塔来减轻载体去除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以足够低于用以去除载体层的速率的速率去除中间层，则甚至可以跳过检测。如果不采用终点标准，则如果中间层的厚度足以用于蚀刻的选择性，则预定的固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载流子蚀刻速率:中间层蚀刻速率为3:1-10:1或更高。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组成层。例如，可以通过抛光均匀地去除中间层的厚度。替代地，可以通过掩模或毯式蚀刻工艺去除中间层的厚度。该工艺可以采用与用于减薄载体的抛光或蚀刻工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载流子去除工艺提供蚀刻停止的情况下，较后的操作可以采用不同的抛光或蚀刻工艺，相对于去除器件层，该抛光或蚀刻工艺有利于去除中间层。在要去除少于几百纳米的中间层厚度的情况下，去除工艺可能相对较慢，针对整个晶片的均匀性进行了优化，并且比用于去除载体层的工艺更精确地受到控制。所采用的CMP工艺可以例如采用在半导体(例如硅)和电介质材料(例如SiO)之间提供非常高的选择性(例如100:1-300:1或更高)的浆料，该电介质材料围绕器件层并嵌入在中间层内，例如，作为相邻器件区域之间的电隔离。
对于通过完全去除中间层而露出器件层的实施例，可以在器件层的暴露的背面侧或其中的特定器件区域上开始背面侧处理。在一些实施例中，背面侧器件层处理包括经设置于中间层和先前在器件层中制造的器件区域(诸如源极或漏极区域)之间的器件层的厚度进行进一步的抛光或湿法/干法蚀刻。
在通过湿法和/或等离子蚀刻使载体层、中间层或器件层背面侧凹入的一些实施例中，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其施加显著的非平面性或形貌到器件层的背面侧表面中。如下面进一步描述的，图案化可以在器件单元内(即，“单元内”图案化)或可以在器件单元之间(即，“单元间”图案化)。在一些图案化蚀刻实施例中，将中间层的至少部分厚度用作用于背面侧器件层图案化的硬掩模。因此，掩膜蚀刻工艺可以作为对应地掩膜的器件层蚀刻的前序。
以上描述的处理方案可以产生包括IC器件的施主-宿主衬底组件，该IC器件具有中间层的背面侧、器件层的背面侧和/或器件层内的一个或多个半导体区域的背面侧，和/或露出的正面侧金属化。然后，可以在下游处理期间对这些露出区域中的任何一个进行附加的背面侧处理。
应当理解，由以上示例性处理方案得到的结构可以以相同或类似的形式用于随后的处理操作以完成诸如PMOS和/或NMOS器件制造的器件制造。作为完成的器件的示例，图5示出了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的截面图。
参考图5，半导体结构或器件500在沟槽隔离区域506内包括非平面有源区域(例如，包括凸出的鳍部分504和子鳍区域505的鳍结构)。在实施例中，替代固体鳍，非平面有源区域被分成子鳍区域505上方的纳米线(诸如纳米线504A和504B)，如虚线所表示的。在任一种情况下，为了便于描述非平面集成电路结构500，以下将非平面有源区域504称为突出的鳍部分。在实施例中，子鳍区域505还包括驰豫缓冲层542和缺陷改性层540，如所示。
栅极线508设置在非平面有源区域的突出的部分504(包括，如果适用的话，围绕纳米线504a和504b)之上，以及在沟槽隔离区域506的一部分之上。如所示，栅极线508包括栅极电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质帽层554。从该透视图还可以看到栅极触点514和上覆栅极接触过孔516，以及上覆金属互连560，他们全都设置在层间电介质堆叠体或层570中。从图5的透视图还可以看出，在一个实施例中，栅极触点514设置在沟槽隔离区域506之上，但是不设置在非平面有源区域之上。在另一个实施例中，栅极触点514在非平面有源区域之上。
在实施例中，半导体结构或器件500是非平面器件，诸如但不限于fin-FET器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区域由三维体组成或形成在三维体中。在一个这样的实施例中，栅极线508的栅极电极堆叠体至少围绕三维体的顶表面和一对侧壁。
如也描绘于图5中的，在实施例中，界面580存在于突出的鳍部分504和子鳍区域505之间。界面580可以是掺杂的子鳍区域505和轻或未掺杂的上部鳍部分504之间的过渡区域。在一个这样的实施例中，每个鳍大约10纳米宽或更小，并且可选地从在子鳍位置处的相邻的固态掺杂层提供子鳍掺杂剂。在特定的此类实施例中，每个鳍小于10纳米宽。
尽管在图5中未示出，但是应当理解，突出的鳍部分504的源极或漏极区域或与突出的鳍部分504相邻的源极或漏极区域在栅极线508的任一侧，即进入页面和从页面出来。在一个实施例中，去除源极或漏极位置中的突出的鳍部分504的材料，并且例如通过外延沉积以形成外延源极或漏极结构而用另一半导体材料替代突出的鳍部分504的材料。源极或漏极区域可以延伸到沟槽隔离区域506的电介质层的高度的下方，即到子鳍区域505中。根据本公开的实施例，更重掺杂的子鳍区域，即在界面580下方的鳍的掺杂部分，抑制了通过体半导体鳍的该部分的源极到漏极泄漏。在实施例中，源极和漏极区域具有相关联的不对称的源极和漏极接触结构，如以上结合图4J所描述的。
再次参考图5，在实施例中，鳍504/505(以及可能地纳米线504A和504B)由可以掺杂有电荷载流子的结晶硅锗层组成，电荷载流子诸如是但不限于磷、砷、硼、镓或其组合。
在实施例中，沟槽隔离区域506和贯穿全文描述的沟槽隔离区域(沟槽隔离结构或沟槽隔离层)可以由适于最终电隔离或有助于隔离永久栅极结构的部分与下覆体衬底，或隔离下覆体衬底内形成的有源区域(诸如隔离鳍有源区域)的材料组成。例如，在一个实施例中，沟槽隔离区域506由电介质材料组成，该电介质材料诸如是但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极线508可以由包括栅极电介质层552和栅极电极层550的栅极电极堆叠体组成。在实施例中，栅极电极堆叠体的栅极电极由金属栅极组成，而栅极电介质层由高k材料组成。例如，在一个实施例中，栅极电介质层552由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸锌铅或其组合的材料组成。此外，栅极电介质层552的一部分可以包括由衬底鳍504的顶部几层形成的自然氧化物层。在实施例中，栅电介质层552由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层552由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实施方式中，栅极电介质的一部分是“U”形结构，其包括基本平行于衬底的表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极层550由金属层组成，该金属层诸如是但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极层550由形成在金属功函数设定层上方的非功函数设定填充材料组成。取决于晶体管是PMOS晶体管还是NMOS晶体管，栅极电极层550可以由P型功函数金属或N型功函数金属构成。在一些实施方式中，栅极电极层550可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、钨和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有在大约4.9eV与大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成功函数在大约3.9eV与大约4.2eV之间的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构构成，该“U”形结构包括基本平行于衬底的表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是平面层，该平面层基本上平行于衬底的顶表面并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的进一步的实施方式中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层构成。
与栅极电极堆叠体相关联的间隔体可以由适于最终电隔离或有助于隔离永久栅极结构与相邻的导电触点(诸如，自对准触点)的材料组成。例如，在一个实施例中，间隔体由电介质材料组成，该电介质材料诸如是但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极触点514和上覆栅极接触过孔516可以由导电材料组成。在实施例中，一个或多个触点或过孔由金属物质组成。金属物质可以是纯金属，诸如钨、镍、或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。
在实施例中(尽管未示出)，形成了基本上完美地与现有的栅极图案508对准的接触图案，同时消除了光刻步骤的使用，该光刻步骤具有非常严格的配准预算。在实施例中，接触图案是垂直对称的接触图案或诸如结合图4J所描述的非对称的接触图案。在其他实施例中，所有触点都是正面侧连接的，并且是不对称的。在一个这样的实施例中，自对准方法使得能够使用本质上高度选择性的湿法蚀刻(例如，相对于常规实施的干法蚀刻或等离子蚀刻)来产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法能够消除对常规方法中所使用的另外的关键光刻操作以产生接触图案的需要。在实施例中，沟槽接触栅格不是单独地图案化的，而是形成在多条(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽接触栅格。
在实施例中，提供结构500涉及通过替换栅极工艺来制造栅极堆叠体结构508。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并用永久栅极电极材料替代该虚设栅极材料。在一个这样的实施例中，与从较早的处理中进行的相反，在该工艺中还形成了永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并被通过包括使用SF6的干法蚀刻工艺去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并被通过湿法蚀刻工艺去除，该湿法蚀刻工艺包括使用NH4OH水溶液或四甲基氢氧化铵。在一个实施例中，虚设栅极由氮化硅组成，并被用包括含水磷酸的湿法蚀刻去除。
再次参考图5，半导体结构或器件500的布置将栅极触点放置于隔离区域之上。可以将这种布置视为布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触结构，该接触结构接触形成在有源区域之上，例如在鳍505之上，并且与沟槽接触过孔形成在同一层中的，栅极电极的部分。
在实施例中，使用共用金属栅极和栅极电介质偶极子层方法形成图5的结构，诸如结合图1A、1B、2和3所述。
应了解，并非必须实践上述工艺的所有方面以落入本公开的实施例的精神和范围内。而且，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如纳米线器件、纳米带器件、三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例对于在低于10纳米(10nm)技术节点制造半导体器件可能特别有用。
在实施例中，如贯穿本说明书所使用的，层间电介质(ILD)材料由电介质或绝缘材料的层组成或包括电介质或绝缘材料的层。合适的电介质材料的例子包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料、及其组合。可以通过常规技术，诸如例如化学气相沉积(CVD)、物理气相沉积(PVD)，或通过其他沉积方法，来形成层间电介质材料。
在实施例中，也如贯穿本说明书所使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构组成。一个常见的例子是使用铜线和可以在铜和周围的ILD材料之间包括或不包括阻挡层的结构。如本文所用，术语金属包括合金、堆叠体以及多种金属的其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层，或者可以由包括导电衬层和填充层的几层形成。任何合适的沉积工艺，诸如电镀、化学气相沉积或物理气相沉积，可用于形成互连线。在实施例中，互连线由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料组成。互连线在本领域中有时也称为迹线、导线、线、金属或简单地互连。
在实施例中，也如贯穿本说明书所使用的，硬掩模材料、覆盖层或插塞由不同于层间电介质材料的电介质材料组成。在一个实施例中，可在不同区域中使用不同的硬掩模、覆盖或插塞材料，以相互之间以及对下覆电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层，或两者，或它们的组合。其他合适的材料可以包括基于碳的材料。取决于特定的实施方式，可以使用本领域中已知的其他硬掩模、覆盖或插塞层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模、覆盖或插塞层。
在实施例中，也如贯穿本说明书所使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是三层掩模，其由形貌学掩模部分、抗反射涂覆(ARC)层和光致抗蚀剂层组成。在特定的此类实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
在另一方面，一个或多个实施例涉及由自对准栅极端盖(SAGE)结构分开的相邻半导体结构或器件。特定实施例可以涉及在SAGE架构中的且由SAGE壁隔开的多宽度(多Wsi)纳米线和纳米带的集成。在实施例中，纳米线/纳米带在前端工艺流程的SAGE架构部分中与多个Wsi集成。这种工艺流程可能涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能性。可以嵌入相关联的外延源极或漏极区域(例如，去除纳米线的一部分，然后执行源极或漏极(S/D)生长)。
为了提供进一步的背景，自对准栅极端盖(SAGE)架构的优点可以包括使得能够实现更高的布局密度，并且尤其是缩放扩散至扩散间隔。为了提供说明性的比较，图6示出了根据本公开的实施例的对于非端盖架构(左手侧(a))与自对准栅极端盖(SAGE)架构(右手侧(b))的通过纳米线和鳍截取的横截面图。
参考图6的左手侧(a)，集成电路结构600包括衬底602，衬底602具有鳍604，鳍604从衬底602突出到隔离结构608上方一定量606，隔离结构608横向围绕鳍604的下部部分。鳍的上部部分可以包括驰豫缓冲层622和缺陷改性层620，如所示。对应的纳米线605在鳍604之上。可以在集成电路结构600之上形成栅极结构以制造器件。然而，可以通过增大鳍604/纳米线605对之间的间隔来适应这种栅极结构中的断裂。
相比之下，参考图6的右手侧(b)，集成电路结构650包括衬底652，衬底652具有鳍654，鳍654从衬底652突出到隔离结构658上方一定量656，隔离结构658横向围绕鳍654的下部部分。鳍的上部部分可以包括驰豫缓冲层672和缺陷改性层670，如所示。对应的纳米线655在鳍654之上。隔离SAGE壁660(如所示，其可包括其上的硬掩模)被包括在隔离结构652内以及相邻鳍654/纳米线655对之间。隔离SAGE壁660和最近的鳍654/纳米线655对之间的距离定义了栅极端盖间隔662。可以在绝缘SAGE壁之间在集成电路结构600之上形成栅极结构以制造器件。隔离SAGE壁会造成这种栅极结构中的断裂。由于隔离SAGE壁660是自对准的，因此可以最小化来自常规方法的限制，以使得能够实现更积极的扩散至扩散间隔。此外，由于栅极结构在所有位置都包括断裂，因此可以通过在隔离SAGE壁660之上形成的局部互连层对各个栅极结构部分进行层连接。在实施例中，如所示，SAGE壁660每个都包括下部电介质部分和在下部电介质部分上的电介质盖。根据本公开的实施例，与图6相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的环绕栅集成电路结构的工艺方案。
在实施例中，图6的部分(b)的结构是使用诸如结合图1A、图1B、图2和图3描述的共用金属栅极和栅极电介质偶极子层方法形成的。
自对准栅极端盖(SAGE)处理方案涉及栅极/沟槽接触端盖的形成，栅极/沟槽接触端盖自对准到鳍，而无需额外的长度来解决掩模误配准问题。因此，可以实施实施例以使得能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，该栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在用于具有将相邻器件分开的SAGE壁的结构的示例性处理方案中，图7示出了根据本公开的实施例的表示给环绕栅器件制造自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
参考图7的部分(a)，起始结构包括在衬底702上方的纳米线图案化堆叠体704。在纳米线图案化堆叠体704上方形成光刻图案化堆叠体706。纳米线图案化堆叠体704包括在驰豫缓冲层782和缺陷改性层780上方的交替的牺牲层710和纳米线层712，如所示。保护掩模714在纳米线图案化堆叠体704和光刻图案化堆叠体706之间。在一个实施例中，光刻图案化堆叠体706是三层掩模，其由形貌掩模部分720、抗反射涂层(ARC)层722和光致抗蚀剂层724组成。在特定的该实施例中，形貌掩模部分720是碳硬掩模(CHM)层，并且抗反射涂覆层722是硅ARC层。
参考图7的部分(b)，对部分(a)的堆叠体进行光刻图案化，然后对其进行蚀刻以提供包括图案化的衬底702和沟槽730的蚀刻结构。
参考图7的部分(c)，部分(b)的结构具有在沟槽730中形成的隔离层740和SAGE材料742。然后将该结构平面化，以留下图案化的地形掩模层720'作为暴露的上层。
参考图7的部分(d)，隔离层740凹陷到图案化衬底702的上表面下方，例如，以限定突出的鳍部分，并在SAGE壁742之下提供沟槽隔离结构741。
参考图7的部分(e)，至少在沟道区域中去除牺牲层710以释放纳米线712A和712B。在形成图7的部分(e)的结构之后，可以在纳米线712B或712A周围、在衬底702的突出的鳍之上以及在SAGE壁742之间形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模714的剩余部分。在另一个实施例中，保护掩模714的剩余部分被保留为绝缘鳍帽，作为处理方案的伪像。
再次参考图7的部分(e)，应当理解，描绘了沟道视图，其中源极或漏极区域位于页面内和页面外。在实施例中，包括纳米线712B的沟道区域的宽度小于包括纳米线712A的沟道区域的宽度。因此，在实施例中，集成电路结构包括多宽度(多Wsi)纳米线。尽管712B和712A的结构可以分别区分为纳米线和纳米带，但是这两种结构在本文中通常都被称为纳米线。还应当理解的是，贯穿本文，对鳍/纳米线对的参考或描述可以是指包括鳍和一个或多个上覆纳米线(例如，图7中示出了两个上覆纳米线)的结构。根据本公开的实施例，用于与图7相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的环绕栅集成电路结构的工艺方案。
在实施例中，图7的部分(e)的结构是使用诸如结合图1A、图1B、图2和图3描述的共用金属栅极和栅极电介质偶极子层方法形成的。
在实施例中，如贯穿全文所述，自对准栅极端盖(SAGE)隔离结构可以由适于将永久栅极结构的部分彼此最终电隔离或有助于其隔离的一种或多种材料组成。示例性的材料或材料组合包括诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的单一材料结构。其他示例性材料或材料组合包括多层堆叠体，该多层堆叠体具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅和上部部分较高介电常数的材料(诸如氧化铪)。
为了突出显示具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面视图。图8B示出了沿a-a'轴截取的图8A的基于纳米线的集成电路结构的横截面源极或漏极视图。图8C示出了沿b-b'轴截取的图8A的基于纳米线的集成电路结构的横截面沟道视图。
参考图8A，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线(804组)。在实施例中，如所示，驰豫缓冲层802C、缺陷改性层802B和下部衬底部分802A包括在衬底802中，如所示。为了说明的目的，为了强调纳米线部分，未示出在最底部的纳米线下方并且从衬底802形成的可选鳍。本文的实施例针对单线器件和多线器件。作为示例，出于说明性目的，示出了具有纳米线804A、804B和804C的基于三个纳米线的器件。为了便于描述，将纳米线804A用作示例，其中描述集中在纳米线之一上。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每个纳米线可以具有相同或本质上相同的属性。
每个纳米线804包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周边(Pc)。参考图8A和8C，栅极电极堆叠体808围绕每个沟道区域806的整个周边(Pc)。栅极电极堆叠体808包括栅极电极以及在沟道区域806和栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为它完全被栅极电极堆叠体808围绕，而没有任何中间材料，诸如下覆衬底材料或上覆沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806也相对于彼此是分立的。
参考图8A和8B，集成电路结构800包括一对非分立的源极或漏极区域810/812。所述一对非分立的源极或漏极区域810/812在所述多个垂直堆叠的纳米线804的沟道区域806的任一侧上。此外，该对非分立的源极或漏极区域810/812与多个垂直堆叠的纳米线804的沟道区域806邻接。在未示出的一个这样的实施例中，该对非分立的源极或漏极区域810/812直接垂直邻接于沟道区域806，因为外延生长在延伸超出沟道区域806的纳米线部分上和之间，其中，纳米线末端示于源极和漏极结构内。在另一个实施例中，如图8A所示，该对非分立源极或漏极区域810/812间接垂直邻接沟道区域806，因为它们形成在纳米线的末端而不在纳米线之间。
在实施例中，如所示，源极或漏极区域810/812是非分立的，因为不存在用于纳米线804的每个沟道区域806单独和分立的源极或漏极区域。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区域810/812是全局的或一体的源极或漏极区域，而不是对于每个纳米线而言是分立的。也就是说，就单个一体的特征用作用于多个(在这种情况下为3个)纳米线804的并且更具体地用于一个以上的分立的沟道区域806的，源极或漏极区域的意义上而言，非分立的源极或漏极区域810/812是全局的。在一个实施例中，从正交于分立的沟道区域806的长度的横截面角度来看，该对非分立的源极或漏极区域810/812中的每一个均近似为矩形形状，具有底部锥形部分和顶部顶点部分，如图8B所示。然而，在其他实施例中，纳米线的源极或漏极区域810/812是相对较大的但分立的非垂直合并的外延结构，诸如结合图4A-4J描述的块(nub)。
根据本公开的实施例，并且如图8A和8B所示，集成电路结构800还包括一对触点814，每个触点814在该对非分立的源极或漏极区域810/812中的一个上。在一个这样的实施例中，在垂直意义上，每个触点814完全围绕各自的非分立的源极或漏极区域810/812。在另一方面，非分立的源极或漏极区域810/812的整个周边可能不可用于与触点814接触，并且触点814因此仅部分地围绕非分立的源极或漏极区域810/812，如图8B所示。在未示出的对比实施例中，触点814围绕沿a-a'轴截取的非分立的源极或漏极区域810/812的整个周边。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔体816。如所示，该对间隔体816的外部部分可以与非分立的源极或漏极区域810/812的部分重叠，在该对间隔体816之下提供非分立的源极或漏极区域810/812的“嵌入”部分。也如所示，非分立的源极或漏极区域810/812的嵌入部分可以不在该对间隔体816的整体之下延伸。
衬底802可以由适合于集成电路结构制造的材料组成。在一个实施例中，衬底802包括由材料的单晶组成的下部体衬底，该材料可以包括但不限于硅、锗、硅锗、锗锡、硅锗锡或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层在下部体衬底上。因此，结构800可以由起始的绝缘体上半导体衬底制成。替代地，结构800直接由体衬底形成，并且局部氧化被用来形成电绝缘部分，替代上述上部绝缘体层。在另一替代实施例中，结构800直接由体衬底形成，并且掺杂被用于在其上形成电隔离的有源区域，诸如纳米线。在一个这样的实施例中，第一纳米线(即，邻近衬底)呈Ω-FET型结构的形式。
在实施例中，纳米线804的尺寸可以设置为线或带，如下所述，并且可以具有方形(squared-off)的或圆的角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料组成。在一个这样的实施方案中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下所述，也可以考虑其他取向。在实施例中，从横截面的角度来看，纳米线804的尺寸是纳米级的。例如，在特定实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，纳米线804由应变材料组成，特别是在沟道区域806中。
参考图8C，在实施例中，各沟道区域806具有宽度(WC)和高度(Hc)，宽度(WC)和高度(HC)大致相同。即，在两种情况下，沟道区域806的横截面轮廓都是正方形的，或者如果是角圆化的，则是圆形的。在另一方面，沟道区域的宽度和高度不必相同，例如贯穿全文所描述的纳米带的情况。
在实施例中，如贯穿全文所述的，集成电路结构包括非平面器件，诸如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维体组成或形成在三维体中，其中一个或多个分立的纳米线沟道部分上覆三维体。在一个这样的实施例中，栅极结构至少围绕三维体的顶表面和一对侧壁，并且还围绕该一个或多个分立的纳米线沟道部分中的每一个。
在实施例中，图8A-8C的结构是使用共用金属栅极和栅极电介质偶极子层方法形成的，诸如结合图1A、图1B、图2和图3所描述的。
在实施例中，如贯穿全文所述的，下覆衬底可以由半导体材料组成，该半导体材料可以经受制造工艺并且电荷可以在其中迁移。在实施例中，衬底是由掺杂有电荷载流子(诸如是但不限于磷、砷、硼、镓或它们的组合)以形成有源区域的晶体硅、硅/锗或锗层组成的体衬底。在一个实施例中，体衬底中硅原子的浓度大于97％。在另一实施例中，体衬底由在不同的晶体衬底顶上生长的外延层组成，例如是在掺硼的体硅单晶衬底顶上生长的硅外延层。体衬底可以替代地由III-V族材料组成。在实施例中，体衬底由III-V族材料组成，该III-V族材料诸如是但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或其组合。在一个实施例中，体衬底由III-V族材料组成，并且电荷-载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
本文公开的实施例可以用于制造广泛的各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用在本领域中已知的广泛的各种电子器件中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子器件等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图9示出了根据本公开的实施例的一种实现方式的计算器件900。计算器件900容纳有板902。板902可包括多个组件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理地和电气地耦合到板902。在一些实现方式中，至少一个通信芯片906也物理地和电气地耦合到板902。在另外的实现方式中，通信芯片906是处理器904的一部分。
取决于其应用，计算器件900可以包括其他组件，该其他组件可以或可以不物理地和电气地耦合到板902。这些其他组件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)器件、指南针、加速计、陀螺仪、扬声器、照相机和大容量储存器件(诸如硬盘驱动器、光盘(CD)、数字共用磁盘(DVD)等)。
通信芯片906使得能够进行无线通信以用于来往于计算器件900的数据传输。术语“无线”及其派生词可以用于描述电路、器件、系统、方法、技术、通信信道等，他们可以经由非固体介质通过使用调制的电磁辐射来传递数据。该术语并不意味着关联的器件不包含任何导线，尽管在某些实施例中它们可能不包含任何导线。通信芯片906可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生词以及指定为3G、4G、5G及更高版本的任何其他无线协议。计算器件900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短范围的无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片906可以专用于较长范围的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算器件900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有共用金属栅极并具有带有偶极子层的栅极电介质的环绕栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以储存在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有共用金属栅极并具有带有偶极子层的栅极电介质的环绕栅集成电路结构。
在另外的实现中，容纳在计算器件900内的另一组件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有共用金属栅极并具有带有偶极子层的栅极电介质的环绕栅集成电路结构。
在各种实施方式中，计算器件900可以是膝上型计算机、上网本、笔记本、超级本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式机计算机，服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在另外的实施方式中，计算器件900可以是处理数据的任何其他电子器件。
图10示出了包括本公开的一个或多个实施例的插入体1000。插入体1000是用于将第一衬底1002桥接至第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，插入体1000的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，插入体1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，该球栅阵列可以随后耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到插入体1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附接到插入体1000的同一侧。并且在另外的实施例中，三个或更多衬底通过插入体1000互连。
插入体1000可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，插入体1000可以由可替代的刚性或柔性材料形成，所述可替代的刚性或柔性材料可以包括上述用于半导体衬底的相同材料，诸如硅、锗以及其他III-V族和IV族材料。
插入体1000可以包括金属互连1008和过孔1010，包括但不限于穿硅过孔(TSV)1012。插入体1000还可以包括嵌入式器件1014，包括无源和有源器件。此类器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂的器件也可以形成在插入体1000上。根据本公开的实施例，本文公开的装置或工艺可用于制造插入体1000或用于制造插入体1000中包括的组件。
因此，本公开的实施例包括具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构，以及制造具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的方法。
包括摘要中描述的内容的本公开的实施例的示例实现方式的以上描述并不旨在是详尽的或将本公开限制为所公开的精确形式。尽管本文出于说明性目的于此描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等效修改。
可以根据以上详细描述对本公开进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开限制为在说明书和权利要求中公开的具体实施方式。而是，本公开的范围将完全由所附权利要求书确定，所附权利要求书将根据权利要求解释的既定原则来解释。
示例实施例1：一种集成电路结构，包括：水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在所述水平纳米线的第一垂直布置之上，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。
示例实施例2：根据示例实施例1所述的集成电路结构，其中，所述高k电介质层是HfO2层。
示例实施例3：根据示例实施例1或2所述的集成电路结构，其中，所述第一偶极子层包括选自以下材料构成的组的材料：Al2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3，并且所述第二偶极子层包括选自以下材料构成的组的材料：Al2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3。
示例实施例4：根据示例实施例1、2或3所述的集成电路结构，其中，所述第一偶极子层或所述第二偶极子层中的一个具有在1-3埃的范围内的厚度。
示例实施例5：根据示例实施例1、2、3或4所述的集成电路结构，其中，所述第一偶极子层或所述第二偶极子层中的一个具有在4-6埃的范围内的厚度。
示例实施例6：根据示例实施例1、2、3、4或5所述的集成电路结构，其中，所述P型导电层在所述第一栅极堆叠体和所述第二栅极堆叠体之间是连续的。
示例实施例7：根据示例实施例1、2、3、4、5或6所述的集成电路结构，还包括在所述水平纳米线的第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构；以及在所述水平纳米线的第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构。
示例实施例8：根据示例实施例7所述的集成电路结构，还包括在所述第一对外延源极或漏极结构上的第一对导电触点；以及在所述第二对外延源极或漏极结构上的第二对导电触点。
示例实施例9：根据示例实施例7或8所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构是第一对非分立的外延源极或漏极结构和第二对非分立的外延源极或漏极结构。
示例实施例10：根据示例实施例7或8所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构是第一对分立的外延源极或漏极结构和第二对分立的外延源极或漏极结构。
示例实施例11：一种集成电路结构，包括：水平纳米线的第一垂直布置；水平纳米线的第二垂直布置；以及水平纳米线的第三种垂直布置。第一栅极堆叠体在所述水平纳米线的第一垂直布置之上，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的第一NMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的第二NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。第三栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第三栅极堆叠体是在第三栅极电介质上具有所述P型导电层的第三NMOS栅极堆叠体，所述第三栅极电介质包括所述高k电介质层并且不包括偶极子材料层。
示例实施例12：根据示例实施例11所述的集成电路结构，其中，所述高k电介质层是HfO2层。
示例实施例13：根据示例实施例11或12所述的集成电路结构，其中，所述第一偶极子层和所述第二偶极子层包括选自以下材料构成的组的材料：La2O3、Y2O3、MgO、SrO和Lu2O3。
示例实施例14：根据示例实施例11、12或13所述的集成电路结构，其中，所述P型导电层在所述第一NMOS栅极堆叠体和所述第二NMOS栅极堆叠体之间是连续的，并且在所述第二NMOS栅极堆叠体和所述第三NMOS栅极堆叠体之间是连续的。
示例实施例15：根据示例实施例11、12、13或14所述的集成电路结构，其中，所述第一偶极子层具有在1-3埃的范围内的厚度，并且，所述第二偶极子层具有在4-6埃的范围内的厚度。
示例实施例16：一种计算器件，包括板和耦合至所述板的组件。所述组件包括集成电路结构，所述集成电路结构包括：水平纳米线的第一垂直布置；以及水平纳米线的第二垂直布置。第一栅极堆叠体在所述水平纳米线的第一垂直布置之上，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。
示例实施例17：根据示例实施例16所述的计算器件，还包括与所述板耦合的存储器。
示例实施例18：根据示例实施例16或17所述的计算器件，还包括耦合到所述板的通信芯片。
示例实施例19：根据示例实施例16、17或18所述的计算器件，其中，所述组件是封装的集成电路管芯。
示例实施例20：根据示例实施例16、17、18或19所述的计算器件，其中，所述组件选自由处理器、通信芯片和数字信号处理器构成的组。

Claims (20)

1.一种集成电路结构，包括：
水平纳米线的第一垂直布置；
水平纳米线的第二垂直布置；
在所述水平纳米线的第一垂直布置之上的第一栅极堆叠体，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层；以及
在所述水平纳米线的第二垂直布置之上的第二栅极堆叠体，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。
2.根据权利要求1所述的集成电路结构，其中，所述高k电介质层是HfO2层。
3.根据权利要求1或2所述的集成电路结构，其中，所述第一偶极子层包括选自以下材料构成的组的材料：Al2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3，并且所述第二偶极子层包括选自以下材料构成的组的材料：Al2O3、TiO2、ZrO2、HfO2、La2O3、Y2O3、MgO、SrO和Lu2O3。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一偶极子层或所述第二偶极子层中的一个具有在1-3埃的范围内的厚度。
5.根据权利要求1或2所述的集成电路结构，其中，所述第一偶极子层或所述第二偶极子层中的一个具有在4-6埃的范围内的厚度。
6.根据权利要求1或2所述的集成电路结构，其中，所述P型导电层在所述第一栅极堆叠体和所述第二栅极堆叠体之间是连续的。
7.根据权利要求1或2所述的集成电路结构，还包括：
在所述水平纳米线的第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构；以及
在所述水平纳米线的第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构。
8.根据权利要求7所述的集成电路结构，还包括：
在所述第一对外延源极或漏极结构上的第一对导电触点；以及
在所述第二对外延源极或漏极结构上的第二对导电触点。
9.根据权利要求7所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构是第一对非分立的外延源极或漏极结构和第二对非分立的外延源极或漏极结构。
10.根据权利要求7所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构是第一对分立的外延源极或漏极结构和第二对分立的外延源极或漏极结构。
11.一种集成电路结构，包括：
水平纳米线的第一垂直布置；
水平纳米线的第二垂直布置；
水平纳米线的第三种垂直布置；
在所述水平纳米线的第一垂直布置之上的第一栅极堆叠体，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的第一NMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层；
在所述水平纳米线的第二垂直布置之上的第二栅极堆叠体，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的第二NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层；以及
在所述水平纳米线的第二垂直布置之上的第三栅极堆叠体，所述第三栅极堆叠体是在第三栅极电介质上具有所述P型导电层的第三NMOS栅极堆叠体，所述第三栅极电介质包括所述高k电介质层并且不包括偶极子材料层。
12.根据权利要求11所述的集成电路结构，其中，所述高k电介质层是HfO2层。
13.根据权利要求11或12所述的集成电路结构，其中，所述第一偶极子层和所述第二偶极子层包括选自以下材料构成的组的材料：La2O3、Y2O3、MgO、SrO和Lu2O3。
14.根据权利要求11或12所述的集成电路结构，其中，所述P型导电层在所述第一NMOS栅极堆叠体和所述第二NMOS栅极堆叠体之间是连续的，并且在所述第二NMOS栅极堆叠体和所述第三NMOS栅极堆叠体之间是连续的。
15.根据权利要求11或12所述的集成电路结构，其中，所述第一偶极子层具有在1-3埃的范围内的厚度，并且其中，所述第二偶极子层具有在4-6埃的范围内的厚度。
16.一种计算器件，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
水平纳米线的第一垂直布置；
水平纳米线的第二垂直布置；
在所述水平纳米线的第一垂直布置之上的第一栅极堆叠体，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层；以及
在所述水平纳米线的第二垂直布置之上的第二栅极堆叠体，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。
17.根据权利要求16所述的计算器件，还包括：
与所述板耦合的存储器。
18.根据权利要求16或17所述的计算器件，还包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算器件，其中，所述组件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算器件，其中，所述组件选自由处理器、通信芯片和数字信号处理器构成的组。
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