CN111725301A - 具有带有外延块的源极或漏极结构的环绕栅集成电路结构 - Google Patents

具有带有外延块的源极或漏极结构的环绕栅集成电路结构 Download PDF

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CN111725301A
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A·默西
M·T·博尔
T·加尼
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Abstract

本公开描述了具有带有外延块的源极或漏极结构的环绕栅集成电路结构，以及制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直分立部分。第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直分立部分。导电接触结构在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并且与第一对外延源极或漏极结构中的一个和第二对外延源极或漏极结构中的一个接触。

Description

具有带有外延块的源极或漏极结构的环绕栅集成电路结构
技术领域
本公开的实施例为集成电路结构和处理的领域，并且特别是具有带有外延块的源极或漏极结构的环绕栅集成电路结构，以及制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法。
背景技术
在过去的几十年中，集成电路中的特征缩放一直是不断发展的半导体产业背后的驱动力。缩放到越来越小的特征可以在有限的半导体芯片空间上增加功能单元的密度。例如，缩小的晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加的容量的产品。然而，对更大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸的连续缩小，多栅晶体管(例如三栅极晶体管)变得越来越普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，体硅衬底是优选的，由于它们的成本较低并因为它们使得较为不复杂的三栅极制造工艺成为可能。在另一方面，随着微电子器件尺寸缩小到低于10纳米(nm)节点，维持迁移率提高和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。
然而，缩放多栅晶体管和纳米线晶体管并非没有后果。随着这些微电子电路的基本构建块的尺寸减小以及随着在给定区域中制造的基本构建块的绝对数量增加，用于图案化这些构建块的光刻工艺的约束变得不可抗拒。特别地，在半导体叠层中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在权衡。
附图说明
图1示出了根据本公开的实施例的表示具有带有外延块的源极或漏极结构的环绕栅集成电路结构的截面图。
图2示出了根据本公开的实施例的在制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法中的各种操作的截面图。
图3A-图3H示出了根据本公开的实施例的在制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法中的各种操作的截面图。
图4A-图4J示出了根据本公开的实施例的在制造环绕栅集成电路结构的方法中的各种操作的截面图。
图5示出了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的截面图。
图6示出了根据本公开的实施例的针对非端盖架构(左侧(a))与自对准栅极端盖(SAGE)架构(右侧(b))的穿过纳米线和鳍状物所截取的截面图。
图7示出了根据本公开的实施例的表示在制造具有环绕栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开的实施例的沿a-a’轴线截取的图8A的基于纳米线的集成电路结构的源极或漏极截面图。
图8C示出了根据本公开的实施例的沿b-b’轴线截取的图8A的基于纳米线的集成电路结构的沟道截面图。
图9A-9E示出了根据本公开的实施例的表示在制造鳍状物/纳米线结构的纳米线部分的方法中的各种操作的三维截面图。
图10示出了根据本公开的实施例的一个实施方式的计算设备。
图11示出了包括本公开的一个或多个实施例的内插件。
具体实施方式
描述了具有带有外延块的源极或漏极结构的环绕栅集成电路结构和制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便提供对本公开的实施例的透彻理解。对于本领域的技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，未详细描述诸如集成电路设计布局的公知特征，以免不必要地使本公开的实施例难以理解。此外，应当理解的是，附图中示出的各种实施例是说明性的表示，并且不一定按比例绘制。
在下面的描述中某些术语也可以仅用于参考目的，并且因此并不旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语是指附图中所参考的方向。诸如“前面”、“背面”、“后面”和“侧面”的术语描述了部件的各个部分在一致的但任意的参考系内的取向和/或位置，通过参考描述正在讨论的部件的文本和相关联的附图而使所述取向和/或位置清楚。这种术语可以包括以上具体提到的词、其派生词以及类似含义的词。
本文描述的实施例可以针对前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化各个器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖直至(但不包括)金属互连层的沉积的每个操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以针对后道工序(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件(例如，晶体管、电容器、电阻器等)与晶圆上的导线(例如，一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属层和芯片至封装件连接的键合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加10层以上的金属层。
以下描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL与BEOL处理和结构。特别地，尽管可以使用FEOL处理场景来示出示例性的处理方案，但是这种方式也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来示出示例性的处理方案，但是这种方式也可以适用于FEOL处理。
本文描述的一个或多个实施例针对具有外延(EPI)源极或漏极块的环绕栅晶体管，以及制造具有外延(EPI)源极或漏极块的环绕栅晶体管的方法。
为了提供晶体管的背景，源极或漏极与硅化物材料之间的接触电阻可能受到接触面积的限制。接触电阻的贡献也逐渐成为晶体管的总寄生电阻的重要部分。另外，源极或漏极内的扩散电阻可能会受到小的接触面积的影响。随着缩放而减小接触面积的问题是需要解决的重大挑战。
为了提供进一步的背景，用于解决接触电阻的当前解决方案包括确定低电阻的源极或漏极材料以及对源极或漏极的顶层的过度掺杂。解决扩散电阻的唯一已知方法是寻找低电阻的源极或漏极材料。在这种当前解决方案中，在源极漏极材料不改变为金属的情况下，对于源极/或漏极材料的电阻可以有多低可能存在根本的限制，这导致其自身的问题，该问题包括在沟道和源极或漏极之间引入肖特基势垒，以及可能在栅极与源极或漏极接触部之间形成易泄漏路径。另外，对源极或漏极顶部的过度掺杂可能导致掺杂剂扩散到体源极或漏极中。扩散的掺杂剂很可能是惰性的，并且仅降低迁移率以及进一步增加扩散电阻。
在实施例中，在源极或漏极的选择性外延沉积期间，通常，仅沉积要成为最终的源极或漏极的薄掺杂层(例如，薄的SiGe:B层)。随后是原位选择性牺牲层(例如i-SiGe)沉积，以填充其余的源极或漏极开口。然后，当再次打开源极或漏极以形成接触部时，选择性地蚀刻掉本征层，从而导致掺杂的源极或漏极被暴露，并且接触金属沉积在掺杂的源极或漏极上。
可以实现本文中描述的实施例以增大在金属接触部和源极或漏极之间的接触面积，同时减小EPI源极或漏极的体积。源极或漏极形状的改变可减小接触电阻，并且减小在源极或漏极中包括扩散电阻的任何电阻的影响。这最终可能导致外部电阻的改善、工作电压下增加的电流以及晶体管整体性能的改善。
在实施例中，在典型的源极或漏极生长期间生长外延源极或漏极块。然而，在当前情况下，仅沉积非常薄的掺杂源极或漏极。其余的典型的源极漏极体积中填充有第二(牺牲)材料，可以将该材料蚀刻掉，从而留下掺杂的源极或漏极材料。示例为沉积薄的高掺杂SiGe:B膜，其中接近例如50％的Ge作为块，并且用名义上的本征SiGe填充其余的源极或漏极体积，其中Ge接近例如30％。应当理解，该牺牲层可以原位沉积到有源源极或漏极，或者可以非原位沉积在类似于其他间隔体层的另一用具(tool)上。应当理解，在一些实施例中，牺牲层可以基本上是可以在最后被选择性地蚀刻掉的任何其他间隔体层。同样，如果使用另一间隔体层，则有源源极漏极成分可以不同于50％Ge。在实施例中，然后晶体管的制造正常进行，直到源极或漏极重新打开以形成接触部。在处理中的这一点上，实施附加的蚀刻以去除牺牲层，例如去除i-SiGe，而留下薄的EPI源极层或漏极层(块)。然后，典型的接触层(例如，Ti、TiN和接触金属)被沉积到源极漏极体积中，其中大部分体积被接触金属填充。在特定的实施例中，上述处理是在鳍状物结构上执行的，其中源极或漏极块作为小的层出现。在特定的实施例中，上述处理是在纳米线或纳米带上执行的，并且源极或漏极生长作为块出现。
应当理解，本文所述的实施例在纳米线/纳米带方案中可能特别有用，其中EPI源极或漏极仅从纳米线/带的小侧壁生长并且不固定至衬底。该方法可以阻止源极或漏极向沟道提供应变。因此，较小的源极或漏极体积不会引起应变的减小，但是可以提高器件的外部电阻和整体性能。
应当理解，EPI块的存在在截面分析中可能是明显的。在栅极切割中，可以在沟道旁边观察到薄的外延掺杂源极或漏极材料，而接触金属填充EPI底切(EUC)位置的其余部分。这不同于典型的finFET，典型的finFET具有填充有外延掺杂源极或漏极材料的EUC。在穿过源极或漏极的鳍状物切割中，可能不会观察到典型的菱形辐射环式(mushroomed)EUC，而是该空间中填充有接触金属。
应当理解，本文描述的EPI块的概念可以用于N型和P型源极或漏极两者以及CMOS器件上。实施例可以被实现为与各种沟道材料一起使用，沟道材料包括但不限于应变或非应变的Si、应变或非应变的SiGe、包含沟道的Ge、Sn和III-V沟道。EPI块工艺可以适用于先栅极或后栅极方法两者。EPI块方法也可以用于各种架构，架构包括但不限于finFET、隧道FET(TFET)、纳米线、堆叠纳米线、纳米带、堆叠纳米带、堆叠CMOS和通过过孔从晶圆的背面制成后端接触部的架构。在实施例中，牺牲源极或漏极填充物(第二层)可以原位沉积到有源源极漏极，或者可以非原位沉积到有源源极或漏极。在另一个实施例中，可以使用各种衬底(或沟道)取向，例如100与110起始晶圆。
为了提供进一步的背景，用于纳米线或纳米带结构的外延源极或漏极从每个线块成核，并且如果生长为填充整个源极或漏极凹陷，则可能遭受高电阻晶界和空隙。标准的源极或漏极处理包括完全填充外延方法。然而，在生长正面相遇的地方可以形成空隙和晶界。
根据本公开的实施例，执行纳米线或纳米带工艺流程直到并包括源极或漏极(S/D)凹陷蚀刻。在外延源极或漏极工艺，执行部分沉积而不是执行完全填充，以使与沟道线相邻的区域被选择性地覆盖一层，但是源极或漏极凹陷的相对侧上的源极或漏极区域没有完全合并。然后可以用牺牲材料选择性地填充源极或漏极凹陷的剩余的未填充部分，直到在导电接触部制造期间再次打开接触区域为止。在一个实施例中，去除牺牲材料，并且用可选的导电接触电阻减小层、并且然后是导电填充物(例如，电金属)替换牺牲材料。作为接触部形成之前的结构的示例，图1示出了根据本公开的实施例的表示具有带有外延块的源极或漏极结构的环绕栅集成电路结构的截面图。
参考图1，集成电路结构100包括形成在衬底102上方的结构101A和101B。衬底102可以是硅子鳍状物或包括硅子鳍状物。在衬底102包括硅鳍状物或为硅鳍状物的情况下，子鳍状物部分102B可以在下部衬底部分102A上方。结构101A和101B中的每个包括在衬底102上方的水平纳米线104的垂直布置。结构101A和101B中的每个包括栅极堆叠体，该栅极堆叠体包括栅电极106和栅极电介质108。每个栅极堆叠体围绕水平纳米线104的垂直布置。栅极盖107可以包括在每个栅极堆叠体上，如图所示。在所述阶段，栅极堆叠体可以是虚设栅极堆叠体或永久栅极堆叠体。栅极间隔体114可以是栅极堆叠体的相邻部分。外延源极或漏极结构在结构101A和101B中的每个的水平纳米线104的垂直布置的端部。每个外延源极或漏极结构包括与水平纳米线104的垂直布置对准的外延块110。在一个实施例中，如图所示，外延块110是垂直分立的部分。
在实施例中，外延块110中的每个具有限定的几何形状。例如，在一个实施例中，外延块110中的每个具有一个或多个小平面。在另一个实施例中，外延块110中的每个具有未限定的或无定形的形状。例如，在一个实施例中，外延块110中的每个具有球形形状。
再次参考图1，根据本公开的实施例，包括结构101A和101B的集成电路结构100的最接近的外延源极或漏极结构对在横向上相邻但彼此不合并，如图所示。尽管未在图1中示出，但是相对于图2进行了更详细的解释，最终导电接触结构横向地形成在包括结构101A和101B的集成电路结构100的最接近的外延源极或漏极结构对之间并与所述结构对接触。在一个这种实施例中，导电接触结构包围第一对外延源极或漏极结构的垂直分立部分110，并且包围第二对外延源极或漏极结构的垂直分立部分110。
在实施例中，外延块110由不同于纳米线104的半导体材料的半导体材料组成。在一个这种实施例中，外延块110由硅锗组成，并且纳米线104由硅组成。在实施例中，外延源极或漏极结构(包括外延块110)是压缩应力结构。在另一个实施例中，外延源极或漏极结构(包括外延块110)是拉伸应力源极或漏极结构。在实施例中，栅极电介质108包括高k栅极电介质层，并且栅电极106是金属栅电极。
一方面，在集成电路结构的制造中使用牺牲接触结构。作为示例，图2示出了根据本公开的实施例的在制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法中的各种操作的截面图。
参考图2的(a)部分，制造集成电路结构的方法包括形成水平纳米线104的第一垂直布置101A和水平纳米线104的第二垂直布置101B。例如，起始结构可以是诸如结合图1描述的结构100的结构。在一个实施例中，栅电极结构106和栅极电介质结构108分别是虚设栅电极结构和虚设栅极电介质结构。因此，第一虚设栅极堆叠体在水平纳米线104的第一垂直布置101A之上，并且第二虚设栅极堆叠体在水平纳米线104的第二垂直布置101B之上。
在实施例中，第一对外延源极或漏极结构在水平纳米线104的第一垂直布置101A的第一和第二端(101A示出的右侧)处，其中第一对外延源极或漏极结构包括与水平纳米线104的第一垂直布置101A对准的垂直分立部分110。第二对外延源极或漏极结构在水平纳米线104的第二垂直布置101B的第一和第二端(101B示出的左侧)处，其中第二对外延源极或漏极结构包括与水平纳米线104的第二垂直布置101B对准的垂直分立部分110。第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻，但不与其合并，例如，所述第二对外延源极或漏极结构中的一个是图2的(a)部分所示的接近的外延源极或漏极结构。
参考图2的(b)部分，对于结构200，虚设接触结构202形成在第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并且与这两者接触。在一个实施例中，如图所示，在虚设接触结构202下方包括腔体204，其中没有或不能形成虚设接触结构202的材料。
参考图2的(c)部分，对于结构220，在形成虚设接触结构202之后，在替换栅极工艺中，分别用第一和第二永久栅极堆叠体206/208替换第一和第二虚设栅极堆叠体106/108。在用第一和第二永久栅极堆叠体206/208替换第一和第二虚设栅极堆叠体106/108之后，去除虚设接触结构202。导电接触结构112横向地形成在第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并且与这两者接触。在实施例中，如图所示，导电接触结构112包围第一对外延源极或漏极结构的垂直分立部分110，并且包围第二对外延源极或漏极结构的垂直分立部分110。在一个实施例中，如图所示，在导电接触结构112下方包括腔体210，其中没有或不能形成导电接触结构112的材料。
应当理解，垂直分立部分110指的是垂直分立的，因为同一源极或漏极结构的垂直相邻部分110不会彼此合并(例如，集成电路结构101A的右侧源极或漏极结构的部分110彼此不会合并)。图1和图2的示例性实施例包括这种的垂直分立部分或块110。然而，在另一个实施例中，本文中所述的源极或漏极结构的外延部分或块是垂直非分立部分，因为同一源极或漏极结构的垂直相邻块彼此合并。
作为涉及垂直非分立部分的制造的示例性工艺方案，图3A-图3H示出了根据本公开的实施例的在制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法中的各种操作的截面图。
参考图3A，起始结构300在衬底302(例如，硅衬底)上方包括交替的硅锗层304和硅层306。
参考图3B，在图3A的结构之上形成掩模。掩模可以包括在保护层308之上的硬掩模310(其中保护层308可以最终被保留或去除)。然后对掩模进行图案化，并且然后使用该掩模来图案化交替的硅锗层304和硅层306以及可能的衬底302的一部分。图案化形成了交替的图案化的硅锗层314和图案化的硅层316作为多个集合鳍状物，其中每个鳍状物可以在对应的子鳍状物部分312上。
参考图3C，在图3B的结构之上形成虚设栅极结构318。使用虚设栅极结构318来图案化多个集合鳍状物。在此阶段，图案化的硅层316现在被图案化两次，并且可以被称为硅纳米线326。在使用虚设栅极结构318进行图案化之后，图案化的硅锗层314现在被图案化两次，并且可以被进一步凹陷以形成牺牲中介结构324。然后可以在与虚设栅极结构318的侧壁相邻处以及在图案化的硅锗层314被进一步凹陷的位置328中形成栅极间隔体320，如图所示。可以形成(或从308保留)保护盖330，并且在该阶段，盖330可以沿着鳍状物侧壁延伸，如图所示。
因此，参考图3C，在实施例中，制造集成电路结构的方法包括形成水平纳米线326的第一垂直布置(左侧结构)和水平纳米线326的第二垂直布置(中间结构)。第一虚设栅极堆叠体318(左侧结构)形成在水平纳米线326的第一垂直布置之上。第二虚设栅极堆叠体318(中间结构)形成在水平纳米线326的第二垂直布置之上。腔体322在虚设栅极堆叠体之间以及在水平纳米线326的相邻的垂直布置之间。
参考图3D，第一对外延源极或漏极结构形成在水平纳米线326的第一垂直布置(左侧结构)的第一和第二端，并且第二对外延源极或漏极结构形成在水平纳米线326的第二垂直布置(中间结构)的第一和第二端。第一和第二对外延源极或漏极结构包括分别与水平纳米线326的第一和第二垂直布置对准的垂直非分立部分332。如图所示，第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻，但不合并。
参考图3E，虚设接触结构334形成在纳米线的相邻垂直堆叠体的横向相邻的外延源极或漏极结构之间，并且与这两者接触。在一个实施例中，如图所示，在虚设接触结构334下方包括腔体336，其中没有或不能形成虚设接触结构334的材料。
参考图3F，在形成虚设接触结构334之后，用永久栅极堆叠体替换虚设栅极堆叠体318。在一个实施例中，永久栅极堆叠体包括永久栅电极338和永久栅极电介质340。在实施例中，牺牲中介结构324(例如，牺牲硅锗材料)也被永久栅电极338和永久栅极电介质340替换，如图所示。
参考图3G，在用永久栅极堆叠体替换虚设栅极堆叠体318之后，去除虚设接触结构334。在一个实施例中，虚设接触结构334的去除形成了间隙342。
参考图3H，导电接触结构344横向地形成在外延源极或漏极结构中的相邻的外延源极或漏极结构之间并与这两者接触。在特定实施例中，每个导电接触结构344包括第一导电层344A、第二导电层344B和第三导电层344C。在一个这种实施例中，第一导电层344A是或包括钛层，第二导电层344B是或包括氮化钛层，并且第三导电层344C是或包括钨层。
再次参考图3H，在实施例中，所得的外延源极或漏极结构(包括外延块332)是压缩应力结构。在另一个实施例中，外延源极或漏极结构(包括外延块332)是拉伸应力源极或漏极结构。在实施例中，永久栅极电介质340包括高k栅极电介质层，并且永久栅电极338包括金属栅电极。在实施例中，子鳍状物结构在水平纳米线的每个垂直布置下方，如图所示。
在另一方面，可以通过替换栅极沟槽来执行纳米线释放处理。这种释放工艺的示例如下所述。此外，在另一方面，由于图案化的复杂性，后端(BE)互连缩放可以导致较低的性能和较高的制造成本。可以实施本文中描述的实施例以使纳米线晶体管的正面和背面互连集成成为可能。本文中描述的实施例可以提供实现相对较宽的互连间距的方法。结果可能是提高的产品性能和降低的图案化成本。可以实施实施例以使具有低功率和高性能的缩放的纳米线或纳米带晶体管的鲁棒的功能成为可能。
本文中所述的一个或多个实施例是使用部分源极或漏极(SD)和非对称沟槽接触(TCN)深度的纳米线或纳米带晶体管的定向双外延(EPI)连接。在实施例中，通过形成部分地填充有SD外延的纳米线/纳米带晶体管的源极-漏极开口来制造集成电路结构。开口的其余部分填充有导电材料。在源极侧或漏极侧中的一个上的深沟槽形成使得能够直接接触到背面互连级。
在示例性的工艺流程中，图4A-图4J示出了根据本公开的实施例的在制造环绕栅集成电路结构的方法中的各种操作的截面图。
参考图4A，制造集成电路结构的方法包括形成起始堆叠体，该起始堆叠体包括在鳍状物402(例如，硅鳍状物)上方的交替的硅锗层404和硅层406。硅层406可以被称为硅纳米线的垂直布置。如图所示，可以在交替的硅锗层404和硅层406上方形成保护盖408。
参考图4B，栅极堆叠体410形成在水平纳米线406的垂直布置之上。然后，通过去除硅锗层404的部分来释放水平纳米线406的垂直布置的部分，以提供凹陷的硅锗层404’和腔体412，如图4C中所示。
应当理解，可以在不首先执行下面描述的深蚀刻和非对称接触处理的情况下完成制造图4C的结构。在任一情况下(例如，具有或不具有非对称接触处理)，在实施例中，制造工艺涉及使用提供具有外延块的环绕栅集成电路结构的工艺方案，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
参考图4D，上部栅极间隔体414形成在栅极结构410的侧壁处。腔体间隔体416形成在上部栅极间隔体414下方的腔体412中。然后可选地执行深沟槽接触蚀刻以形成沟槽418并形成凹陷的纳米线406’。然后，在沟槽418中形成牺牲材料420，如图4E所示(并且与图2所示的实施例相当)。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图4F，第一外延源极或漏极结构(例如，左侧特征422)形成在水平纳米线406’的垂直布置的第一端。第二外延源极或漏极结构(例如，右侧特征422)形成在水平纳米线406’的垂直布置的第二端。在实施例中，如图所示，外延源极或漏极结构422是垂直分立的源极或漏极结构，上文结合图1和图2描述了其示例。在更普遍的实施例中，外延源极或漏极结构422具有外延块，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
然后，如图4G所示，在栅电极410的侧面并与源极或漏极结构422相邻地形成层间电介质(ILD)材料424。参考图4H，使用替换栅极工艺来形成永久栅极电介质428和永久栅电极426。如图4I所示，然后去除ILD材料424。然后从源极漏极位置中的一个(例如，右侧)去除牺牲材料420以形成沟槽432，但不是从源极漏极位置中的另一个去除牺牲材料420以形成沟槽430。
参考图4J，形成耦合到第一外延源极或漏极结构(例如，左侧特征422)的第一导电接触结构434。形成耦合到第二外延源极或漏极结构(例如，右侧特征422)的第二导电接触结构436。第二导电接触结构436沿着鳍状物402形成得比第一导电接触结构434更深。在实施例中，尽管在图4J中未示出，该方法还包括在鳍状物402的底部形成第二导电接触结构436的暴露的表面。导电接触部可以包括接触电阻减小层和主接触电极层，其中示例可以包括用于前者的Ti、Ni、Co和用于后者的W、Ru、Co。
在实施例中，如图所示，第二导电接触结构436沿着鳍状物402比第一导电接触结构434更深。在一个这种实施例中，如图所示，第一导电接触结构434不沿着鳍状物402。在未示出的另一个这种实施例中，第一导电接触结构434部分地沿着鳍状物402。
在实施例中，第二导电接触结构434沿着鳍状物402的整体。在实施例中，虽然未示出，在通过背面衬底去除工艺暴露鳍状物402的底部的情况下，第二导电接触结构434在鳍状物402的底部具有暴露的表面。
在另一方面，为了能够触及一对非对称的源极和漏极接触结构的导电接触结构，可以使用正面结构制造的背面显露方式来制造本文所述的集成电路结构。在一些示例性实施例中，晶体管或其他器件结构的背面的显露需要晶圆级背面处理。与常规的TSV型技术相比，本文所述的晶体管的背面的显露可以在器件单元的密度下执行，甚至在器件的子区域内执行。此外，可以执行这种晶体管的背面显露以充分地去除在正面器件处理期间设置器件层的所有施主衬底。同样地，由于晶体管的背面的显露可能仅为几十或几百纳米，在器件单元中的半导体的厚度变得不需要深微米的TSV。
本文所述的显露技术可以实现从“自下而上”的器件制造向“中心向外”的制造的范式转换，其中“中心”是在正面制造中采用、从背面显露、并且再次用于背面制造中的任何层。当主要依赖于正面处理时，对器件结构的正面和显露的背面的处理可以解决与制造3DIC相关联的许多挑战。
可以采用晶体管的背面显露方式，例如以去除施主-主体衬底组件的载体层和中介层的至少一部分。工艺流程开始于施主-主体衬底组件的输入。施主-主体衬底中的载体层的厚度被抛光(例如，CMP)和/或利用湿法或干法(例如，等离子体)蚀刻工艺来蚀刻。可以采用已知适合于载体层的组分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如硅)的情况下，可以采用已知适合于减薄半导体的CMP研磨液。同样地，也可以采用已知适合于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述之前，沿着基本平行于中介层的断裂平面切割载体层。切割或断裂工艺可以用于将载体层的大部分作为大块体去除，从而减少了去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm时，可以通过实践已知促进晶圆级断裂的任何均厚注入来切割掉100-700μm。在一些示例性实施例中，轻元素(例如，H、He或Li)被注入到需要断裂平面的载体层内的均匀目标深度。在这种切割工艺之后，然后可以抛光或蚀刻在施主-主体衬底组件中剩余的载体层的厚度以完成去除。替代地，在载体层没有断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大的载体层厚度。
接下来，检测中介层的暴露。检测用于识别施主衬底的背面表面已经前进到接近器件层时的点。可以实践已知适合于检测在用于载体层和中介层的材料之间的转变的任何端点检测技术。在一些实施例中，一个或多个端点标准基于在执行抛光或蚀刻期间检测施主衬底的背面表面的光吸收或发射的变化。在一些其他实施例中，端点标准与在施主衬底背面表面的抛光或蚀刻期间副产物的光吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以根据载体层和中介层的不同组分而变化。在其他实施例中，端点标准与抛光或蚀刻施主衬底的背面表面的副产物中的物质质量的变化相关联。例如，可以通过四极质量分析仪对处理的副产物进行采样，并且物质质量的变化可以与载体层和中介层的不同组分相关。在另一个示例性实施例中，端点标准与施主衬底的背面表面和与施主衬底的背面表面接触的抛光表面之间的摩擦力的变化相关联。
在去除工艺相对于中介层对载体层有选择性的情况下，可以增强中介层的检测，因为可以通过载体层和中介层之间的蚀刻速率差量来减轻载体去除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率来去除中介层，则甚至可以跳过检测。如果不采用端点标准，则如果中介层的厚度足以用于蚀刻的选择性，则预定的固定持续时间的研磨、抛光和/或蚀刻操作可以在中介层材料上停止。在一些示例中，载体层蚀刻速率:中介层蚀刻速率为3:1-10:1或更高。
在暴露中介层时，可以去除中介层的至少一部分。例如，可以去除中介层的一个或多个组成层。例如，可以通过抛光均匀地去除中介层的厚度。替代地，可以用掩模式或均厚蚀刻工艺去除中介层的厚度。该工艺可以采用与用于减薄载体相同的抛光或蚀刻工艺，或者可以是具有不同的工艺参数的不同工艺。例如，在中介层为载体去除工艺提供蚀刻停止的情况下，后一种操作可以采用不同的抛光或蚀刻工艺，其有利于去除中介层而不是去除器件层。在要去除少于几百纳米的中介层厚度的情况下，去除工艺可能相对较慢，针对整个晶圆的均匀性受到优化，并且比用于去除载体层的工艺更精确地受到控制。所采用的CMP工艺可以例如采用在器件层周围以及嵌入中介层内的电介质材料(例如SiO)和半导体(例如硅)之间提供非常高的选择性(例如100:1-300:1或更高)的研磨液，例如，作为相邻器件区域之间的电隔离。
对于其中通过中介层的完全去除而显露器件层的实施例，可以在器件层的暴露的背面或其中的特定器件区域上开始进行背面处理。在一些实施例中，背面器件层处理包括通过在中介层和在器件层中先前制造的器件区域(例如源极或漏极区域)之间设置的器件层的厚度进行的进一步的抛光或湿法/干法蚀刻。
在用湿法和/或等离子蚀刻使载体层、中介层或器件层背面凹陷的一些实施例中，这种蚀刻可以是赋予器件层的背面表面显著的非平面性或形貌的图案化蚀刻或材料选择性蚀刻。如下面进一步描述的，图案化可以在器件单元内(即，“单元内”图案化)或可以跨器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用中介层的至少部分厚度作为硬掩模来进行背面器件层图案化。因此，掩模式蚀刻工艺可以在相应的掩模式器件层蚀刻之前。
上述处理方案可以导致包括IC器件的施主-主体衬底组件，该IC器件使中介层的背面、器件层的背面、和/或器件层内的一个或多个半导体区域的背面、和/或正面金属化显露。然后，可以在下游处理期间执行对这些显露的区域中的任何区域的附加的背面处理。
应当理解，由以上示例性处理方案得到的结构可以以相同的或相似的形式用于随后的处理操作以完成器件制造，诸如PMOS和/或NMOS器件制造。作为完成的器件的示例，图5示出了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的截面图。
参考图5，半导体结构或器件500在沟槽隔离区域506内包括非平面有源区域(例如，包括突出的鳍状物部分504和子鳍状物区域505的鳍状物结构)。在实施例中，代替固体鳍状物，非平面有源区域在子鳍状物区域505上方被分隔为纳米线(例如纳米线504A和504B)，如虚线所示。在任一情况下，为了便于描述非平面集成电路结构500，以下引用非平面有源区域504作为突出的鳍状物部分。在实施例中，制造工艺涉及使用提供具有外延块的环绕栅集成电路结构的工艺方案，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
栅极线508设置在非平面有源区域的突出部分504之上(如果适用，包括周围的纳米线504A和504B)，以及设置在沟槽隔离区域506的一部分之上。如图所示，栅极线508包括栅电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质盖层554。从该角度还可以看到栅极接触部514和上覆栅极接触过孔516、连同上覆金属互连560，所有这些都设置在层间电介质堆叠体或层570中。从图5的角度还可以看出，在一个实施例中，栅极接触部514设置在沟槽隔离区域506之上，但是不在非平面有源区域之上。
在实施例中，半导体结构或器件500是非平面器件，诸如但不限于fin-FET器件、三栅极器件、纳米带器件或纳米线器件。在这种实施例中，相应的半导体沟道区域由三维基体组成或形成在三维基体中。在一个这种实施例中，栅极线508的栅电极堆叠体至少包围三维基体的顶表面和一对侧壁。
同样如图5所示，在实施例中，在凸出的鳍状物部分504和子鳍状物区域505之间存在界面580。界面580可以是掺杂的子鳍状物区域505和轻掺杂或不掺杂的上部鳍状物部分504之间的过渡区域。在一个这种实施例中，每个鳍状物的宽度约为10纳米或更小，并且可以根据子鳍状物位置处的相邻的固态掺杂层可选地提供子鳍状物掺杂剂。在特定的这种实施例中，每个鳍状物的宽度小于10纳米。
尽管在图5中未示出，但是应当理解，突出的鳍状物部分504的源极或漏极区域或与突出的鳍状物部分504相邻的源极或漏极区域在栅极线508的任一侧上，即页面内和页面外。在一个实施例中，源极区域或漏极区域是突出的鳍状物部分504的原始材料的掺杂部分。在另一实施例中，突出的鳍状物部分504的材料被去除并例如通过外延沉积被另一半导体材料替换以形成外延块，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。在以上两种情景中的任一种中(掺杂的原始材料或外延块)，源极或漏极区域可以延伸到沟槽隔离区域506的电介质层的高度以下，即延伸到子鳍状物区域505中。根据本公开的实施例，更重掺杂的子鳍状物区域，即在界面580下方的鳍状物的掺杂部分，抑制了通过体半导体鳍状物的该部分的源极到漏极泄漏。在实施例中，源极和漏极区域具有相关联的非对称的源极和漏极接触结构，如上结合图4J所述。
再次参考图5，在实施例中，鳍状物504/505(以及可能的纳米线504A和504B)由掺杂有诸如但不限于磷、砷、硼或其组合的电荷载流子的晶体硅、硅/锗或锗层组成。在一个实施例中，硅原子的浓度大于97％。在另一实施例中，鳍状物504/505由III-V族材料组成，III-V族材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟，砷化铟镓、砷化铝镓、磷化铟镓或其组合。在另一实施例中，有效的线是Ge成分在30％和85％之间的SiGe合金。沟槽隔离区域506可以由电介质材料组成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极线508可以由包括栅极电介质层552和栅电极层550的栅电极堆叠体组成。在实施例中，栅电极堆叠体的栅电极由金属栅极组成，并且栅极电介质层由高k材料组成。例如，在一个实施例中，栅极电介质层由如下材料组成，所述材料诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽，钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌酸锌铅或其组合。此外，栅极电介质层的一部分可以包括由衬底鳍状物504的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部的高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实施方式中，栅极电介质的一部分是“U”形结构，其包括基本平行于衬底表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层组成，诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅电极由形成在金属功函数设定层上方的非功函数设定填充材料组成。栅电极层可以由P型功函数金属或N型功函数金属构成，取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将实现形成功函数在约4.9eV至约5.2eV之间的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将实现形成功函数在约3.9eV至约4.2eV之间的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构构成，该“U”形结构包括基本平行于衬底的表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以仅为基本平行于衬底的顶表面且不包括基本垂直于衬底的顶表面的侧壁部分的平面层。在本公开的进一步的实施方式中，栅电极可以由U形结构和平面的非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面的非U形层顶上的一个或多个U形金属层构成。
与栅电极堆叠体相关联的间隔体可以由如下材料组成，该材料适合于最终使永久栅极结构与相邻的导电接触部(例如自对准接触部)电隔离或有助于永久栅极结构与相邻的导电接触部的隔离。例如，在一个实施例中，间隔体由电介质材料组成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极接触部514和上覆的栅极接触过孔516可以由导电材料组成。在实施例中，接触部或过孔中的一个或多个由金属物质组成。该金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金(诸如，硅化物材料)。
在实施例中(尽管未示出)，形成了基本上与现有的栅极图案508完全对准的接触部图案，同时消除了具有非常严格的配准预算的光刻步骤的使用。在实施例中，接触部图案是垂直非对称的接触部图案，诸如结合图4J所描述的。在其他实施例中，所有接触部都是正面连接的并且不是非对称的。在一个这种实施例中，自对准方式能够使用固有地高度选择性的湿法蚀刻(例如，相对于常规实施的干法或等离子蚀刻)来产生接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞光刻操作来形成接触部图案。在一个这种实施例中，该方式能够消除对在常规方式中所使用的用以产生接触部图案的另外的关键光刻操作的需要。在实施例中，沟槽接触部栅格没有单独地图案化，而是形成在多(栅极)线之间。例如，在一个这种实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触部栅格。
在实施例中，提供结构500涉及通过替换栅极工艺来制造栅极堆叠体结构508。在这种方案中，可以去除虚设栅极材料(诸如多晶硅或氮化硅柱材料)，并用永久栅电极材料替换该虚设栅极材料。在一个这种实施例中，对照于初期处理所完成的，在该工艺中还形成了永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并用包括使用SF6的干法蚀刻工艺来去除。在另一实施例中，虚设栅极由多晶硅或非晶硅组成，并用湿法蚀刻工艺去除，该湿法蚀刻工艺包括使用含水NH4OH或氢氧化四甲铵。在一个实施例中，虚设栅极由氮化硅组成，并用包括含水磷酸的湿法蚀刻去除。
再次参考图5，半导体结构或器件500的布置将栅极接触部放置在隔离区域之上。这种布置可以被视为对布局空间的低效使用。然而，在另一实施例中，半导体器件具有接触结构，栅电极的接触部分形成在有源区域之上，例如在鳍状物505之上，并且与沟槽接触过孔在同一层中。
应当认识到，并非必须实践上述工艺的所有方面以落在本公开的实施例的精神和范围内。而且，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极型晶体管。而且，在实施例中，半导体器件具有三维架构，诸如三栅极器件、独立访问的双栅器件或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点处制造半导体器件可能特别有用。
在实施例中，如贯穿本说明书所使用的，层间电介质(ILD)材料由电介质材料或绝缘材料层组成或者包括电介质材料或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料以及其组合。可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术、或通过其他沉积方法来形成层间电介质材料。
在实施例中，如贯穿本说明书使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构组成。常见的示例是使用铜线和结构，该铜线和结构可以包括或可以不包括铜和周围的ILD材料之间的阻挡层。如本文所用的，术语金属包括合金、堆叠体以及多种金属的其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层，或者可以由包括导电衬层和填充层的若干层形成。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺来形成互连线。在实施例中，互连线由导电材料组成，导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或简称为互连。
在实施例中，同样如贯穿本说明书中使用的，硬掩模材料、覆盖层或插塞由不同于层间电介质材料的电介质材料组成。在一个实施例中，可以在不同区域中使用不同的硬掩模、覆盖或插塞材料，以便相对于彼此以及相对于下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖层或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或者是包括两者或其组合。其他合适的材料可以包括碳基材料。取决于特定的实施方式，可以使用本领域中已知的其他硬掩模、覆盖层或插塞层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模、覆盖层或插塞层。
在实施例中，同样如贯穿本说明书中使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是三层掩模，其由形貌掩模部分、抗反射涂层(ARC)层和光刻胶层组成。在特定的这种实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面，一个或多个实施例针对由自对准栅极端盖(SAGE)结构分隔的相邻半导体结构或器件。特定的实施例可以针对在SAGE架构中并由SAGE壁分隔的多宽度(多Wsi)纳米线和纳米带的集成。在实施例中，纳米线/纳米带在前端工艺流程的SAGE架构部分中以多Wsi集成。这种工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒的功能。相关联的外延源极或漏极区域可以被嵌入(例如，去除纳米线的部分，并且然后执行源极或漏极(S/D)生长)，并且可以是或包括外延块，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
为了提供进一步的背景，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且尤其是将扩散按比例缩放至扩散间隔。为了提供说明性的比较，图6示出了根据本公开的实施例的针对非端盖架构(左侧)与自对准栅极端盖(SAGE)架构(右侧)的穿过纳米线和鳍状物所截取的截面图。
参考图6的左侧(a)，集成电路结构600包括衬底602，该衬底602具有从其突出的鳍状物604，鳍状物604在横向包围鳍状物604的下部部分的隔离结构608上方突出一定量606。相应的纳米线605在鳍状物604之上。可以在集成电路结构600之上形成栅极结构以制造器件。然而，可以通过增加鳍状物604/纳米线605对之间的间隔来为这种栅极结构的间断提供空间。
相比之下，参考图6的右侧(b)，集成电路结构650包括衬底652，该衬底652具有从其突出的鳍状物654，鳍状物654在横向包围鳍状物654的下部部分的隔离结构658上方突出一定量656。相应的纳米线655在鳍状物654之上。隔离SAGE壁660(如图所示，其可以包括在其上的硬掩模)被包括在隔离结构658内以及相邻的鳍状物654/纳米线655对之间。隔离SAGE壁660和最近的鳍状物654/纳米线655对之间的距离限定了栅极端盖间隔662。可在集成电路结构600之上、在隔离SAGE壁之间形成栅极结构以制造器件。隔离SAGE壁造成这种栅极结构的间断。由于隔离SAGE壁660是自对准的，因此可以最小化来自常规方式的限制，以能够更积极地扩散至扩散间隔。此外，由于栅极结构在所有位置都包括间断，因此可以通过形成在隔离SAGE壁660之上的局部互连对各个栅极结构部分进行层连接。在实施例中，如图所示，每个SAGE壁660包括下部电介质部分和在下部电介质部分上的电介质盖。
根据本公开的实施例，用于与图6相关联的结构的制造工艺涉及使用提供具有外延块的环绕栅集成电路结构的工艺方案，该外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
自对准栅极端盖(SAGE)处理方案涉及形成与鳍状物自对准的栅极/沟槽接触端盖，而无需额外的长度来解决掩模不对准。因此，可以实施实施例以能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，该栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在用于具有分隔相邻器件的SAGE壁的结构的示例性处理方案中，图7示出了根据本公开的实施例的表示在制造具有环绕栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
参考图7的(a)部分，起始结构包括在衬底702上方的纳米线图案化堆叠体704。在纳米线图案化堆叠体704上方形成光刻图案化堆叠体706。纳米线图案化堆叠体704包括交替的硅锗层710和硅层712。保护掩模714在纳米线图案化堆叠体704和光刻图案化堆叠体706之间。在一个实施例中，光刻图案化堆叠体706是由形貌掩模部分720、抗反射涂层(ARC)层722和光刻胶层724组成的三层掩模。在特定的这种实施例中，形貌掩模部分720是碳硬掩模(CHM)层，并且抗反射涂层722是硅ARC层。
参考图7的(b)部分，对(a)部分的堆叠体进行光刻图案化，并且然后进行蚀刻以提供包括图案化的衬底702和沟槽730的经过蚀刻的结构。
参考图7的(c)部分，(b)部分的结构具有隔离层740和形成在沟槽730中的SAGE材料742。然后平面化该结构以留下图案化的形貌掩膜层720’作为暴露的上层。
参考图7的(d)部分，隔离层740凹陷在图案化的衬底702的上表面下方，例如，以限定突出的鳍状物部分并在SAGE壁742下方提供沟槽隔离结构741。
参考图7的(e)部分，至少在沟道区域中去除硅锗层710以释放硅纳米线712A和712B。在形成图7的(e)部分的结构之后，栅极堆叠体可以在衬底702的突出的鳍状物之上以及SAGE壁742之间围绕纳米线712B或712A形成。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模714的其余部分。在另一实施例中，保护掩模714的剩余部分作为绝缘鳍状物帽被保留，作为处理方案的人工制品(aircraft)。
再次参考图7的(e)部分，应当理解，描述了沟道图，其中源极或漏极区域位于页面内和页面外。在实施例中，包括纳米线712B的沟道区域的宽度小于包括纳米线712A的沟道区域的宽度。因此，在实施例中，集成电路结构包括多宽度(多Wsi)纳米线。尽管712B和712A的结构可以分别区分为纳米线和纳米带，但是这两种结构在本文中通常都被称为纳米线。还应当理解，自始至终对鳍状物/纳米线对的参考或描述都可以指代包括鳍状物和一个或多个上覆纳米线(例如，图7中示出了两个上覆纳米线)的结构。根据本公开的实施例，用于与图7相关联的结构的制造工艺涉及使用提供具有外延块的环绕栅集成电路结构的工艺方案，所述外延块可以是垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
为了强调具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了沿a-a’轴截取的图8A的基于纳米线的集成电路结构的源极或漏极截面图。图8C示出了沿b-b’轴截取的图8A的基于纳米线的集成电路结构的沟道截面图。
参考图8A，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线(804组)。出于说明性目的为了强调纳米线部分，未示出最底部的纳米线和衬底802之间的可选的鳍状物。本文的实施例针对单线器件和多线器件。作为示例，出于说明性目的示出了具有纳米线804A、804B和804C的三个基于纳米线的器件。为了便于描述，使用纳米线804A作为描述集中在纳米线中的一个上的示例。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每个纳米线可以具有相同或基本相同的属性。
纳米线804中的每个包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周长(Pc)。参考图8A和图8C，栅电极堆叠体808包围沟道区域806中的每个的整个周长(Pc)。栅电极堆叠体808包括栅电极连同在沟道区域806和栅电极(未示出)之间的栅极电介质。在实施例中，沟道区域是分立的，因为沟道区域完全被栅电极堆叠体808包围，而没有任何中介材料，诸如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806也相对于彼此是分立的。根据本公开的实施例，用于与图8A-图8C相关联的结构的制造工艺涉及使用提供具有外延块的环绕栅集成电路结构的工艺方案，该外延块可以为垂直分立的或垂直非分立的源极或漏极结构，上文结合图1、图2和图A-图3H描述了其示例。
参考图8A和图8B，集成电路结构800包括一对分立的源极或漏极区域810/812。一对分立的源极或漏极区域810/812位于多个垂直堆叠的纳米线804的沟道区域806的任一侧上。在实施例中，如图所示，源极或漏极区域810/812是分立的，因为对于纳米线804的每个沟道区域806存在个体且分立的源极或漏极区域。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区域810/812不是全局的或统一的源极或漏极区域，而是对于每个纳米线都是分立的。在一个实施例中，如图8A和图8B所示，根据正交于分立的沟道区域806的长度的截面透视图，一对分立的源极或漏极区域810/812中的每一个是近似球形的。
根据本公开的实施例，并且如图8A和图8B所示，集成电路结构800还包括一对接触部814，每个接触部814包围一对分立的源极或漏极区域810/812中的一个的个体部分。在一个这种实施例中，在垂直意义上，每个接触部814完全包围分立的源极或漏极区域810/812的每个部分。根据本公开的实施例，尽管未示出，但是一对接触部814是非对称的一对接触部，如结合图4J所述。
参考图8B和图8C，在对于多个(在该情况下为3)纳米线804、并且尤其对于超过一个的分立沟道区域806，单个统一的特征不用作源极或漏极区域的意义上，分立的源极或漏极区域810/812是非全局的。在实施例中，一对分立的源极或漏极区域810/812由与分立的沟道区域806的半导体材料不同的半导体材料组成，例如，一对分立的源极或漏极区域810/812由硅锗组成，而分立的沟道区域806由硅组成。在另一实施例中，一对分立的源极或漏极区域810/812由与分立的沟道区域806的半导体材料相同或基本相同的半导体材料组成，例如，一对分立的源极或漏极区域810/812和分立的沟道区域806都由硅组成。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔体816。如图所示，一对间隔体816的外部部分可以与分立的源极或漏极区域810/812的部分重叠，从而在一对间隔体816下方提供了分立的源极或漏极区域810/812的“嵌入”部分。也如图所示，分立的源极或漏极区域810/812的嵌入部分可能不会在一对间隔体816的整体下方延伸。
衬底802可以由适合于集成电路结构制造的材料组成。在一个实施例中，衬底802包括由单晶材料组成的下部体衬底，该材料可以包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层在下部体衬底上。因此，结构800可以由起始的绝缘体上半导体衬底制造。替代地，结构800直接由体衬底形成，并且局部氧化用于代替上述的上部绝缘体层来形成电绝缘部分。在另一替代实施例中，结构800直接由体衬底形成，并且掺杂被用于在其上形成电隔离的有源区域，例如纳米线。在一个这种实施例中，第一纳米线(即，接近衬底)是omega-FET型结构的形式。
在实施例中，纳米线804可以按大小分为线或带，如下所述，并且可以具有方角或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料组成。在一个这种实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如，由<100>表示的z方向。如下所述，也可以考虑其他取向。在实施例中，从截面的角度来看，纳米线804的尺寸是纳米级的。例如，在特定实施例中，纳米线804的最小尺寸小于约20纳米。在实施例中，纳米线804由应变材料组成，特别是在沟道区域806中。在实施例中，尤其是对于纳米带(同样被称为纳米片)，使用z方向为<110>的(110)平面晶圆也是期望的。在实施例中，传导方向是<110>。
参考图8C，在实施例中，沟道区域806中的每个具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。即，在两种情况下，沟道区域806的截面轮廓为正方形，或者如果是圆角的，则为圆形。在另一方面，沟道区域的宽度和高度不必相同，诸如贯穿本文所描述的纳米带的情况。
在另一方面，提供了制造鳍状物/纳米线集成电路结构的纳米线部分的方法。例如，图9A至图9E示出了根据本公开的实施例的表示在制造鳍状物/纳米线结构的纳米线部分的方法中的各种操作的三维截面图。
制造纳米线集成电路结构的方法可以包括在衬底上方形成纳米线。在示出形成两个硅纳米线的特定示例中，图9A示出了其上具有硅层904/硅锗层906/硅层908堆叠体的衬底902(例如，由其上具有绝缘二氧化硅层902B的体衬底硅衬底902A组成)。应当理解，在另一实施例中，可以使用硅锗层/硅层/硅锗层堆叠体最终形成两个硅锗纳米线。
参考图9B，硅层904/硅锗层906/硅层908堆叠体的一部分以及二氧化硅层902B的顶部部分例如利用掩模和等离子体蚀刻工艺被图案化为鳍状物型结构910。应当理解，出于说明性目的，图9B的蚀刻被示为形成两个硅纳米线前体部分。尽管为了容易说明将蚀刻示出为在底部隔离层内终止，但是在本公开的实施例的背景内可构想更复杂的堆叠体。例如，如结合图7所描述的，该工艺可以应用于纳米线/鳍状物堆叠体。
该方法还可以包括在纳米线中形成沟道区域，该沟道区域具有长度和与该长度正交的周长。在示出在两个硅纳米线之上形成三个栅极结构的特定示例中，图9C示出了在鳍状物型结构910上具有三个牺牲栅极912A、912B和912C的鳍状物型结构910。在一个这种实施例中，三个牺牲栅极912A、912B和912C由均厚沉积并利用等离子体蚀刻工艺图案化的牺牲栅极氧化物层914和牺牲多晶硅栅极层916组成。
在图案化以形成三个牺牲栅极912A、912B和912C之后，执行制造工艺，该工艺提供具有减少的沟道结构的环绕栅集成电路结构，上文结合图1、图2和图3A-图3H描述了其示例。在这种沟道结构减少工艺之后，可以在三个牺牲栅极912A、912B和912C的侧壁上形成间隔体，可以执行掺杂(例如，尖端和/或源极和漏极型掺杂)，并且可以形成层间电介质层以覆盖三个牺牲栅极912A、912B和912C。可以抛光层间电介质层来暴露三个牺牲栅极912A、912B和912C以用于替换栅极或后栅极工艺。参考图9D，已经去除了三个牺牲栅极912A、912B和912C，从而留下间隔体918和层间电介质层920的一部分。
另外，再次参考图9D，在最初被三个牺牲栅极912A、912B和912C覆盖的区域中，去除鳍状物结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分。如图9D所示，因此保留了硅层904和908的分立部分。
在一个实施例中，图9D中所示的硅层904和908的分立部分将最终成为基于纳米线的器件中的沟道区域。因此，在图9D中所述的工艺阶段，可以执行沟道设计制造或调整。例如，在一个实施例中，图9D所示的硅层904和908的分立部分使用氧化和蚀刻工艺来减薄。可以执行这种蚀刻工艺，同时通过蚀刻硅锗层906来隔开各线。因此，由硅层904和908形成的初始线在开始时较厚并被减薄至适合于纳米线器件中的沟道区域的尺寸，该尺寸与器件的源极和漏极区域的尺寸无关。因此，在实施例中，形成沟道区域包括去除纳米线的一部分，并且源极和漏极区域的所得周长(如下所述)大于所得沟道区域的周长。
该方法还可以包括形成包围沟道区域的整个周长的栅电极堆叠体。在示出在两个硅纳米线之上形成三个栅极结构的特定示例中，图9E示出了在间隔体918之间沉积栅极电介质层922(诸如高k栅极电介质层)和栅电极层924(诸如金属栅电极层)并且随后进行抛光之后的结构。即，在图9D的沟槽921中形成栅极结构。另外，图9E描述了在形成永久栅极堆叠体之后随后去除层间电介质层920的结果。在图9D所示的最初被层间电介质层920的一部分覆盖的区域中也去除了鳍状物结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分。如图9E所示，因此保留了硅层904和908的分立部分。
该方法还可以包括在纳米线中在沟道区域的任一侧上形成一对源极和漏极区域。在实施例中，通过去除纳米线904和908的部分并且然后执行源极或漏极(S/D)生长来形成源极或漏极区域。根据本公开的实施例，这种外延源极或漏极结构是或包括外延块，该外延块可以是垂直分立或垂直非分立的源极或漏极结构，上文结合图1、图2和图3A-图3H描述了其示例。
该方法随后可以包括形成一对接触部，该对接触部中的第一接触部完全地或几乎完全地包围源极区域的周长，并且该对接触部中的第二接触部完全地或几乎完全地包围漏极区域的周长。在实施例中，该对接触部是非对称的一对源极和漏极接触结构，诸如结合图4J所述。在其他实施例中，该对接触部是对称的一对源极和漏极接触结构。具体地，在外延生长之后，在图9E的沟槽925中形成接触部。沟槽中的一个可以首先比沟槽中的另一个凹陷得更深。在实施例中，接触部由金属物质形成。在一个这种实施例中，通过共形地沉积接触金属并且然后填充任何剩余的沟槽体积来形成金属物质。通过使用化学气相沉积(CVD)、原子层沉积(ALD)或金属回流来执行沉积的共形方面。
在实施例中，如全文所述，集成电路结构包括非平面器件，诸如但不限于具有相应的一个或多个上覆纳米线结构的finFET或三栅极器件。在这种实施例中，相应的半导体沟道区域由三维基体组成或形成在三维基体中，其中一个或多个分立的纳米线沟道部分覆盖在三维基体上。在一个这种实施例中，栅极结构至少包围三维基体的顶表面和一对侧壁，并且还包围一个或多个分立的纳米线沟道部分中的每一个。
在实施例中，如全文所述，衬底可以由半导体材料组成，该半导体材料可以经受制造工艺并且电荷可以在其中迁移。在实施例中，衬底是由晶体硅、硅/锗或锗层组成的体衬底，其掺杂有电荷载流子(诸如但不限于磷、砷、硼或其组合)以形成有源区域。在一个实施例中，体衬底中的硅原子的浓度大于97％。在另一个实施例中，体衬底由生长在不同的晶体衬底上的外延层组成，例如由生长在硼掺杂体硅单晶衬底上的硅外延层组成。体衬底可以替代地由III-V族材料组成。在实施例中，体衬底由III-V材料组成，III-V材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由III-V材料组成，并且电荷-载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
在实施例中，如全文所述，沟槽隔离层可以由如下材料组成，该材料适于最终将永久栅极结构的部分与下面的体衬底电隔离或有助于将永久栅极结构的部分与下面的体衬底隔离，或将形成在下面的体衬底内的有源区域隔离，诸如将鳍状物有源区域隔离。例如，在一个实施例中，沟槽隔离层由电介质材料组成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
在实施例中，如全文所述，自对准栅极端盖隔离结构可以由一种或多种材料组成，该材料适于最终将永久栅极结构的部分彼此电隔离或有助于将永久栅极结构的部分彼此隔离。示例性材料或材料组合包括诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的单一材料结构。其他示例性材料或材料组合包括具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅和上部较高介电常数材料(诸如氧化铪)的多层堆叠体。
本文公开的实施例可以用于制造各种各样的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组元件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。而且，集成电路或其他微电子器件可以用在本领域中已知的各种各样的电子设备中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、移动电话、个人电子设备等中。集成电路可以与总线以及系统中的其他元件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方式进行制造。
图10示出了根据本公开的实施例的一种实施方式的计算设备1000。计算设备1000容纳主板1002。主板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004被物理和电耦合到主板1002。在一些实施方式中，至少一个通信芯片1006也被物理和电耦合到主板1002。在其他实施方式中，通信芯片1006是处理器1004的部分。
取决于计算设备的应用，计算设备1000可以包括可以或可以不被物理和电耦合到主板1002的其他部件。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储设备(诸如硬盘驱动器、压缩盘(CD)、数字通用盘(DVD)等)。
通信芯片1006实现用于向和从计算设备1000传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在某些实施例中它们可能不包含任何导线。通信芯片1006可以实施许多无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及指定为3G、4G、5G及更高代的任何其他无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1000的处理器1004包括封装在处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有带有外延块的源极或漏极结构的环绕栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
通信芯片1006也包括封装在通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有带有外延块的源极或漏极结构的环绕栅集成电路结构。
在其他实施方式中，容纳在计算设备1000内的另一部件可以包括集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的具有带有外延块的源极或漏极结构的环绕栅集成电路结构。
在各种实施方式中，计算设备1000可以是膝上型电脑、上网本、笔记本、超级本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算设备1000可以是处理数据的任何其他电子设备。
图11示出了包括本公开的一个或多个实施例的内插件1100。内插件1100是用于将第一衬底1102桥接到第二衬底1104的中介衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插件1100的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插件1100可以将集成电路管芯耦合到球栅阵列(BGA)1106，该球栅阵列随后可以耦合到第二衬底1104。在一些实施例中，第一和第二衬底1102/1104附接到内插件1100的相对侧。在其他实施例中，第一和第二衬底1102/1104附接到内插件1100的同一侧。并且在其他实施例中，三个或更多衬底通过内插件1100进行互连。
内插件1100可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件可以由交替的刚性的或柔性的材料形成，刚性的或柔性的材料可以包括与上述用于半导体衬底中的材料相同的材料，诸如硅、锗以及其他III-V族和IV族材料。
内插件可以包括金属互连1108和过孔1110，过孔包括但不限于穿硅过孔(TSV)1112。内插件1100还可以包括嵌入式器件1114，包括无源和有源器件两者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂的器件也可以形成在内插件1100上。根据本公开的实施例，可以在内插件1100的制造中或包括在内插件1100中的部件的制造中使用本文公开的装置或工艺。
因此，本公开的实施例包括具有带有外延块的源极或漏极结构的环绕栅集成电路结构，以及制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法。
本公开的实施例的图示的实施方式的以上描述，包括摘要中所描述的内容，并不旨在穷举或将本公开限制为所公开的精确形式。尽管本文出于说明性目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等价的修改。
根据以上具体实施方式对本公开进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开限制为在说明书和权利要求中公开的特定实施方式。而是，本公开的范围将完全由所附权利要求来确定，所附权利要求将根据权利要求解释所建立的原则来解释。
示例性实施例1：一种集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体包围水平纳米线的第一垂直布置，并且第二栅极堆叠体包围水平纳米线的第二垂直布置。第一对外延源极或漏极结构在水平纳米线的第一垂直布置的第一端和第二端，第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直分立部分。第二对外延源极或漏极结构在水平纳米线的第二垂直布置的第一端和第二端，第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直分立部分。第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻但不合并。导电接触结构在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并且与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。
示例性实施例2：示例性实施例1的集成电路结构，其中，导电接触结构包围第一对外延源极或漏极结构的垂直分立部分，并且包围第二对外延源极或漏极结构的垂直分立部分。
示例性实施例3：示例性实施例1或2的集成电路结构，还包括在水平纳米线的第一垂直布置下方的第一子鳍状物结构和在水平纳米线的第二垂直布置下方的第二子鳍状物结构。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，第一对和第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
示例性实施例5：示例性实施例1、2或3的集成电路结构，其中，第一对和第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
示例性实施例6：示例性实施例1、2、3、4或5的集成电路结构，其中，第一和第二栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
示例性实施例7：一种制造集成电路结构的方法包括形成水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。该方法还包括在水平纳米线的第一垂直布置之上形成第一虚设栅极堆叠体，并且在水平纳米线的第二垂直布置之上形成第二虚设栅极堆叠体。该方法还包括在水平纳米线的第一垂直布置的第一端和第二端处形成第一对外延源极或漏极结构，第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直分立部分。该方法还包括在水平纳米线的第二垂直布置的第一端和第二端处形成第二对外延源极或漏极结构，第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直分立部分。第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻，但不合并。该方法还包括在第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间形成虚设接触结构，并且虚设接触结构与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。该方法还包括在形成虚设接触结构之后，分别利用第一和第二永久栅极堆叠体替换第一和第二虚设栅极堆叠体。该方法还包括，在利用第一和第二永久栅极堆叠体替换第一和第二虚设栅极堆叠体之后，去除虚设接触结构。该方法还包括形成在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间的导电接触结构，并且该导电接触结构与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。
示例性实施例8：示例性实施例7的方法，其中，导电接触结构包围第一对外延源极或漏极结构的垂直分立部分，并且包围第二对外延源极或漏极结构的垂直分立部分。
示例性实施例9：示例性实施例7或8的方法，其中，第一和第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
示例性实施例10：示例性实施例7或8的方法，其中，第一和第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
示例性实施例11：示例性实施例7、8或9的方法，其中，第一和第二永久栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
示例性实施例12：一种集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体围绕水平纳米线的第一垂直布置，并且第二栅极堆叠体围绕水平纳米线的第二垂直布置。第一对外延源极或漏极结构在水平纳米线的第一垂直布置的第一端和第二端处，第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直非分立部分。第二对外延源极或漏极结构在水平纳米线的第二垂直布置的第一端和第二端处，第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直非分立部分。第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻，但不合并。导电接触结构在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。
示例性实施例13：示例性实施例12的集成电路结构，还包括在水平纳米线的第一垂直布置下方的第一子鳍状物结构和在水平纳米线的第二垂直布置下方的第二子鳍状物结构。
示例性实施例14：示例性实施例12或13的集成电路结构，其中，第一和第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
示例性实施例15：示例性实施例12或13的集成电路结构，其中，第一和第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
示例性实施例16：示例性实施例12、13、14或15的集成电路结构，其中，第一和第二栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
示例性实施例17：一种制造集成电路结构的方法包括形成水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。该方法还包括在水平纳米线的第一垂直布置之上形成第一虚设栅极堆叠体以及在水平纳米线的第二垂直布置之上形成第二虚设栅极堆叠体。该方法还包括在水平纳米线的第一垂直布置的第一端和第二端处形成第一对外延源极或漏极结构，第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直非分立部分。该方法还包括在水平纳米线的第二垂直布置的第一端和第二端处形成第二对外延源极或漏极结构，第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直非分立部分。第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个横向相邻，但不合并。该方法还包括在第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间形成虚设接触结构，并且虚设接触结构与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。该方法还包括，在形成虚设接触结构之后，分别利用第一和第二永久栅极堆叠体替换第一和第二虚设栅极堆叠体。该方法还包括，在利用第一和第二永久栅极堆叠体替换第一和第二虚设栅极堆叠体之后，去除虚设接触结构。该方法还包括形成在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间的导电接触结构，并且导电接触结构与第一对外延源极或漏极结构中的所述一个和第二对外延源极或漏极结构中的所述一个接触。
示例性实施例18：示例性实施例17的方法，其中，第一和第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
示例性实施例19：示例性实施例17的方法，其中，第一和第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
示例性实施例20：示例性实施例17、18或19的方法，其中，第一和第二永久栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。

Claims (20)

1.一种集成电路结构，包括：
水平纳米线的第一垂直布置和水平纳米线的第二垂直布置；
围绕水平纳米线的所述第一垂直布置的第一栅极堆叠体，和围绕水平纳米线的所述第二垂直布置的第二栅极堆叠体；
在水平纳米线的所述第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构，所述第一对外延源极或漏极结构包括与水平纳米线的所述第一垂直布置对准的垂直分立部分；
在水平纳米线的所述第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构，所述第二对外延源极或漏极结构包括与水平纳米线的所述第二垂直布置对准的垂直分立部分，其中，所述第一对外延源极或漏极结构中的一个与所述第二对外延源极或漏极结构中的一个横向相邻，但不合并；以及
导电接触结构，其在横向上处于所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间，并且与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触。
2.根据权利要求1所述的集成电路结构，其中，所述导电接触结构包围所述第一对外延源极或漏极结构的所述垂直分立部分，并且包围所述第二对外延源极或漏极结构的所述垂直分立部分。
3.根据权利要求1或2所述的集成电路结构，还包括：
在水平纳米线的所述第一垂直布置下方的第一子鳍状物结构；以及
在水平纳米线的所述第二垂直布置下方的第二子鳍状物结构。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
5.根据权利要求1或2所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
6.根据权利要求1或2所述的集成电路结构，其中，所述第一栅极堆叠体和所述第二栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
7.一种制造集成电路结构的方法，所述方法包括：
形成水平纳米线的第一垂直布置和水平纳米线的第二垂直布置；
在水平纳米线的所述第一垂直布置之上形成第一虚设栅极堆叠体，并且在水平纳米线的所述第二垂直布置之上形成第二虚设栅极堆叠体；
在水平纳米线的所述第一垂直布置的第一端和第二端处形成第一对外延源极或漏极结构，所述第一对外延源极或漏极结构包括与水平纳米线的所述第一垂直布置对准的垂直分立部分；
在水平纳米线的所述第二垂直布置的第一端和第二端处形成第二对外延源极或漏极结构，所述第二对外延源极或漏极结构包括与水平纳米线的所述第二垂直布置对准的垂直分立部分，其中，所述第一对外延源极或漏极结构中的一个与所述第二对外延源极或漏极结构中的一个横向相邻，但不合并；
在所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间形成虚设接触结构，并且所述虚设接触结构与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触；
在形成所述虚设接触结构之后，分别利用第一永久栅极堆叠体和第二永久栅极堆叠体替换所述第一虚设栅极堆叠体和所述第二虚设栅极堆叠体；
在利用所述第一永久栅极堆叠体和所述第二永久栅极堆叠体替换所述第一虚设栅极堆叠体和所述第二虚设栅极堆叠体之后，去除所述虚设接触结构；以及
形成在横向上处于所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间的导电接触结构，并且所述导电接触结构与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触。
8.根据权利要求7所述的方法，其中，所述导电接触结构包围所述第一对外延源极或漏极结构的所述垂直分立部分，并且包围所述第二对外延源极或漏极结构的所述垂直分立部分。
9.根据权利要求7或8所述的方法，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
10.根据权利要求7或8所述的方法，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
11.根据权利要求7或8所述的方法，其中，所述第一永久栅极堆叠体和所述第二永久栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
12.一种集成电路结构，包括：
水平纳米线的第一垂直布置和水平纳米线的第二垂直布置；
围绕水平纳米线的所述第一垂直布置的第一栅极堆叠体，和围绕水平纳米线的所述第二垂直布置的第二栅极堆叠体；
在水平纳米线的所述第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构，所述第一对外延源极或漏极结构包括与水平纳米线的所述第一垂直布置对准的垂直非分立部分；
在水平纳米线的所述第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构，所述第二对外延源极或漏极结构包括与水平纳米线的所述第二垂直布置对准的垂直非分立部分，其中，所述第一对外延源极或漏极结构中的一个与所述第二对外延源极或漏极结构中的一个横向相邻，但不合并；以及
导电接触结构，其在横向上处于所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间，并且与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触。
13.根据权利要求12所述的集成电路结构，还包括：
在水平纳米线的所述第一垂直布置下方的第一子鳍状物结构；以及
在水平纳米线的所述第二垂直布置下方的第二子鳍状物结构。
14.根据权利要求12或13所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
15.根据权利要求12或13所述的集成电路结构，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
16.根据权利要求12或13所述的集成电路结构，其中，所述第一栅极堆叠体和所述第二栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
17.一种制造集成电路结构的方法，所述方法包括：
形成水平纳米线的第一垂直布置和水平纳米线的第二垂直布置；
在水平纳米线的所述第一垂直布置之上形成第一虚设栅极堆叠体，并且在水平纳米线的所述第二垂直布置之上形成第二虚设栅极堆叠体；
在水平纳米线的所述第一垂直布置的第一端和第二端处形成第一对外延源极或漏极结构，所述第一对外延源极或漏极结构包括与水平纳米线的所述第一垂直布置对准的垂直非分立部分；
在水平纳米线的所述第二垂直布置的第一端和第二端处形成第二对外延源极或漏极结构，所述第二对外延源极或漏极结构包括与水平纳米线的所述第二垂直布置对准的垂直非分立部分，其中，所述第一对外延源极或漏极结构中的一个与所述第二对外延源极或漏极结构中的一个横向相邻，但不合并；
在所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间形成虚设接触结构，并且所述虚设接触结构与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触；
在形成所述虚设接触结构之后，分别利用第一永久栅极堆叠体和第二永久栅极堆叠体替换所述第一虚设栅极堆叠体和所述第二虚设栅极堆叠体；
在利用所述第一永久栅极堆叠体和所述第二永久栅极堆叠体替换所述第一虚设栅极堆叠体和所述第二虚设栅极堆叠体之后，去除所述虚设接触结构；以及
形成在横向上处于所述第一对外延源极或漏极结构中的所述一个与所述第二对外延源极或漏极结构中的所述一个之间的导电接触结构，并且所述导电接触结构与所述第一对外延源极或漏极结构中的所述一个和所述第二对外延源极或漏极结构中的所述一个接触。
18.根据权利要求17所述的方法，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对压缩应力源极或漏极结构。
19.根据权利要求17所述的方法，其中，所述第一对外延源极或漏极结构和所述第二对外延源极或漏极结构中的一对是一对拉伸应力源极或漏极结构。
20.根据权利要求17、18或19所述的方法，其中，所述第一永久栅极堆叠体和所述第二永久栅极堆叠体中的一个包括高k栅极电介质层和金属栅电极。
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