KR20230088242A - 향상된 집적 회로 구조체의 점퍼 게이트 - Google Patents

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vertical stack
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integrated circuit
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수크루 예메니시오우글루
레오나르드 피 굴러
길버트 듀이
타히르 가니
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인텔 코포레이션
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Abstract

향상된 집적 회로 구조체의 점퍼 게이트가 설명된다. 예를 들어, 집적 회로 구조체는 수평 나노와이어의 수직 스택의 제 1 세그먼트를 포함한다. 수평 나노와이어의 수직 스택의 제 2 세그먼트는 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격되어 있다. 전도성 구조체가 수평 나노와이어의 수직 스택의 제 1 세그먼트와 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트한다. 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 전도성 구조체와는 반대 측에서, 제 1 소스 또는 드레인 구조체가 결합된다. 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 전도성 구조체와는 반대 측에서, 제 2 소스 또는 드레인 구조체가 결합된다.

Description

향상된 집적 회로 구조체의 점퍼 게이트{JUMPER GATE FOR ADVANCED INTEGRATED CIRCUIT STRUCTURES}
본 개시의 실시예는 집적 회로 구조체 및 프로세싱의 분야에 관한 것이고, 특히 향상된 집적 회로 구조체의 점퍼 게이트에 관한 것이다.
지난 수십 년 동안, 집적 회로에서의 피처의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처로 스케일링함으로써, 반도체 칩의 제한된 실공간(real estate) 상에서의 기능 유닛의 밀도를 증가시킬 수 있다. 예를 들어, 트랜지스터 크기를 축소시킴으로써, 더 많은 수의 메모리 또는 로직 디바이스를 칩에 포함시킬 수 있으며, 용량이 증가된 제품을 제조할 수 있게 되었다. 그러나, 더 많은 용량을 추진하는 것이 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 더 커지고 있다.
집적 회로 디바이스의 제조에서, 디바이스 치수가 계속하여 스케일 다운(scale down)됨에 따라, 트라이-게이트 트랜지스터와 같은, 멀티-게이트 트랜지스터가 더 보편화되었다. 종래의 프로세스에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 어느 하나 상에 제조된다. 일부 예에서, 저렴한 비용으로 인해 그리고 덜 복잡한 트라이-게이트 제조 프로세스를 가능하게 하기 때문에 벌크 실리콘 기판이 선호된다. 다른 양태에서, 마이크로전자 디바이스 치수가 10 나노미터(nm) 노드 미만으로 스케일링됨에 따라 이동도 향상 및 단채널 제어를 유지하는 것은 디바이스 제조에서 도전과제를 제공한다.
그러나, 멀티-게이트 트랜지스터 및 나노와이어 트랜지스터를 스케일링하는 것은 부작용이 있었다. 마이크로전자 회로부의 이러한 기본 구성 블록의 치수가 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 구성 블록의 개수 자체가 증가됨에 따라, 이러한 구성 블록을 패터닝하는 데 사용되는 리소그래피 프로세스에 대한 제약이 압도적이게 되었다. 특히, 반도체 스택에 패터닝되는 피처의 최소 치수(임계 치수)와 이들 피처들 간의 간격과의 사이에는 트레이드오프의 관계가 있을 수 있다.
도 1a는 본 개시의 실시예에 따른, SRAM 디바이스 또는 더미 디바이스의 점퍼 게이트, 및 기본 구조체를 나타내는 평면도이다.
도 1b는 본 개시의 실시예에 따른, 다양한 단락된 더미 디바이스를 나타내는 평면도이다.
도 1c는 본 개시의 실시예에 따른, 다양한 단락 SRAM 디바이스를 나타내는 평면도이다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른, 점퍼 게이트를 가진 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서 다양한 동작의 단면도이다.
도 3은 본 개시의 실시예에 따른, 점퍼 게이트를 가진 게이트 만능 집적 회로 구조체의 단면도이다.
도 4a 내지 도 4j는 본 개시의 실시예에 따른, 게이트 올 어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작을 나타내는 단면도이다.
도 5은 본 개시의 실시예에 따른, 게이트 라인을 따라 취해진 비-평면 집적 회로 구조체의 단면도이다.
도 6은 본 개시의 실시예에 따른, 비-엔드캡(non-endcap) 아키텍처(좌측 (a))와 SAGE(self-aligned gate endcap) 아키텍처(우측 (b))에 대한 나노와이어 및 핀을 통해 취해진 단면도이다.
도 7은 본 개시의 실시예에 따른, 게이트 올 어라운드 디바이스를 갖는 SAGE(self-aligned gate endcap) 구조체를 제조하는 방법에서의 다양한 동작을 나타내는 단면도이다.
도 8a는 본 개시의 실시예에 따른, 나노와이어 기반 집적 회로 구조체의 3차원 단면도이다.
도 8b는 본 개시의 실시예에 따른, a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 소스 또는 드레인 단면도이다.
도 8c는 본 개시의 실시예에 따른, b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 채널 단면도이다.
도 9는 본 개시의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 나타낸다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저(interposer)를 나타낸다.
향상된 집적 회로 구조체의 점퍼 게이트가 설명된다. 이하의 상세한 설명에서, 본 개시의 실시예의 완전한 이해를 제공하기 위해, 특정 집적 및 재료 레짐(regime)과 같은, 수많은 특정 세부사항이 기재된다. 본 기술 분야의 통상의 기술자에게는, 본 개시의 실시예가 이러한 특정 세부사항 없이 실시될 수 있다는 것이 자명할 것이다. 다른 경우에, 본 개시의 실시예를 불필요하게 불명료하게 하지 않기 위해서, 집적 회로 설계 레이아웃과 같은, 잘 알려진 특징은 상세히 설명되지 않는다. 게다가, 도면에 도시된 다양한 실시예가 예시적인 표현이고 반드시 일정한 축척으로 도시된 것은 아니라는 것을 이해할 것이다.
특정 용어가 또한 이하의 설명에서 참조 목적으로만 사용될 수 있으며, 따라서 제한하는 것으로 의도되지 않는다. 예를 들어, "상부(upper)", "하부(lower)", "위에(above)", 및 "아래에(below)"와 같은 용어는 참조되는 도면에서 방향을 지칭한다. "전방(front)", "후방(back)", "후면(rear)", 및 "측면(side)"과 같은 용어는 논의 중인 컴포넌트를 설명하는 본문 및 연관된 도면을 참조하면 분명하게 되는 일관된 그러나 임의의 기준 프레임(frame of reference) 내에서의 컴포넌트의 부분의 배향 및/또는 위치를 설명한다. 그러한 용어는 앞서 구체적으로 언급된 단어, 그의 파생어, 및 유사한 의미의 단어를 포함할 수 있다.
본 명세서에 설명된 실시예는 FEOL(front-end-of-line) 반도체 프로세싱 및 구조체에 관한 것일 수 있다. FEOL은 개별 디바이스(예를 들어, 트랜지스터, 커패시터, 저항기 등)가 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 전반부이다. FEOL은 일반적으로 금속 상호연결 층의 증착에 이르기까지의 모든 것을 커버한다(그러나 금속 상호연결 층의 증착을 포함하지는 않음). 마지막 FEOL 동작 이후에, 결과는 전형적으로 격리된 트랜지스터를 갖는 웨이퍼이다(예를 들어, 어떠한 와이어도 갖지 않음).
본 명세서에 설명된 실시예는 BEOL(back end of line) 반도체 프로세싱 및 구조체에 관한 것일 수 있다. BEOL은 개별 디바이스(예를 들어, 트랜지스터, 커패시터, 저항기 등)이 웨이퍼 상의 배선(wiring), 예를 들어, 금속화 층 또는 층들과 상호연결되는 IC 제조의 후반부이다. BEOL은 콘택트, 절연 층(유전체), 금속 레벨, 및 칩-대-패키지(chip-to-package) 연결을 위한 본딩 사이트(bonding site)를 포함한다. 제조 스테이지의 BEOL 부분에서, 콘택트(패드), 상호연결 와이어, 비아 및 유전체 구조체가 형성된다. 최신의 IC 프로세스의 경우, BEOL에서 10개 초과의 금속 층이 추가될 수 있다.
이하에서 설명되는 실시예는 FEOL 프로세싱 및 구조체, BEOL 프로세싱 및 구조체, 또는 FEOL 및 BEOL 프로세싱 및 구조체 둘 다에 적용될 수 있다. 특히, 비록 예시적인 프로세싱 스킴이 FEOL 프로세싱 시나리오를 사용하여 설명될 수 있지만, 이 방식은 BEOL 프로세싱에도 적용될 수 있다. 마찬가지로, 비록 예시적인 프로세싱 스킴이 BEOL 프로세싱 시나리오를 사용하여 설명될 수 있지만, 이 방식은 FEOL 프로세싱에도 적용될 수 있다.
본 명세서에서 설명되는 하나 이상의 실시예는 점퍼 게이트 집적 방식에 관한 것이다. 본 개시의 하나 이상의 실시예에 따르면, "점퍼 게이트"는 게이트-올-어라운드 디바이스에서의 중요한 구성(valuable construct)으로서 표준 셀과 SRAM 모두에 적용된다. 백엔드-금속 라우팅 리소스 없이도, 확산 콘택트와 게이트 사이의 연결을 가능하게 하기 위해서, 점퍼 게이트가 구현될 수 있다. 실시예는 게이트 올 어라운드 디바이스를 포함할 수 있다. 별도로 언급하지 않는 한, 본 명세서에서 말하는 나노와이어란, 나노와이어를 가리킬 수도 있고 나노리본을 가리킬 수도 있다는 것을 이해해야 한다.
도 1a는 본 개시의 실시예에 따른, SRAM 디바이스 또는 더미 디바이스의 점퍼 게이트, 및 기본 구조체를 나타내는 평면도이다.
도 1a의 좌측 부분을 참조하면, SRAM 디바이스의 부분(100)은 확산 영역(102) 및 오버라이닝(overlying) 게이트(104), 트렌치 콘택트(106) 및 액티브 게이트(108)를 포함한다. 게이트 콘택트(GCN)(110)가 트렌치 콘택트(106)와 액티브 게이트(108)를 결합시킨다. SRAM 디바이스의 부분(100)은, 확산 영역(102) 및 오버라이닝 게이트(104), 트렌치 콘택트(106) 및 액티브 게이트(108)를 포함하는 SRAM 디바이스의 부분(112)에 기초한다. 구조체(100)는, 활성 게이트(108)로부터 트렌치 콘택(106)로의 단락(114)이 요구될 때, 구현될 수 있다.
도 1a의 우측 부분을 참조하면, 더미 디바이스(116)는 확산 영역(118)과 오버라이닝 신호 라인(120), 더미 게이트(124) 및 신호 라인(126)을 포함한다. 콘택트(128)는 신호 라인(120), 더미 게이트(124) 및 신호 라인(126)를 결합한다. 더미 디바이스(116)는, 확산 영역(118)과 오버라이닝 신호 라인(120), 더미 게이트(124) 및 신호 라인(126)을 포함하는 더미 디바이스(130)에 기초한다. 구조체(116)는 단락이 요구될 때 구현될 수 있다.
맥락을 제공하기 위해, 표준 셀에서, 아키텍처가 그 아키텍처의 라우팅 기능의 관점에서 제한될 때, 복잡한 회로 라우팅 요구 사항을 해결하기 위해서 일부 셀은 필연적으로 성장한다. 이러한 성장은, 더미 디바이스를 추가하고, 노드가 라우팅될 더 많은 공간에 백엔드 라우팅 리소스를 제공함으로써, 발생한다. 이러한 더미 디바이스는 다음 세 가지 방법 중 하나로 표준 셀에서 생성될 수 있다: (i) 향상된 노드 전력 전달 스킴을 사용해서, 백엔드 금속 트랙 필요없이, 전원(pmos) 또는 접지(nmos)에 대한 소스와 드레인 모두를 전력에 연결함으로써 생성될 수 있다, (ⅱ) 게이트 및 확산 콘택트에 백엔드 금속 트랙 필요없이 게이트 및 확산 콘택트를 다시 단락시키는 추가 층이 구성되어 있는(straddle) 게이트 콘택트(gate contact; GCN) 유사 구성을 사용한다, (ⅲ) 트렌치 콘택트 비아(vct)를 사용해서 드레인-소스를 함께 연결하는 M0를 사용하거나 혹은 vct와 게이트 콘택트 비아(vcg) 콘택트를 사용해서 게이트/소스와 드레인 모두를 함께 단락시킨다.
그러나, 더미 디바이스가 Metal0 리소스의 사용을 요구하는 경우에는 더 많은 셀 성장을 요구할 수 있고, 이것은 스케일링에 더 큰 영향을 미칠 수 있는데, 그 이유는 성장의 주요 이유가 처음부터 라우팅 리소스의 부족이었기 때문이다. 따라서 m0 리소스를 요구하지 않는 더미 디바이스를 만드는 솔루션은 가치가 있을 것이다.
도 1b는 본 개시의 실시예에 따른, 다양한 단락된 더미 디바이스를 나타내는 평면도이다.
도 1b의 좌측 부분을 참조하면, 더미 디바이스(132)는 확산 영역 및 오버라이닝 더미 게이트(134)와 트렌치 콘택트(136)를 포함한다. 후면 전원/접지 콘택트(138)가 트렌치 콘택트(136)들을 결합한다.
도 1b의 중간 부분을 참조하면, 더미 디바이스(140)는 확산 영역 및 오버라이닝 더미 게이트(142)와 트렌치 콘택트(144)를 포함한다. 게이트 콘택트(GCN)(146)가 트렌치 콘택트(144)들을 결합한다.
도 1b의 우측 부분을 참조하면, 더미 디바이스(148)는 확산 영역 및 오버라이닝 더미 게이트(150)와 트렌치 콘택트(152)를 포함한다. 금속 라인(M0)(154)이, 예를 들어 비아(156)에 의해, 트렌치 콘택트(152)들을 결합한다.
SRAM 셀에서, GCN 구조체 또는 Metal0 기반 구조체는 폴리(poly)와 TCN 사이의 연결을 만들기 위해 필요할 수 있다. GCN 구조체는 종종 프로세스를 복잡하게 하고, 게이트와 확산 콘택트를 연결하기 위한 제한적인 기능 중 하나로서 나타난다. 또 다른 솔루션은 m0를 사용하는 것인데, 이는 비트셀 주변에서 백엔드 리소스를 사용하는 것을 복잡한다.
도 1c는 본 개시의 실시예에 따른, 다양한 단락 SRAM 디바이스를 나타내는 평면도이다.
도 1c의 좌측 부분(i)을 참조하면, SRAM 디바이스의 부분(158)은 확산 영역(160) 및 오버라이팅 게이트(162) 및 트렌치 콘택트(164)를 포함한다. 게이트 콘택트(GCN)(166)는 트렌치 콘택트(164)와 게이트(162) 중 하나를 결합한다.
도 1c의 우측 부분(ⅱ)을 참조하면, SRAM 디바이스의 부분(168)은 확산 영역(170) 및 오버라이팅 게이트(176)와 트렌치 콘택트(174)를 포함한다. 금속 라인(M0)(178)은 트렌치 콘택트(174)와 게이트(176)를, 예를 들어 비아(180 및 182)에 의해 결합한다.
본 개시의 하나 이상의 실시예에 따르면, "점퍼 게이트" 프로세스는, 백엔드 금속 라우팅 리소스를 사용하지 않고 더미 디바이스를 제조하는 방식으로 구현된다. 일 실시예에서, FTI(fin trim isolation) 프로세스 동안, 나노와이어 또는 리본은 절단되고 후속 프로세스에서 게이트 재료로 충진된다. 이 프로세스는 진성 실리콘 리본을 게이트 재료에 단락시킨다. 일 실시예에서, 이러한 특징은 기판 연결을 갖지 않는 게이트 올 어라운드 디바이스에 작용한다. 일 실시예에서, 이러한 방식을 가능하게 하는 또 다른 아이템은, 진성 실리콘이 게이트 콘택트와 고농도 도핑된 에피택셜 실리콘 사이에 걸쳐 있는 공핍 영역 거리보다 상당히 짧은 것인데, 이는 펀치-스루로 이어진다. 즉, 리본이 다른 조성의 다른 반도체로 만들어지면 펀치 스루에 관계없이, 이러한 구현이 여전히 적용될 수 있다는 것이다.
추가 맥락을 제공하기 위해서, 표준 셀에서, 후면 연결 기반 더미 디바이스를 사용해서 Metal0의 사용이 방지될 수는 있지만, 이러한 유형의 더미 디바이스는 전원 또는 접지 노드에만 사용될 수 있으며, 요구되는 더미 디바이스의 전체 스펙트럼을 커버하지는 않는다. Metal0 사용을 방지하는 또 다른 방법은 GCN 구조체를 사용하는 것이다. 표준 셀에서 이러한 기능을 사용하려면 매우 엄격한 프로세스 제어가 필요하며, 고위험의 아이템으로 간주될 수 있다. GCN은 확산 콘택트(diffcon), 게이트와 콘택트해야 하지만 더미 디바이스의 좌측과 우측에 있는 다음 게이트를 터치하면 안 된다. 또한 Metal0을 사용하는 것은 라우팅 리소스에 영향을 미치고 더 많은 셀 증가를 유발할 수 있다. SRAM 비트셀의 경우 GCN이 일반적으로 제안되는 솔루션이지만 수직 중첩 허용 오차가 엄격하고, 종종 프로세스 위험으로 간주되어서 셀 스케일링을 제한할 수 있다. 반면에 M0의 사용은 비트셀을 통한 라우팅 리소스를 복잡하게 한다.
본 개시의 하나 이상의 실시예에 따르면, (예를 들어, FTI 프로세스에서와 같이) 게이트 영역에서 리본을 절단하고, 이를 게이트 금속으로 충진하고 리본에 단락시킴으로써, 게이트와 확산 콘택트 사이의 연결이 달성될 수 있다. 실시예는 Metal0 리소스가 없는 표준 셀의 경우 더미 디바이스를 제조하도록 구현될 수 있다. 실시예는 SRAM 비트셀에서 Metal0의 사용을 방지하도록 구현될 수 있다. M0 리소스를 사용하지 않고 게이트-확산 연결을 가능하게 하도록 실시예가 구현될 수 있다. GCN에 비해서, 본 명세서에 설명된 실시예는 더 높은 프로세스 마진 및 더 낮은 커패시턴스를 갖는 프로세스를 제공하도록 구현될 수 있다. 라우팅 결함을 가진 표준 셀 아키텍처에서 폭 감소를 가능하게 하도록 실시예가 구현될 수 있다. 일 실시예에서, 게이트 올 어라운드 디바이스에서 리본을 사용해서 게이트가 확산 콘택트에 단락될 때 검출될 수 있도록 실시예가 구현될 수 있다.
예시적인 처리 방식 및 결과 구조체로서, 도 2a 내지 도 2c는 본 개시의 실시예에 따른, 점퍼 게이트를 갖는 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법의 다양한 동작의 단면도이다. 도 3은 본 개시의 실시예에 따른, 점퍼 게이트를 갖는 게이트-올-어라운드 집적 회로 구조체의 단면도이다.
도 2a를 참조하면, 집적 회로 구조체를 제조하는 방법은 실리콘 나노와이어와 같은 수평 나노와이어의 수직 스택(210)을 형성하는 단계를 포함한다. 도시된 예시적인 시작 구조체에서, 수평 나노와이어의 수직 스택(210)은, 실리콘 기판과 같은 기판(202)의 서브-핀 영역(204) 위에 형성된다. 서브-핀 영역(204)은 STI(shallow trench isolation) 구조체(206)를 통해 돌출된다. 에피택셜 실리콘 게르마늄 구조체와 같은 소스 또는 드레인 구조체(228)는 수평 나노와이어의 수직 스택(210)의 단부에 결합된다. 소스 또는 드레인 구조체(228) 위에 트렌치 유전체 구조체(224)가 있으며, 이는 궁극적으로 전도성 트렌치 콘택트 구조체로 대체될 수도 있다. 트렌치 유전체 구조체(224)의 측면을 따라 수평 나노와이어의 수직 스택(210) 부분 위에 유전체 스페이서 재료(222)가 형성된다. 이후, 이 구조체 위에, 실리콘 산화물 또는 실리콘 이산화물 라이너와 같은 산화물 층(230)이 형성될 수도 있다.
도 2b를 참조하면, 탄소 하드마스크와 같은 하드마스크 재료(232)가 도 2a의 개구 및 캐비티에 형성된다. 최종 구조체 위에 리소그래피 층 또는 스택(234)이 형성된다. 리소그래피 층 또는 스택(234)에 개구(236)가 형성된다. 개구(236)는 하드마스크 재료(232)의 일부 및 산화물 층(230)의 일부(230A)를 노출시킨다.
도 2c를 참조하면, 도 2b의 구조체는 에칭 프로세스에 노출된다. 에칭 프로세스는 하드마스크 재료(232)의 노출된 부분과 산화물 층(230)의 부분(230A)을 에칭한다. 에칭 프로세스는 또한, 수평 나노와이어의 수직 스택(210)을 절단해서 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A) 및 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210A)를 형성해서, 인접한 소스 또는 드레인 구조체(228) 사이에 개구 캐비티(238)을 형성하는 단계를 포함한다.
도 3을 참조하면, 전도성 구조체(250)는, 예를 들어, 게이트 전극 재료는 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)와 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210A) 사이에 측방향으로 형성되어서 이들과 전기적으로 직접 콘택트한다. 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)에, 전도성 구조체(250)와는 반대 측에서, 소스 또는 드레인 구조체(228A)가 결합된다. 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210B)에, 전도성 구조체(250)와는 반대 측에서, 소스 또는 드레인 구조체(228B)가 결합된다. 일 실시예에서, 전도성 구조체(250)는 소스 또는 드레인 구조체(228A)를 소스 또는 드레인 구조체(228B)에 단락시킨다.
본 개시의 실시예에 따라, 다시 도 3을 참조하면, 집적 회로 구조체(300)는 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)를 포함한다. 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210A)는 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)로부터 이격되어 있다. 전도성 구조체(250)는 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)와 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210A) 사이에 형성되어서 측방향으로 이들과 전기적으로 직접 콘택트한다. 수평 나노와이어의 수직 스택의 제 1 세그먼트(좌측 210A)에, 전도성 구조체(250)와는 반대 측에서, 제 1 소스 또는 드레인 구조체(228A)가 결합된다. 수평 나노와이어의 수직 스택의 제 2 세그먼트(우측 210A)에, 전도성 구조체(250)와는 반대 측에서, 제 2 소스 또는 드레인 구조체(228B)가 결합된다.
일 실시예에서, 전도성 구조체(250)는 도시된 바와 같이 서브-핀 구조체(204) 위에 수직으로 있다. 일 실시예에서, 전도성 구조체(250)는 도시된 바와 같이 제 1 및 제 2 소스 또는 드레인 구조체(228A/228B)의 최상면 위의 최상부 표면을 갖는다.
일 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조체(228A/228B)는 수평 나노와이어의 수직 스택의 제 1 및 제 2 세그먼트(210A)의 반도체 재료 조성과 상이한 반도체 재료 조성을 갖는다. 일 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조체(228A/228B)는 실리콘 및 게르마늄을 포함하고, 수평 나노와이어의 수직 스택의 제 1 및 제 2 세그먼트(210A)은 실리콘을 포함한다.
특정 실시예에서, 나노와이어 또는 나노리본, 또는 희생 개재 층(sacrificial intervening layer)은 실리콘으로 이루어질 수 있다는 것을 이해할 것이다. 전반에 걸쳐 사용되는 실리콘 층이, 전부는 아니더라도, 매우 많은 양의 실리콘으로 구성된 실리콘 재료를 설명하는 데 사용될 수 있다. 그러나, 실제로는, 100% 순수한 Si가 형성되기 어려울 수 있으며, 따라서 소량의 탄소, 게르마늄 또는 주석을 포함할 수 있음이 이해되어야 한다. 그러한 불순물은 Si의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나 또는 퇴적후(post deposition) 프로세싱 동안 확산 시에 Si를 "오염"시킬 수 있다. 이와 같이, 실리콘 층에 관해서 본 명세서에서 설명된 실시예는 상대적으로 적은 양, 예를 들어, "불순물" 레벨의, Ge, C 또는 Sn과 같은, 비-Si 원자 또는 화학종을 함유하는 실리콘 층을 포함할 수 있다. 본 명세서에서 설명된 실리콘 층이 도핑되지 않을 수 있거나 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음이 이해되어야 한다.
특정 실시예에서, 나노와이어 또는 나노리본, 또는 희생 개재 층(sacrificial intervening layer)은 실리콘 게르마늄으로 이루어질 수 있다는 것을 이해할 것이다. 전반에 걸쳐 사용되는 바와 같이, 실리콘 게르마늄 층은 상당 비율의 실리콘과 게르마늄 둘 다, 예를 들어, 적어도 5%의 실리콘과 게르마늄 둘 다로 구성된 실리콘 게르마늄 재료를 설명하는 데 사용될 수 있다. 일부 실시예에서, 게르마늄의 양은 실리콘의 양보다 많다. 특정 실시예에서, 실리콘 게르마늄 층은 대략 60%의 게르마늄과 대략 40%의 실리콘(Si40Ge60)을 포함한다. 다른 실시예에서, 실리콘의 양이 게르마늄의 양보다 많다. 특정 실시예에서, 실리콘 게르마늄 층은 대략 30%의 게르마늄과 대략 70%의 실리콘(Si70Ge30)을 포함한다. 실제로, 100% 순수한 실리콘 게르마늄(일반적으로 SiGe라고 지칭됨)이 형성되기 어려울 수 있으며, 따라서 소량의 탄소 또는 주석을 포함할 수 있음이 이해되어야 한다. 그러한 불순물은 SiGe의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나 또는 퇴적후 프로세싱 동안 확산 시에 SiGe를 "오염"시킬 수 있다. 그와 같이, 실리콘 게르마늄 층에 관한 본 명세서에서 설명된 실시예는 상대적으로 적은 양, 예를 들어, "불순물" 레벨의, 탄소 또는 주석과 같은, 비-Ge 및 비-Si 원자 또는 화학종을 함유하는 실리콘 게르마늄 층을 포함할 수 있다. 본 명세서에서 설명된 실리콘 게르마늄 층이 도핑되지 않을 수 있거나 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음이 이해되어야 한다.
본 명세서에 설명된 실시예는 또한, Si 및 SiGe를 포함하지만 이것으로 제한되지 않는, 다양한 폭, 두께 및/또는 재료를 갖는 나노와이어 및/또는 나노리본과 같은 다른 구현예를 포함할 수 있다는 것을 이해해야 한다. 예를 들어, III-V족 재료가 사용될 수 있다.
도 2a 내지 도 2c 및 도 3과 관련하여 설명된 바와 같이 점퍼 게이트 어프로치 또는 구조체와 집적될 수 있는 디바이스를 제조하는 데 사용될 수 있는 나노와이어 또는 나노리본 처리 방식과 같은, 다양한 디바이스 및 처리 방식을 이하에서 설명한다. 예시적인 실시예에서 반드시 설명된 모든 특징이 필요한 것은 아니고, 설명된 것보다 많은 특징을 포함할 수도 있다는 것을 이해해야 한다. 예를 들어, 나노와이어 해제 프로세싱은 대체 게이트 트렌치를 통해 수행될 수 있다. 이러한 해제 프로세스의 예가 아래에서 설명된다. 부가적으로, 또 다른 양태에서, 백엔드(BE) 인터커넥트 스케일링은 패터닝 복잡성으로 인해 더 낮은 성능 및 더 높은 제조 비용을 초래할 수 있다. 본 명세서에서 설명된 실시예는 나노와이어 트랜지스터를 위한 전면 및 후면 인터커넥트 통합을 가능하게 하도록 구현될 수 있다. 본 명세서에서 설명된 실시예는 상대적으로 더 넓은 인터커넥트 피치를 달성하기 위한 접근법을 제공할 수 있다. 결과는 향상된 제품 성능 및 더 낮은 패터닝 비용일 수 있다. 실시예는 스케일링된 나노와이어 또는 나노리본 트랜지스터의 무결성 기능성을 저전력 및 고성능으로 가능하게 하도록 구현될 수 있다.
본 명세서에서 설명된 하나 이상의 실시예는 부분 소스 또는 드레인(SD) 및 비대칭 트렌치 콘택트(TCN) 깊이를 사용하는 나노와이어 또는 나노리본 트랜지스터를 위한 이중 에피택셜(EPI) 연결에 관한 것이다. 실시예에서, 집적 회로 구조체는 SD 에피택시로 부분적으로 충전되는 나노와이어/나노리본 트랜지스터의 소스-드레인 개구부를 형성하는 것에 의해 제조된다. 개구부의 나머지는 전도성 재료로 충전된다. 소스 측 또는 드레인 측 중 하나에 깊은 트렌치를 형성하는 것은 후면 상호연결 레벨에 대한 직접 콘택트를 가능하게 한다.
게이트 올 어라운드 집적 회로 구조체의 게이트 올 어라운드 디바이스를 제조하기 위한 예시적인 프로세스 흐름으로서, 도 4a 내지 도 4j는 본 개시의 실시예에 따른, 게이트 올 어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작의 단면도를 나타낸다.
도 4a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 핀과 같은, 핀(402) 위에 교호하는 희생 층(404)과 나노와이어(406)를 포함하는 시작 스택을 형성하는 단계를 포함한다. 나노와이어(406)는 나노와이어의 수직 배열체라고 지칭될 수 있다. 도시된 바와 같이, 보호 캡(408)이 교호하는 희생 층(404)과 나노와이어(406) 위에 형성될 수 있다. 역시 도시된 바와 같이, 완화된 버퍼 층(452) 및 결함 개질 층(450)이 교호하는 희생 층(404)과 나노와이어(406) 아래에 형성될 수 있다.
도 4b를 참조하면, 게이트 스택(410)이 수평 나노와이어(406)의 수직 배열체 위에 형성된다. 도 4c에 도시된 바와 같이, 희생 층(404)의 부분을 제거해서 리세싱된 희생 층(404') 및 캐비티(412)를 제공함으로써 수평 나노와이어(406)의 수직 배열체의 부분이 이어서 해제된다.
도 4c의 구조체가 아래에서 설명되는 딥 에칭(deep etch) 및 비대칭 콘택트 프로세싱을 먼저 수행하는 일 없이 완성까지 제조될 수 있음이 이해되어야 한다. 어느 경우든지(예를 들어, 비대칭 콘택트 프로세싱이 있는 경우 또는 없는 경우), 실시예에서, 제조 프로세스는 수직 이산적(vertically discrete) 소스 또는 드레인 구조체일 수 있는 에피택셜 너브(epitaxial nub)를 갖는 게이트 올 어라운드 집적 회로 구조체를 제공하는 프로세스 스킴의 사용을 포함한다.
도 4d를 참조하면, 상부 게이트 스페이서(414)가 게이트 구조체(410)의 측벽에 형성된다. 캐비티 스페이서(416)가 상부 게이트 스페이서(414) 아래에 캐비티(412) 내에 형성된다. 깊은 트렌치 콘택트 에칭이 이어서 선택적으로 수행되어 트렌치(418)를 형성하고 리세싱된 나노와이어(406')를 형성한다. 도시된 바와 같이, 패터닝된 완화된 버퍼 층(452') 및 패터닝된 결함 개질 층(450')이 또한 존재할 수 있다.
도 4e에 도시된 바와 같이, 희생 재료(420)가 이어서 트렌치(418) 내에 형성된다. 다른 프로세스 방식에서, 격리된 트렌치 바닥 또는 실리콘 트렌치 바닥이 사용될 수 있다.
도 4f를 참조하면, 제 1 에피택셜 소스 또는 드레인 구조체(예를 들어, 좌측 피처(422))가 수평 나노와이어(406')의 수직 배열체의 제 1 단부에 형성된다. 제 2 에피택셜 소스 또는 드레인 구조체(예를 들어, 우측 피처(422))가 수평 나노와이어(406')의 수직 배열체의 제2 단부에 형성된다. 실시예에서, 도시된 바와 같이, 에피택셜 소스 또는 드레인 구조체(422)은 수직 이산적 소스 또는 드레인 구조체이고 에피택셜 너브라고 지칭될 수 있다.
도 4g에 도시된 바와 같이, 층간 유전체(ILD) 재료(424)가 이어서 게이트 전극(410)의 측면에 그리고 소스 또는 드레인 구조체(422)에 인접하여 형성된다. 도 4h를 참조하면, 영구 게이트 유전체(428) 및 영구 게이트 전극(426)을 형성하기 위해 대체 게이트 프로세스가 사용된다. 도 4i에 도시된 바와 같이, ILD 재료(424)가 이어서 제거된다. 희생 재료(420)가 이어서 트렌치(432)를 형성하기 위해 소스 또는 드레인 위치 중 하나의 위치(예를 들어, 우측)로부터는 제거되지만, 트렌치(430)를 형성하기 위해 소스 또는 드레인 위치 중 다른 위치로부터는 제거되지 않는다.
도 4j를 참조하면, 제 1 전도성 콘택트 구조체(434)가 제 1 에피택셜 소스 또는 드레인 구조체(예를 들어, 좌측 피처(422))에 결합되게 형성된다. 제 2 전도성 콘택트 구조체(436)가 제 2 에피택셜 소스 또는 드레인 구조체(예를 들어, 우측 피처(422))에 결합되게 형성된다. 제 2 전도성 콘택트 구조체(436)는 제 1 전도성 콘택트 구조체(434)보다 핀(402)을 따라 더 깊게 형성된다. 실시예에서, 비록 도 4j에 도시되어 있지 않지만, 이 방법은 핀(402)의 하단에 제 2 전도성 콘택트 구조체(436)의 노출된 표면을 형성하는 단계를 추가로 포함한다. 전도성 콘택트는 콘택트 저항 감소 층 및 1차 콘택트 전극 층을 포함할 수 있으며, 여기서 예는 (전자의 경우) Ti, Ni, Co 및 (후자의 경우) W, Ru, Co를 포함할 수 있다.
실시예에서, 도시된 바와 같이, 제 2 전도성 콘택트 구조체(436)는 핀(402)을 따라 제 1 전도성 콘택트 구조체(434)보다 더 깊다. 그러한 일 실시예에서, 제 1 전도성 콘택트 구조체(434)는 도시된 바와 같이 핀(402)을 따르지 않는다. 도시되지 않은 그러한 다른 실시예에서, 제 1 전도성 콘택트 구조체(434)는 부분적으로 핀(402)을 따른다.
실시예에서, 제 2 전도성 콘택트 구조체(436)는 핀(402)의 전체를 따라 있다. 실시예에서, 도시되지는 않았지만 핀(402)의 바닥이 후면 기판 제거 프로세스에 의해 노출되는 경우 , 제 2 전도성 콘택트 구조체(436)는 핀(402)의 바닥에 노출된 표면을 갖는다.
일 실시예에서, 도 4j의 구조체 또는 도 4a 내지 도 4j의 관련 구조체는 도 2a 내지 도 2c 및 도 3과 관련하여 설명된 바와 같은, 점퍼 게이트 어프로치 또는 구조체와 함께 형성된다(예를 들어 집적된다).
다른 양태에서, 비대칭 소스 및 드레인 콘택트 구조체 쌍의 전도성 콘택트 구조체 둘 다에 대한 접근을 가능하게 하기 위해, 본 명세서에서 설명된 집적 회로 구조체는 전면 구조체 후면 노출(back-side reveal of front-side structures) 제조 접근법을 사용하여 제조될 수 있다. 일부 예시적인 실시예에서, 트랜지스터 또는 다른 디바이스 구조체의 후면의 노출은 웨이퍼 레벨 후면 프로세싱을 수반한다. 종래의 TSV-유형 기술과는 달리, 본 명세서에서 설명된 트랜지스터의 후면의 노출은 디바이스 셀의 밀도로, 심지어 디바이스의 서브영역 내에서 수행될 수 있다. 게다가, 트랜지스터의 후면의 그러한 노출은 전면 디바이스 프로세싱 동안 디바이스 층이 배치되었던 도너 기판(donor substrate)의 실질적으로 전부를 제거하도록 수행될 수 있다. 그에 따라, 트랜지스터의 후면의 노출 이후의 디바이스 셀 내의 반도체의 두께가 단지 수십 또는 수백 나노미터인 것으로 인해 수 마이크로미터 깊이의(microns-deep) TSV가 불필요하게 된다.
본 명세서에서 설명된 노출 기술은 "상향식(bottom-up)" 디바이스 제조로부터 "센터 아웃(center-out)" 제조로의 패러다임 전환(paradigm shift)을 가능하게 할 수 있으며, 여기서 "센터"는 전면 제조에서 이용되고, 후면으로부터 노출되며, 후면 제조에서 또다시 이용되는 임의의 층이다. 디바이스 구조체의 전면 및 노출된 후면 둘 다의 프로세싱은 전면 프로세싱에 주로 의존할 때 3D IC를 제조하는 것과 연관된 도전과제 중 다수를 해결할 수 있다.
예를 들어, 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일 부분을 제거하기 위해 트랜지스터 접근법의 후면의 노출이 이용될 수 있다. 프로세스 흐름은 도너-호스트 기판 어셈블리의 투입으로 시작된다. 도너-호스트 기판 내의 캐리어 층의 두께가 폴리싱되고(예를 들어, CMP) 그리고/또는 습식 또는 건식(예를 들어, 플라스마) 에칭 프로세스로 에칭된다. 캐리어 층의 조성에 적합한 것으로 알려진 임의의 그라인딩, 폴리싱, 및/또는 습식/건식 에칭 프로세스가 이용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예를 들어, 실리콘)인 경우, 반도체를 박형화하는 데 적합한 것으로 알려진 CMP 슬러리가 이용될 수 있다. 마찬가지로, IV족 반도체를 박형화하는 데 적합한 것으로 알려진 임의의 습식 에천트 또는 플라스마 에칭 프로세스가 또한 이용될 수 있다.
일부 실시예에서, 개재 층에 실질적으로 평행한 파단면(fracture plane)을 따라 캐리어 층을 클리빙(cleaving)하는 것이 상기한 것보다 선행된다. 캐리어 층의 상당 부분을 벌크 부피(bulk mass)로서 제거하여, 캐리어 층을 제거하는 데 필요한 폴리싱 또는 에칭 시간을 감소시키기 위해 클리빙 또는 파단 프로세스가 이용될 수 있다. 예를 들어, 캐리어 층이 두께가 400 내지 900 μm인 경우, 웨이퍼-레벨 파단을 증진시키는 것으로 알려진 임의의 블랭킷 주입을 실시하는 것에 의해 100 내지 700 μm가 클리빙 오프될 수 있다. 일부 예시적인 실시예에서, 경원소(light element)(예를 들어, H, He, 또는 Li)가 파단면이 요망되는 캐리어 층 내에 균일한 목표 깊이까지 주입된다. 그러한 클리빙 프로세스 후에, 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께가 이어서 폴리싱되거나 에칭되어 제거를 완료할 수 있다. 대안적으로, 캐리어 층이 파단되지 않는 경우, 캐리어 층의 더 큰 두께를 제거하기 위해 그라인딩, 폴리싱, 및/또는 에칭 동작이 이용될 수 있다.
다음으로, 개재 층의 노출이 검출된다. 검출은 도너 기판의 후면 표면이 거의 디바이스 층까지 전진한 시점을 식별하는 데 사용된다. 캐리어 층 및 개재 층에 이용되는 재료 간의 전환(transition)을 검출하는 데 적합한 것으로 알려진 임의의 종점 검출 기술이 실시될 수 있다. 일부 실시예에서, 하나 이상의 종점 기준은 폴리싱 및/또는 에칭 수행 동안 도너 기판의 후면 표면의 광학 흡광도(optical absorbance) 또는 광학 방출(optical emission)의 변화를 검출하는 것에 기초한다. 일부 다른 실시예에서, 종점 기준은 도너 기판 후면 표면의 폴리싱 또는 에칭 동안 부산물의 광학 흡광도 또는 광학 방출의 변화와 연관되어 있다. 예를 들어, 캐리어 층 에칭 부산물과 연관된 흡수 파장 또는 방출 파장은 캐리어 층 및 개재 층의 상이한 조성의 함수로서 변할 수 있다. 다른 실시예에서, 종점 기준은 도너 기판의 후면 표면을 폴리싱 또는 에칭하는 것의 부산물 내의 화학종의 질량의 변화와 연관되어 있다. 예를 들어, 프로세싱의 부산물은 사중극자 질량 분석기(quadrupole mass analyzer)를 통해 샘플링될 수 있고, 화학종 질량의 변화가 캐리어 층 및 개재 층의 상이한 조성에 상관될 수 있다. 다른 예시적인 실시예에서, 종점 기준은 도너 기판의 후면 표면과 도너 기판의 후면 표면과 접촉하는 폴리싱 표면 사이의 마찰의 변화와 연관되어 있다.
캐리어 제거 프로세스에서의 불균일성이 캐리어 층과 개재 층 사이의 에칭 속도 델타(etch rate delta)에 의해 완화될 수 있기 때문에, 제거 프로세스가 개재 층에 비해 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 그라인딩, 폴리싱 및/또는 에칭 동작이 캐리어 층이 제거되는 속도보다 충분히 낮은 속도로 개재 층을 제거하는 경우, 검출이 심지어 스킵될 수 있다. 종점 기준이 이용되지 않는 경우, 에칭의 선택도를 위해 개재 층의 두께로 충분하다면, 미리 결정된 고정 지속기간의 그라인딩, 폴리싱 및/또는 에칭 동작이 개재 층 재료 상에서 정지할 수 있다. 일부 예에서, 캐리어 에칭 속도:개재 층 에칭 속도는 3:1 내지 10:1 또는 그 이상이다.
개재 층을 노출시킬 때, 개재 층의 적어도 일 부분이 제거될 수 있다. 예를 들어, 개재 층의 하나 이상의 성분 층이 제거될 수 있다. 개재 층의 두께는, 예를 들어, 폴리싱에 의해 균일하게 제거될 수 있다. 대안적으로, 개재 층의 두께는 마스크 기반 에칭 또는 블랭킷 에칭 프로세스에 의해 제거될 수 있다. 이 프로세스는 캐리어를 박형화하는데 이용되는 것과 동일한 폴리싱 또는 에칭 프로세스를 이용할 수 있거나, 또는 별개의 프로세스 파라미터를 갖는 별개의 프로세스일 수 있다. 예를 들어, 개재 층이 캐리어 제거 프로세스를 위한 에칭 스톱을 제공하는 경우, 후자의 동작은 디바이스 층의 제거보다 개재 층의 제거에 유리한 상이한 폴리싱 또는 에칭 프로세스를 이용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거되어야 하는 경우, 제거 프로세스는 상대적으로 느리고, 웨이퍼 전체에 걸친 균일성(across-wafer uniformity)을 위해 최적화되며, 캐리어 층의 제거에 이용되는 것보다 정확하게 제어될 수 있다. 이용되는 CMP 프로세스는, 예를 들어, 반도체(예를 들어, 실리콘)와, 예를 들어, 인접한 디바이스 영역 사이의 전기적 격리부인, 디바이스 층을 둘러싸고 개재 층 내에 매립된 유전체 재료(예를 들어, SiO) 사이에 매우 높은 선택도(예를 들어, 100:1 내지 300:1, 또는 그 이상)를 제공하는 슬러리를 이용할 수 있다.
디바이스 층이 개재 층의 완전한 제거를 통해 노출되는 실시예에서, 디바이스 층 또는 디바이스 층 내의 특정 디바이스 영역의 노출된 후면에 대해 후면 프로세싱이 시작될 수 있다. 일부 실시예에서, 후면 디바이스 층 프로세싱은 개재 층과, 소스 또는 드레인 영역과 같은, 디바이스 층에 이전에 제조된 디바이스 영역 사이에 배치된 디바이스 층의 두께를 통한 추가의 폴리싱 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 디바이스 층 후면이 습식 및/또는 플라스마 에칭으로 리세싱되는 일부 실시예에서, 그러한 에칭은 디바이스 층 후면 표면에 상당한 비-평면성 또는 토포그래피를 부여하는 패터닝 기반 에칭(patterned etch) 또는 재료 선택적 에칭(materially selective etch)일 수 있다. 아래에서 추가로 설명되는 바와 같이, 패터닝은 디바이스 셀 내에서 있을 수 있거나(즉, "인트라-셀(intra-cell)" 패터닝), 또는 디바이스 셀에 걸쳐 있을 수 있다(즉, "인터-셀(inter-cell)" 패터닝). 일부 패터닝 기반 에칭 실시예에서, 개재 층의 적어도 부분 두께(partial thickness)는 후면 디바이스 층 패터닝을 위한 하드마스크로서 이용된다. 따라서, 마스크 기반 에칭 프로세스는 대응하는 마스크 기반 디바이스 층 에칭보다 선행할 수 있다.
앞서 설명된 프로세싱 방식으로부터 개재 층의 후면, 디바이스 층의 후면, 및/또는 디바이스 층 내의 하나 이상의 반도체 영역의 후면, 및/또는 노출된 전면 금속화부를 가지는 IC 디바이스를 포함하는 도너-호스트 기판 어셈블리가 얻어질 수 있다. 이러한 노출된 영역 중 임의의 것의 부가의 후면 프로세싱이 이어서 하류(downstream) 프로세싱 동안 수행될 수 있다.
상기 예시적인 프로세싱 방식으로부터 얻어지는 구조체가, PMOS 및/또는 NMOS 디바이스 제조와 같은, 디바이스 제조를 완료하기 위한 후속 프로세싱 동작에 대해 동일하거나 유사한 형태로 사용될 수 있음이 이해되어야 한다. 완성된 디바이스의 예로서, 도 5는 본 개시의 실시예에 따른, 게이트 라인을 따라 취해진 비-평면 집적 회로 구조체의 단면도를 나타낸다.
도 5를 참조하면, 반도체 구조체 또는 디바이스(500)는 트렌치 격리 영역(506) 내에 비-평면 활성 영역(예를 들어, 돌출 핀 부분(504) 및 서브 핀 영역(505)을 포함하는 핀 구조체)을 포함한다. 일 실시예에서, 연속된 핀(solid fin) 대신에, 비-평면 활성 영역이, 파선으로 나타낸 바와 같이, 서브 핀 영역(505) 위에서 나노와이어(예컨대, 나노와이어(504A 및 504B))로 분리된다. 어느 경우든지, 비-평면 집적 회로 구조체(500)에 대한 설명의 편의를 위해, 비-평면 활성 영역(504)은 아래에서 돌출 핀 부분이라고 한다. 일 실시예에서, 도시된 바와 같이, 서브 핀 영역(505)은 완화된 버퍼 층(542) 및 결함 개질 층(540)을 또한 포함한다.
게이트 라인(508)은 비-평면 활성 영역(해당되는 경우, 주변의 나노와이어(504A 및 504B)을 포함함)의 돌출 부분(504) 위에는 물론 트렌치 격리 영역(506)의 일 부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 유전체 캡 층(554)을 또한 포함할 수 있다. 게이트 콘택트(514) 및 위에 놓인 게이트 콘택트 비아(516)가 또한 이 관점으로부터 볼 때, 위에 놓인 금속 인터커넥트(560)와 함께, 보이며, 이들 모두는 층간 유전체 스택 또는 층(570) 내에 배치된다. 또한 도 5의 관점으로부터 볼 때, 게이트 콘택트(514)는, 일 실시예에서, 트렌치 격리 영역(506) 위에는 배치되지만, 비-평면 활성 영역 위에는 배치되지 않는다. 다른 실시예에서, 게이트 콘택트(514)는 비-평면 활성 영역 위에 있다.
실시예에서, 반도체 구조체 또는 디바이스(500)는, fin-FET 디바이스, 트라이-게이트 디바이스, 나노리본 디바이스, 또는 나노와이어 디바이스와 같은, 그러나 이에 제한되지 않는 비-평면 디바이스이다. 그러한 실시예에서, 대응하는 반전도성(semiconducting) 채널 영역은 3차원 보디로 구성되거나 또는 3차원 보디로 형성된다. 그러한 일 실시예에서, 게이트 라인(508)의 게이트 전극 스택은 3차원 보디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
도 5에 또한 도시된 바와 같이, 실시예에서, 돌출 핀 부분(504)과 서브 핀 영역(505) 사이에 계면(580)이 존재한다. 계면(580)은 도핑된 서브 핀 영역(505)과 저농도로 도핑된 또는 도핑되지 않은 상부 핀 부분(504) 사이의 전이 영역일 수 있다. 그러한 일 실시예에서, 각각의 핀은 대략 10 나노미터 이하 폭이고, 서브 핀 도펀트는 선택적으로 서브 핀 위치에 있는 인접한 솔리드 스테이트 도핑 층으로부터 공급된다. 그러한 특정 실시예에서, 각각의 핀은 10 나노미터 미만 폭이다.
비록 도 5에 도시되어 있지 않지만, 돌출 핀 부분(504)의 소스 또는 드레인 영역 또는 돌출 핀 부분(504)에 인접한 소스 또는 드레인 영역이 게이트 라인(508)의 양측에, 즉 지면으로 들어간 측면과 지면으로부터 나온 측면에 있다는 것이 이해되어야 한다. 일 실시예에서, 소스 또는 드레인 위치에 있는 돌출 핀 부분(504)의 재료가 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체되어 에피택셜 소스 또는 드레인 구조체를 형성한다. 소스 또는 드레인 영역은 트렌치 격리 영역(506)의 유전체 층의 높이보다 아래로, 즉 서브 핀 영역(505) 내로 연장될 수 있다. 본 개시의 실시예에 따르면, 더 고농도로 도핑된 서브 핀 영역, 즉 계면(580) 아래의 핀의 도핑된 부분은 벌크 반도체 핀의 이 부분을 통한 소스-드레인 누설(source to drain leakage)을 억제한다. 일 실시예에서, 소스 및 드레인 영역은, 도 4j와 관련하여 위에서 설명된 바와 같이, 연관된 비대칭 소스 및 드레인 콘택트 구조체를 갖는다.
도 5를 또다시 참조하면, 실시예에서, 핀(504/505)(및 아마도 나노와이어(504A 및 504B))은, 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 전하 캐리어로 도핑될 수 있는, 결정질 실리콘 게르마늄 층으로 구성된다.
실시예에서, 전반에 걸쳐 설명된 트렌치 격리 영역(506) 및 트렌치 격리 영역(트렌치 격리 구조체 또는 트렌치 격리 층)은 아래에 놓인 벌크 기판으로부터 영구 게이트 구조체의 부분을 궁극적으로 전기적으로 격리시키거나 그의 격리에 기여하는 데, 또는 핀 활성 영역을 격리시키는 것과 같은, 아래에 놓인 벌크 기판 내에 형성된 활성 영역을 격리시키는 데 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 격리 영역(506)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는 유전체 재료로 구성된다.
게이트 라인(508)은 게이트 유전체 층(552) 및 게이트 전극 층(550)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고 게이트 유전체 층은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(552)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 재료로 구성된다. 게다가, 게이트 유전체 층(552)의 일 부분은 기판 핀(504)의 상위 몇 개의 층으로부터 형성된 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층(552)은 반도체 재료의 산화물로 구성된 하부 부분 및 상부 하이-k 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층(552)은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다. 일부 구현예에서, 게이트 유전체의 일 부분은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자" 형상의 구조체이다.
일 실시예에서, 게이트 전극 층(550)은, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물과 같은, 그러나 이에 제한되지 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극 층(550)은 금속 일함수 설정 층 위에 형성되는 비-일함수 설정 충전 재료로 구성된다. 게이트 전극 층(550)은, 트랜지스터가 PMOS 트랜지스터 또는 NMOS 트랜지스터여야 하는지에 따라, P-형 일함수 금속 또는 N-형 일함수 금속으로 구성될 수 있다. 일부 구현예에서, 게이트 전극 층(550)은 2개 이상의 금속 층의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 전도성 충전 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물, 예컨대, 루테늄 산화물을 포함하지만, 이에 제한되지 않는다. P-형 금속 층은 약 4.9 eV 내지 약 5.2 eV인 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물과 같은 이들 금속의 탄화물을 포함하지만, 이에 제한되지 않는다. N-형 금속 층은 약 3.9 eV 내지 약 4.2 eV인 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다. 일부 구현예에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자" 형상의 구조체로 구성될 수 있다. 다른 구현예에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 상부 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는다. 본 개시의 추가 구현예에서, 게이트 전극은 U자 형상의 구조체와 평면인 비-U자 형상의 구조체의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면인 비-U자 형상의 층 위에 형성된 하나 이상의 U자 형상의 금속 층으로 구성될 수 있다.
게이트 전극 스택과 연관된 스페이서는, 자기-정렬 콘택트와 같은, 인접한 전도성 콘택트로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리시키는 데 또는 그의 격리에 기여하는 데 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서는 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는 유전체 재료로 구성된다.
게이트 콘택트(514) 및 위에 놓인 게이트 콘택트 비아(516)는 전도성 재료로 구성될 수 있다. 실시예에서, 콘택트 또는 비아 중 하나 이상은 금속 화학종으로 구성된다. 금속 화학종은 텅스텐, 니켈, 또는 코발트와 같은, 순수 금속일 수 있거나, 또는 금속-금속 합금 또는 (예를 들어, 실리사이드 재료와 같은) 금속-반도체 합금과 같은 합금일 수 있다.
(비록 도시되지 않았지만) 실시예에서, 대단히 엄격한 레지스트레이션 버짓(registration budget)을 갖는 리소그래피 단계의 사용을 없애면서 기존의 게이트 패턴(508)에 본질적으로 완벽하게 정렬되는 콘택트 패턴이 형성된다. 실시예에서, 콘택트 패턴은 수직 대칭 콘택트 패턴, 또는 도 4j와 관련하여 설명된 것과 같은 비대칭 콘택트 패턴이다. 다른 실시예에서, 모든 콘택트는 전면 연결되고(front-side connected) 비대칭이 아니다. 그러한 일 실시예에서, 자기 정렬 기반 접근법은 콘택트 개구부를 생성하기 위해 (예를 들어, 종래 방식으로 구현된 건식 또는 플라스마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭의 사용을 가능하게 한다. 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 조합하여 기존의 게이트 패턴을 이용함으로써 형성된다. 그러한 일 실시예에서, 이 접근법은, 종래의 접근법에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않았으면 필수적인 리소그래피 동작의 필요성을 없애는 것을 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고 오히려 폴리 (게이트) 라인 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택트 그리드가 게이트 격자 패터닝에 후속하여 그러나 게이트 격자 절단 이전에 형성된다.
실시예에서, 구조체(500)를 제공하는 것은 대체 게이트 프로세스에 의한 게이트 스택 구조체(508)의 제조를 포함한다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체될 수 있다. 그러한 일 실시예에서, 영구 게이트 유전체 층이, 더 이전의 프로세싱으로부터 완수되는 것과 달리, 이 프로세스에서도 형성된다. 실시예에서, 더미 게이트는 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함한 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함한 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트는 실리콘 질화물로 구성되고 수성 인산(aqueous phosphoric acid)을 포함한 습식 에칭으로 제거된다.
도 5를 다시 참조하면, 반도체 구조체 또는 디바이스(500)의 배열은 게이트 콘택트를 격리 영역들 위에 배치한다. 그러한 배열은 레이아웃 공간의 비효율적인 사용으로 여겨질 수 있다. 그렇지만, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에, 예를 들어, 핀(505) 위에 그리고 트렌치 콘택트 비아와 동일한 층에 형성된 게이트 전극의 부분과 접촉하는 콘택트 구조체를 갖는다.
일 실시예에서, 도 5의 구조체는 도 2a 내지 2c 및 도 3과 관련해서 설명된 바와 같이, 점퍼 게이트 어프로치 또는 구조체와 함께 형성된다(예를 들어 집적된다).
앞서 설명된 프로세스의 양태 전부가 본 개시의 실시예의 사상 및 범위 내에 있도록 실시될 필요는 없음이 이해되어야 한다. 또한, 본 명세서에 설명된 프로세스가 하나의 또는 복수의 반도체 디바이스를 제조하는 데 사용될 수 있다. 반도체 디바이스은 트랜지스터 또는 유사 디바이스일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스는 로직 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터이거나, 또는 바이폴라 트랜지스터이다. 또한, 실시예에서, 반도체 디바이스는, 나노와이어 디바이스, 나노리본 디바이스, 트라이-게이트 디바이스, 독립적으로 접근되는 더블 게이트 디바이스, 또는 FIN-FET와 같은, 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 서브-10 나노미터(10 nm) 기술 노드로 반도체 디바이스를 제조하는 데 특히 유용할 수 있다.
실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 이를 포함한다. 적합한 유전체 재료의 예는 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 본 기술 분야에 알려진 다양한 로우-k 유전체 재료, 및 이들의 조합을 포함하지만, 이에 제한되지 않는다. 층간 유전체 재료는, 예를 들어, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD)과 같은 종래의 기술에 의해, 또는 다른 퇴적 방법에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 금속 라인 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조체로 구성된다. 통상적인 예는 구리와 주변의 ILD 재료 사이에 장벽 층을 포함할 수 있거나 그렇지 않을 수 있는 구리 라인 및 구조체의 사용이다. 본 명세서에서 사용되는 바와 같이, 용어 금속은 다수의 금속의 합금, 스택, 및 다른 조합을 포함한다. 예를 들어, 금속 인터커넥트 라인은 장벽 층(예컨대, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층), 상이한 금속 또는 합금의 스택 등을 포함할 수 있다. 따라서, 인터커넥트 라인은 단일 재료 층일 수 있거나, 또는 전도성 라이너 층 및 충전 층을 포함한, 여러 층으로 형성될 수 있다. 전기도금, 화학적 기상 퇴적 또는 물리적 기상 퇴적과 같은, 임의의 적합한 퇴적 프로세스가 인터커넥트 라인을 형성하는 데 사용될 수 있다. 실시예에서, 인터커넥트 라인은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금과 같은, 그러나 이에 제한되지 않는 전도성 재료로 구성된다. 인터커넥트 라인이 또한 때때로 본 기술 분야에서 트레이스(trace), 와이어, 라인, 금속, 또는 단순히 인터커넥트라고 지칭된다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 하드마스크 재료, 캡핑 층, 또는 플러그는 층간 유전체 재료와 상이한 유전체 재료로 구성된다. 일 실시예에서, 서로에 그리고 아래에 놓인 유전체 및 금속 층에 상이한 성장 또는 에칭 선택도를 제공하기 위해 상이한 영역에서 상이한 하드마스크, 캡핑 또는 플러그 재료가 사용될 수 있다. 일부 실시예에서, 하드마스크 층, 캡핑 또는 플러그 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적합한 재료는 탄소계 재료를 포함할 수 있다. 특정 구현에 따라 본 기술 분야에서 알려진 다른 하드마스크, 캡핑 또는 플러그 층이 사용될 수 있다. 하드마스크, 캡핑 또는 플러그 층은 CVD, PVD에 의해, 또는 다른 퇴적 방법에 의해 형성될 수 있다.
실시예에서, 본 설명 전반에 걸쳐 또한 사용되는 바와 같이, 리소그래피 동작은 193nm 액침 리소그래피(i193), EUV 및/또는 EBDW 리소그래피 등을 사용하여 수행된다. 포지티브 톤 또는 네거티브 톤 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래픽 마스킹 부분, 반사 방지 코팅(ARC) 층, 및 포토레지스트 층으로 구성된 3층 마스크이다. 그러한 특정 실시예에서, 토포그래픽 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅층은 실리콘 ARC 층이다.
다른 양태에서, 하나 이상의 실시예는 SAGE(self-aligned gate endcap) 구조체에 의해 분리되는 이웃하는 반도체 구조체 또는 디바이스에 관한 것이다. 특정 실시예는 SAGE 벽에 의해 분리된, 다중 폭(다중 Wsi) 나노와이어 및 나노리본을 SAGE 아키텍처에 통합시키는 것에 관한 것일 수 있다. 실시예에서, 다중 Wsi를 갖는 나노와이어/나노리본이 프런트 엔드 프로세스 흐름의 SAGE 아키텍처 부분에 통합된다. 그러한 프로세스 흐름은 저전력 및 고성능으로 차세대 트랜지스터의 강건한 기능성을 제공하기 위해 상이한 Wsi의 나노와이어 및 나노리본을 통합시키는 것을 포함할 수 있다. 연관된 에피택셜 소스 또는 드레인 영역이 매립될 수 있다(예를 들어, 나노와이어의 부분이 제거되고 이어서 소스 또는 드레인(S/D) 성장이 수행됨).
추가 맥락을 제공하기 위해, SAGE(self-aligned gate endcap) 아키텍처의 장점은 더 높은 레이아웃 밀도를 가능하게 하는 것, 특히 확산 대 확산 간격(diffusion to diffusion spacing)의 스케일링을 포함할 수 있다. 예시적인 비교를 제공하기 위해, 도 6은 본 개시의 실시예에 따른, 비-엔드캡 아키텍처(좌측 (a))와 SAGE(self-aligned gate endcap) 아키텍처(우측 (b))에 대한 나노와이어 및 핀을 통해 취해진 단면도를 예시한다.
도 6의 좌측(a)을 참조하면, 집적 회로 구조체(600)는 핀(604)의 하부 부분을 측방으로 둘러싸는 격리 구조체(608)로부터 위로 일정 양(606)만큼 돌출하는 핀(604)을 갖는 기판(602)을 포함한다. 도시된 바와 같이, 핀의 상부 부분은 완화된 버퍼 층(622) 및 결함 개질 층(620)을 포함할 수 있다. 대응하는 나노와이어(605)는 핀(604) 위에 있다. 디바이스를 제조하기 위해 게이트 구조체가 집적 회로 구조체(600) 위에 형성될 수 있다. 그렇지만, 그러한 게이트 구조체에서의 단절은 핀(604)/나노와이어(605) 쌍 사이의 간격을 증가시킴으로써 수용될 수 있다.
이와 달리, 도 6의 우측(b)을 참조하면, 집적 회로 구조체(650)는 핀(654)의 하부 부분을 측방으로 둘러싸는 격리 구조체(658)로부터 위로 일정 양(656)만큼 돌출하는 핀(654)을 갖는 기판(652)을 포함한다. 도시된 바와 같이, 핀의 상부 부분은 완화된 버퍼 층(672) 및 결함 개질 층(670)을 포함할 수 있다. 대응하는 나노와이어(655)는 핀(654) 위에 있다. 격리 SAGE 벽(660)(도시된 바와 같이, 그 위에 하드마스크를 포함할 수 있음)은 격리 구조체(652) 내에 그리고 인접한 핀(654)/나노와이어(655) 쌍 사이에 포함된다. 격리 SAGE 벽(660)과 최근접 핀(654)/나노와이어(655) 쌍 사이의 거리는 게이트 엔드캡 간격(662)을 정의한다. 디바이스를 제조하기 위해 게이트 구조체가 격리 SAGE 벽 사이에서 집적 회로 구조체(600) 위에 형성될 수 있다. 그러한 게이트 구조체에서의 단절은 격리 SAGE 벽에 의해 주어진다. 격리 SAGE 벽(660)이 자기 정렬되기 때문에, 더 공격적인 확산 대 확산 간격을 가능하게 하기 위해 종래의 접근법으로부터의 제한사항이 최소화될 수 있다. 게다가, 게이트 구조체가 모든 위치에서 단절을 포함하기 때문에, 개별 게이트 구조체 부분은 격리 SAGE 벽(660) 위에 형성되는 로컬 인터커넥트에 의해 연결된 층일 수 있다. 실시예에서, 도시된 바와 같이, SAGE 벽(660) 각각은 하부 유전체 부분 및 하부 유전체 부분 상의 유전체 캡을 포함한다. 본 개시의 실시예에 따르면, 도 6과 연관된 구조체를 위한 제조 프로세스는 에피택셜 소스 또는 드레인 구조체를 갖는 게이트 올 어라운드 집적 회로 구조체를 제공하는 프로세스 방식의 사용을 포함한다.
일 실시예에서, 도 6의 부분(b)의 구조체는 도 2a 내지 2c 및 도 3과 관련해서 설명된 바와 같은, 점퍼 게이트 어프로치 또는 구조체와 함께 형성된다(예를 들어 집적된다).
SAGE(self-aligned gate endcap) 프로세싱 방식은 마스크 미스-레지스트레이션(mis-registration)을 고려하기 위해 여분의 길이를 요구하지 않으면서 핀에 자기 정렬된 게이트/트렌치 콘택트 엔드캡을 형성하는 것을 포함한다. 따라서, 트랜지스터 레이아웃 영역의 축소를 가능하게 하는 실시예가 구현될 수 있다. 본 명세서에서 설명된 실시예는 게이트 벽, 격리 게이트 벽 또는 SAGE(self-aligned gate endcap) 벽이라고도 지칭될 수 있는, 게이트 엔드캡 격리 구조체의 제조를 포함할 수 있다.
이웃하는 디바이스를 분리시키는 SAGE 벽을 갖는 구조체에 대한 예시적인 프로세싱 방식에서, 도 7은 본 개시의 실시예에 따른, 게이트 올 어라운드 디바이스를 갖는 SAGE(self-aligned gate endcap) 구조체를 제조하는 방법에서의 다양한 동작을 나타내는 단면도를 예시한다.
도 7의 (a) 부분을 참조하면, 시작 구조체는 기판(702) 위의 나노와이어 패터닝 스택(704)을 포함한다. 리소그래피 패터닝 스택(706)이 나노와이어 패터닝 스택(704) 위에 형성된다. 도시된 바와 같이, 나노와이어 패터닝 스택(704)은 완화된 버퍼 층(782) 및 결함 개질 층(780) 위에 있을 수 있는, 교호하는 희생 층(710)과 나노와이어 층(712)을 포함한다. 보호 마스크(714)가 나노와이어 패터닝 스택(704)과 리소그래피 패터닝 스택(706) 사이에 있다. 일 실시예에서, 리소그래피 패터닝 스택(706)은 토포그래픽 마스킹 부분(720), 반사 방지 코팅(ARC) 층(722), 및 포토레지스트 층(724)으로 구성된 3층 마스크이다. 그러한 특정 실시예에서, 토포그래픽 마스킹 부분(720)은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅층(722)은 실리콘 ARC 층이다.
도 7의 (b) 부분을 참조하면, (a) 부분의 스택이 리소그래피 방식으로 패터닝되고 이어서 에칭되어 패터닝된 기판(702) 및 트렌치(730)를 포함하는 에칭된 구조체를 제공한다.
도 7의 (c) 부분을 참조하면, (b) 부분의 구조체는 트렌치(730)에 형성된 격리 층(740)과 SAGE 재료(742)를 갖는다. 이 구조체는 이어서 평탄화되어, 패터닝된 토포그래피 마스킹 층(720')을 노출된 상부 층으로서 남긴다.
도 7의 (d) 부분을 참조하면, 격리 층(740)이 패터닝된 기판(702)의 상부 표면보다 아래로 리세싱되어, 예를 들어, 돌출 핀 부분을 규정하고 SAGE 벽(742) 아래에 트렌치 격리 구조체(741)를 제공한다.
도 7의 (e) 부분을 참조하면, 적어도 채널 영역에서 희생 층(710)이 제거되어 나노와이어(712A 및 712B)를 해제한다. 도 7의 (e) 부분의 구조체의 형성에 후속하여, 게이트 스택이 나노와이어(712B 또는 712A) 주위에, 기판(702)의 돌출 핀 위에, 그리고 SAGE 벽(742) 사이에 형성될 수 있다. 일 실시예에서, 게이트 스택의 형성 이전에, 보호 마스크(714)의 남아 있는 부분이 제거된다. 다른 실시예에서, 보호 마스크(714)의 남아 있는 부분은 프로세싱 방식의 아티팩트로서 절연 핀 햇(insulating fin hat)으로서 유지된다.
도 7의 (e) 부분을 또다시 참조하면, 소스 또는 드레인 영역이 지면으로 들어간 위치에 및 지면으로부터 나온 위치에 있는, 채널 뷰가 도시되어 있음이 이해되어야 한다. 실시예에서, 나노와이어(712B)를 포함하는 채널 영역은 나노와이어(712A)를 포함하는 채널 영역보다 작은 폭을 갖는다. 따라서, 실시예에서, 집적 회로 구조체는 다중 폭(다중 Wsi) 나노와이어를 포함한다. 712B 및 712A의 구조체가, 제각기, 나노와이어와 나노리본으로 구분될 수 있지만, 그러한 구조체 둘 다가 전형적으로 본 명세서에서 나노와이어라고 지칭된다. 전반에 걸쳐 핀/나노와이어 쌍에 대한 언급 또는 도시가 핀과 하나 이상의 위에 놓인 나노와이어(예를 들어, 2개의 위에 놓인 나노와이어가 도 7에 도시되어 있음)를 포함하는 구조체를 지칭할 수 있음이 또한 이해되어야 한다. 본 개시의 실시예에 따르면, 도 7과 연관된 구조체를 위한 제조 프로세스는 에피택셜 소스 또는 드레인 구조체를 갖는 게이트 올 어라운드 집적 회로 구조체를 제공하는 프로세스 방식의 사용을 포함한다.
일 실시예에서, 도 7의 부분(e)의 구조체는 도 2a 내지 2c 및 도 3과 관련해서 설명된 바와 같은, 점퍼 게이트 어프로치 또는 구조체와 함께 형성된다(예를 들어 집적된다).
실시예에서, 전반에 걸쳐 설명된 바와 같이, SAGE(self-aligned gate endcap) 격리 구조체는 영구 게이트 구조체의 부분을 궁극적으로 서로로부터 전기적으로 격리시키거나 그의 격리에 기여하는 데 적합한 재료 또는 재료로 구성될 수 있다. 예시적인 재료 또는 재료 조합은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 단일 재료 구조체를 포함한다. 다른 예시적인 재료 또는 재료 조합은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물의 하부 부분 및 하프늄 산화물과 같은 더 높은 유전 상수의 재료의 상부 부분을 갖는 다층 스택을 포함한다.
3개의 수직으로 배열된 나노와이어를 갖는 예시적인 집적 회로 구조체를 강조하기 위해, 도 8a는 본 개시의 실시예에 따른, 나노와이어 기반 집적 회로 구조체의 3차원 단면도를 예시한다. 도 8b는 a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 소스 또는 드레인 단면도를 예시한다. 도 8c는 b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 채널 단면도를 예시한다.
도 8a를 참조하면, 집적 회로 구조체(800)는 기판(802) 위에 하나 이상의 수직으로 적층된 나노와이어(804 세트)를 포함한다. 실시예에서, 도시된 바와 같이, 완화된 버퍼 층(802C), 결함 개질 층(802B), 및 하부 기판 부분(802A)이 기판(802)에 포함된다. 기판(802)으로부터 형성되는, 최하부 나노와이어 아래의 선택적인 핀은 예시 목적으로 나노와이어 부분을 강조하기 위해 도시되어 있지 않다. 본 명세서에서의 실시예는 단일 와이어 디바이스 및 다중 와이어 디바이스 둘 다를 대상으로 한다. 예로서, 나노와이어(804A, 804B 및 804C)를 갖는 3 나노와이어 기반 디바이스가 예시 목적으로 도시된다. 설명의 편의를 위해, 설명이 나노와이어 중 하나에 대한 집중되어 있는 예로서 나노와이어(804A)가 사용된다. 하나의 나노와이어의 속성이 설명되는 경우, 복수의 나노와이어에 기초한 실시예가 나노와이어 각각에 대해 동일하거나 본질적으로 동일한 속성을 가질 수 있음이 이해되어야 한다.
나노와이어(804) 각각은 나노와이어에 채널 영역(806)을 포함한다. 채널 영역(806)은 길이(L)를 갖는다. 도 8c를 참조하면, 채널 영역은 길이(L)에 직교하는 둘레(perimeter)(Pc)를 또한 갖는다. 도 8a 및 도 8c 둘 다를 참조하면, 게이트 전극 스택(808)은 채널 영역(806) 각각의 전체 둘레(Pc)를 둘러싼다. 게이트 전극 스택(808)은 채널 영역(806)과 게이트 전극(도시되지 않음) 사이의 게이트 유전체 층과 함께 게이트 전극을 포함한다. 일 실시예에서, 채널 영역은 아래에 놓인 기판 재료 또는 위에 놓인 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(808)에 의해 완전히 둘러싸여 있다는 점에서 이산적이다. 그에 따라, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 채널 영역(806)도 서로에 대해 이산적이다.
도 8a 및 도 8b 모두를 참조하면, 집적 회로 구조체(800)는 비-이산적 소스 또는 드레인 영역 쌍(810/812)을 포함한다. 비-이산적 소스 또는 드레인 영역 쌍(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역(806)의 양측에 있다. 게다가, 비-이산적 소스 또는 드레인 영역 쌍(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역(806)에 인접해 있다. 도시되지 않은 그러한 일 실시예에서, 비-이산적 소스 또는 드레인 영역 쌍(810/812)은, 에피택셜 성장이 채널 영역(806)을 넘어 연장되는 나노와이어 부분 상에와 그 사이에 있다는 점에서, 채널 영역(806)에 직접적으로 수직으로 인접하며, 여기서 나노와이어 단부는 소스 또는 드레인 구조체 내에 도시되어 있다. 다른 실시예에서, 도 8a에 도시된 바와 같이, 비-이산적 소스 또는 드레인 영역 쌍(810/812)은, 이들이 나노와이어 사이가 아니라 나노와이어의 단부에 형성된다는 점에서, 채널 영역(806)에 간접적으로 수직으로 인접해 있다.
실시예에서, 도시된 바와 같이, 소스 또는 드레인 영역(810/812)은 나노와이어(804)의 각각의 채널 영역(806)에 대한 개별적이고 이산적인 소스 또는 드레인 영역이 없다는 점에서 비-이산적이다. 그에 따라, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 소스 또는 드레인 영역(810/812)은 각각의 나노와이어에 대해 이산적이지 않고 전역적이거나 일체화된 소스 또는 드레인 영역이다. 즉, 비-이산적 소스 또는 드레인 영역(810/812)은 단일의 일체화된 피처가 복수의(이 경우에, 3개의) 나노와이어(804)에 대한, 특히, 하나 초과의 이산적 채널 영역(806)에 대한 소스 또는 드레인 영역으로서 사용된다는 점에서 전역적이다. 일 실시예에서, 이산적 채널 영역(806)의 길이에 직교하는 단면 투시로부터, 비-이산적 소스 또는 드레인 영역 쌍(810/812) 각각은, 도 8b에 도시된 바와 같이, 테이퍼진 하부 부분 및 정점 상부 부분을 갖는 대략 직사각형 형상이다. 그렇지만, 다른 실시예에서, 나노와이어의 소스 또는 드레인 영역(810/812)은 상대적으로 더 크지만 도 4a 내지 도 4j와 관련하여 설명된 너브와 같은 이산적인 비-수직 병합된 에피택셜 구조체이다.
본 개시의 실시예에 따르면, 도 8a 및 도 8b에 도시된 바와 같이, 집적 회로 구조체(800)는 콘택트 쌍(814)을 추가로 포함하고, 각각의 콘택트(814)는 비-이산적 소스 또는 드레인 영역 쌍(810/812) 중 하나에 있다. 그러한 일 실시예에서, 수직적 의미에서, 각각의 콘택트(814)는 각자의 비-이산적 소스 또는 드레인 영역(810/812)을 완전히 둘러싼다. 다른 양태에서, 비-이산적 소스 또는 드레인 영역(810/812)의 전체 둘레는 콘택트(814)와의 접촉을 위해 접근 가능하지 않을 수 있으며, 따라서, 도 8b에 도시된 바와 같이, 콘택트(814)는 비-이산적 소스 또는 드레인 영역(810/812)을 부분적으로만 둘러싼다. 도시되지 않은 대조적인 실시예에서, a-a' 축을 따라 취해진 비-이산적 소스 또는 드레인 영역(810/812)의 전체 둘레가 콘택트(814)에 의해 둘러싸여 있다.
도 8a를 다시 참조하면, 일 실시예에서, 집적 회로 구조체(800)는 스페이서 쌍(816)을 추가로 포함한다. 도시된 바와 같이, 스페이서 쌍(816)의 외부 부분은 비-이산적 소스 또는 드레인 영역(810/812)의 부분과 중첩할 수 있어, 스페이서 쌍(816) 아래에 비-이산적 소스 또는 드레인 영역(810/812)의 "매립된" 부분을 제공한다. 역시 도시된 바와 같이, 비-이산적 소스 또는 드레인 영역(810/812)의 매립된 부분은 스페이서 쌍(816) 전체 아래에 연장되지 않을 수 있다.
기판(802)은 집적 회로 구조체 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 실리콘, 게르마늄, 실리콘-게르마늄, 게르마늄-주석, 실리콘-게르마늄-주석, 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지 않는 재료의 단결정으로 구성된 하부 벌크 기판을 포함한다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이에 제한되지 않는 재료로 구성된 상부 절연체 층이 하부 벌크 기판 상에 있다. 따라서, 구조체(800)는 시작 SOI(semiconductor-on-insulator) 기판으로부터 제조될 수 있다. 대안적으로, 구조체(800)가 벌크 기판으로부터 직접 형성되고 앞서 설명된 상부 절연체 층 대신에 국소적 산화가 전기 절연성 부분을 형성하는 데 사용된다. 다른 대안적인 실시예에서, 구조체(800)가 벌크 기판으로부터 직접 형성되고 그 위에, 나노와이어와 같은, 전기적으로 격리된 활성 영역을 형성하기 위해 도핑이 사용된다. 그러한 일 실시예에서, 제 1 나노와이어(즉, 기판에 근접해 있음)는 오메가-FET 유형 구조체(omega-FET type structure)의 형태이다.
실시예에서, 나노와이어(804)는, 아래에서 설명되는 바와 같이, 와이어 또는 리본으로서 크기가 정해질 수 있고, 사각형 또는 둥근 모서리를 가질 수 있다. 실시예에서, 나노와이어(804)는 실리콘, 게르마늄, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 재료로 구성된다. 그러한 일 실시예에서, 나노와이어는 단결정질이다. 예를 들어, 실리콘 나노와이어(804)의 경우, 단결정질 나노와이어는 (100) 전역적 배향(global orientation)에 기초할 수 있으며, 예를 들어, z-방향으로 <100> 결정면을 갖는다. 아래에서 설명되는 바와 같이, 다른 배향도 고려될 수 있다. 실시예에서, 단면의 관점으로부터, 나노와이어(804)의 치수는 나노-스케일이다. 예를 들어, 특정 실시예에서, 나노와이어(804)의 가장 작은 치수는 대략 20 나노미터 미만이다. 실시예에서, 나노와이어(804)는, 특히 채널 영역(806)에서, 변형된 재료(strained material)로 구성된다.
도 8c를 참조하면, 실시예에서, 채널 영역(806) 각각은 폭(Wc) 및 높이(Hc)를 가지며, 폭(Wc)은 높이(Hc)와 거의 동일하다. 즉, 이들 경우 둘 다에서, 채널 영역(806)은 사각형 모양(square-like)이거나, 모서리가 둥근 경우, 단면 프로파일이 원형 모양(circle-like)이다. 다른 양태에서, 채널 영역의 폭 및 높이는, 전반에 걸쳐 설명된 바와 같은 나노리본의 경우와 같이, 동일할 필요는 없다.
실시예에서, 전반에 걸쳐 설명된 바와 같이, 집적 회로 구조체는 대응하는 하나 이상의 위에 놓인 나노와이어 구조체를 갖는 finFET 또는 트라이-게이트 디바이스와 같은, 그러나 이에 제한되지 않는 비-평면 디바이스를 포함한다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디 위에 놓인 하나 이상의 이산적 나노와이어 채널 부분을 갖는 3차원 보디로 구성되거나 3차원 보디로 형성된다. 그러한 일 실시예에서, 게이트 구조체는 적어도 3차원 보디의 상부 표면 및 측벽 쌍을 둘러싸고, 하나 이상의 이산적 나노와이어 채널 부분 각각을 추가로 둘러싼다.
일 실시예에서, 도 8a 내지 도 8c의 구조체는 도 2a 내지 2c 및 도 3과 관련해서 설명된 바와 같은, 점퍼 게이트 어프로치 또는 구조체와 함께 형성된다(예를 들어 집적된다).
실시예에서, 전반에 걸쳐 설명된 바와 같이, 아래에 놓인 기판은 제조 프로세스를 견딜 수 있고 전하가 이동(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판 내의 실리콘 원자의 농도는 97% 초과이다. 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 위에 성장된 에피택셜 층, 예를 들어, 붕소 도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판은 ⅢⅤ족 재료로 구성되고, 전하 캐리어 도펀트 불순물 원자는 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은, 그러나 이에 제한되지 않는 것이다.
본 명세서에서 개시된 실시예는 매우 다양한 상이한 유형의 집적 회로 및/또는 마이크로전자 디바이스을 제조하는 데 사용될 수 있다. 그러한 집적 회로의 예는 프로세서, 칩세트 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 제한되지 않는다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로 또는 다른 마이크로전자 디바이스는 본 기술 분야에서 알려진 매우 다양한 전자 디바이스에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰, 개인용 전자장치 등에서 사용될 수 있다. 집적 회로는 시스템 내의 버스 및 다른 컴포넌트와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩세트 등에 결합될 수 있다. 프로세서, 메모리, 및 칩세트 각각은 잠재적으로 본 명세서에서 개시된 접근법을 사용하여 제조될 수 있다.
도 9는 본 개시의 실시예의 일 구현에 따른 컴퓨팅 디바이스(900)를 예시한다. 컴퓨팅 디바이스(900)는 보드(902)를 하우징한다. 보드(902)는, 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지 않는, 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 및 전기적으로 결합된다. 일부 구현예에서, 적어도 하나의 통신 칩(906)은 또한 보드(902)에 물리적으로 및 전기적으로 결합된다. 추가의 구현예에서, 통신 칩(906)은 프로세서(904)의 일부이다.
컴퓨팅 디바이스(900)는 그 응용 분야에 따라서, 보드(902)에 물리적으로 및 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩세트, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되지 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 및 컴퓨팅 디바이스(900)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어는 비-고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스가 어떤 와이어(wire)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예에서, 그 디바이스는 그렇지 않을 수 있다. 통신 칩(906)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물는 물론, 3G, 4G, 5G 등으로서 지칭되는 임의의 다른 무선 프로토콜을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제 2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 프로세서(904)의 집적 회로 다이는 본 개시의 실시예의 구현에 따라 구축된, 점퍼 게이트를 갖는 집적 회로 구조체와 같은 하나 이상의 구조체를 포함할 수 있다. 용어 '프로세서'는 레지스터 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다.
통신 칩(906)은 통신 칩(906) 내에 패키징된 집적 회로 다이를 또한 포함한다. 통신 칩(906)의 집적 회로 다이는 본 개시의 실시예의 구현에 따라 구축된, 점퍼 게이트를 갖는 집적 회로 구조체와 같은 하나 이상의 구조체를 포함할 수 있다.
추가의 구현예에서, 컴퓨팅 디바이스(900) 내에 하우징된 다른 컴포넌트는 본 개시의 실시예의 구현에 따라 구축된, 점퍼 게이트를 갖는 집적 회로 구조체와 같은, 하나 이상의 구조체를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예에서, 컴퓨팅 디바이스(900)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저(1000)를 예시한다. 인터포저(1000)는 제 1 기판(1002)을 제 2 기판(1004)에 브리징(bridge)하는 데 사용되는 개재 기판(intervening substrate)이다. 제 1 기판(1002)은, 예를 들어, 집적 회로 다이일 수 있다. 제 2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1000)는 제 2 기판(1004)에 후속하여 결합될 수 있는 BGA(ball grid array)(1006)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예에서, 제 1 기판(1002)과 제 2 기판(1004)은 인터포저(1000)의 양측면(opposing sides)에 부착된다. 다른 실시예에서, 제 1 기판(1002)과 제 2 기판(1004)은 인터포저(1000)의 동일 측면에 부착된다. 그리고 추가의 실시예에서, 3개 이상의 기판이 인터포저(1000)를 통해 상호연결된다.
인터포저(1000)는 에폭시 수지, 유리섬유 강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현예에서, 인터포저(1000)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은, 반도체 기판에 사용하기 위한 앞서 설명된 동일한 재료를 포함할 수 있는 대안의 경성(rigid) 또는 연성(flexible) 재료로 형성될 수 있다.
인터포저(1000)는 금속 인터커넥트(1008) 및, 실리콘 관통 비아(through-silicon vias)(TSV들)(1012)를 포함하지만 이에 제한되지 않는, 비아(1010)를 포함할 수 있다. 인터포저(1000)는, 수동 디바이스 및 능동 디바이스 둘 다를 포함하는, 임베디드 디바이스(1014)를 추가로 포함할 수 있다. 그러한 디바이스는 커패시터, 디커플링 커패시터(decoupling capacitor), 저항기, 인덕터, 퓨즈, 다이오드, 트랜스포머, 센서, 및 ESD(electrostatic discharge) 디바이스를 포함하지만 이에 제한되지 않는다. RF(radio-frequency) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스가 또한 인터포저(1000) 상에 형성될 수 있다. 본 개시의 실시예에 따르면, 본 명세서에서 개시된 장치 또는 프로세스가 인터포저(1000)의 제조에서 또는 인터포저(1000)에 포함된 컴포넌트의 제조에서 사용될 수 있다.
본 개시의 실시예는 향상된 집적 회로 구조체의 점퍼 게이트를 포함한다.
요약서에서 설명된 것을 포함한, 본 개시의 실시예의 예시된 구현에 대한 상기 설명은 총망라적이거나 본 개시를 개시된 정확한 형태로 제한하는 것이 아니다. 본 개시의 특정 구현 및 본 개시에 대한 예가 예시 목적으로 본 명세서에 설명되어 있지만, 관련 기술 분야의 통상의 기술자라면 인식할 것인 바와 같이, 본 개시의 범위 내에서 다양한 등가의 수정이 가능하다.
상기 상세한 설명을 고려하여 본 개시에 대해 이들 수정이 이루어질 수 있다. 이하의 청구항에서 사용되는 용어가 본 개시를 명세서 및 청구항에 개시된 특정 구현로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 개시의 범위는 청구항 해석의 확립된 정설(doctrines)에 따라 해석되어야 하는, 이하의 청구항에 의해 전적으로 결정되어야 한다.
예시적인 실시예 1: 집적 회로 구조체는 수평 나노와이어의 수직 스택의 제 1 세그먼트를 포함한다. 수평 나노와이어의 수직 스택의 제 2 세그먼트는 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격되어 있다. 전도성 구조체가 수평 나노와이어의 수직 스택의 제 1 세그먼트와 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트한다. 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 전도성 구조체와는 반대 측에서, 제 1 소스 또는 드레인 구조체가 결합된다. 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 전도성 구조체와는 반대 측에서, 제 2 소스 또는 드레인 구조체가 결합된다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조체로서, 여기서 전도성 구조체는 서브-핀 구조체(sub-fin structure) 위에 수직으로 위치된다.
예시적인 실시예 3: 예시적인 실시예 1 또는 예시적인 실시예 2의 집적 회로 구조체로서, 여기서 전도성 구조체는, 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체의 최상면 위에, 최상면을 갖는다.
예시적인 실시예 4: 예시적인 실시예 1 내지 예시적인 실시예 3 중 어느 하나의 집적 회로 구조체로서, 여기서 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체는, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 2 세그먼트의 반도체 재료 조성과는 상이한 반도체 재료 조성을 갖는다.
예시적인 실시예 5: 예시적인 실시예 1 내지 예시적인 실시예 4 중 어느 하나의 집적 회로 구조체로서, 여기서 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체는 실리콘 및 게르마늄을 포함하고, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 2 세그먼트는 실리콘을 포함한다.
예시적인 실시예 6: 집적 회로 구조체를 제조하는 방법은, 수평 나노와이어의 수직 스택을 형성하는 단계와, 수평 나노와이어의 수직 스택을 절단해서, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 1 세그먼트와 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체를 형성하는 단계를 포함한다.
예시적인 실시예 7: 예시적인 실시예 6의 방법으로서, 여기서 전도성 구조체는 서브-핀 구조체 위에 수직으로 위치된다.
예시적인 실시예 8: 예시적인 실시예 6 또는 예시적인 실시예 7의 방법으로서, 여기서 전도성 구조체는, 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체의 최상면 위에, 최상면을 갖는다.
예시적인 실시예 9: 예시적인 실시예 6 내지 예시적인 실시예 8 중 어느 하나의 방법으로서, 여기서 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체는, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 2 세그먼트의 반도체 재료 조성과는 상이한 반도체 재료 조성을 갖는다.
예시적인 실시예 10: 예시적인 실시예 6 내지 예시적인 실시예 9 중 어느 하나의 방법으로서, 여기서 제 1 소스 또는 드레인 구조체 및 제 2 소스 또는 드레인 구조체는 실리콘 및 게르마늄을 포함하고, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 2 세그먼트는 실리콘을 포함한다.
예시적인 실시예 11: 컴퓨팅 디바이스는 보드와, 보드에 결합된 구성 요소를 포함한다. 구성 요소는 수평 나노와이어의 수직 스택의 제 1 세그먼트를 포함하는 집적 회로 구조체를 포함한다. 수평 나노와이어의 수직 스택의 제 2 세그먼트는 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격되어 있다. 전도성 구조체가 수평 나노와이어의 수직 스택의 제 1 세그먼트와 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트한다. 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 전도성 구조체와는 반대 측에서, 제 1 소스 또는 드레인 구조체가 결합된다. 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 전도성 구조체와는 반대 측에서, 제 2 소스 또는 드레인 구조체가 결합된다.
예시적인 실시예 12: 예시적인 실시예 11의 컴퓨팅 디바이스로서, 여기서 보드에 결합된 메모리를 더 포함한다.
예시적인 실시예 13: 예시적인 실시예 11 또는 예시적인 실시예 12의 컴퓨팅 디바이스로서, 여기서 보드에 결합된 통신 칩을 더 포함한다.
예시적인 실시예 14: 예시적인 실시예 11 내지 예시적인 실시예 13 중 어느 하나의 컴퓨팅 디바이스로서, 여기서 구성 요소는 패키징된 집적 회로 다이이다.
예시적인 실시예 15: 예시적인 실시예 11 내지 예시적인 실시예 14 중 어느 하나의 컴퓨팅 디바이스로서, 여기서 구성 요소는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 이루어진 그룹으로부터 선택된다.
예시적인 실시예 16: 컴퓨팅 디바이스는, 보드와, 보드에 결합된 구성 요소를 포함한다. 구성 요소는 방법에 따라서 제조된 집적 회로 구조체를 포함하고, 방법은, 수평 나노와이어의 수직 스택을 형성하는 단계와, 수평 나노와이어의 수직 스택을 절단해서, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 1 세그먼트와 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체를 형성하는 단계와, 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체를 형성하는 단계를 포함한다.
예시적인 실시예 17: 예시적인 실시예 16의 컴퓨팅 디바이스로서, 여기서 보드에 결합된 메모리를 더 포함한다.
예시적인 실시예 18: 예시적인 실시예 16 또는 예시적인 실시예 17의 컴퓨팅 디바이스로서, 여기서 보드에 결합된 통신 칩을 더 포함한다.
예시적인 실시예 19: 예시적인 실시예 16 내지 예시적인 실시예 18 중 어느 하나의 컴퓨팅 디바이스로서, 여기서 구성 요소는 패키징된 집적 회로 다이이다.
예시적인 실시예 20: 예시적인 실시예 16 내지 예시적인 실시예 19 중 어느 하나의 컴퓨팅 디바이스로서, 여기서 구성 요소는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 이루어진 그룹으로부터 선택된다.

Claims (20)

  1. 집적 회로 구조체로서,
    수평 나노와이어의 수직 스택의 제 1 세그먼트와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트와 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체와,
    상기 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체
    를 포함하는 집적 회로 구조체.
  2. 제 1 항에 있어서,
    상기 전도성 구조체는 서브-핀 구조체(sub-fin structure) 위에 수직으로 위치되는,
    집적 회로 구조체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전도성 구조체는, 상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체의 최상면 위에, 최상면을 갖는,
    집적 회로 구조체.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체는, 상기 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트의 반도체 재료 조성과는 상이한 반도체 재료 조성을 갖는,
    집적 회로 구조체.
  5. 제 4 항에 있어서,
    상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체는 실리콘 및 게르마늄을 포함하고,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트는 실리콘을 포함하는,
    집적 회로 구조체.
  6. 집적 회로 구조체를 제조하는 방법으로서,
    수평 나노와이어의 수직 스택을 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택을 절단해서, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트와 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체를 형성하는 단계
    를 포함하는 집적 회로 구조체를 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 전도성 구조체는 서브-핀 구조체 위에 수직으로 위치되는,
    집적 회로 구조체를 제조하는 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 전도성 구조체는, 상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체의 최상면 위에, 최상면을 갖는,
    집적 회로 구조체를 제조하는 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체는, 상기 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트의 반도체 재료 조성과는 상이한 반도체 재료 조성을 갖는,
    집적 회로 구조체를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 소스 또는 드레인 구조체 및 상기 제 2 소스 또는 드레인 구조체는 실리콘 및 게르마늄을 포함하고,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트는 실리콘을 포함하는,
    집적 회로 구조체를 제조하는 방법.
  11. 컴퓨팅 디바이스로서,
    보드와,
    상기 보드에 결합되며, 집적 회로 구조체를 포함하는 구성 요소
    를 포함하되,
    상기 집적 회로 구조체는,
    수평 나노와이어의 수직 스택의 제 1 세그먼트와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트와 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체와,
    상기 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체
    를 포함하는,
    컴퓨팅 디바이스.
  12. 제 11 항에 있어서,
    상기 보드에 결합된 메모리
    를 더 포함하는 컴퓨팅 디바이스.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 보드에 결합된 통신 칩
    을 더 포함하는 컴퓨팅 디바이스.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 구성 요소는 패키징된 집적 회로 다이인,
    컴퓨팅 디바이스.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 구성 요소는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 이루어진 그룹으로부터 선택되는,
    컴퓨팅 디바이스.
  16. 컴퓨팅 디바이스로서,
    보드와,
    상기 보드에 결합되며, 방법에 따라서 제조된 집적 회로 구조체를 포함하는 구성 요소
    를 포함하되,
    상기 방법은,
    수평 나노와이어의 수직 스택을 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택을 절단해서, 수평 나노와이어의 수직 스택의 제 1 세그먼트 및 상기 수평 나노와이어의 수직 스택의 제 1 세그먼트로부터 이격된 수평 나노와이어의 수직 스택의 제 2 세그먼트를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트와 상기 수평 나노와이어의 수직 스택의 제 2 세그먼트 사이에 측방향으로 위치되어서 이들과 직접 전기적으로 콘택트하는 전도성 구조체를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 1 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 1 소스 또는 드레인 구조체를 형성하는 단계와,
    상기 수평 나노와이어의 수직 스택의 제 2 세그먼트에, 상기 전도성 구조체와는 반대 측에서, 결합된 제 2 소스 또는 드레인 구조체를 형성하는 단계
    를 포함하는,
    컴퓨팅 디바이스.
  17. 제 16 항에 있어서,
    상기 보드에 결합된 메모리
    를 더 포함하는 컴퓨팅 디바이스.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 보드에 결합된 통신 칩
    을 더 포함하는 컴퓨팅 디바이스.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 구성 요소는 패키징된 집적 회로 다이인,
    컴퓨팅 디바이스.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 구성 요소는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 이루어진 그룹으로부터 선택되는,
    컴퓨팅 디바이스.
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