KR20230094963A - 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조 - Google Patents

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KR20230094963A
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모하마드 하산
니테시 쿠마르
루샤브 샤
아난드 에스 머시
프라티크 파텔
레오나르드 피 굴러
타히르 가니
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Abstract

중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조, 및 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법을 설명한다. 예를 들어, 집적 회로 구조물은 나노와이어의 수직 배열을 포함한다. 나노와이어의 수직 배열 위에 게이트 스택이 존재한다. 나노와이어의 수직 배열의 제1 단부에는 제1 에피택셜 소스 또는 드레인 구조물이 존재한다. 나노와이어의 수직 배열의 제2 단부에는 제2 에피택셜 소스 또는 드레인 구조물이 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 중앙 부분과 상기 외측 부분 사이의 계면을 갖는다.

Description

중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조{GATE-ALL-AROUND INTEGRATED CIRCUIT STRUCTURES HAVING SOURCE OR DRAIN STRUCTURES WITH REGROWN CENTRAL PORTIONS}
본 개시의 실시예는 집적 회로 구조 및 처리 분야에 관한 것으로, 구체적으로는, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조, 및 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법에 관한 것이다.
지난 수십 년 동안, 집적 회로에서 피처의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피처들로의 스케일링은 반도체 칩의 제한된 공간에서 기능 유닛의 밀도를 높일 수 있다. 예를 들어, 트랜지스터 크기를 줄이면 칩에 더 많은 수의 메모리 또는 로직 장치를 통합할 수 있으므로, 용량이 높아진 제품을 제조할 수 있다. 그러나, 끊임없이 더 큰 용량을 추구하는 데 문제가 없는 것은 아니다. 각 디바이스의 성능을 최적화해야 할 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에서, 디바이스 치수가 계속해서 축소됨에 따라 3중 게이트 트랜지스터와 같은 다중 게이트 트랜지스터가 더욱 보편화되었다. 기존 프로세스에서, 3중 게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 절연체 상의 실리콘 기판 상에 제조된다. 일부 경우에, 벌크 실리콘 기판은, 비용이 저렴하다는 이유로 그리고 덜 복잡한 3중 게이트 제조 프로세스를 가능하게 한다는 이유로 선호된다. 다른 양태에서, 마이크로전자 디바이스 치수가 10 나노미터(nm) 노드 미만으로 스케일링됨에 따라 이동성 개선 및 단채널(short channel) 제어를 유지하는 것은 디바이스 제조에 있어 난제이다. 디바이스 제조에 사용되는 나노와이어는 향상된 단채널 제어를 제공한다.
그러나, 다중 게이트 및 나노와이어 트랜지스터를 스케일링하는 것은 대가가 없지 않았다. 마이크로전자 회로의 이러한 기본 빌딩 블록의 치수가 감소하고 주어진 영역에서 제조되는 기본 구축 블록의 수가 증가함에 따라, 이들 구축 블록을 패터닝하는 데 사용되는 리소그래피 프로세스에 대한 제약이 너무 많아졌다. 특히, 반도체 스택 내 패터닝된 피처의 가장 작은 치수(임계 치수)와 이러한 피처들 사이의 간격 사이에 절충이 있을 수 있다.
도 1 내지 도 3은 본 개시의 실시예에 따른, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 동작을 나타내는 단면도이다.
도 4는 본 개시의 실시예에 따른, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 나타내는 단면도이다.
도 5는 본 개시의 일 실시예에 따른, 게이트 라인을 따라 취해진 비평면 집적 회로 구조의 단면도이다.
도 6은 본 개시의 일 실시예에 따른, 넌엔드캡(non-endcap) 아키텍처(좌측(a)) 대 자기 정렬 게이트 엔드캡(SAGE) 아키텍처(우측(b))에 대한 나노와이어 및 핀을 통해 취한 단면도이다.
도 7은 본 개시의 일 실시예에 따른, 게이트 올 어라운드 디바이스를 갖는 자기 정렬 게이트 엔드캡(SAGE) 구조를 제조하는 방법에서의 다양한 동작을 나타내는 단면도이다.
도 8a는 본 개시의 일 실시예에 따른, 나노와이어 기반 집적 회로 구조의 3차원 단면도이다.
도 8b는 본 개시의 일 실시예에 따른, a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 소스 또는 드레인의 단면도이다.
도 8c는 본 개시의 일 실시예에 따른, b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 채널의 단면도이다.
도 9는 본 개시의 일 실시예의 일 구현에 따른 컴퓨팅 장치를 도시한 것이다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저를 도시한 것이다.
중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조, 및 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법을 설명한다. 다음 설명에서, 본 개시의 실시예를 완전히 이해할 수 있도록 하기 위해, 특정 집적화 및 재료 체계와 같은 수많은 특정 세부사항이 설명된다. 본 개시의 실시예가 이러한 특정 세부사항 없이 실시될 수 있음은 당업자에게 명백할 것이다. 다른 예에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징은 본 개시의 실시예를 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적인 표현이며 반드시 축척해서 그려진 것은 아님을 이해해야 한다.
특정 용어는 다음 설명에서 참조를 위해서만 사용될 수 있으며, 따라서 제한하고자 하는 것은 아니다. 예를 들어, "상부", "하부", "위" 및 "아래"와 같은 용어는 참조되는 도면에서의 방향을 나타낸다. "전방", "후방", "배면" 및 "측면"과 같은 용어는 논의 중인 컴포넌트를 설명하는 본문 및 연관된 도면을 참조하여 분명하게 되는 일관된 그러나 임의적인 기준 프레임(frame of reference) 내에서의 컴포넌트의 부분들의 배향 및/또는 위치를 설명한다. 그러한 용어는 앞서 구체적으로 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
본 명세서에 설명된 실시예는 FEOL(front-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. FEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 반도체 기판 또는 층에 패터닝되는, 집적 회로(IC) 제조의 첫 번째 부분이다. FEOL은 일반적으로 금속 상호접속 층의 증착까지 모든 것(그러나 증착은 포함하지 않음)을 커버한다. 마지막 FEOL 작업 후, 결과는 일반적으로 절연 트랜지스터가 있는(예컨대, 어떠한 와이어도 없음) 웨이퍼이다.
본 명세서에 설명된 실시예는 BEOL(back-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. BEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 웨이퍼의 배선, 예컨대, 금속화 층 또는 층들과 상호 연결되는 IC 제조의 두 번째 부분이다. BEOL은 접촉부, 절연층(유전체), 금속 레벨 및 칩-패키지 연결을 위한 본딩 사이트(bonding site)를 포함한다. 제조 단계의 BEOL 부분에서, 접촉부(패드), 상호접속 와이어, 비아 및 유전체 구조가 형성된다. 최근의 IC 프로세스의 경우, 10개가 넘는 금속 층이 BEOL에서 추가될 수 있다.
이하에서 설명되는 실시예들은 FEOL 처리 및 구조, BEOL 처리 및 구조, 또는 FEOL 및 BEOL 처리 및 구조 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 처리 방식이 FEOL 처리 시나리오를 사용하여 설명될 수도 있지만, 그러한 접근법은 BEOL 처리에도 적용가능할 수 있다. 마찬가지로, 비록 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 설명될 수도 있지만, 그러한 접근법은 FEOL 처리에도 적용가능할 수 있다.
본 명세서에 개시된 하나 이상의 실시예는, 게이트 올 어라운드 트랜지스터에서 채널 스트레인(channel strain) 및 성장 품질을 향상시키기 위한, 이방성 에칭 및 에피택셜 소스 또는 드레인 재료의 재성장에 관한 것이다. 실시예들은 게이트 올 어라운드(gate-all-around: GAA) 집적 회로 또는 FinFET 트랜지스터 아키텍처를 포함한다. 달리 나타내지 않는 한, 본 명세서에서 나노와이어에 대한 언급은 나노와이어 또는 나노리본을 나타낼 수 있음을 이해해야 한다.
맥락을 제공하기 위해, 종래의 GAA 트랜지스터는 에피택셜 재료(epi)를 성장시키기 위한 연속 표면을 갖지 않는다. 등각 에피 성장은 잠재적으로 결함을 포함하고 채널 변형을 줄일 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 에피 형성을 위한 다수의 동작이 구현된다. 첫째, 소스/드레인 공간을 채우기 위해 등각 에피 케미스트리(conformal epi chemistry)가 사용된다. 그 다음에, 이방성 에칭을 사용하여 에피 중간에 트렌치를 만든다. 마지막으로, 상향식(bottom-up) 에피 케미스트리가 트렌치를 채우는 데 사용된다(또는 대안적으로 등각 에피 케미스트리가 트렌치를 채우는 데 사용됨). 일 실시예에서, 이방성 에칭은 제2 에피가 성장할 연속적인 표면을 제공한다. 그러한 일 실시예에서, 이것은 디바이스 성능을 개선하기 위해 더 나은 품질 성장 및 더 강한 채널 변형을 초래한다.
예시적인 프로세스 흐름에서, 도 1 내지 도 3은 본 개시의 실시예에 따른, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 동작을 나타내는 단면도이다. 도 4는 본 개시의 실시예에 따른, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 나타내는 단면도이다. 보다 일반적으로, 개시된 소스 또는 드레인 구조는 나노와이어의 스택, 나노리본의 스택 또는 핀에 인접할 수 있음을 이해해야 한다.
도 1을 참조하면, 시작 구조(100)는, 실리콘 산화물 또는 실리콘 산화물 격리 구조와 같은 격리 구조(106)를 통해 돌출하는 서브핀(104)을 갖는, 실리콘 기판과 같은 기판(102)을 포함한다. 다른 실시예에서는, 도시된 격리 구조(106)가 에피 확장부이다. 실리콘 나노와이어와 같은 복수의 나노와이어(108)가 서브핀(104) 위에 있다. 실리콘 게르마늄과 같은 희생 재료(110)가 복수의 나노와이어(108)와 교대한다. 폴리실리콘 더미 게이트 구조와 같은 더미 게이트 구조(114) 구조가 희생 재료(110) 및 복수의 나노와이어(108) 위에 있다. 실리콘 질화물 캡과 같은 유전체 캡(112)이 더미 게이트 구조(114)와 상부 희생 재료(110) 사이에 위치할 수 있다. 또 다른 실시예에서는, 유전체 캡(112)은 포함되지 않는다. 유전체 게이트 스페이서(116A) 및 내부 스페이서(116B)와 같은 게이트 스페이서가 이 단계에 포함된다.
다시 도 1을 참조하면, 초기 에피택셜 소스 또는 드레인 구조(118)는 복수의 나노와이어(108)의 단부에 형성된다. 일 실시예에서, 초기 에피택셜 소스 또는 드레인 구조(118)는 다수의 실리콘 전면으로부터 등각 에피 성장을 사용하여 형성되는데, 이는 결함으로 이어질 수 있다.
도 2를 참조하면, 초기 에피택셜 소스 또는 드레인 구조(118)의 중앙 또는 중심으로부터 에피를 제거하기 위해 방향성 에칭이 수행되어 내부에 공동(120)이 형성된 에칭된 에피택셜 소스 또는 드레인 구조(118A)를 형성한다. 일 실시예에서, 도시된 바와 같이 제각기의 에칭된 에피택셜 소스 또는 드레인 구조(118A)의 측방향 부분 내에 그리고 바닥 부분 위에 각각의 캐비티(120)가 존재한다. 일 실시예에서, 각각의 측면 부분은 도시된 바와 같이 바닥 부분의 수직 폭과 실질적으로 동일한 수평 폭을 갖는다. 다른 실시예에서, 각각의 측면 부분은 바닥 부분의 수직 폭과 동일한 것보다 더 큰 수평 폭을 갖는다. 또 다른 실시예에서, 각각의 측면 부분은 바닥 부분의 수직 폭과 동일한 것보다 더 작은 수평 폭을 갖는다.
도 3을 참조하면, 에피택셜 성장을 수행하여 에피택셜 재료(122)로 캐비티(120)를 채운다. 일 실시예에서, "제2" 에피 성장은 연속적인 표면, 예컨대 캐비티(120)에 의해 노출된 제1 에피 성장의 표면 상에 있다. 제2 에피택셜 성장은 소스 또는 드레인 구조(124)를 형성한다. 각각의 소스 또는 드레인 구조(124)는 외측 부분(118A) 내의 중앙 부분(122)을 포함한다.
도 4를 참조하면, 희생 재료(110)를 제거하고 영구 게이트 구조를 형성하기 위해 교체 게이트 프로세스 및 나노와이어 릴리스 프로세스가 사용된다. 영구 게이트 구조는 고유전율(high-k) 게이트 유전층(126) 및 금속 게이트 전극(128)을 포함할 수 있다. 부가적으로 프로세싱은 도전성 접촉부(130) 및/또는 추가 스페이서 또는 층간 유전체 재료(132)의 형성을 포함할 수 있다. 일 실시예에서, 도전성 접촉부(130)는 도시된 바와 같이, 대응하는 소스 또는 드레인 구조(124)의 중앙 부분(122) 상에만 존재한다. 대안적인 실시예에서, 도전성 접촉부(130)는 대응하는 소스 또는 드레인 구조(124)의 중앙 부분(122)과 외측 부분(118A) 모두 위에 존재한다.
다시 도 4를 참조하면, 본 개시의 일 실시예에 따르면, 집적 회로 구조(400)는 나노와이어(108)의 수직 배열을 포함한다. 나노와이어(108)의 수직 배열 위에는 게이트 스택(126/128)이 존재한다. 나노와이어(108)의 수직 배열의 제1 단부에는 제1 에피택셜 소스 또는 드레인 구조(좌측 124)가 존재한다. 나노와이어(108)의 수직 배열의 제2 단부에는 제2 에피택셜 소스 또는 드레인 구조(우측 124)가 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조(124)는 외측 부분(118A) 내에 중앙 부분(122)을 갖는다.
일 실시예에서, 중앙 부분(122)과 외측 부분(118A) 사이에 계면이 있으며, 이는 단면 분석에서 이음매로 드러날 수 있다. 일 실시예에서, 연속 인터페이스가 에피택셜 소스 또는 드레인 구조(124) 내에 형성된다.
일 실시예에서, 중앙 부분(122)은 도시된 바와 같이 외측 부분(118A)의 최상부 표면과 동일 평면에 최상부 표면을 갖는다. 다른 실시예에서, 중앙 부분(122)은 외측 부분(118A)의 최상부 표면 위에 최상부 표면을 갖는다. 다른 실시예에서, 중앙 부분(122)은 외측 부분(118A)의 최상부 표면 아래에 최상부 표면을 갖는다.
일 실시예에서, 중앙 부분(122) 및 외부 부분(118A)은 동일한 반도체 재료를 포함한다. 다른 실시예에서, 중앙 부분(122)은 외측 부분(118A)과 상이한 반도체 재료로 구성된다. 또 다른 실시예에서, 중앙 부분(122) 및 외측 부분(118A)은 상이한 도펀트 밀도를 갖는다.
보다 일반적으로, 일 실시예에서, 나노와이어(108)는 실리콘 나노와이어, 실리콘 게르마늄 나노와이어, 게르마늄 나노와이어, 또는 게르마늄 주석 나노와이어이다. 일 실시예에서, 소스 또는 드레인 구조(124)는 실리콘 소스 또는 드레인 구조(124), 실리콘 게르마늄 소스 또는 드레인 구조(124), 게르마늄 소스 또는 드레인 구조(124), 또는 게르마늄 주석 소스 또는 드레인 구조(124)이다. 일 특정 실시예에서, 나노와이어(108)의 수직 배열은 실리콘을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조(124)는 실리콘 및 게르마늄을 포함한다. 다른 특정 실시예에서, 나노와이어(108)의 수직 배열은 실리콘을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조(124)는 실리콘 및 게르마늄을 포함한다.
전반적으로, 실리콘 층은 전부는 아닐지라도 상당한 양의 실리콘으로 구성된 실리콘 재료를 기술하는 데 사용될 수 있다. 그러나, 실질적으로 100% 순수한 Si는 형성하기 어려울 수 있고, 따라서 적은 비율의 탄소, 게르마늄 또는 주석을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 Si의 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수도 있고, 증착후 처리 동안 확산 시에 Si를 "오염"시킬 수도 있다. 따라서, 실리콘 층에 관한 본 명세서에 설명된 실시예는 비교적 소량, 예를 들어 "불순물" 수준의, Ge, C 또는 Sn과 같은 비-Si 원자 또는 종을 함유하는 실리콘 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 실리콘 층은 도핑되지 않을 수도 있고 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수도 있음을 이해해야 한다.
전반적으로, 게르마늄 층은 전부는 아닐지라도 상당한 양의 게르마늄으로 구성된 게르마늄 재료를 기술하는 데 사용될 수 있다. 그러나, 실질적으로 100% 순수한 Ge는 형성하기 어려울 수 있고, 따라서 적은 비율의 실리콘, 탄소 또는 주석을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 Ge의 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수도 있고, 증착후 처리 동안 확산 시에 Ge를 "오염"시킬 수도 있다. 따라서, 게르마늄 층에 관한 본 명세서에 설명된 실시예는 비교적 소량, 예컨대 "불순물" 수준의, 탄소, 실리콘 또는 주석과 같은 비-Ge 및 또는 종을 함유하는 게르마늄 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 게르마늄 층은 도핑되지 않을 수도 있고 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수도 있음을 이해해야 한다.
전반적으로, 실리콘 게르마늄 층은 상당 부분의 실리콘과 게르마늄으로 이루어진, 예컨대 적어도 둘 다 5%의 실리콘 게르마늄 재료를 나타내는데 사용될 수 있다. 일부 실시예에서, 게르마늄의 양이 실리콘의 양보다 많다. 특정 실시예에서, 실리콘 게르마늄 층은 약 60%의 게르마늄과 약 40%의 실리콘(Si40Ge60)을 포함한다. 다른 실시예에서는, 실리콘의 양이 게르마늄의 양보다 더 많다. 특정 실시예에서, 실리콘 게르마늄 층은 약 30%의 게르마늄과 약 70%의 실리콘(Si70Ge30)을 포함한다. 실질적으로 100% 순수 실리콘 게르마늄(일반적으로 SiGe라고 함)은 형성하기 어려울 수 있으며, 따라서 소량의 탄소 또는 주석을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 SiGe의 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수도 있고, 증착후 처리 동안 확산 시에 SiGe를 "오염"시킬 수도 있다. 따라서, 실리콘 게르마늄 층에 관한 본 명세서에 설명된 실시예는 비교적 소량, 예컨대 "불순물" 수준의, 탄소 또는 주석과 같은 비-Ge 및 비-Si 원자 또는 종을 함유하는 실리콘 게르마늄 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 실리콘 게르마늄 층은 도핑되지 않을 수도 있고 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수도 있음을 이해해야 한다.
전반적으로, 게르마늄 층은 상당 부분의 게르마늄과 주석으로 이루어진, 예컨대 적어도 둘 다 5%의 게르마늄 주석의 재료를 나타내는데 사용될 수 있다. 일부 실시예에서, 게르마늄의 양이 주석의 양보다 많다. 다른 실시예에서는, 주석의 양이 게르마늄의 양보다 더 많다. 실질적으로 100% 순수 게르마늄 주석(일반적으로 GeSn이라고 함)은 형성하기 어려울 수 있으며, 따라서 소량의 탄소 또는 실리콘을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 GeSn의 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수도 있고, 증착후 처리 동안 확산 시에 GeSn을 "오염"시킬 수도 있다. 따라서, 게르마늄 주석 층에 관한 본 명세서에 설명된 실시예는 비교적 소량, 예컨대 "불순물" 수준의, 탄소 또는 실리콘과 같은 비-Ge 및 비-Sn 원자 또는 종을 함유하는 게르마늄 주석 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 게르마늄 주석 층은 도핑되지 않을 수도 있고 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수도 있음을 이해해야 한다.
다른 측면에서, 나노와이어 릴리스 처리는 리플레이스먼트 게이트 트렌치를 통해 수행될 수 있다. 이러한 릴리스 프로세스의 예는 아래에 설명되어 있다. 또한, 또 다른 양태에서, 백엔드(BE) 상호접속부 스케일링은 패터닝 복잡성으로 인해 더 낮은 성능과 더 높은 제조 비용을 초래할 수 있다. 본 명세서에 설명된 실시예는 나노와이어 트랜지스터에 대한 전면 및 후면 상호접속부 통합을 가능하게 하도록 구현될 수 있다. 본 명세서에 설명된 실시예는 상대적으로 더 넓은 상호접속 피치를 달성하기 위한 접근법을 제공할 수 있다. 그 결과 제품 성능이 향상되고 패터닝 비용이 절감될 수 있다. 실시예들은 저전력 및 고성능으로 스케일링된 나노와이어 또는 나노리본 트랜지스터의 강력한 기능을 가능하게 하도록 구현될 수 있다.
다른 양태에서, 한 쌍의 비대칭 소스 및 드레인 접촉 구조의 두 도전성 접촉 구조에 대한 접근을 가능하게 하기 위해, 본 명세서에 설명된 집적 회로 구조는 전면 구조 제조 접근법에서의 후면 노출을 사용하여 제조될 수 있다. 일부 예시적인 실시예에서, 트랜지스터 또는 다른 디바이스 구조의 후면을 드러내는 것은 웨이퍼 레벨 후면 처리를 수반한다. 종래의 TSV 유형 기술과 대조적으로, 본 명세서에 설명된 트랜지스터의 후면의 노출은 디바이스 셀의 밀도에서, 그리고 심지어 디바이스의 서브-영역 내에서 수행될 수 있다. 게다가, 트랜지스터의 후면의 이러한 노출은 전면 디바이스 처리 동안 디바이스 층이 위에 배치되어 있는 도너 기판 모두를 실질적으로 제거하기 위해 수행될 수 있다. 따라서, 트랜지스터의 후면 노출 후의 디바이스 셀의 반도체 두께가 잠재적으로 수십 또는 수백 나노미터에 불과할 것이므로 마이크론 깊이의 TSV가 불필요해진다.
본 명세서에 설명된 노출 기술은 "상향식" 디바이스 제조로부터 "센터 아웃(center-out)" 제조로 패러다임 전환을 가능하게 할 수 있으며, 여기서 "센터"는 후면으로부터 노출된 전면 제조에 채용되고, 다시 후면 제조에 채용되는 임의의 층이다. 디바이스 구조의 전면 및 후면을 모두 처리하면 주로 전면 처리에 의존할 때의 3D IC 제조와 관련된 많은 문제를 해결할 수 있다.
트랜지스터 접근법의 후면의 노출은, 예를 들어 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일부를 제거하기 위해 사용될 수 있다. 프로세스 흐름은 도너-호스트 기판 어셈블리의 입력으로 시작된다. 도너-호스트 기판에서 캐리어 층의 두께는 폴리싱(예컨대, CMP)되고/되거나 습식 또는 건식(예컨대, 플라즈마) 에칭 프로세스로 에칭된다. 캐리어 층의 조성에 적합한 것으로 알려진 임의의 연마, 폴리싱 및/또는 습식/건식 에칭 프로세스가 사용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예컨대, 실리콘)인 경우, 반도체를 박형화하는 데 적합한 것으로 알려진 CMP 슬러리를 사용할 수 있다. 마찬가지로, IV족 반도체를 박형화하는 데 적합한 것으로 알려진 임의의 습식 에칭제 또는 플라즈마 에칭 프로세스가 또한 사용될 수 있다.
일부 실시예에서, 이상에 앞서 개재 층에 실질적으로 평행한 파단면을 따라 캐리어 층이 절단된다. 절단(cleaving) 또는 파괴(fracture) 프로세스는 벌크 덩어리로서의 캐리어 층의 상당한 부분을 제거하여 캐리어 층을 제거하는 데 필요한 연마 또는 에칭 시간을 줄이는 데 사용될 수 있다. 예를 들어, 캐리어 층이 두께가 400-900 μm인 경우, 웨이퍼 수준 파괴를 촉진하는 것으로 알려진 블랭킷 주입을 실행하여 100-700 μm를 절단해낼 수 있다. 일부 예시적인 실시예에서, 가벼운 요소(예컨대, H, He, 또는 Li)는 파단면이 요구되는 캐리어 층 내 균일한 타겟 깊이로 주입된다. 이러한 절단 프로세스에 이어, 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께는 제거를 완료하기 위해 연마되거나 에칭될 수 있다. 또는, 캐리어 층이 파괴되지 않는 경우, 캐리어 층의 더 두꺼운 두께를 제거하기 위해 연마, 폴리싱 및/또는 에칭 작업이 사용될 수 있다.
다음으로, 개재층의 노출이 검출된다. 검출은 도너 기판의 후면이 거의 디바이스층까지 진행한 지점을 식별하는 데 사용된다. 캐리어 층과 개재 층에 사용된 재료들 사이의 전이를 검출하는 데 적합한 것으로 알려진 임의의 엔드포인트 검출 기술이 실행될 수 있다. 일부 실시예에서, 하나 이상의 엔드포인트 기준은 폴리싱 또는 에칭 수행 동안 도너 기판의 후면의 광 흡광도 또는 방출의 변화를 검출하는 것에 기초한다. 일부 다른 실시예에서, 엔드포인트 기준은 도너 기판 후면의 폴리싱 또는 에칭 동안 부산물의 방출 또는 흡광도(optical absorbance)의 변화와 연관된다. 예를 들어, 캐리어 층 에칭 부산물과 관련된 흡광도 또는 방출 파장은 캐리어 층 및 개재 층의 상이한 조성의 함수로서 변경될 수 있다. 다른 실시예에서, 엔드포인트 기준은 도너 기판의 후면 폴리싱 또는 에칭의 부산물 내 종의 질량 변화와 연관된다. 예를 들어, 처리의 부산물은 사중극자 질량 분석기를 통해 샘플링될 수 있고 종 질량의 변화는 캐리어 층 및 개재 층의 상이한 조성과 상관될 수 있다. 다른 예시적인 실시예에서, 엔드포인트 기준은 도너 기판의 후면과 도너 기판의 후면과 접촉하는 폴리싱 표면 사이의 마찰 변화와 연관된다.
캐리어 제거 프로세스의 불균일이 캐리어 층과 개재 층 사이의 에칭율 델타에 의해 완화될 수 있으므로, 제거 프로세스가 개재 층에 비해 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 연마, 폴리싱 및/또는 에칭 동작이 캐리어 층이 제거되는 속도보다 충분히 낮은 속도로 개재 층을 제거하는 경우 검출은 생략될 수도 있다. 엔드포인트 기준이 사용되지 않는 경우, 개재 층의 두께가 에칭의 선택성에 충분한 경우 사전 결정된 고정된 기간의 연마, 폴리싱 및/또는 에칭 동작이 개재 층 재료에서 중지될 수 있다. 일부 예에서, 캐리어 에칭 레이트:개재 층 에칭 레이트는 3:1 내지 10:1, 또는 그 이상이다.
개재 층 노출시, 개재층의 적어도 일부가 제거될 수 있다. 예를 들어, 개재층의 하나 이상의 컴포넌트 층이 제거될 수 있다. 개재층의 두께는, 예를 들면 폴리싱에 의해 균일하게 제거될 수 있다. 또는, 개재 층의 두께는 마스킹 또는 블랭킷 에칭 프로세스로 제거될 수 있다. 프로세스는 캐리어를 박형화하기 위해 사용된 것과 동일한 폴리싱 또는 에칭 프로세스를 사용할 수도 있고, 또는 별개의 프로세스 파라미터를 갖는 별개의 프로세스일 수도 있다. 예를 들어, 개재 층이 캐리어 제거 프로세스를 위한 에칭 정지를 제공하는 경우, 후자의 동작은 디바이스 층의 제거보다 개재 층의 제거를 선호하는 상이한 폴리싱 또는 에칭 프로세스를 사용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거되어야 하는 경우, 제거 프로세스는 상대적으로 느리고 웨이퍼간 균일성을 위해 최적화되며 캐리어 층 제거에 사용되는 것보다 더 정밀하게 제어될 수 있다. 사용된 CMP 프로세스는, 예를 들어 디바이스 층을 둘러싸며 인접한 디바이스 영역 사이의 전기적 절연으로서 개재 층 내에 매립된 유전체 재료(예컨대, SiO)와 반도체(예컨대, 실리콘) 사이에 매우 높은 선택도(예컨대, 100:1-300:1 또는 그 이상)를 제공하는 슬러리를 사용할 수 있다.
디바이스 층이 개재 층의 완전한 제거를 통해 드러나는 실시예의 경우, 후면 처리는 디바이스 층의 노출된 후면 또는 그 안의 특정 디바이스 영역에서 시작할 수 있다. 일부 실시예에서, 후면 디바이스 층 처리는 소스 또는 드레인 영역과 같은 디바이스 층에서 이전에 제조된 디바이스 영역과 개재 층 사이에 배치된 디바이스 층의 두께를 통한 추가 폴리싱 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 디바이스 층 후면이 습식 및/또는 플라즈마 에칭으로 리세스되는 일부 실시예에서, 이러한 에칭은 디바이스 층 후면에 상당한 비평면성 또는 토포그래피를 부여하는 패터닝된 에칭 또는 물질적으로 선택적인 에칭일 수 있다. 아래에서 추가로 설명되는 바와 같이, 패터닝은 디바이스 셀 내에 있을 수도 있고(즉, "인트라-셀" 패터닝), 디바이스 셀들에 걸쳐 있을 수도 있다(즉, "셀간" 패터닝). 일부 패터닝된 에칭 실시예에서, 개재층의 적어도 일부 두께는 후면 디바이스층 패터닝을 위한 하드 마스크로서 사용된다. 따라서, 마스킹된 에칭 프로세스는 대응하는 마스킹된 디바이스 층 에칭에 선행할 수 있다.
전술한 처리 방식의 결과로, 개재층의 후면, 디바이스층의 후면, 및/또는 디바이스 층 내의 하나 이상의 반도체 영역의 후면, 및/또는 노출된 전면 금속화를 갖는 IC 디바이스를 포함하는 도너-호스트 기판 어셈블리가 생성될 수 있다. 그 다음에 이들 노출된 영역 중 어느 하나의 추가적인 후면 처리가 다운스트림 처리 중에 수행될 수 있다.
PMOS 및/또는 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하기 위한 후속 처리 동작을 위해 위 예시적인 처리 방식으로 인한 구조가 동일하거나 유사한 형태로 사용될 수 있음을 이해해야 한다. 완성된 디바이스의 예로서, 도 5는 본 개시의 일 실시예에 따른, 게이트 라인을 따라 취해진 비평면 집적 회로 구조의 단면도를 나타낸다.
도 5를 참조하면, 반도체 구조 또는 디바이스(500)는 트렌치 격리 영역(506) 내에 비평면 활성 영역(예컨대, 돌출 핀 부분(504) 및 서브핀 영역(505)을 포함하는 핀 구조)을 포함한다. 일 실시예에서, 솔리드 핀 대신에, 비평면 활성 영역은 점선으로 표시된 바와 같이 서브핀 영역(505) 위의 나노와이어들(나노와이어(504A 및 504B)와 같은)로 분리된다. 어느 경우든, 비평면 집적 회로 구조(500)에 대한 설명을 쉽게 하기 위해, 비평면 활성 영역(504)은 아래에서 돌출 핀 부분으로서 참조된다. 일 실시예에서, 제조 프로세스는 재성장된 중앙 부분을 갖는 에피택셜 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다.
게이트 라인(508)은 비평면 활성 영역의 돌출 부분(504)(적절한 경우 주변 나노와이어(504A 및 504B) 포함)과 트렌치 격리 영역(506)의 일부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 또한 유전체 캡 층(554)을 포함할 수 있다. 이러한 관점에서 게이트 접촉부(514) 및 상부 게이트 접촉 비아(516)가 또한 상부 금속 상호접속부(560)와 함께 볼 수 있으며, 이들 모두는 층간 유전체 스택 또는 층(570)에 배치된다. 또한 도 5의 관점에서 볼 때, 게이트 접촉부(514)는 일 실시예에서 트렌치 격리 영역(506) 위에 배치되지만 비평면 활성 영역 위에는 배치되지 않는다. 다른 실시예에서, 게이트 접촉부(514)는 비평면 활성 영역 위에 위치한다.
일 실시예에서, 반도체 구조 또는 디바이스(500)는 fin-FET 디바이스, 3중 게이트 디바이스, 나노리본 디바이스, 또는 나노와이어 디바이스와 같은 비평면 디바이스이지만 이에 제한되지는 않는다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 구성되거나 형성된다. 그러한 일 실시예에서, 게이트 라인(508)의 게이트 전극 스택은 3차원 바디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
도 5에 또한 도시된 바와 같이, 일 실시예에서 인터페이스(580)는 돌출 핀 부분(504)과 서브핀 영역(505) 사이에 존재한다. 인터페이스(580)는 도핑된 서브핀 영역(505)과 약하게 도핑되거나 또는 도핑되지 않은 상부 핀 부분(504) 사이의 전이 영역일 수 있다. 이러한 일 실시예에서, 각각의 핀은 폭이 대략 10 나노미터 이하이고, 서브핀 도펀트는 서브핀 위치에서 인접한 고체 상태 도핑 층으로부터 선택적으로 공급된다. 그러한 일 특정 실시예에서, 각각의 핀은 폭이 10 나노미터 미만이다.
도 5에 도시되어 있지는 않지만, 돌출 핀 부분(504)의 또는 이에 인접한 소스 또는 드레인 영역은 게이트 라인(508)의 양쪽, 즉 페이지 안쪽 및 바깥쪽에 있다는 것을 이해해야 한다. 일 실시예에서, 소스 또는 드레인 위치에서 돌출 핀 부분(504)의 재료가 제거되고, 예를 들어 에피택셜 증착에 의해 다른 반도체 재료로 대체되어 재성장된 중앙 부분을 포함하는 소스 또는 드레인 구조를 형성한다. 소스 또는 드레인 영역은 트렌치 격리 영역(506)의 유전층 높이 아래로, 즉 서브핀 영역(505) 내부로 연장될 수 있다. 본 개시의 실시예에 따르면, 더 많이 도핑된 서브핀 영역, 즉 인터페이스(580) 아래의 핀의 도핑된 부분은 벌크 반도체 핀의 이 부분을 통한 소스-드레인 누출을 억제한다.
도 5을 다시 참조하면, 일 실시예에서 핀(504/505)(및 가능하게는 나노와이어(504A 및 504B))은 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은 전하 캐리어로 도핑될 수 있는 결정질 실리콘 게르마늄 층으로 구성되지만 이에 한정되지는 않는다.
일 실시예에서, 트렌치 격리 영역(506), 및 본 명세서 전체에 걸쳐 설명된 트렌치 격리 영역(트렌치 격리 구조 또는 트렌치 격리 층)은 궁극적으로 전기적으로 격리하거나 또는 하부 벌크 기판으로부터의 영구 게이트 구조의 부분들의 격리에 기여하거나 또는 격리 핀 활성 영역과 같은 하부 벌크 기판 내에 형성된 활성 영역을 격리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 격리 영역(506)은 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 또는 탄소 도핑된 실리콘 나이트라이드와 같은 유전체 재료로 구성되지만 이들로 한정되지는 않는다.
게이트 라인(508)은 게이트 유전층(552) 및 게이트 전극층(550)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전층은 고유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전층은 하프늄 옥사이드, 하프늄 옥시나이트라이드, 하프늄 실리케이트, 란탄 옥사이드, 지르코늄 옥사이드, 지르코늄 실리케이트, 탄탈륨 옥사이드, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 옥사이드, 알루미늄 옥사이드, 납 스칸듐 탄탈륨 옥사이드, 납 아연 니오베이트, 또는 이들의 조합과 같은 재료로 구성되지만 이에 제한되지는 않는다. 또한, 게이트 유전층의 일부분은 기판 핀(504)의 상위 몇 개 층으로부터 형성된 자연 산화물 층을 포함할 수 있다. 일 실시예에서, 게이트 유전층은 상부 고유전율 부분과 반도체 재료의 산화물로 이루어진 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전층은 하프늄 산화물의 상부 부분과 실리콘 다이옥사이드 또는 실리콘 옥시나이트라이드의 바닥 부분으로 구성된다. 일부 구현들에서, 게이트 유전체의 일부분은 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"형 구조이다.
일 실시예에서, 게이트 전극은 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물과 같은 금속층으로 구성되지만 이에 제한되지는 않는다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정층 위에 형성된 비-일함수 설정 충전 재료로 구성된다. 게이트 전극층은 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지 여부에 따라 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극 층은 2개 이상의 금속 층들의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 도전성 충전 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 산화물, 예컨대 루테늄 옥사이드를 포함하지만 이에 제한되지 않는다. P형 금속층은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금, 및 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드 및 알루미늄 카바이드와 같은 이들 금속의 탄화물을 포함하지만 이에 제한되지 않는다. N형 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다. 일부 구현들에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"형 구조로 이루어진다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면 층일 수 있다. 본 개시의 다른 구현에서, 게이트 전극은 U자형 구조와 평면의 비U자형 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 U자형이 아닌 층 위에 형성된 하나 이상의 U자형 금속 층으로 구성될 수 있다.
게이트 전극 스택과 연관된 스페이서는 자기 정렬 접촉부와 같은 인접한 도전성 접촉부로부터 영구 게이트 구조를 궁극적으로 전기적으로 절연시키거나 절연에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서는 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 또는 탄소 도핑된 실리콘 나이트라이드와 같은 유전체 재료로 구성되지만 이들로 한정되지는 않는다.
게이트 접촉부(514) 및 상부 게이트 접촉부 비아(516)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 하나 이상의 접촉부 또는 비아는 금속 종으로 구성된다. 금속 종은 텅스텐, 니켈 또는 코발트와 같은 순금속일 수도 있고, 금속-금속 합금 또는 금속-반도체 합금(예컨대, 실리사이드 재료)과 같은 합금일 수도 있다.
일 실시예(도시되지는 않았지만)에서, 등록 예산(registration budget)이 매우 빠듯한 리소그래피 단계의 사용을 제거하면서, 기존의 게이트 패턴(508)에 기본적으로 완벽하게 정렬되는 접촉 패턴이 형성된다. 다른 실시예에서, 모든 접촉부는 전면에 접속되고 비대칭이 아니다. 이러한 일 실시예에서, 자기 정렬 방식은 (예컨대, 종래에 구현된 건식 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하여 접촉 개구를 생성하는 것을 가능하게 한다. 일 실시예에서, 접촉 플러그 리소그래피 동작과 조합하여 기존 게이트 패턴을 이용함으로써 접촉 패턴이 형성된다. 그러한 일 실시예에서, 이 접근법은 종래의 접근법에서 사용되는 접촉 패턴을 생성하기 위해 꼭 필요한 리소그래피 동작의 필요성을 제거할 수 있게 한다. 일 실시예에서, 트렌치 접촉 그리드는 개별적으로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 접촉 그리드는 게이트 격자 패터닝 이후 게이트 격자 절단 전에 형성된다.
일 실시예에서, 구조(500)를 제공하는 것은 대체 게이트 프로세스에 의한 게이트 스택 구조(508)의 제조를 포함한다. 이러한 방식에서, 폴리실리콘 또는 실리콘 나이트라이드 기둥 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체될 수 있다. 하나의 그러한 실시예에서, 영구 게이트 유전층은 또한 이전 처리를 통해 넘어오는 것과 달리 이 프로세스에서 또한 형성된다. 일 실시예에서, 건식 에칭 또는 습식 에칭 프로세스에 의해 더미 게이트가 제거된다. 일 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트는 실리콘 나이트라이드로 구성되고 수성 인산을 포함하는 습식 에칭으로 제거된다.
다시 도 5를 참조하면, 반도체 구조 또는 디바이스(500)의 구성은 격리 영역 위에 게이트 접촉부를 배치한다. 이러한 구성은 레이아웃 공간을 비효율적으로 사용하는 것으로 보일 수 있다. 그러나, 또 다른 실시예에서, 반도체 디바이스는 활성 영역 위에, 예컨대 핀(505) 위에 그리고 트렌치 접촉 비아와 동일한 층에 형성된 게이트 전극의 부분과 접촉하는 접촉 구조를 갖는다.
전술한 프로세스의 모든 양태가 본 개시의 실시예의 사상 및 범위 내에 속하도록 실시될 필요는 없다는 점을 이해해야 한다. 또한, 본 명세서에 설명된 프로세스는 하나 또는 복수의 반도체 디바이스를 제조하는데 사용될 수 있다. 반도체 디바이스는 트랜지스터 또는 이와 유사한 디바이스일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스는 로직 또는 메모리용 금속 산화물 반도체(MOS) 트랜지스터이거나 바이폴라 트랜지스터이다. 또한, 일 실시예에서, 반도체 디바이스는 3중 게이트 디바이스, 독립적으로 액세스되는 이중 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 서브-10 나노미터(10 nm) 기술 노드에서 반도체 디바이스를 제조하는데 특히 유용할 수 있다.
일 실시예에서, 본 명세서 전체에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 이를 포함한다. 적절한 유전체 재료의 예는 실리콘의 산화물(예컨대, 실리콘 다이옥사이드(SiO2)), 도핑된 실리콘의 산화물, 플루오르화된 실리콘의 산화물, 탄소 도핑된 실리콘의 산화물, 당해 기술분야에 알려진 다양한 저유전율(low-k) 재료 및 이들의 조합을 포함하지만 이에 제한되지 않는다. 층간 유전체 재료는, 예를 들어 화학 기상 증착(CVD), 물리적 기상 증착(PVD)과 같은 통상적인 기술에 의해, 또는 다른 증착 방법에 의해 형성될 수 있다.
일 실시예에서, 본 명세서 전체에 걸쳐 또한 사용되는 바와 같이, 금속 라인 또는 상호접속 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 도전성 구조로 구성된다. 일반적인 예는 구리와 주변 ILD 재료 사이에 장벽 층을 포함할 수도 있고 포함하지 않을 수도 있는 구리 라인 및 구조의 사용이다. 본 명세서에 사용된 바와 같이, 금속이라는 용어는 합금, 스택, 및 다수의 금속의 다른 조합을 포함한다. 예를 들어, 금속 상호접속 라인은 장벽 층(예컨대, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층), 상이한 금속 또는 합금의 스택 등을 포함할 수 있다. 따라서, 상호접속 라인은 단일 재료 층일 수도 있고, 또는 도전성 라이너 층 및 충전 층을 포함하는 여러 층으로 형성될 수도 있다. 전기도금, 화학적 기상 증착 또는 물리적 기상 증착과 같은 임의의 적절한 증착 프로세스가 상호접속 라인을 형성하기 위해 사용될 수 있다. 일 실시예에서, 상호접속 라인은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 합금과 같은 도전성 재료로 구성되지만 이에 제한되지는 않는다. 상호접속 라인은 또한 본 기술분야에서 트레이스, 와이어, 라인, 금속, 또는 단순히 상호접속이라고도 한다.
일 실시예에서, 본 명세서 전체에 걸쳐 사용되는 바와 같이, 하드마스크 재료, 캡핑 층, 또는 플러그는 층간 유전체 재료와 상이한 유전체 재료로 구성된다. 일 실시예에서, 상이한 하드마스크, 캡핑 또는 플러그 재료가 상이한 영역에서 사용될 수 있어, 서로에 대해 그리고 하부 유전체 및 금속 층에 대해 상이한 성장 또는 에칭 선택성을 제공할 수 있다. 일부 실시예에서, 하드마스크 층, 캡핑 또는 플러그 층은 실리콘의 질화물(예컨대, 실리콘 나이트라이드) 층 또는 실리콘의 산화물 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적절한 재료는 탄소 기반 재료를 포함할 수 있다. 특정 구현에 따라 당업계에 공지된 다른 하드마스크, 캡핑 또는 플러그 층이 사용될 수 있다. 하드마스크, 캡핑 또는 플러그 층은 CVD, PVD 또는 다른 증착 방법에 의해 형성될 수 있다.
일 실시예에서, 또한 본 명세서 전체에 걸쳐 사용되는 바와 같이, 리소그래피 동작은 193nm 액침 노광(immersion lithography)(i193), EUV 및/또는 EBDW 리소그래피 등을 사용하여 수행된다. 포지티브 톤 또는 네거티브 톤 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래픽 마스킹 부분, 반사방지 코팅(ARC) 층, 및 포토레지스트 층으로 구성된 삼중층 마스크이다. 이러한 특정 실시예에서, 토포그래픽 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
다른 양태에서, 하나 이상의 실시예는 자기 정렬된 게이트 엔드캡(SAGE) 구조에 의해 분리된 인접 반도체 구조 또는 디바이스에 관한 것이다. 특정 실시예는 SAGE 아키텍처에서 다중 폭(multi-Wsi) 나노와이어 및 나노리본의 통합에 관한 것일 수 있고 SAGE 벽에 의해 분리될 수 있다. 일 실시예에서, 나노와이어/나노리본은 프론트-엔드 프로세스 흐름의 SAGE 아키텍처 부분에서 다중 Wsi와 통합된다. 이러한 프로세스 흐름은 저전력 및 고성능의 차세대 트랜지스터의 강력한 기능을 제공하기 위해 상이한 Wsi의 나노와이어 및 나노리본의 통합을 포함할 수 있다. 관련 에피택셜 소스 또는 드레인 영역이 매립될 수 있고(예컨대, 나노와이어의 일부가 제거된 다음 소스 또는 드레인(S/D) 성장이 수행됨), 재성장된 중앙 부분이 되거나 또는 이를 포함할 수 있다.
추가 컨텍스트를 제공하기 위해, 자기 정렬된 게이트 엔드캡(SAGE) 아키텍처의 장점은 더 높은 레이아웃 밀도, 특히 확산 간격에 대한 확산의 스케일링을 가능하게 하는 것을 포함할 수 있다. 예시적인 비교를 제공하기 위해, 도 6은 본 개시의 일 실시예에 따른, 넌엔드캡(non-endcap) 아키텍처(좌측(a))와 자기 정렬 게이트 엔드캡(SAGE) 아키텍처(우측(b))에 대해 나노와이어 및 핀을 통해 취한 단면도이다.
도 6의 좌측(a)을 참조하면,집적 회로 구조(600)는 핀(604)의 하부를 횡방향으로 둘러싸는 격리 구조(608) 위로 소정 양(606)만큼 돌출된 핀(604)을 갖는 기판(602)을 포함한다. 핀의 상부 부분은 도시된 바와 같이 완화된 버퍼 층(622) 및 결함 수정 층(620)을 포함할 수 있다. 대응하는 나노와이어(605)는 핀(604) 위에 있다. 디바이스를 제조하기 위해 게이트 구조가 집적 회로 구조(600) 위에 형성될 수 있다. 그러나, 핀(604)/나노와이어(605) 쌍 사이의 간격을 증가시킴으로써 그러한 게이트 구조의 브레이크(break)가 조정될 수 있다.
반면에, 도 6의 우측(b)을 참조하면, 집적 회로 구조(650)는 핀(654)의 하부를 횡방향으로 둘러싸는 격리 구조(658) 위로 소정 양(656)만큼 돌출된 핀(654)을 갖는 기판(652)을 포함한다. 핀의 상부 부분은 도시된 바와 같이 완화된 버퍼 층(672) 및 결함 수정 층(670)을 포함할 수 있다. 대응하는 나노와이어(655)는 핀(654) 위에 있다. (도시된 바와 같이 그 위에 하드마스크를 포함할 수 있는) 격리 SAGE 벽(660)이 격리 구조(652) 내에 그리고 인접한 핀(654)/나노와이어(655) 쌍 사이에 포함된다. 격리 SAGE 벽(660)과 가장 가까운 핀(654)/나노와이어(655) 쌍 사이의 거리는 게이트 엔드캡 간격(662)을 정의한다. 디바이스를 제조하기 위해 게이트 구조가 절연 SAGE 벽 사이에서 집적 회로 구조(600) 위에 형성될 수 있다. 이러한 게이트 구조의 브레이크는 격리 SAGE 벽에 의해 주어진다. 격리 SAGE 벽(660)이 자기 정렬되기 때문에, 기존 접근 방식의 제한이 최소화되어 확산 간격에 대한 보다 적극적인 확산을 가능하게 할 수 있다. 게다가, 게이트 구조는 모든 위치에 브레이크를 포함하기 때문에, 개별 게이트 구조 부분은 격리 SAGE 벽(660) 위에 형성된 로컬 상호접속부에 의해 연결된 층일 수 있다. 일 실시예에서, 도시된 바와 같이, SAGE 벽(660) 각각은 하부 유전체 부분 및 하부 유전체 부분 상의 유전체 캡을 포함한다. 본 개시의 실시예에 따르면, 도 6과 관련된 구조를 위한 제조 프로세스는, 재성장된 중앙 부분을 포함할 수 있는, 에피택셜 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다.
자기 정렬된 게이트 엔드캡(SAGE) 처리 방식은 마스크 오정렬을 설명하기 위해 추가 길이를 요구하지 않고 핀에 자기 정렬된 게이트/트렌치 접촉 엔드캡의 형성을 포함한다. 따라서, 트랜지스터 레이아웃 영역의 축소를 가능하게 하는 실시예가 구현될 수 있다. 본 명세서에서 설명하는 실시예들은 게이트 벽, 격리 게이트 벽 또는 자기 정렬된 게이트 엔드캡(SAGE) 벽으로 지칭될 수도 있는 게이트 엔드캡 격리 구조의 제조를 포함할 수 있다.
이웃하는 디바이스들을 분리시키는 SAGE 벽을 갖는 구조에 대한 예시적인 처리 방식에서, 도 7은 본 개시의 일 실시예에 따른, 게이트 올 어라운드 디바이스를 사용하여 자기 정렬된 게이트 엔드캡(SAGE) 구조를 제조하는 방법에서 다양한 동작을 나타내는 단면도를 도시한다.
도 7의 (a) 부분을 참조하면, 시작 구조는 기판(702) 위의 나노와이어 패터닝 스택(704)을 포함한다. 리소그래피 패터닝 스택(706)은 나노와이어 패터닝 스택(704) 위에 형성된다. 나노와이어 패터닝 스택(704)은, 도시된 바와 같이 완화된 버퍼 층(782) 및 결함 수정 층(780) 위에 있을 수 있는 교번하는 희생층(710) 및 나노와이어 층(712)을 포함한다. 보호 마스크(714)는 나노와이어 패터닝 스택(704)과 리소그래피 패터닝 스택(706) 사이에 있다. 일 실시예에서, 리소그래피 패터닝 스택(706)은 토포그래픽 마스킹 부분(720), 반사방지 코팅(ARC) 층(722), 및 포토레지스트 층(724)으로 구성된 삼중층 마스크이다. 이러한 특정 실시예에서, 토포그래픽 마스킹 부분(720)은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅 층(722)은 실리콘 ARC 층이다.
도 7의 (b) 부분을 참조하면, 부분 (a)의 스택이 리소그래피 방식으로 패터닝된 다음 에칭되어 패터닝된 기판(702) 및 트렌치(730)를 포함하는 에칭된 구조를 제공한다.
도 7의 (c) 부분을 참조하면, 부분 (b)의 구조가 트렌치(730) 내에 형성된 SAGE 재료(742) 및 격리 층(740)을 갖는다. 그 다음에, 패터닝된 토포그래픽 마스킹 층(720')이 노출 된 상부층으로 남도록 구조물이 평탄화된다.
도 7의 (d) 부분을 참조하면, 격리 층(740)이 패터닝된 기판(702)의 상부면 아래로 리세스되어, 예를 들어 돌출 핀 부분을 정의하고 SAGE 벽(742) 아래에 트렌치 격리 구조(741)를 제공한다.
도 7의 (e) 부분을 참조하면, 희생층(710)이 적어도 채널 영역에서 제거되어 나노와이어(712A 및 712B)를 릴리스한다. 도 7의 (e) 부분의 구조를 형성한 후에, 나노와이어(712B 또는 712A) 주위, 기판(702)의 돌출 핀 위, 및 SAGE 벽(742) 사이에 게이트 스택이 형성될 수 있다. 일 실시예에서, 게이트 스택 형성 전에, 보호 마스크(714)의 나머지 부분이 제거된다. 다른 실시예에서, 보호 마스크(714)의 나머지 부분은 처리 방식의 부산물로서 절연 핀 햇(insulating fin hat)으로서 유지된다.
도 7의 (e) 부분을 다시 참조하면, 소스 또는 드레인 영역이 페이지 안쪽 및 바깥쪽으로 위치하는 채널 뷰가 도시되어 있음을 이해해야 한다. 일 실시예에서, 나노와이어(712B)를 포함하는 채널 영역은 나노와이어(712A)를 포함하는 채널 영역보다 작은 폭을 갖는다. 따라서, 일 실시예에서, 집적 회로 구조는 다중 폭(multi-Wsi) 나노와이어를 포함한다. 712B 및 712A의 구조는 각각 나노와이어 및 나노리본으로 구별될 수 있지만, 이러한 구조는 모두 본 명세서에서 일반적으로 나노와이어로 지칭된다. 또한 핀/나노와이어 쌍에 대한 참조 또는 묘사는 핀 및 하나 이상의 상부 나노와이어를 포함하는 구조(예컨대, 두 개의 상부 나노와이어가 도 7에 도시됨)를 지칭함을 이해해야 한다. 본 개시의 실시예에 따르면, 도 7과 관련된 구조를 위한 제조 프로세스는, 재성장된 중앙 부분을 포함할 수 있는, 에피택셜 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다.
일 실시예에서, 본 명세서 전체에 걸쳐 설명된 바와 같이, 자기 정렬된 게이트 엔드캡(SAGE) 격리 구조는 영구 게이트 구조의 일부를 서로로부터 궁극적으로 전기적으로 격리하거나 이들의 격리에 기여하는 데 적합한 재료 또는 재료들로 구성될 수 있다. 예시적인 재료 또는 재료 조합은 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 또는 탄소 도핑된 실리콘 나이트라이드와 같은 단일 재료 구조를 포함한다. 다른 예시적인 재료들 또는 재료 조합은 하부 부분 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 또는 탄소 도핑된 실리콘 나이트라이드 및 하프늄 옥사이드와 같은 상부 부분 고유전률 재료를 갖는 다층 스택을 포함한다.
3개의 수직으로 배열된 나노와이어를 갖는 예시적인 집적 회로 구조를 강조하기 위해, 도 8a는 본 개시의 일 실시예에 따른 나노와이어 기반 집적 회로 구조의 3차원 단면도를 나타낸다. 도 8b는 a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 소스 또는 드레인의 단면도이다. 도 8c는 b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 채널의 단면도이다.
도 8a를 참조하면, 집적 회로 구조(800)는 기판(802) 위에 하나 이상의 수직으로 적층된 나노와이어들(804 세트)을 포함한다. 일 실시예에서, 도시된 바와 같이, 완화된 버퍼 층(802C), 결함 수정 층(802B), 및 하부 기판 부분(802A)이 도시된 바와 같이 기판(802)에 포함된다. 최하부 나노와이어 아래에 있고 기판(802)으로부터 형성된 선택적인 핀은, 예시를 위해 나노와이어 부분을 강조하기 위해 도시되어 있지 않다. 본 명세서에서의 실시예는 단일 와이어 디바이스 및 다중 와이어 디바이스 모두를 대상으로 한다. 예로서, 나노와이어(804A, 804B 및 804C)를 갖는 3개의 나노와이어 기반 디바이스가 예시 목적으로 도시되어 있다. 설명을 쉽게 하기 위해, 나노와이어(804A)를 예로 사용하며, 여기서 나노와이어들 중 하나에 집중하여 설명한다. 하나의 나노와이어의 속성이 설명되는 경우, 복수의 나노와이어에 기초한 실시예는 각각의 나노와이어에 대해 동일하거나 본질적으로 동일한 속성을 가질 수 있음을 이해해야 한다.
나노와이어들(804) 각각은 나노와이어에 채널 영역(806)을 포함한다. 채널 영역(806)은 길이(L)를 갖는다. 도 8c를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레(Pc)를 갖는다. 도 8a 및 8c를 참조하면, 게이트 전극 스택(808)은 채널 영역(806) 각각의 전체 둘레(Pc)를 둘러싼다. 게이트 전극 스택(808)은 채널 영역(806)과 게이트 전극(도시되어 있지 않음) 사이의 게이트 유전층과 함께 게이트 전극을 포함한다. 일 실시예에서, 채널 영역은 하부 기판 재료 또는 상부 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(808)에 의해 완전히 둘러싸여 있다는 점에서 분리된다. 따라서, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 채널 영역들(806)은 또한 서로에 대해 분리되어 있다.
도 8a 및 8b 모두를 참조하면, 집적 회로 구조(800)는 한 쌍의 비독립적(non-discrete) 소스 또는 드레인 영역(810/812)을 포함한다. 비독립적 소스 또는 드레인 영역(810/812)의 쌍은 복수의 수직으로 적층된 복수의 나노와이어(804)의 채널 영역(806)의 양쪽에 있다. 비독립적 소스 또는 드레인 영역(810/812)의 쌍은 복수의 수직으로 적층된 복수의 나노와이어(804)의 채널 영역(806)에 인접해 있다. 하나의 이러한 실시예에서, 도시되지 않았지만, 한 쌍의 비독립적(non-discrete) 소스 또는 드레인 영역(810/812)의 쌍은, 채널 영역(806) 너머로 연장되는 나노와이어 부분들 상에서 그리고 이들 사이에서 에피택셜 성장이 존재한다(여기서 나노와이어 단부는 소스 또는 드레인 구조 내에 보인다)는 점에서, 채널 영역(806)에 대해 직접적으로 수직으로 인접한다. 다른 실시예에서, 도 8a에 도시된 바와 같이, 한 쌍의 비독립적 소스 또는 드레인 영역(810/812)은 이들이 나노와이어들 사이가 아니라 나노와이어의 단부에 형성된다는 점에서 채널 영역(806)에 대해 간접적으로 수직으로 인접한다. 일 실시예에서, 소스 또는 드레인 영역(810/812)은, 재성장된 중앙 부분을 포함하는 비독립적(non-discrete) 소스 또는 드레인 영역이다.
일 실시예에서, 도시된 바와 같이, 소스 또는 드레인 영역(810/812)은, 나노와이어(804)의 각 채널 영역(806)에 대해 개별 및 분리된 소스 또는 드레인 영역이 없다는 점에서 비독립적이다. 따라서, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 소스 또는 드레인 영역(810/812)은 각각의 나노와이어에 대해 개별적인 것과 대조적으로 글로벌 또는 통합된 소스 또는 드레인 영역이다. 즉, 단일 통합 피처가 복수(이 경우에는 3개)의 나노와이어(804)에 대해 그리고 보다 구체적으로는 하나 초과의 개별 채널 영역(806)에 대해 소스 또는 드레인 영역으로 사용된다는 점에서 비독립적 소스 또는 드레인 영역(810/812)은 포괄적(global)이다. 일 실시예에서, 개별 채널 영역(806)의 길이에 직교하는 단면에서 보면, 도 8b에 도시된 바와 같이 비독립형 소스 또는 드레인 영역(810/812)의 쌍 각각이 대략 직사각형이고, 테이퍼형 바닥 부분과 상부 정점 부분을 갖는다.
본 개시의 실시예에 따르면, 도 8a 및 8b에 도시된 바와 같이, 집적 회로 구조(800)는 한 쌍의 접촉부(814)을 더 포함하고, 각 접촉부(814)는 한 쌍의 비독립형 소스 또는 드레인 영역(810/812) 중 하나 상에 존재한다. 그러한 일 실시예에서, 수직적인 의미에서, 각각의 접촉부(814)는 각각의 비독립형 소스 또는 드레인 영역(810/812)을 완전히 둘러싼다. 다른 양태에서, 비독립형 소스 또는 드레인 영역(810/812)의 전체 둘레가 접촉부(814)와 접촉하도록 접근 가능하지는 않을 수 있으며, 따라서 도 8b에 도시된 바와 같이 접촉부(814)는 비독립형 소스 또는 드레인 영역(810/812)을 부분적으로만 둘러싼다. 도시되지 않은 대조적인 실시예에서, a-a' 축을 따라 취해진 비독립형 소스 또는 드레인 영역(810/812)의 전체 둘레는 접촉부(814)에 의해 둘러싸여 있다.
도 8a를 다시 참조하면, 일 실시예에서 집적 회로 구조(800)는 한 쌍의 스페이서(816)를 더 포함한다. 도시된 바와 같이, 한 쌍의 스페이서(816)의 외부는 비독립형 소스 또는 드레인 영역(810/812)의 부분과 중첩하여, 한 쌍의 스페이서(816) 아래에 비독립형 소스 또는 드레인 영역(810/812)의 "매립(embedded)" 부분을 제공한다. 또한 도시된 바와 같이, 비독립형 소스 또는 드레인 영역(810/812)의 매립 부분은 한 쌍의 스페이서(816) 전체 아래로 연장된다.
기판(802)은 집적 회로 구조 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 실리콘, 게르마늄, 실리콘-게르마늄, 게르마늄-주석, 실리콘-게르마늄-주석, 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지 않는 재료의 단결정으로 구성된 하부 벌크 기판을 포함한다. 실리콘 다이옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있지만 이에 제한되지 않는 재료로 구성된 상부 절연체 층은 하부 벌크 기판 상에 있다. 따라서, 구조(800)는 시작 절연체 상의 반도체(semiconductor-on-insulator) 기판으로부터 제조될 수 있다. 또는, 구조(800)는 벌크 기판으로부터 직접 형성되고 전술한 상부 절연체 층 대신에 전기 절연 부분을 형성하기 위해 국부 산화가 사용된다. 다른 대안적인 실시예에서, 구조(800)는 벌크 기판으로부터 직접 형성되고 그 위에 나노와이어와 같은 전기적으로 격리된 활성 영역을 형성하기 위해 도핑이 사용된다. 그러한 일 실시예에서, 제1 나노와이어(즉, 기판에 근접한)는 오메가-FET 유형구조의 형태이다.
일 실시예에서, 나노와이어(804)는 후술하는 바와 같이 와이어 또는 리본의 크기를 가질 수 있고, 각진 모서리 또는 둥근 모서리를 가질 수 있다. 일 실시예에서, 나노와이어(804)는 실리콘, 게르마늄, 또는 이들의 조합과 같은 재료로 구성되지만, 이에 제한되지는 않는다. 그러한 일 실시예에서, 나노와이어는 단결정이다. 예를 들어, 실리콘 나노와이어(804)의 경우, 단결정 나노와이어는, 예를 들어 z-방향으로 <100> 평면을 갖는 (100) 전역 배향에 기초할 수 있다. 아래에 설명하는 바와 같이, 다른 방향도 고려할 수 있다. 일 실시예에서, 단면 관점에서 나노와이어(804)의 치수는 나노 규모이다. 예를 들어, 일 특정 실시예에서, 나노와이어(804)의 최소 치수는 대략 20 나노미터 미만이다. 일 실시예에서, 나노와이어(804)는 특히 채널 영역(806)에서 변형 재료로 구성된다.
도 8c를 참조하면, 일 실시예에서, 각각의 채널 영역(806)은 폭(Wc) 및 높이(Hc)를 가지며, 폭(Wc)은 높이(Hc)와 거의 동일하다. 즉, 두 경우 모두에서, 채널 영역(806)은 단면 프로파일이 정사각형이거나 모서리가 둥근 경우 원형이다. 다른 양태에서, 채널 영역의 폭 및 높이는 명세서 전체에 걸쳐 기술된 나노리본의 경우와 같이 동일할 필요는 없다.
일 실시예에서, 본 명세서 전체에 걸쳐 설명된 바와 같이, 집적 회로 구조는 finFET 또는 대응하는 하나 이상의 상부 나노와이어 구조를 갖는 3중 게이트 디바이스와 같은 비평면 디바이스를 포함하지만 이에 제한되지는 않는다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디 위에 놓이는 하나 이상의 개별 나노와이어 채널 부분을 갖는 3차원 바디로 구성되거나 형성된다. 그러한 일 실시예에서, 게이트 구조는 3차원 바디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싸고, 또한 하나 이상의 개별 나노와이어 채널 부분 각각을 둘러싼다.
일 실시예에서, 본 명세서 전체에 걸쳐 설명된 바와 같이, 하부 기판은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판은 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은(이에 국한되지 않음) 전하 캐리어로 도핑되어 활성 영역을 형성하는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판 내의 실리콘 원자의 농도는 97%를 넘는다. 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 위에 성장된 에피택셜 층, 예를 들어, 붕소 도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판은 갈륨 나이트라이드, 갈륨 포스파이드, 갈륨 비소, 인듐 포스파이드, 인듐 안티모나이드, 인듐 갈륨 아스나이드, 알루미늄 갈륨 아스나이드, 인듐 갈륨 포스파이드 또는 이들의 조합과 같은 III-V족 재료로 구성되지만 이에 제한되지 않는다. 일 실시예에서, 벌크 기판은 III-V족 물질로 구성되고 전하 캐리어 도펀트 불순물 원자는 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르와 같으나 이에 제한되지 않는 것들이다.
본 명세서에 개시된 실시예는 다양한 여러 유형의 집적 회로 및/또는 마이크로전자 디바이스를 제조하는 데 사용될 수 있다. 이러한 집적 회로의 예는 프로세서, 칩셋 구성요소, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 제한되지는 않는다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로 또는 다른 마이크로전자 디바이스는 당업계에 공지된 다양한 전자 디바이스, 예를 들면, 컴퓨터 시스템(예컨대, 데스크탑, 랩톱, 서버), 휴대폰, 개인용 전자 제품 등에 사용될 수 있다. 집적 회로는 버스 및 시스템의 기타 구성 요소와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 잠재적으로 본 명세서에 개시된 접근 방식을 사용하여 제조될 수 있다.
도 9는 본 개시의 일 실시예의 일 구현에 따른 컴퓨팅 장치(900)를 도시한 것이다. 컴퓨팅 장치(900)는 보드(902)를 하우징한다. 보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적 및 전기적으로 결합된다. 일부 구현에서 적어도 하나의 통신 칩(906)은 또한 보드(902)에 물리적으로 전기적으로 결합된다. 또 다른 구현에서, 통신 칩(906)은 프로세서(904)의 일부분이다.
적용에 따라, 컴퓨팅 장치(900)는 보드(902)에 물리적으로 그리고 전기적으로 결합되거나 또는 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이들 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 처리기, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(906)은 컴퓨팅 장치(900)로/로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 장치가 어떤 와이어도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(906)은 Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생 제품 및 3G, 4G, 5G 및 그 이상으로 지정된 기타 무선 프로토콜을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 프로세서(904)의 집적 회로 다이는, 본 개시의 실시예들의 구현들에 따라 구축된, 재성정된 중앙 부분을 갖는 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함할 수 있다. "프로세서"라는 용어는, 레지스터 및/또는 메모리의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함한다. 통신 칩(906)의 집적 회로 다이는, 본 개시의 실시예들의 구현들에 따라 구축된, 재성정된 중앙 부분을 갖는 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함할 수 있다.
다른 구현에서, 컴퓨팅 장치(900) 내에 하우징된 다른 컴포넌트는 본 개시의 실시예들의 구현들에 따른, 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 장치(900)는 랩탑, 넷북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 장치, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 컴퓨팅 장치(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저(1000)를 도시한 것이다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)으로 브리지하는 데 사용되는 개재 기판이다. 제1 기판(1002)은, 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 연결을 더 넓은 피치로 확산시키거나 연결을 다른 연결로 리라우팅하는 것이다. 예를 들어, 인터포저(1000)는 제2 기판(1004)에 후속적으로 결합될 수 있는 볼 그리드 어레이(BGA)(1006)에 집적 회로 다이를 결합할 수 있다. 일부 실시예에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 대향 면에 부착된다. 다른 실시예에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 동일 면에 부착된다. 다른 실시예에서, 3개 이상의 기판이 인터포저(1000)를 통해 상호접속된다.
인터포저(1000)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 고분자 재료로 형성될 수 있다. 또 다른 구현에서, 인터포저(1000)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은 반도체 기판에 사용하기 위해 전술한 동일한 재료를 포함할 수 있는 대안적인 강성 또는 가요성 재료로 형성될 수 있다.
인터포저(1000)는 관통 실리콘 비아(TSV)(1012)(이에 제한되지 않음)를 포함하는 금속 상호접속부(1008) 및 비아(1010)를 포함할 수 있다. 인터포저(1000)는 수동 및 능동 디바이스 둘 다를 포함하는 임베디드 디바이스(1014)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서 및 정전기 방전(ESD) 디바이스를 포함하지만 이에 제한되지 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 보다 복잡한 디바이스가 인터포저(1000) 상에 형성될 수도 있다. 본 개시의 실시예들에 따르면, 여기에 개시된 장치 또는 프로세스는 인터포저(1000)의 제조 또는 인터포저(1000)에 포함된 컴포넌트의 제조에 사용될 수 있다.
따라서, 본 개시의 실시예들은 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조, 및 중앙 부분이 재성장된 소스 또는 드레인 구조를 갖는 게이트 올 어라운드 집적 회로 구조를 제조하는 방법을 포함한다.
요약서에 설명된 것을 포함하여 본 개시의 실시예의 예시된 구현에 대한 위의 설명은 총 망라한다거나 개시내용을 개시된 정확한 형태로 제한하고자 하는 것은 아니다. 본 개시의 특정 구현 및 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이 본 개시의 범위 내에서 다양한 등가의 변형이 가능하다.
이들 변형은 전술한 상세한 설명에 비추어 본 개시에 대해 이루어질 수 있다. 다음 청구범위에 사용되는 용어는 본 명세서 및 청구범위에 개시된 특정 구현으로 본 개시를 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 개시의 범위는 확립된 청구범위 해석의 견해에 따라 해석되어야 하는 다음의 청구 범위에 의해 전적으로 결정되어야 한다.
실시예 1: 집적 회로 구조물은 나노와이어의 수직 배열을 포함한다. 나노와이어의 수직 배열 위에 게이트 스택이 존재한다. 나노와이어의 수직 배열의 제1 단부에는 제1 에피택셜 소스 또는 드레인 구조물이 존재한다. 나노와이어의 수직 배열의 제2 단부에는 제2 에피택셜 소스 또는 드레인 구조물이 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 중앙 부분과 상기 외측 부분 사이의 계면을 갖는다.
실시예 2: 중앙 부분이 외측 부분의 최상부 표면과 동일 평면 상의 최상부 표면을 갖는, 실시예 1의 집적 회로 구조물.
실시예 3: 중앙 부분 및 외측 부분이 동일한 반도체 재료를 포함하는, 실시예 1 또는 2의 집적 회로 구조물.
실시예 4: 나노와이어의 수직 배열이 실리콘을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는, 실시예 1, 2 또는 3의 집적 회로 구조물.
실시예 5: 나노와이어의 수직 배열이 실리콘 및 게르마늄을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는, 실시예 1, 2 또는 3의 집적 회로 구조물.
실시예 6: 집적 회로 구조물은 핀을 포함한다. 게이트 스택이 핀 위에 존재한다. 핀의 제1 단부에 제1 에피택셜 소스 또는 드레인 구조물이 존재한다. 핀의 제2 단부에 제2 에피택셜 소스 또는 드레인 구조물이 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 중앙 부분과 외측 부분 사이의 계면을 갖는다.
실시예 7: 중앙 부분이 외측 부분의 최상부 표면과 동일 평면 상의 최상부 표면을 갖는, 실시예 6의 집적 회로 구조물.
실시예 8: 중앙 부분 및 외측 부분이 동일한 반도체 재료를 포함하는, 실시예 6 또는 7의 집적 회로 구조물.
실시예 9: 나노와이어의 수직 배열이 실리콘을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는, 실시예 6, 7 또는 8의 집적 회로 구조물.
실시예 10: 나노와이어의 수직 배열이 실리콘 및 게르마늄을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는, 실시예 6, 7 또는 8의 집적 회로 구조물.
실시예 11: 컴퓨팅 장치가 보드와, 보드에 결합된 컴포넌트를 포함한다. 컴포넌트는 집적 회로 구조물을 포함하고, 집적 회로 구조물은, 나노 와이어의 수직 배열을 포함한다. 나노와이어의 수직 배열 위에 게이트 스택이 있다. 나노와이어의 수직 배열의 제1 단부에 제1 에피택셜 소스 또는 드레인 구조물이 존재한다. 나노와이어의 수직 배열의 제2 단부에 제2 에피택셜 소스 또는 드레인 구조물이 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 중앙 부분과 외측 부분 사이의 계면을 갖는다.
실시예 12: 보드에 결합된 메모리를 더 포함하는, 실시예 11의 컴퓨팅 장치.
실시예 13: 보드에 결합된 통신 칩을 더 포함하는, 실시예 11 또는 12의 컴퓨팅 장치.
실시예 14: 보드에 결합된 배터리를 더 포함하는, 실시예 11, 12 또는 13의 컴퓨팅 장치.
실시예 15: 컴포넌트는 패키징된 집적 회로 다이인, 실시예 11, 12, 13 또는 14의 컴퓨팅 장치.
실시예 16: 컴퓨팅 장치는 보드와, 보드에 결합된 컴포넌트를 포함한다. 컴포넌트는 집적 회로 구조물을 포함하고, 집적 회로 구조물은 핀을 포함한다. 핀 위에 게이트 스택이 있다. 핀의 제1 단부에 제1 에피택셜 소스 또는 드레인 구조물이 존재한다. 핀의 제2 단부에 제2 에피택셜 소스 또는 드레인 구조물이 존재한다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 중앙 부분과 외측 부분 사이의 계면을 갖는다.
실시예 17: 보드에 결합된 메모리를 더 포함하는, 실시예 16의 컴퓨팅 장치.
실시예 18: 보드에 결합된 통신 칩을 더 포함하는, 실시예 16 또는 17의 컴퓨팅 장치.
실시예 19: 보드에 결합된 배터리를 더 포함하는, 실시예 16, 17 또는 18의 컴퓨팅 장치.
실시예 20: 컴포넌트는 패키징된 집적 회로 다이인, 실시예 16, 17, 18 또는 19의 컴퓨팅 장치.

Claims (20)

  1. 집적 회로 구조물로서,
    나노 와이어의 수직 배열과,
    상기 나노와이어의 수직 배열 위의 게이트 스택과,
    상기 나노와이어의 수직 배열의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조물과,
    상기 나노와이어의 수직 배열의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조물 - 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 상기 중앙 부분과 상기 외측 부분 사이의 계면을 가짐 - 을 포함하는,
    집적 회로 구조물.
  2. 제1항에 있어서,
    상기 중앙 부분은 상기 외측 부분의 최상부 표면과 동일 평면 상의 최상부 표면을 갖는,
    집적 회로 구조물.
  3. 제1항 또는 제2항에 있어서,
    상기 중앙 부분 및 상기 외측 부분은 동일한 반도체 재료를 포함하는,
    집적 회로 구조물.
  4. 제1항 또는 제2항에 있어서,
    상기 나노와이어의 수직 배열은 실리콘을 포함하고, 상기 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는,
    집적 회로 구조물.
  5. 제1항 또는 제2항에 있어서,
    상기 나노와이어의 수직 배열은 실리콘 및 게르마늄을 포함하고, 상기 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는,
    집적 회로 구조물.
  6. 집적 회로 구조물로서,
    핀과,
    상기 핀 위의 게이트 스택과,
    상기 핀의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조물과,
    상기 핀의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조물 - 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 상기 중앙 부분과 상기 외측 부분 사이의 계면을 가짐 - 을 포함하는,
    집적 회로 구조물.
  7. 제6항에 있어서,
    상기 중앙 부분은 상기 외측 부분의 최상부 표면과 동일 평면 상의 최상부 표면을 갖는,
    집적 회로 구조물.
  8. 제6항 또는 제7항에 있어서,
    상기 중앙 부분 및 상기 외측 부분은 동일한 반도체 재료를 포함하는,
    집적 회로 구조물.
  9. 제6항 또는 제7항에 있어서,
    상기 핀은 실리콘을 포함하고, 상기 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는,
    집적 회로 구조물.
  10. 제6항 또는 제7항에 있어서,
    상기 핀은 실리콘 및 게르마늄을 포함하고, 상기 제1 및 제2 에피택셜 소스 또는 드레인 구조물은 실리콘 및 게르마늄을 포함하는,
    집적 회로 구조물.
  11. 컴퓨팅 장치로서,
    보드와,
    상기 보드에 결합된 컴포넌트를 포함하되,
    상기 컴포넌트는 집적 회로 구조물을 포함하고, 상기 집적 회로 구조물은,
    나노 와이어의 수직 배열과,
    상기 나노와이어의 수직 배열 위의 게이트 스택과,
    상기 나노와이어의 수직 배열의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조물과,
    상기 나노와이어의 수직 배열의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조물 - 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 상기 중앙 부분과 상기 외측 부분 사이의 계면을 가짐 - 을 포함하는,
    컴퓨팅 장치.
  12. 제11항에 있어서,
    상기 보드에 결합된 메모리를 더 포함하는,
    컴퓨팅 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 보드에 결합된 통신 칩을 더 포함하는,
    컴퓨팅 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 보드에 결합된 배터리를 더 포함하는,
    컴퓨팅 장치.
  15. 제11항 또는 제12항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인,
    컴퓨팅 장치.
  16. 컴퓨팅 장치로서,
    보드와,
    상기 보드에 결합된 컴포넌트를 포함하되,
    상기 컴포넌트는 집적 회로 구조물을 포함하고, 상기 집적 회로 구조물은,
    핀과,
    상기 핀 위의 게이트 스택과,
    상기 핀의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조물과,
    상기 핀의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조물 - 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조물 중 하나 또는 둘 모두는 외측 부분 내의 중앙 부분과, 상기 중앙 부분과 상기 외측 부분 사이의 계면을 가짐 - 을 포함하는,
    컴퓨팅 장치.
  17. 제16항에 있어서,
    상기 보드에 결합된 메모리를 더 포함하는,
    컴퓨팅 장치.
  18. 제16항 또는 제17항에 있어서,
    상기 보드에 결합된 통신 칩을 더 포함하는,
    컴퓨팅 장치.
  19. 제16항 또는 제17항에 있어서,
    상기 보드에 결합된 배터리를 더 포함하는,
    컴퓨팅 장치.
  20. 제16항 또는 제17항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인,
    컴퓨팅 장치.
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