WO2022193462A1 - 电容阵列及其制造方法和存储器 - Google Patents

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WO2022193462A1
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layer
support
patterned mask
capacitor array
opening
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English (en)
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杨校宇
赵亮
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present application relates to the technical field of manufacturing methods of semiconductor devices, and in particular, to a capacitor array, a manufacturing method thereof, and a memory.
  • a dynamic random access memory includes a capacitor for storing charge and a transistor connected to the capacitor.
  • DRAM stores data in the form of stored charges on capacitors, which need to be regularly charged and discharged at intervals of several milliseconds. The larger the capacitance of the capacitor, the longer the data stored in the DRAM can also be maintained.
  • a method for manufacturing a capacitor array including: providing a substrate; forming a stacked structure including alternately stacked sacrificial layers and supporting layers on the upper surface of the substrate; forming a patterned mask layer on the surface; etching the stacked structure based on the patterned mask layer to form a through hole; after forming the through hole, the upper surface of the stacked structure retains a patterned pattern with a preset thickness a mask layer; the through hole penetrates the patterned mask layer with a predetermined thickness and the stacked structure at least along the thickness direction; a first electrode is formed on the sidewall and bottom of the through hole; forming an opening in the patterned mask layer with a preset thickness and the stacked structure, the opening exposes the sacrificial layer, and removing the sacrificial layer based on the opening; forming on the surface of the first electrode A capacitor medium layer; a second electrode is formed on the surface of the capacitor medium layer.
  • a second aspect of the present application provides a capacitor array, comprising: a substrate; a support structure located on the substrate; the support structure includes a support layer and a patterned mask with a preset thickness on the upper surface of the support layer A mold layer; a first electrode, located in the support structure; a capacitor dielectric layer, covering the first electrode and the exposed surface of the support structure; a second electrode, covering the surface of the capacitor dielectric layer.
  • a third aspect of the present application provides a memory, including the capacitor array described in any of the foregoing embodiments.
  • the patterned mask layer with a preset thickness that needs to be removed originally is used as the additional support layer of the capacitor structure, which not only reduces the steps of etching and removes the patterned mask layer, but also reduces the difficulty of the process.
  • the stability of the capacitor structure can also be improved to prevent the capacitor structure from being peeled off; and the newly added patterned mask layer with a preset thickness can also increase the height of the capacitor and increase the capacitance value of the capacitor.
  • FIG. 1 is a schematic flowchart of a manufacturing method of a capacitor array in an embodiment.
  • FIG. 2 is a schematic partial cross-sectional structural diagram of forming alternately stacked sacrificial layers and supporting layers provided in an embodiment.
  • FIG. 3 is a schematic diagram of a partial cross-sectional structure of forming a patterned mask layer provided in an embodiment.
  • FIG. 4 is a schematic partial cross-sectional structure diagram of forming a capacitor hole provided in an embodiment.
  • FIG. 5 is a schematic diagram of a partial cross-sectional structure of forming a first electrode provided in an embodiment.
  • FIG. 6 is a schematic diagram of a structure provided in an embodiment after forming openings in a patterned mask layer having a predetermined thickness and a stacked structure and removing the sacrificial layer.
  • FIG. 7 is a schematic diagram of a partial cross-sectional structure of forming a capacitor dielectric layer provided in an embodiment.
  • FIG. 8 is a schematic diagram of a partial cross-sectional structure of forming a second electrode provided in an embodiment.
  • an embodiment of the present application discloses a manufacturing method of a capacitor array, including:
  • S4 Etch the stacked structure based on the patterned mask layer to form through holes; after the through holes are formed, the upper surface of the stacked structure retains a patterned mask layer with a preset thickness; the through holes penetrate at least along the thickness direction with a preset thickness Thickness of patterned mask layer and laminated structure;
  • the patterned mask layer with a preset thickness that needs to be removed originally is used as the additional support layer of the capacitor structure, which not only reduces the steps of etching and removes the patterned mask layer, but also reduces the difficulty of the process.
  • the stability of the capacitor structure can also be improved to prevent the capacitor structure from being peeled off; and the newly added patterned mask layer with a preset thickness can also increase the height of the capacitor and increase the capacitance value of the capacitor.
  • a memory array structure is formed in the substrate, and the memory array structure includes a plurality of pads.
  • the memory array structure also includes transistor word lines and bit lines, and the pads are electrically connected to the transistor sources in the memory array structure.
  • the pads may be arranged in a hexagonal array, but not limited to, which corresponds to the arrangement of the capacitor devices of the integrated circuit to be fabricated subsequently.
  • the pads are separated by a spacer layer, and the material of the spacer layer can be any one or any two of silicon nitride (SiN), silicon oxide (SiO 2 ), and aluminum oxide (Al 2 O 3 ).
  • the material of the spacer layer can be selected from SiN.
  • the sacrificial layer refers to a material layer that will be removed in subsequent steps.
  • the sacrificial layer is mainly used to provide temporary support for other functional layers in the preparation process, so as to facilitate structural construction.
  • the sacrificial layer can be removed to facilitate subsequent processes.
  • silicon oxide can be selected as the material of the sacrificial layer.
  • the support layer refers to the functional layer that plays a supporting role in the capacitor array, and the stability of the support layer directly determines the stability of the capacitor array structure.
  • silicon nitride or silicon carbonitride can be chosen as the material for the support layer.
  • the laminated structure is shown in FIG. 2 , and the step of forming the laminated structure includes:
  • the first sacrificial layer 221 and the second sacrificial layer 222 may be silicon oxide layers; the first supporting layer 231 , the second supporting layer 232 and the third supporting layer 233 may be silicon nitride layers or silicon carbonitride layers.
  • the thickness of the third support layer 233 is greater than that of the first support layer 231 and the second support layer 232 .
  • the thickness of the third support layer 233 may be 200nm ⁇ 300nm, specifically, the thickness of the third support layer 233 may be 200nm, 250nm or 300nm, etc.
  • the thickness of the second support layer 232 may be 10nm ⁇ 50nm, specifically , the thickness of the second support layer 232 can be 10nm, 20nm, 30nm, 40nm or 50nm, etc.
  • the thickness of the first support layer 232 can be 10nm ⁇ 20nm, specifically, the thickness of the first support layer 232 can be 10nm, 15nm or 20nm
  • the thickness of the first sacrificial layer 221 can be 200nm ⁇ 500nm, specifically, the thickness of the first sacrificial layer 221 can be 200nm, 300nm, 400nm or 500nm
  • the thickness of the second sacrificial layer 222 can
  • step S3 in order to form the through hole 25 in the laminated structure, a patterned mask layer 241 needs to be formed on the upper surface of the laminated structure, and an opening pattern (not shown) is formed in the patterned mask layer 241. marked), the opening pattern defines the shape and position of the through hole 25 .
  • a mask layer and a photoresist layer are formed on the upper surface of the stacked structure; secondly, the photoresist layer is patterned by a photolithography process, and then the mask layer is etched based on the patterned photoresist layer. etched to obtain a patterned mask layer 241 for defining capacitor holes. It should be noted that, after obtaining the patterned mask layer 241, the step of removing the patterned photoresist layer is also included.
  • step S4 the stacked structure is etched based on the patterned mask layer 241 to form the through hole 25 .
  • the vias 25 can be used as capacitor holes in the capacitor array.
  • a patterned mask layer 242 with a predetermined thickness is left on the upper surface of the stacked structure. Specifically, the thickness of the remaining patterned mask layer 242 with the preset thickness can be controlled by controlling the etching selectivity ratio of the etching gas.
  • etching gases with different etching selectivity ratios have different etching rates when etching the patterned mask layer 241, and the etching selectivity ratios of different materials can be selectively controlled by adjusting and controlling the etching selectivity ratios of the etching gases to different materials.
  • the thickness of the patterned mask layer 242 having a preset thickness is controlled.
  • the etching selectivity ratio of the etching gas to the first supporting layer 231, the second supporting layer 232, the third supporting layer 233 and the patterned mask layer 241 is 3-5.
  • the etching selectivity ratio of the support layer 231 , the second support layer 232 , and the third support layer 233 to the patterned mask layer 241 may be 3, 4, 5, or the like.
  • the etching selectivity ratio of the etching gas to the first sacrificial layer 221 and the second sacrificial layer 222 and the patterned mask layer 241 is greater than 10.
  • the etching selectivity ratio of the Zn mask layer 241 may be 10.5, 11, 12, 13, or the like.
  • the etching gas may be a mixed gas of fluorine-containing gas and oxygen gas or a mixed gas of the fluorine-containing gas and hydrogen gas.
  • the fluorine-containing gas may be one or more of CF4, CHF3, C2F6, SF6 and C3F8.
  • CF4 as a fluorine-containing gas as an example, by adding oxygen to CF4, part of the oxygen will react with CF4 to generate fluoride ions, oxygen ions, carbon monoxide and carbon dioxide, etc.
  • the oxygen ions will be adsorbed on the surface of Si, thus affecting the engraving of Si. eclipse.
  • the etching rate of the etching gas on the silicon oxide layer and the polysilicon layer increases in the initial stage (that is, when the oxygen content is relatively low), and the etching gas on the silicon oxide and polysilicon increases.
  • the etching rate is not much different; but when the oxygen content reaches a certain value, the etching rate of the etching gas on the silicon oxide layer and the polysilicon layer will decrease. For example, when the oxygen content (molar percentage) in the mixed gas reaches 12% At about 20%, the etching rate of the etching gas to the polysilicon layer begins to decrease.
  • the etching rate of the etching gas to the silicon oxide layer begins to decrease, but with the oxygen in the mixed gas.
  • the etching rate of the mixed gas on the polysilicon layer decreased sharply, while the etching rate on the silicon oxide layer decreased slightly, so that the difference in the etching rate of the mixed gas on the polysilicon layer and the silicon oxide layer gradually increased.
  • CF4 as an example of a fluorine-containing gas
  • fluoride ions will react with hydrogen ions to form hydrogen fluoride
  • CFx ions (x less than or equal to 3) will react with Si to generate SiF4 and C, and C will be adsorbed on Si surface, thereby affecting the etching of Si.
  • the etching rate of the etching gas on the silicon oxide layer and the polysilicon layer gradually decreased, but the etching rate of the mixed gas on the polysilicon layer decreased faster, while the etching rate for the silicon oxide layer decreased rapidly.
  • the lowering of the etching rate is slower, so that the difference between the etching rates of the mixed gas on the polysilicon layer and the silicon oxide layer is gradually enlarged.
  • the patterned mask layer 242 with the preset thickness will not be removed, but will remain together with the support layer 23 in step S2 to provide support for the capacitor array together. Different from the traditional process, in this embodiment, it is unnecessary to etch and remove the patterned mask layer 242 with a preset thickness, which not only saves the process steps, but also reduces the difficulty of the process. Moreover, retaining the patterned mask layer 242 with a preset thickness is equivalent to increasing the height of the capacitor array and increasing the capacitance value of the capacitor.
  • the material of the patterned mask layer 241 is polysilicon, which is hard in texture, good in stability, and has a good supporting effect.
  • a polysilicon layer with a preset thickness on the upper surface of the third supporting layer 233 as an additional supporting layer which can improve the stability of the capacitor structure.
  • the preset thickness may be 150nm-250nm.
  • the preset thickness may be 150 nm, 170 nm, 190 nm, 200 nm, 210 nm, 230 nm or 250 nm.
  • step S5 as shown in FIG. 5 , first electrodes 26 are formed on the sidewalls and bottoms of the through holes 25 .
  • the step of forming the first electrode 26 on the sidewall and bottom of the through hole 25 includes:
  • S51 Deposit a first electrode 26 with a certain thickness on the surface of the array structure shown in FIG. 4, the first electrode 26 covers the sidewall and bottom of the through hole 25, and a patterned mask layer 242 with a preset thickness (additional support layer) upper surface;
  • the first electrode 26 is deposited on the sidewall and the bottom of the through hole 25 by using an atomic layer deposition process (Atomic Layer Deposition) or a plasma vapor deposition process (Chemical Vapor Deposition).
  • the first electrode 26 comprises a compound formed by one or both of metal nitride and metal silicide, such as titanium nitride (Titanium Nitride), titanium silicide (Titanium Silicide), nickel silicide (Titanium Silicide), Titanium silicon nitride (TiSixNy).
  • S52 Remove the first electrode 26 on the upper surface of the additional support layer to expose the upper surface of the additional support layer.
  • the second support layer 232 and the third support layer 233 no longer need to be fixed by the sacrificial layer 22.
  • the sacrificial layer 22 needs to be removed to expose the structure surface covered by the sacrificial layer 22. .
  • step S6 For the step of removing the sacrificial layer 22, please refer to step S6.
  • step S6 an opening is formed in the patterned mask layer 242 having a predetermined thickness and the stacked structure, the opening exposes the sacrificial layer 22, and the sacrificial layer 22 is removed based on the opening.
  • FIG. 6 is a schematic view of the structure after forming openings and removing the sacrificial layer 22 in the patterned mask layer 242 having a predetermined thickness and the stacked structure in an embodiment.
  • an opening is formed in the patterned mask layer 242 having a predetermined thickness and the stacked structure, the opening exposes the sacrificial layer 22, and the steps of removing the sacrificial layer 22 based on the opening include:
  • S61 forming a patterned photoresist layer on the upper surface of the patterned mask layer 242 having a predetermined thickness, the patterned photoresist layer has a plurality of opening patterns, and the opening patterns define the shape and position of the first opening;
  • S62 Etch the patterned mask layer 242 and the third support layer 233 with a predetermined thickness based on the patterned photoresist layer to form a second opening, and the second opening exposes the second sacrificial layer 222; based on the second opening removing the second sacrificial layer 222; forming a third opening on the second supporting layer 232 based on the second opening, the third opening exposing the first sacrificial layer 221;
  • the etching rate of the sacrificial layer 22 is different from the etching rate of the supporting layer 23 in the same etching process.
  • the etching rate is much higher than that of the support layer 23, so that when the sacrificial layer 22 is completely removed, the support layer 23 is almost completely retained.
  • the opening pattern on the patterned photoresist layer determines the shape and position of the first opening.
  • the first opening is circular, and each circular opening overlaps three capacitor holes.
  • the first opening may also be rectangular, rhombus or other shapes.
  • the first opening on the imaged photoresist layer may overlap one capacitor hole, or may overlap multiple capacitor holes, which is not limited in this embodiment.
  • the sacrificial layer 22 can be removed under the condition that the support layer 23 in the stacked structure is damaged as little as possible.
  • step S7 a capacitor dielectric layer 27 is formed on the surface of the first electrode 26 .
  • the capacitive dielectric layer 27 covers all exposed surfaces of the structure shown in FIG. 6 , including: the surface of the support layer 23 , the upper surface of the patterned mask layer 242 having a preset thickness, and the first electrode 26 s surface.
  • a high-k dielectric layer is selected as the capacitor dielectric layer 27, such as a silicon oxynitride layer.
  • the high-k dielectric layer is not only insulating, but also has a higher dielectric constant value, which can lead to a higher capacitance value under other conditions being the same.
  • a second electrode 28 is formed on the surface of the capacitor dielectric layer 27 . As shown in FIG. 8 , the first electrode 26 , the second electrode 28 , and the capacitive dielectric layer 27 therebetween together form a capacitive structure.
  • both the first electrode 26 and the second electrode 28 are titanium nitride layers.
  • the patterned mask layer 242 (polysilicon) with a preset thickness is used as an additional support structure, which saves the need to remove the patterned mask layer.
  • the etching process reduces the number of process steps and reduces the difficulty of the process, and can also skillfully utilize the hard characteristics of polysilicon to increase the firmness of the support layer 23 and improve the stability of the capacitor structure.
  • the remaining patterned mask layer 242 with a preset thickness can also increase the height of the capacitor structure and increase the capacitance value of the capacitor.
  • the capacitor array includes:
  • the dielectric layer 27 covers the exposed surface of the first electrode 26 and the supporting structure; the second electrode 28 covers the surface of the capacitor dielectric layer 27 .
  • the support structure includes a support layer 23 and a patterned mask layer 242 with a preset thickness on the upper surface of the support layer 23, which can not only improve the stability of the capacitor array, prevent the capacitor from being peeled off, but also
  • the increased patterned mask layer can also increase the height of the capacitor array and increase the capacitance value of the capacitor.
  • the substrate 21 includes a memory array structure, and the memory array structure includes a plurality of pads.
  • the memory array structure also includes transistor word lines and bit lines, and the pads are electrically connected to the transistor sources in the memory array structure.
  • the pads may be arranged in a hexagonal array, but not limited to, which corresponds to the arrangement of the capacitor devices of the integrated circuit to be fabricated subsequently.
  • the pads are separated by a spacer layer, and the material of the spacer layer can be any one or any two of silicon nitride (SiN), silicon oxide (SiO 2 ), and aluminum oxide (Al 2 O 3 ).
  • the material of the spacer layer can be selected from SiN.
  • the support structure includes a first support layer 231 , a second support layer 232 and a third support layer 233 which are sequentially spaced from bottom to top, and a patterned mask layer 242 with a predetermined thickness is located on the third support upper surface of layer 233 .
  • the first support layer 231 , the second support layer 232 and the third support layer 233 may be silicon nitride layers or silicon carbonitride layers.
  • a stable and balanced support structure can be provided for the capacitor array to ensure the stability of the capacitor structure; in addition, the patterned mask layer 242 with a preset thickness in this embodiment As part of the support structure, the stability of the capacitor array can be further improved to prevent the capacitors from being peeled off.
  • the material of the patterned mask layer 242 having a predetermined thickness is polysilicon.
  • Polysilicon is hard and can greatly improve the stability of the capacitor array as part of the support structure.
  • the predetermined thickness of the patterned mask layer in the support structure is 150 nm-250 nm, for example, 150 nm, 170 nm, 190 nm, 200 nm, 210 nm, 230 nm or 250 nm.
  • the thickness of the third support layer 233 is greater than that of the first support layer 231 and the second support layer 232 .
  • the material of each support layer may be silicon nitride and/or silicon carbonitride.
  • the capacitive dielectric layer 27 may be a high-k dielectric layer, such as silicon oxynitride.
  • the high-k dielectric layer is not only insulating, but also has a higher dielectric constant value, which can lead to a higher capacitance value under other conditions being the same.
  • both the first electrode 26 and the second electrode 28 are titanium nitride layers.
  • the present application also discloses a memory including the capacitor array in any of the above embodiments.

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Abstract

本发明涉及一种电容阵列的制造方法，包括：提供衬底；于衬底的上表面形成包括交替层叠的牺牲层及支撑层的叠层结构；于叠层结构的上表面形成图形化掩模层；基于图形化掩模层刻蚀叠层结构，以形成通孔；形成通孔后叠层结构上表面保留具有预设厚度的图形化掩模层；通孔至少沿厚度方向贯穿具有预设厚度的图形化掩模层及叠层结构；于通孔的侧壁及底部形成第一电极；于具有预设厚度的图形化掩模层及叠层结构内形成开口，开口暴露出牺牲层，并基于开口去除牺牲层；于第一电极的表面形成电容介质层；于电容介质层表面形成第二电极。上述电容阵列的制造方法，降低了工艺难度，提高了电容值；并且，新增加的支撑层还可以提高电容结构的稳定性。

Description

电容阵列及其制造方法和存储器
本申请要求于2021年3月17日提交中国专利局，申请号为2021102850725，申请名称为“电容阵列及其制造方法和存储器”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体器件的制造方法技术领域，特别是涉及一种电容阵列及其制造方法和存储器。
背景技术
动态随机存储器(DRAM)包括用于存储电荷的电容器以及与电容器相连接的晶体管。DRAM以在电容器上存储电荷的形式存储数据，需要在每几个毫秒的间隔内将电容器作规则性的充电放电。电容器的电容越大，储存在DRAM中的数据也可被维持得越久。
传统工艺在制备DRAM中的电容器的过程中，在CAP EH(电容刻蚀)形成电容孔后，电容的上支撑层顶部仍然存在约200nm的多晶硅层，需要通过刻蚀、清洗等步骤除去该多晶硅层，工艺难度高且制得的电容结构存在稳定性差和电容值较小的问题。
发明内容
基于此，有必要针对传统工艺难度高、制得的电容结构存在稳定性差和电容值较小的问题，提供一种新的电容阵列及其制造方法。
本申请一方面提供一种电容阵列的制造方法，包括：提供衬底；于所述衬底的上表面形成包括交替层叠的牺牲层及支撑层的叠层结构；于所述叠层结构的上表面形成图形化掩模层；基于所述图形化掩模层刻蚀所述叠层结构，以形成通孔；形成所述通孔后所述叠层结构上表面保留具有预设厚度的图形化掩模层；所述通孔至少沿厚度方向贯穿所述具有预设厚度的图形化掩模层及所述叠层结构；于所述通孔的侧壁及底部形成第一电极；于所述具有预设厚度的图形化掩模层及所述叠层结构内形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层；于所述第一电极的表面形成电容介质层；于所述电容介质层表面形成第二电极。
本申请第二方面提供一种电容阵列，包括：衬底；支撑结构，位于所述衬底上；所述 支撑结构包括支撑层及位于所述支撑层上表面的具有预设厚度的图形化掩模层；第一电极，位于所述支撑结构内；电容介质层，覆盖于所述第一电极及所述支撑结构裸露的表面；第二电极，覆盖于所述电容介质层的表面。
本申请第三方面提供一种存储器，包括如上述任一实施例中所述的电容阵列。
上述电容阵列的制造方法，将原本需要去除的具有预设厚度的图形化掩模层用作电容结构的附加支撑层，不仅减少了刻蚀去除图形化掩模层的步骤，降低了工艺难度，还可以提高电容结构的稳定性，防止电容结构被剥离；并且，新增加的具有预设厚度的图形化掩模层还可以增加电容高度，提高电容器的电容值。
附图说明
图1为一实施例中一种电容阵列的制造方法的流程示意图。
图2为一实施例中提供的形成交替层叠的牺牲层和支撑层的局部截面结构示意图。
图3为一实施例中提供的形成图形化掩模层的局部截面结构示意图。
图4为一实施例中提供的形成电容孔的局部截面结构示意图。
图5为一实施例中提供的形成第一电极的局部截面结构示意图。
图6为一实施例中提供的于具有预设厚度的图形化掩模层及叠层结构内形成开口及去除牺牲层后的结构示意图。
图7为一实施例中提供的形成电容介质层的局部截面结构示意图。
图8为一实施例中提供的形成第二电极的局部截面结构示意图。
附图标记说明：21、衬底；22、牺牲层；221、第一牺牲层；222、第二牺牲层；23、支撑层；231、第一支撑层；232、第二支撑层；233、第三支撑层；241、图形化掩模层；242、具有预设厚度的图形化掩模层；25、通孔；26、第一电极；27、电容介质层；28、第二电极。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术 人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
为了清楚、完整地说明本申请上述的技术方案，下面通过具体实施例来进行说明。
如图1所示，本申请的一个实施例公开了一种电容阵列的制造方法，包括：
S1：提供衬底；
S2：于衬底的上表面形成包括交替层叠的牺牲层及支撑层的叠层结构；
S3：于叠层结构的上表面形成图形化掩模层；
S4：基于图形化掩模层刻蚀叠层结构，以形成通孔；形成通孔后叠层结构上表面保留具有预设厚度的图形化掩模层；通孔至少沿厚度方向贯穿具有预设厚度的图形化掩模层及叠层结构；
S5：于通孔的侧壁及底部形成第一电极；
S6：于具有预设厚度的图形化掩模层及叠层结构内形成开口，开口暴露出牺牲层，并基于开口去除牺牲层；
S7：于第一电极的表面形成电容介质层；
S8：于电容介质层表面形成第二电极。
上述电容阵列的制造方法，将原本需要去除的具有预设厚度的图形化掩模层用作电容结构的附加支撑层，不仅减少了刻蚀去除图形化掩模层的步骤，降低了工艺难度，还可以提高电容结构的稳定性，防止电容结构被剥离；并且，新增加的具有预设厚度的图形化掩模层还可以增加电容高度，提高电容器的电容值。
在步骤S1中，衬底中形成有内存数组结构、内存数组结构包括有多个焊盘。内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，焊盘电性连接内存数组结构内的晶体管源极。作为示例，焊盘可以但不仅限于呈六方阵列排布，与后续制作的集成电 路电容器件的排布相对应。具体地，焊盘之间通过间隔层进行隔离，间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO 2)、氧化铝(Al 2O 3)中的任意一种或任意两种以上的组合，在本实施例中，间隔层的材料可选用SiN。
在步骤S2中，牺牲层是指在后续步骤中会被清除的材料层，牺牲层主要用于在制备工艺中为其他功能层提供临时的支撑作用，以便于进行结构搭建，在各个功能层不再需要依赖牺牲层时，或牺牲层阻碍进一步的制备工艺时，可将牺牲层去除，以便于进行后续工艺。在本实施例中，示例性的，可以选用氧化硅作为牺牲层的材料。
支撑层是指电容阵列中起支撑作用的功能层，支撑层的稳定程度直接决定电容阵列结构的稳定程度。作为示例，可以选择氮化硅或者碳氮化硅作为支撑层的材料。
在一个实施例中，叠层结构如图2所示，形成叠层结构的步骤包括：
S21：于衬底21上表面形成第一支撑层231；
S22：于第一支撑层231上表面形成第一牺牲层221；
S23：于第一牺牲层221上表面形成第二支撑层232；
S24：于第二支撑层232上表面形成第二牺牲层222；
S25：于第二牺牲层222上表面形成第三支撑层233。
示例性的，可采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成第一牺牲层221、第二牺牲层222、第一支撑层231、第二支撑层232和第三支撑层233。作为示例，第一牺牲层221和第二牺牲层222可以为氧化硅层；第一支撑层231、第二支撑层232和第三支撑层233可以为氮化硅层或者碳氮化硅层。
作为示例，第三支撑层233的厚度大于第一支撑层231及第二支撑层232的厚度。例如，第三支撑层233的厚度可以是200nm～300nm，具体的，第三支撑层233的厚度可以为200nm、250nm或300nm等等；第二支撑层232的厚度可以是10nm～50nm，具体的，第二支撑层232的厚度可以为10nm、20nm、30nm、40nm或50nm等等；第一支撑层232的厚度可以是10nm～20nm，具体的，第一支撑层232的厚度可以为10nm、15nm或20nm；第一牺牲层221的厚度可以是200nm～500nm，具体的，第一牺牲层221的厚度可以为200nm、300nm、400nm或500nm；第二牺牲层222的厚度可以是400nm～500nm，具体的，第二牺牲层222的厚度可以为400nm、450nm或500nm。
在步骤S3中，如图3所示，为了在层叠结构中形成通孔25，需要在叠层结构的上表面形成图形化掩模层241，图形化掩模层241内形成有开口图形(未标示出)，开口图形 定义出通孔25的形状及位置。
作为示例，首先在叠层结构的上表面形成对掩模层及光刻胶层；其次采用光刻工艺将光刻胶层图形化，然后基于图形化的光刻胶层对掩模层进行刻蚀，以得到用于定义电容孔的图形化掩模层241。需要说明的是，得到图形化掩模层241后还包括去除图形化的光刻胶层的步骤。
在步骤S4中，如图4所示，基于图形化掩模层241刻蚀叠层结构，以形成通孔25。通孔25可以用作电容阵列中的电容孔。形成通孔25后，在叠层结构上表面保留具有预设厚度的图形化掩模层242。具体的，保留下来的具有预设厚度的图形化掩模层242的厚度可以通过控制刻蚀气体的刻蚀选择比进行控制。原因在于，具有不同刻蚀选择比的刻蚀气体在刻蚀图形化掩模层241时具有不同的刻蚀速度，通过调节控制刻蚀气体对不同材料的刻蚀选择比就可以有选择性地控制具有预设厚度的图形化掩模层242的厚度。
作为示例，刻蚀气体对第一支撑层231、第二支撑层232及第三支撑层233与图形化掩模层241的刻蚀选择比为3～5，具体的，刻蚀气体对第一支撑层231、第二支撑层232及第三支撑层233与图形化掩模层241的刻蚀选择比可以是3、4或5等等。刻蚀气体对第一牺牲层221及第二牺牲层222与图形化掩模层241的刻蚀选择比大于10，具体的，刻蚀气体对第一牺牲层221及第二牺牲层222与图形化掩模层241的刻蚀选择比可以为10.5、11、12或13等等。
作为示例，刻蚀气体可以是含氟气体与氧气的混合气体或所述含氟气体与氢气的混合气体。含氟气体可以是CF4、CHF3、C2F6、SF6和C3F8中的一种或多种。以CF4作为含氟气体为例，通过在CF4中加入氧气，一部分氧气会和CF4发生反应，生成氟离子、氧离子以及一氧化碳和二氧化碳等等，氧离子会吸附在Si表面，从而影响Si的刻蚀。随着在混合气体中氧气的含量的增加，初始阶段(即氧气含量比较低时)刻蚀气体对氧化硅层及多晶硅层的刻蚀速率都会增加，且刻蚀气体对氧化硅及多晶硅的刻蚀速率相差不大；但当氧气的含量达到一定值后，刻蚀气体对氧化硅层及多晶硅层的刻蚀速率都会减小，譬如，当混合气体中氧气的含量(摩尔百分比)达到12％左右时，刻蚀气体对多晶硅层的刻蚀速率开始下降，当混合气体中氧气的含量达到20％左右时，刻蚀气体对氧化硅层的刻蚀速率开始下降，但随着混合气体中氧气的含量的进一步增加，混合气体对多晶硅层的刻蚀速率急剧下降，而对氧化硅层的刻蚀速率下降较小，使得混合气体对多晶硅层和氧化硅层的刻蚀速率的差异逐步拉大。
还是以CF4作为含氟气体为例，通过在CF4中加入氢气，氟离子会和氢离子反应生 成氟化氢，CFx离子(x小于等于3)会和Si发生反应，生成SiF4和C，C会吸附在Si表面，从而影响Si的刻蚀。随着在混合气体中氢气的含量的增加，刻蚀气体对氧化硅层及多晶硅层的刻蚀速率逐渐减小，但混合气体对多晶硅层的刻蚀速率下降的较快，而对氧化硅层的刻蚀速率下降的较慢，使得混合气体对多晶硅层和氧化硅层的刻蚀速率的差异逐步拉大。
具有预设厚度的图形化掩模层242不会被去除，将会被保留下来和步骤S2中的支撑层23一起，共同为电容阵列提供支撑作用。与传统工艺不同，本实施例中，无需再将具有预设厚度的图形化掩模层242进行刻蚀、清除，既节省了工艺步骤，又降低了工艺难度。并且，保留具有预设厚度的图形化掩模层242，相当于增加了电容阵列的高度，提高了电容器的电容值。
作为示例，图形化掩模层241的材料为多晶硅，多晶硅质地坚硬，稳定性好，具有良好的支撑效果，通过在第三支撑层233的上表面增加具有预设厚度的多晶硅层作为附加支撑层，可以提高电容结构的稳定性。
作为示例，预设厚度可以为150nm-250nm。可选的，预设厚度可以是150nm、170nm、190nm、200nm、210nm、230nm或250nm。
在步骤S5中，如图5所示，在通孔25的侧壁和底部形成第一电极26。
在一个实施例中，在通孔25的侧壁和底部形成第一电极26的步骤包括：
S51：在图4所示阵列结构的表面沉积具有一定厚度的第一电极26，第一电极26覆盖通孔25的侧壁和底部，以及具有预设厚度的图形化掩模层242(附加支撑层)的上表面；
作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于通孔25的侧壁及底部沉积第一电极26。优选地，第一电极26包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。
S52：将附加支撑层的上表面的第一电极26清除，露出附加支撑层的上表面。
形成第一电极26后，第二支撑层232以及第三支撑层233不再需要借助牺牲层22来固定位置，为了进一步构建电容结构，需要将牺牲层22去除，露出牺牲层22遮挡的结构表面。去除牺牲层22的步骤，请参见步骤S6。
在步骤S6中，于具有预设厚度的图形化掩模层242及叠层结构内形成开口，开口暴露出牺牲层22，并基于开口去除牺牲层22。如图6所示，图6为一实施例中于具有预设 厚度的图形化掩模层242及叠层结构内形成开口及去除牺牲层22后的结构示意图。
在一个实施例中，于具有预设厚度的图形化掩模层242及叠层结构内形成开口，开口暴露出牺牲层22，并基于开口去除牺牲层22的步骤包括：
S61：于具有预设厚度的图形化掩模层242的上表面形成图形化光刻胶层，图形化光刻胶层具有多个开口图形，开口图形定义出第一开口的形状及位置；
S62：基于图形化光刻胶层刻蚀具有预设厚度的图形化掩模层242及第三支撑层233，以形成第二开口，第二开口暴露出第二牺牲层222；基于第二开口去除第二牺牲层222；基于第二开口于第二支撑层232上形成第三开口，第三开口暴露出第一牺牲层221；
S63：去除第一牺牲层221。
由于牺牲层22与支撑层23的材料不同，因此在同一刻蚀制程中牺牲层22的刻蚀速率与支撑层23的刻蚀速率不同，具体表现为同一刻蚀制程中，牺牲层22的刻蚀速率远远大于支撑层23的刻蚀速率，使得当牺牲层22被完全去除时，支撑层23几乎被完全保留。
在本实施例中，图形化光刻胶层上的开口图形决定第一开口的形状和位置，作为示例，第一开口为圆形，每个圆形开口交叠三个电容孔。可选的，第一开口还可以是矩形、菱形或者其他形状。可选的，图像化光刻胶层上的第一开口可以交叠一个电容孔，也可以交叠多个电容孔，本实施例对此不做限制。
通过上述步骤，可以在尽量少地破坏叠层结构中支撑层23的条件下，去除牺牲层22。
在步骤S7中，于第一电极26的表面形成电容介质层27。
作为示例，如图7所示，电容介质层27覆盖图6所示结构所有外露的表面，包括：支撑层23表面、具有预设厚度的图形化掩模层242的上表面以及第一电极26的表面。
作为示例，选用高k介质层作为电容介质层27，例如氮氧化硅层。高k介质层不仅绝缘，而且具有较高的介电常数值，在其他条件相同的情况下，高介电常数可以带来更高的电容值。
在步骤S8中，于电容介质层27表面形成第二电极28。如图8所示，第一电极26、第二电极28以及两者之间的电容介质层27共同形成电容结构。
作为示例，第一电极26和第二电极28均为氮化钛层。
上述电容阵列的制备方法，在形成电容孔后，将具有预设厚度的图形化掩模层242(多晶硅)用作附加的支撑结构，既省去了去除该图形化掩模层所需要的刻蚀工艺，减少了工艺步骤，降低了工艺难度，还可以巧妙地利用多晶硅坚硬的特质，增加支撑层23的牢固程度，提高了电容结构的稳定性。此外，保留的具有预设厚度的图形化掩模层242，还可 以增加电容结构的高度，提高电容器的电容值。
本申请的一个实施例还公开了一种电容阵列，请继续参考图8，该电容阵列包括：
衬底21；支撑结构，位于衬底21上；支撑结构包括支撑层23及位于支撑层23上表面的具有预设厚度的图形化掩模层242；第一电极26，位于支撑结构内；电容介质层27，覆盖于第一电极26及支撑结构裸露的表面；第二电极28，覆盖于电容介质层27的表面。
本实施例中的电容阵列，支撑结构包括支撑层23以及位于支撑层23上表面的具有预设厚度的图形化掩模层242，不仅可以提高电容阵列的稳定性，防止电容被剥离，并且，增加的图形化掩模层还可以增加电容阵列的高度，提高电容器的电容值。
衬底21中包括内存数组结构，内存数组结构包括有多个焊盘。内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，焊盘电性连接内存数组结构内的晶体管源极。作为示例，焊盘可以但不仅限于呈六方阵列排布，与后续制作的集成电路电容器件的排布相对应。具体地，焊盘之间通过间隔层进行隔离，间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO 2)、氧化铝(Al 2O 3)中的任意一种或任意两种以上的组合，在本实施例中，间隔层的材料可选用SiN。
在一个实施例中，支撑结构包括由下至上依次间隔排布的第一支撑层231、第二支撑层232及第三支撑层233，具有预设厚度的图形化掩模层242位于第三支撑层233的上表面。作为示例，第一支撑层231、第二支撑层232和第三支撑层233可以为氮化硅层或者碳氮化硅层。通过设置由下至上依次间隔排布的支撑层，可以为电容阵列提供稳定而均衡的支撑结构，保证电容结构的稳定性；此外，本实施例中的具有预设厚度的图形化掩模层242作为支撑结构的一部分，可以进一步提高电容阵列的稳定性，防止电容被剥离。
在一个实施例中，具有预设厚度的图形化掩模层242的材料为多晶硅。多晶硅质地坚硬，作为支撑结构的一部分，可以极大地提高电容阵列的稳定性。可选的，支撑结构中的图形化掩模层的预设厚度为150nm-250nm，例如，150nm、170nm、190nm、200nm、210nm、230nm或250nm。
在一个实施例中，第三支撑层233的厚度大于第一支撑层231和第二支撑层232的厚度。作为示例，各支撑层的材料可以是氮化硅和/或碳氮化硅。
在一个实施例中，电容介质层27可以是高k介质层，例如氮氧化硅。高k介质层不仅绝缘，而且具有较高的介电常数值，在其他条件相同的情况下，高介电常数可以带来更高的电容值。
在一个实施例中，第一电极26和第二电极28均为氮化钛层。
本申请还公开了一种存储器，包括上述任一实施例中的电容阵列。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (19)

  1. 一种电容阵列的制造方法，包括：
    提供衬底；
    于所述衬底的上表面形成包括交替层叠的牺牲层及支撑层的叠层结构；
    于所述叠层结构的上表面形成图形化掩模层；
    基于所述图形化掩模层刻蚀所述叠层结构，以形成通孔；形成所述通孔后所述叠层结构上表面保留具有预设厚度的图形化掩模层；所述通孔至少沿厚度方向贯穿所述具有预设厚度的图形化掩模层及所述叠层结构；
    于所述通孔的侧壁及底部形成第一电极；
    于所述具有预设厚度的图形化掩模层及所述叠层结构内形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层；
    于所述第一电极的表面形成电容介质层；
    于所述电容介质层表面形成第二电极。
  2. 根据权利要求1所述的电容阵列的制备方法，其中，形成所述叠层结构的步骤包括：
    于所述衬底上表面形成第一支撑层；
    于所述第一支撑层上表面形成第一牺牲层；
    于所述第一牺牲层上表面形成第二支撑层；
    于所述第二支撑层上表面形成第二牺牲层；
    于所述第二牺牲层上表面形成第三支撑层。
  3. 根据权利要求2所述的电容阵列的制备方法，其中，基于所述图形化掩模层刻蚀所述叠层结构的过程中，刻蚀气体对所述第一支撑层、所述第二支撑层及所述第三支撑层与所述图形化掩模层的刻蚀选择比为3～5，所述刻蚀气体对所述第一牺牲层及所述第二牺牲层与所述图形化掩模层的刻蚀选择比大于10。
  4. 根据权利要求3所述的电容阵列的制备方法，其中，所述刻蚀气体包括含氟气体与氧气的混合气体或所述含氟气体与氢气的混合气体。
  5. 根据权利要求2所述的电容阵列的制备方法，其中，所述第三支撑层的厚度大于所述第一支撑层及所述第二支撑层的厚度。
  6. 根据权利要求1所述的电容阵列的制备方法，其中，所述图形化掩模层的材料为多晶硅。
  7. 根据权利要求1所述的电容阵列的制备方法，其中，所述预设厚度为150nm-250nm。
  8. 根据权利要求2所述的电容阵列的制备方法，其中，所述于所述具有预设厚度的图形化掩模层及所述叠层结构内形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层，包括：
    于所述具有预设厚度的图形化掩模层的上表面形成图形化光刻胶层，所述图形化光刻胶层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
    基于所述具有预设厚度的图形化光刻胶层刻蚀所述具有预设厚度的图形化掩模层及所述第三支撑层，以形成第二开口，所述第二开口暴露出所述第二牺牲层；基于所述第二开口去除所述第二牺牲层；基于所述第二开口于所述第二支撑层上形成第三开口，所述第三开口暴露出所述第一牺牲层；
    去除所述第一牺牲层。
  9. 根据权利要求1所述的电容阵列的制备方法，其中，形成高k介质层作为所述电容介质层。
  10. 根据权利要求1所述的电容阵列的制备方法，其中，所述第一电极和所述第二电极均为氮化钛层。
  11. 一种电容阵列，包括：
    衬底；
    支撑结构，位于所述衬底上；所述支撑结构包括支撑层及位于所述支撑层上表面的具有预设厚度的图形化掩模层；
    第一电极，位于所述支撑结构内；
    电容介质层，覆盖于所述第一电极及所述支撑结构裸露的表面；
    第二电极，覆盖于所述电容介质层的表面。
  12. 根据权利要求11所述的电容阵列，其中，所述支撑结构包括由下至上依次间隔排布的第一支撑层、第二支撑层及第三支撑层，所述具有预设厚度的图形化掩模层位于所述第三支撑层的上表面。
  13. 根据权利要求11所述的电容阵列，其中，所述具有预设厚度的图形化掩模层的材料为多晶硅。
  14. 根据权利要求11或12所述的电容阵列，其中，所述预设厚度为150nm-250nm。
  15. 根据权利要求12所述的电容阵列，其中，所述第三支撑层的厚度大于所述第一支撑层和所述第二支撑层的厚度。
  16. 根据权利要求11所述的电容阵列，其中，所述电容介质层包括高k介质层。
  17. 根据权利要求11所述的电容阵列，其中，所述第一电极和所述第二电极均为氮化钛层。
  18. 根据权利要求12所述的电容阵列，其中，所述第一支撑层、所述第二支撑层和所述第三支撑层均包括：氮化硅层和/或碳氮化硅层。
  19. 一种存储器，包括如权利要求11至18任一项所述的电容阵列。
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