CN107731794A - 电容器阵列及其形成方法、半导体器件 - Google Patents
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Abstract
本发明提供了一种电容器阵列及其形成方法、半导体器件。通过在第一牺牲层的位于器件区外围的区域中嵌入一保护层,从而可有效阻挡刻蚀剂在提前刻蚀第一牺牲层中位于外围区的部分时进一步从外围区横向扩散至器件区中,进而避免第一牺牲层中位于器件区中的部分被提前去除,防止第一支撑材料层中位于器件区的部分出现片状剥离或脱落的问题,如此一来,即可确保所形成的第一支撑层的完整性,并使所形成第一支撑层中延伸至器件区边界的部分也具备较好的形貌。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种电容器阵列及其形成方法和一种半导体器件。
背景技术
随着半导体技术的不断发展,对半导体集成电路中电容器的性能要求也越来越高,例如,希望在有限的面积内所形成的电容器可以具备更大的电容。一种解决方案为,通过增加电容器中的下电极的高度,以增大下电极和电容介质层之间的接触面积,从而使所形成的电容器具有较大的电容。
然而,随着下电极高度的增加,使得下电极的高宽比也相应的增大,进而极易导致下电极弯曲变形或倒塌的问题。为此,可在所述下电极的侧壁上形成支撑层,以对所述下电极进行支撑,从而避免下电极发生弯曲变形或倒塌的问题。
其中,支撑层可形成在下电极的侧壁靠近中间区域的位置上。具体的,下电极和支撑层的形成方法通常包括:
首先参考图1A所示,提供一衬底100,所述衬底100上定义有一用于形成电容器的器件区100A和位于器件区100A外围的外围区100B;
继续参考图1A所示,依次形成一第一牺牲层111、一第一支撑材料层 121和一第二牺牲层112在所述衬底100上;
接着参考图1B所示,形成一贯穿所述第二牺牲层112、第一支撑材料层121和第一牺牲层111的通孔在所述器件区100A中,并形成一下电极 140在所述通孔的底部和侧壁上;
接着参考图1C所示,去除所述第二牺牲层112;然而,由于第一支撑材料层121中位于器件区100A外围的部分的面积较大,进而使得该部分也相应的具有更多的薄膜缺陷。在去除所述第二牺牲层112的过程中,所述薄膜缺陷可进一步形成破洞121a,如此一来,刻蚀剂即可进入到第一支撑材料层121下方,并刻蚀第一牺牲层110。
因此,传统的支撑层的制备过程中,由于部分第一牺牲层111会被提前刻蚀掉,导致第一支撑材料层产生片状掀起,进而使最终所形成的支撑层的形貌异常,甚至导致部分支撑层脱落的问题,尤其是位于器件区100A 边界处常常无法形成完整的支撑层。
发明内容
本发明的目的在于提供一种电容器阵列的形成方法,以解决现有的形成方法中,容易导致所形成的支撑层的形貌异常的问题。
为解决上述技术问题,本发明提供一种电容器阵列的形成方法,包括:
提供一衬底,所述衬底上具有一用于形成电容器的器件区和一位于所述器件区外围的外围区,在所述衬底上形成有一第一牺牲层和一第一支撑材料层;
嵌入一保护层于所述第一牺牲层对应所述外围区沿着所述器件区的区域中,所述保护层分隔所述第一牺牲层为一在所述外围区上的外围部和一在所述器件区上的内围部;
形成一第二牺牲层在所述第一支撑材料层上;
形成多个通孔在所述器件区上,所述通孔贯穿所述第二牺牲层、所述第一支撑材料层和所述第一牺牲层;
形成一下电极在所述通孔中,所述下电极覆盖所述通孔的底部和侧壁,以构成多个筒状结构;
去除所述第二牺牲层,以暴露出所述下电极在所述第一支撑材料层上的表面,在去除所述第二牺牲层的过程中,藉由所述保护层的隔离,所述第一牺牲层的所述内围部为完整地连接所述下电极的多个所述筒状结构;
刻蚀所述第一支撑材料层,以形成为一对应遮盖所述器件区的第一支撑层,所述第一支撑层連接所述下电极的多个所述筒状结构,且所述第一支撑层延伸至所述器件区的边界;
去除所述第一牺牲层;以及,
依次形成一电容介质层和一上电极在所述下电极的内外表面上,由所述上电极、所述电容介质层和所述下电极构成电容。
可选的,在形成所述第二牺牲层之后,还包括:
形成一第二支撑材料层在所述第二牺牲层上,其中,在形成所述通孔的步骤中,所述通孔更贯穿所述第二支撑材料层。
可选的,在形成所述下电极之后,以及去除所述第二牺牲层之前,还包括形成一第三支撑层在所述第二支撑材料层上,所述第三支撑层的形成步骤包括:
形成一第三支撑材料层在所述第二支撑材料层上,所述第三支撑材料层遮盖所述第二牺牲层和所述下电极的顶部端口,且所述第三支撑材料层不填充在所述下电极的所述筒状结构的筒内部中;
形成一掩膜层在所述衬底上的所述器件区中,所述掩膜层中形成有一开口,所述开口的高度投影区局部重疊所述下电极的所述筒状结构的所述顶部端口;以及,
以所述掩膜层为掩膜刻蚀所述第三支撑材料层,以形成对应遮盖所述器件区的所述第三支撑层,所述第三支撑层中形成有对应所述开口的通口,通过所述通口暴露出所述下电极的所述筒状结构的苏搜顶部端口的一部分。
可选的,在形成所述第三支撑层的步驟中,还包括:
部分去除所述下电极的所述筒状结构中从所述通口中暴露出的筒侧壁,以减低所述筒状结构中从所述通口暴露出的筒侧壁的高度,从而使所述筒状结构在覆盖有所述第三支撑层时筒内部和筒外部相互连通的连通口的尺寸增加。
可选的,所述衬底上形成有多个下电极,所述第三支撑层中形成有多个所述通口,且同一通口中暴露出相邻的多个所述下电极的所述筒状结构的顶部端口的一部分。
可选的,所述第一支撑层的形成方法包括:
以所述第三支撑层为掩膜,刻蚀所述第一支撑材料层以形成所述第一支撑层;或者,执行回刻蚀工艺,刻蚀所述第一支撑材料层以形成所述第一支撑层;其中,
所述第一支撑层的图形与所述第三支撑层中不对应所述通口的部分的图形相对应。
可选的,所述第三支撑层中不对应所述通口的部分相互连接而构成一个整体,所述第三支撑层和所述第一支撑层均与多个所述筒状结构连接,以对多个所述筒状结构进行支撑。
可选的,在去除所述第一牺牲层的步骤中,去除所述保护层。
可选的,在所述第二牺牲层的去除步骤中,所述保护层對所述第一牺牲层的刻蚀选择比为1:10~1:10000。
本发明的又一目的在于,提供一种电容器阵列,包括:
一衬底,具有一形成有电容器的器件区和一位于所述器件区外围的外围区;
一下电极,设置在所述衬底的所述器件区上,且所述下电极具有多个筒状结构;
一第一支撑层,形成在所述衬底的所述器件区上,所述第一支撑层連接所述下电极的多个所述筒状结构,并延伸至所述器件区的边界;
一电容介质层,形成在所述下电极的内外表面上;
一上电极,对应于所述下电极的内外表面而形成在所述电容介质层的表面,由所述上电极、所述电容介质层和所述下电极构成电容。
可选的,所述电容器阵列还包括:一保护环,位于所述衬底的所述外围区沿着所述器件区的区域上。
可选的,所述电容器阵列还包括:一第二支撑层,有间隔地位于所述第一支撑层上并连接所述下电极的所述筒状结构,所述第二支撑层延伸至所述器件区的边界,且所述第二支撑层与所述第一支撑层在不同的高度位置上。
可选的,所述电容器阵列还包括:一第三支撑层,设置于所述第二支撑层上并位于所述下电极的顶部,且所述第三支撑层中形成有一通口,所述通口的高度投影区中对应有所述下电极的所述筒状结构的顶部端口的一部分。
可选的,所述下电极的所述筒状结构中,对应在所述通口中的筒侧壁的高度低于不对应在所述通口中的筒侧壁的高度,从而使所述筒状结构在覆盖有所述第三支撑层时筒内部和筒外部相互连通的连通口的尺寸增加。
可选的,所述衬底上形成有多个下电极,所述第三支撑层中不对应所述通口的部分相互连接而构成一个整体,所述第三支撑层、所述第二支撑层和所述第一支撑层均与多个所述筒状结构连接,以对多个所述筒状结构极进行支撑。
本发明的另一目的在于,提供一种半导体器件,包括:
一衬底,具有一形成有电容器的器件区和一位于所述器件区外围的外围区,且在所述衬底上的所述器件区中还形成有一节点接触,所述节点接触与所述电容器电性连接;
一下电极,设置在所述衬底的所述器件区上并与所述节点接触电性连接,且所述下电极具有一筒状结构;
一支撑层,形成在所述衬底的所述器件区上,所述支撑层连接所述下电极的所述筒状结构,并延伸至所述器件区的边界;
一电容介质层,形成在所述下电极的内外表面上;及,
一上电极,对应于所述下电极的内外表面而形成在所述电容介质层的表面上,由所述上电极、所述电容介质层和所述下电极构成电容。
可选的,在所述衬底上还形成有一存储单元,所述存储单元与所述节点接触电性连接。
可选的,在所述衬底上形成有多个电容器,多个所述电容器的多个所述下电极均与同一支撑层连接。
在本发明提供的电容器的形成方法中,通过在第一牺牲层中位于器件区的外围区域中嵌入一保护层,从而在去除第一支撑材料层上方的第二牺牲层时,由于保护层的阻挡作用,可有效避免刻蚀剂对第一牺牲层中位于器件区的部分进行刻蚀,从而防止第一支撑材料层中位于器件区的部分发生片状掀起的缺陷,确保后续所形成的第一支撑层的完整性。即,根据本发明提供的方法所形成的第一支撑层中即使位于器件区边界的部分,仍然具备较好的形貌。
进而,根据本发明提供的方法所形成的电容器阵列中,由于第一支撑层中延伸至器件区边界的部分仍然具备较好的形貌,从而使形成在器件区边界的下电极也能够得以支撑,而避免发生下电极形貌异常或坍塌的问题。
附图说明
图1A~1C为一种电容器在其制备过程中的结构示意图;
图2为本发明实施例一中的电容器阵列的形成方法的流程示意图;
图3A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S110过程中的俯视图;
图3B为图3A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S110过程中沿aa’方向上的剖面示意图;
图4A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S120过程中的俯视图;
图4B为图4A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S120过程中沿aa’方向上的剖面示意图;
图5A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S130时的俯视图;
图5B~5C为图5A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S130过程中沿aa’方向上的剖面示意图;
图6A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S140时的俯视图;
图6B为图6A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S140过程中沿aa’方向上的剖面示意图;
图7A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S150过程中的俯视图;
图7B~7C为图7A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S150过程中沿aa’方向上的剖面示意图;
图8A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S160过程中的俯视图;
图8B为图8A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S160过程中沿aa’方向上的剖面示意图;
图9A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S170过程中的俯视图;
图9B~9C为图9A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S170过程中沿aa’方向上的剖面示意图;
图10A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S180过程中的俯视图;
图10B~10C分别为图10A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S180过程中沿aa’方向上的剖面示意图;
图11A为本发明实施例二中的电容器阵列的俯视图;
图11B为图11A所示的本发明实施例二中的电容器阵列沿着aa’方向上的剖面示意图;
图12A为本发明实施例三中的半导体器件中电容器阵列的分布示意图;
图12B为图12A所示的半导体器件中对应aa’方向上的结构示意图;
其中,附图标记如下:
100/200/300-衬底; 100A/200A/300A-器件区;
100B/200B/300B-外围区; 111/211-第一牺牲层;
211A-第一牺牲层的内围部; 211B-第一牺牲层的外围部;
112/212-第二牺牲层; 121/221-第一支撑材料层;
121a/221a-破洞; 140-下电极;
220a/320a-第一支撑层; 222-第二支撑材料层;
220b/320b-第二支撑层; 223-第三支撑材料层;
220c/320c-第三支撑层; 230-保护层;
240-通孔; 250/350-下电极;
250a-顶部端口; 250b-连通口;
260-掩膜层; 260a-开口;
270/370-电容介质层; 280/380-上电极;
281/381-第一导电层; 282/382-第二导电层;
290/390-电容; 201/301-节点接触;
302-位线接触; 410-存储有源区;
411-位线接触区; 412-存储节点接触区;
413-栅极结构; 420-隔离结构;
430-外围电路有源区。
具体实施方式
本发明的核心思想在于,通过在第一牺牲层中位于器件区外围的区域中形成一保护层,从而在去除第一支撑材料层上方的第二牺牲层时,即使第一支撑材料层中位于器件区外围的部分产生有破洞,导致刻蚀剂经由所述破洞而对第一支撑材料层下方的第一牺牲层进行刻蚀,然而由于所述保护层的存在,从而可有效阻挡刻蚀剂进入到器件区中,进而可避免第一牺牲层中位于器件区中的部分不会被提前去除掉,如此一来,即可防止第一支撑材料层被掀起,确保最终所形成的支撑层的形貌。
以下结合附图和具体实施例对本发明提出的电容器阵列及其形成方法、半导体器件作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图2为本发明实施例一中的电容器阵列的形成方法的流程示意图,如图2所示,本发明所提供的电容器阵列的形成方法的一种实施方法包括:
步骤S110,提供一衬底,所述衬底上具有一用于形成电容器的器件区和一位于所述器件区外围的外围区,在所述衬底上形成有一第一牺牲层和一第一支撑材料层;
步骤S120,嵌入一保护层在所述第一牺牲层对应所述外围区沿着所述器件区的区域中,所述保护层分隔所述第一牺牲层为一在所述外围区上的外围部和一在所述器件区上的内围部;
步骤S130,形成一第二牺牲层在所述衬底上,并形成多个通孔在所述器件区上,所述通孔贯穿所述第二牺牲层、所述第一支撑材料层和所述第一牺牲层;
步骤S140,形成一下电极在所述通孔中,所述下电极中覆盖所述通孔的底部和侧壁的部分构成多个筒状结构;
步骤S150,形成一第三支撑层在所述下电极的顶部;
步骤S160,去除所述第二牺牲层,以暴露出所述在所述第一支撑材料层上的表面,在去除所述第二牺牲层的过程中,藉由所述保护层的隔离,所述第一牺牲层的所述内围部为完整地连接所述下电极的多个所述筒状结构;
步骤S170,刻蚀所述第一支撑材料层,以形成为一对应遮盖所述器件区的第一支撑层,所述第一支撑层连接所述下电极的多个所述筒状结构,且所述第一支撑层延伸至所述器件区的边界,以及去除所述第一牺牲层;
步骤S180,依次形成一电容介质层和一上电极在所述下电极的内外表面上,由所述上电极、所述电容介质层和所述下电极构成电容。
下面结合各个步骤的相应的结构示意图,进一步解释说明本实施例中电容器阵列的形成方法。
图3A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S110过程中的俯视图;图3B为图3A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S110过程中沿aa’方向上的剖面示意图。
在步骤S110中,具体参考图3A和图3B所示,提供一衬底200,所述衬底200上具有一用于形成电容器的器件区200A和一位于所述器件区 200A外围的外围区200B,在所述衬底200上形成有一第一牺牲层211和一第一支撑材料层221。
其中,第一支撑材料层221用于构成后续所形成的第一支撑层,所述第一牺牲层211的厚度界定出后续所形成的第一支撑层的高度,因此,所述第一牺牲层211的厚度可根据需形成的第一支撑层的高度位置进行调整。进一步的,所述第一支撑材料层221可利用沉积工艺形成(例如,化学气相沉积工艺)。此外,在形成第一支撑材料层221的过程中,常常会在所形成的第一支撑材料层中产生薄膜缺陷,当所述薄膜缺陷暴露在刻蚀剂中时极易被腐蚀,从而会在第一支撑材料层中形成破洞。
图4A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S120过程中的俯视图;图4B为图4A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S120过程中沿aa’方向上的剖面示意图。
在步骤S120中,具体参考图4A和图4B所示,嵌入一保护层230于所述第一牺牲层211对应所述外围区200B沿着所述器件区200A的区域中,所述保护层230分隔所述第一牺牲层211为一在所述外围区200B上的外围 211B部和一在所述器件区200A上的内围部211A。
需说明得是,图4A中仅示出了部分器件区200A和外围区200B,因此仅示出了器件区200A的一侧上的保护层230。然而应当认识到,所述保护层230可以沿着器件区200A的整个边界排布在器件区200A的外围。即,在器件区200A的外围形成保护层230,从而可利用所述保护层230作为一隔离屏障,避免进入到外围区200B中的刻蚀剂提前进入到器件区200A中,从而防止第一牺牲层211中内围部211A的部分被提前去除而对第一支撑材料层的完整性造成影响,从而使所形成的第一支撑层中位于器件区200A边界的部分仍具有较好的形貌。
优选的,可采用合适的材质形成保护层,以使得对保护层230和对第一牺牲层211的刻蚀选择比较大,从而当第一支撑材料层221位于外围区 200B的部分中产生有破洞而导致刻蚀剂从第一支撑材料层221的破洞进入并刻蚀第一牺牲层211中外围部211B的部分时,由于刻蚀剂对保护层230 的刻蚀速率非常小,从而刻蚀剂在保护层230阻挡作用下不会进一步扩散至器件区200A中,进而可避免第一牺牲层211中内围部211A的部分不会被提前去除掉,有利于确保后续所形成的第一支撑层的形貌。其中,对保护层230和对第一牺牲层211的刻蚀选择比可大于等于1:10,可选为1:10~1:10000。例如,当所述第一牺牲层211为氧化硅层时,所述保护层 230可采用氮化硅层。
可选的方案中,所述保护层230可在形成第一牺牲层211和第一支撑材料层221之后形成,具体的:在形成第一牺牲210和第一支撑材料层221 之后,形成一贯穿所述第一牺牲层211和第一支撑材料层221的凹槽,所述凹槽位于外围区200B且靠近器件区200A的区域中,即,所述凹槽位于器件区200A的外围;接着,填充保护层的材料在所述凹槽中,并可结合平坦化工艺去除第一支撑材料层221顶部的保护层材料,从而形成位于凹槽中的保护层230。如此,可使所形成的保护层230不仅贯穿所述第一牺牲层211并且,使保护层230的表面高于第一牺牲层211的表面,有利于提高保护层230对刻蚀剂的阻挡作用。
当然,所述保护层也可在形成第一牺牲层211之后,并在形成第一支撑材料层221之前形成,此时即可形成与所述第一牺牲层211齐平的保护层,以及第一支撑材料层221覆盖第一牺牲层211和保护层。
此外,在所述衬底200中还形成有一节点接触201,所述节点接触201 与后续所形成的电容器的下电极电性连接。
图5A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S130时的俯视图;图5B~5C为图5A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S130过程中沿aa’方向上的剖面示意图。
在步骤S130中,具体参考图5A~5C所示,形成一第二牺牲层212在所述第一支撑材料层221上,并形成多个通孔240在所述器件区200A上,所述通孔240贯穿所述第二牺牲层212、所述第一支撑材料层221和所述第一牺牲层211。
可以理解的是,所述第二牺牲层212、第一支撑材料层221和所述第一牺牲层211所构成的叠层,可为后续形成下电极提供一形成基底。具体的,通过在所述叠层中形成所述通孔240,从而可在借助所述通孔240的底部和侧壁形成具有一筒状结构的下电极。因此,形成有所述通孔240的叠层的总高度可界定出后续所形成的下电极中筒状结构的高度,从而可通过增加第一牺牲层211和第二牺牲层212的厚度,增大后续所形成的电容器的高度,从而可增加电容器的电极表面积,如此一来,即可进一步提高所形成的电容器的电容值。
重点参考图5B所示,本实施例中,在形成第二牺牲层212之后,还可继续形成一第二支撑材料层222在所述第二牺牲层212上,所述第二支撑材料层222用于构成第二支撑层,以对所形成的电容器进行支撑。本实施例中,所述第二支撑材料层222和第二牺牲层212、第一支撑材料层221 以及所述第一牺牲层211共同构成用于形成下电极的基底,因此,在形成所述通孔240的步骤中,所述通孔240更贯穿所述第二支撑材料层222。即,所述通孔240贯穿第二支撑材料层222、第二牺牲层212、第一支撑材料层221和第一牺牲层211。其中,所述第一支撑材料层221和所述第二支撑材料层222可采用同一种材质形成,例如可均为氮化硅层。以及,所述第二牺牲层212和所述第一牺牲层211也可采用相同的材质形成,例如可均为氧化硅层。
图6A为本发明实施例一中的电容器阵列的形成方法在其执行步骤S140时的俯视图;图6B为图6A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S140过程中沿aa’方向上的剖面示意图。
在步骤S140中,具体参考图6A和图6B所示,形成一下电极250在所述通孔240中,所述下电极250覆盖所述通孔240的底部和侧壁,以构成多个筒状结构。
即,所形成的下电极250中位于所述通孔240中的部分,其形貌与所述通孔240的形貌吻合,从而使所述下电极250中位于所述通孔240中的部分构成一筒状结构,其中,所述下电极250的所述筒状结构中位于筒内部的内表面远离所述第一牺牲层211,所述下电极250的所述筒状结构中位于筒外部的外表面靠近所述第一牺牲层211,以及,所述筒状结构中通过顶部端口250a连接筒内部和筒外部。进一步的,所述下电极260可以为多晶硅电极,也可以为金属电极。当下电极为金属电极时,例如可以采用氮化钛(TiN)形成。
具体的,所述下电极250可在沉积工艺的基础上结合平坦化工艺形成。具体的,所述下电极250的形成方法例如包括:首先,形成一电极材料层在所述衬底200上,所述电极材料层覆盖所述通孔240的底部和侧壁,以及覆盖所述第二支撑材料层222;接着,执行平坦化工艺(例如,化学机械研磨工艺),去除电极材料层中位于第二支撑材料层222上方的部分,从而使剩余的电极材料层仅形成在通孔240中,以构成一筒状结构的下电极。
此外,本实施例中,在衬底200中还形成有节点接触201,所述节点接触201通过所述通孔240暴露出,从而使所形成的下电极250的筒状结构的底部能够与所述节点接触201电性连接。
本实施例中,通过在下电极250的筒状结构的侧壁上形成两个支撑层,以加强对下电极的支撑强度。然而应当认识到,在其他实施例中还可根据实际状况相应的调整支撑层的高度以及增加支撑层的数量。
图7A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S150时的俯视图;图7B~7C为图7A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S150过程中沿aa’方向上的剖面示意图。
本实施例中,除了在下电极250的筒状结构的侧壁上形成有支撑层之外,还可在下电极250的顶部设置一支撑层,以进一步强化对下电极250 的支撑力。
即,步骤S150中,具体参图7A~7C所示,本实施例的电容器阵列中,还形成一第三支撑层220c在所述下电极250的顶部。其中,所述第三支撑层220c可利用沉积工艺、光刻工艺和刻蚀工艺形成。应当说明的是,在利用沉积工艺形成用于构成第三支撑层220c的材料层时,由于筒状结构的顶部端口250a的尺寸较小,因此可通过控制成膜工艺,使形成在下电极250 的筒状结构的顶部的材料层不会填入到所述筒状结构中。
本实施例中,可利用同一道光刻工艺,同时定义出第三支撑层220c和第二支撑层220b的图形。具体的,所述第三支撑层220c和第二支撑层220b 的形成方法包括以下步骤。
第一步骤,参考图7B所示,形成一第三支撑材料层223在所述第二支撑材料层222上,所述第三支撑材料层223遮盖所述下电极250的顶部端口250a,且如上所述,通过控制第三支撑材料层的成膜工艺,可使所述第三支撑材料层223不填充在所述下电极250的所述筒状结构的筒内部中。
第二步骤,继续参考图7B所示,形成一掩膜层260在所述衬底200上的所述器件区200A中,所述掩膜层260中形成有至少一个开口260a,所述开口260a的高度投影区局部重疊所述下电极250的所述筒状结构的顶部端口250a。
即,筒状结构的部分顶部端口250a对应在掩膜层260的开口260a中,因此,在利用掩膜层260为掩膜刻蚀第三支撑材料层223以形成第三支撑层220c之后,部分所述顶部端口250a能够通过第三支撑层220c暴露出,从而使筒内部与筒外部连通,如此,即可确保筒状结构的筒内部能够暴露出,以利于后续在筒内部的内表面上形成电容介质层和上电极。
此外,所述掩膜层的同一开口260a中可对应有相邻的多个所述筒状结构的顶部端口250a,即相邻的多个筒状结构的顶部端口250a可通过同一开口暴露出。与多个筒状结构对应的,可使所述掩膜层250中形成有多个开口260a,并使同一开口260a中对应有相邻的至少两个下电极的顶部端口 250a,如此一来,一方面增加了掩膜层260上的开口尺寸,从而有利于简化工艺;另一方面,通过在掩膜层层260上开设开口,使掩膜层260中未对应开口的部分仍然为相互连接的一个整体,由此,在利用所述掩膜层260 所界定出的第三支撑层也是一个整体,即,第三支撑层连接多个筒状结构的顶部,以对多个筒状结构进行支撑。并且,本实施例中,所述掩膜层260 还同时用于界定第二支撑层的图像,因此,所述形成的第二支撑层也为一个整体,以连接多个下电极250的筒状结构的筒侧壁。本实施例中,相邻的四个筒状结构的顶部端口250a对应在同一个开口260a中,因此,在对第三支撑材料层进行刻蚀之后,通过同一开口260a同时暴露出相邻的四个筒状结构的部分顶部端口250a。
第三步骤,参考图7C所示,以所述掩膜层260为掩膜刻蚀所述第三支撑材料层223,以形成对应遮盖所述器件区200A的所述第三支撑层220c,所述第三支撑层220c中形成有对应所述开口260a的通口,通过所述通口暴露出所述下电极250的所述筒状结构的所述顶部端口250a的一部分。
本实施例中,所述衬底200上形成有多个筒状结构,且所述掩膜层的同一开口260a中对应有相邻的多个所述筒状结构的顶部端口250a,因此,所形成的第三支撑中220c中也相应的形成有多个通口,且同一通口中可暴露出相邻的多个所述筒状结构的顶部端口250a。
如图7C所示,通过所述掩膜层260还可同时定义出所述第二支撑层 220b的图形,因此,在以所述掩膜层260为掩膜刻蚀第三支撑材料层之后,还继续对暴露出的第二支撑材料层222进行刻蚀,以形成第二支撑层220b。所述第二支撑层220b和所述第三支撑层220c的部分图形相互对应。其中所述第二支撑层220b形成在筒状结构的筒侧壁上,且第二支撑层220b的图形与所述第三支撑层220c中不对应顶部端口250a的部分的图形相对应,即,所述第二支撑层220b与所述筒状结构的侧壁接触,并沿着远离所述筒状结构的方向延伸。
可以理解的是,第二支撑层220b的图形和第三支撑层220c中不对应顶部端口250a的部分的图形,相应的不对应在所述开口260a的高度投影区中。即相当于,第二支撑材料层222中与下电极250的筒状结构接触的部分中,部分对应在所述开口260a在高度方向上的投影区域中,如此一来,在利用所述掩膜层260为掩膜刻蚀第二支撑材料层222和第三支撑材料层 223时,即可部分保留第二支撑材料层222中与下电极250接触的部分,以构成第二支撑层220b,以及部分保留第三支撑材料层223中对应筒状结构的侧壁的部分,以构成第三支撑层220c。
因此,利用所述掩膜层260为掩膜依次刻蚀暴露出的第三支撑材料层 223和第二支撑材料层222,以形成第三支撑层220c和第二支撑层220b时,如图5C所示,第二支撑层220b位于下电极250的筒状结构的在靠近顶部的筒侧壁上,从而可在侧壁上对下电极250进行支撑;第三支撑层220c位于下电极250的顶部,并且所述第三支撑层220c暴露出部分顶部端口250a。
第四步骤,重点参考参考图7C所示,优选的方案中,在形成所述第三支撑层220c之后,还可进一步刻蚀暴露的下电极250,即,部分去除所述筒状结构中从所述第三支撑层220c的通口中暴露出的筒侧壁,以降低所述筒状结构中从所述第三支撑层的通口暴露出的筒侧壁的高度,从而使所述筒状结构中在覆盖有所述第三支撑层220c时筒内部和筒外部相互连通的连通口250b的尺寸增加。其中,可继续利用所述掩膜层260为掩膜刻蚀所述下电极250,当然,也可去除所述掩膜层260并直接以第三支撑层220c为掩膜刻蚀下电极。
在后续的工艺中,需通过所述连通口250b,使所形成的电容介质层和上电极,能够同时覆盖筒状结构的筒内部的内表面。因此,通过连通口250b,一方面有利于电容介质层和上电极覆盖在筒内部中,另一方面还可避免由于连通口250b的尺寸过小而导致在形成在连通口250b上的电容介质层完全堵塞连通口250b,因此,通过扩大连通口250b的尺寸,可防止连通口 250b发生瓶颈封闭,进而确保后续所形成的上电极能够填充到所述筒状结构的筒内部中。
图8A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S160过程中的俯视图;图8B为图8A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S160过程中沿aa’方向上的剖面示意图。
在步骤S160中,具体参考图8A和图8B所示,去除所述第二牺牲层 212,以暴露出所述下电极250在所述第一支撑材料层221上的表面,在去除所述第二牺牲层212的过程中,藉由所述保护层230的隔离,所述第一牺牲层211的所述内围部211A为完整地连接所述所述下电极250的多个所述筒状结构。
在利用掩膜层260刻蚀第三支撑材料层和第二支撑材料层之后,即可暴露出所述第二牺牲层212,从而可利用刻蚀剂对第二牺牲层212进行刻蚀。此时,所述刻蚀剂可直接刻蚀暴露出的第二牺牲层212,以及所述刻蚀剂还可横向扩散,以进一步侧向刻蚀第二支撑层220b下方的第二牺牲层 212,并使所述第一支撑材料层221暴露出。具体的,所述刻蚀剂可通过外围区200B横向扩散至器件区200A中,以对第二牺牲层212中位于器件区 200A内的部分进行刻蚀,也可通过第三支撑层220c的开口部分进入并刻蚀第二牺牲层212。
如图8A和图8B所示,在去除所述第二牺牲层之后,所述第一支撑材料层221即暴露出,如上所述,由于第一支撑材料层221的成膜特性,导致所形成的第一支撑材料层221中常常会产生薄膜缺陷。由于在制备下电极250的过程中,部分去除了第一支撑材料层221中位于器件区200A内的部分,从而可使第一支撑材料层221中位于器件区200A的部分的薄膜缺陷大大减小,然而,第一支撑材料层221中位于外围区200B的部分中却仍然存在有大量的薄膜缺陷。因此,在利用刻蚀剂去除第二牺牲层212时,由于所述第一支撑材料层221被暴露出,从而极易导致刻蚀剂腐蚀第一支撑材料层221中的薄膜缺陷,进而在第一支撑材料层221中形成破洞221a。即,第一支撑材料层221在外围区200B的部分中,其薄膜缺陷极易受到刻蚀剂的侵蚀而产生破洞221a。当第一支撑材料层221在外围区200B的部分中形成有破洞221a时,则刻蚀剂能够通过所述破洞进入对第一牺牲层 211,进而会提前对第一牺牲层211中位于外围区200B中的部分进行刻蚀,然而由于保护层230的存在,有效避免了刻蚀剂进一步横向扩散至器件区 200A中,从而使所述第一牺牲层211的所述内围部211A为完整地连接所述所述下电极250的多个所述筒状结构,进而避免了第一支撑材料层221 中位于器件区200A的部分受到影响,尤其是可确保后续所形成的第一支撑层中位于器件区200A边界的部分的完整性。
图9A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S170过程中的俯视图;图9B和图9C为图9A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S170过程中沿aa’方向上的剖面示意图。
在步骤S170中,具体参考图9A~9C所示,刻蚀所述第一支撑材料层 221,以形成为一对应遮盖所述器件区200A的第一支撑层220a,所述第一支撑层220a连接所述下电极250多个所述筒状结构,且所述第一支撑层 220a延伸至所述器件区200A的边界。
具体参考图9B所示,第一支撑材料层中与所述下电极250的筒状结构的侧壁接触的部分被部分保留,以构成第一支撑层220a,用于在筒状结构的侧壁上对下电极进行支撑。并且,在刻蚀第一支撑材料层之前,其下方的第一牺牲层211在保护层230的阻挡作用下没有被去除,从而确保了所形成的第一支撑层220a的完整性,使所形成的第一支撑层220a能够延伸至器件区200A的边界位置。
其中,在形成所述第一支撑层220a时,当所述第一支撑材料层和第三支撑材料层具备较大的刻蚀选择比时,则可直接以所述第三支撑层220c为掩膜,刻蚀所述第一支撑材料层以形成所述第一支撑层220a;或者,当所述第一支撑材料层和第三支撑材料层的刻蚀选择比较小时,甚至所述第一支撑材料层和所述第三支撑材料层的材质相同时,则可利用回刻蚀工艺,刻蚀所述第一支撑材料层以形成所述第一支撑层220a,此时,虽然会消耗掉部分所述第三支撑层220c,然而由于第一支撑层220a的厚度较小,因此消耗掉的第三支撑层220c并不会对其支撑效果产生影响。
此外,如图9B所示,通过以所述第三支撑层220c为掩膜或者利用回刻蚀工艺,两者所形成的第一支撑层220a的图形均与所述第三支撑层220c 中不对应顶部端口的部分的图形相对应。即相当于,第一支撑层220a的图形与所述第二支撑层220b的图形类似。本实施例中,衬底上形成有多个下电极250,且多个所述下电极250均与所述第三支撑层220c接触,相应的,所述第一支撑层220a也为一个整体,并与多个所述下电极250接触,从而可对多个所述下电极250进行支撑。
进一步的,所述保护层230可采用与所述第一支撑材料层材质相同的材料形成,从而,在刻蚀所述第一支撑材料层以构成第一支撑层220a时,能够部分消耗掉保护层230或者全部消耗掉所述保护层230。当然,也可以在去除第一牺牲层211之后,再去除所述保护层230;或者,在去除所述第一牺牲层211的步骤中,去除所述保护层230。
接着参考图9C所示,去除所述第一牺牲层211,以使所述下电极250 中与所述第一牺牲层接触的表面被暴露出。可以理解的是,在去除第一牺牲层之后,即可使所述下电极250的筒状结构位于筒外部的大部分的外表面暴露出。
与去除第二牺牲层的方法类似的,通过采用相应的刻蚀剂,并使刻蚀剂直接对暴露出的第一牺牲层进行刻蚀,以及刻蚀剂还可进一步横向扩散,以进一步去除位于第一支撑层220a下方的第一牺牲层。
图10A为本发明实施例一中的电容器阵列的形成方法在其执行步骤 S180过程中的俯视图;图10B~10C分别为图10A所示的本发明实施例一中的电容器阵列的形成方法在其执行步骤S180过程中沿aa’方向上的剖面示意图。
在步骤S180中,具体参考图10A~10C所示,依次形成一电容介质层 270和一上电极280在所述下电极250的内外表面上,由所述上电极280、所述电容介质层270和所述下电极250构成电容。
如图10A和图10B所示,本实施例中,在下电极250的筒状结构的侧壁上形成有第一支撑层220a、第二支撑层220b和第三支撑层220c,因此,电容介质层270覆盖下电极250暴露出的表面的同时,还进一步覆盖所述第一支撑层220a、第二支撑层220b和第三支撑层220c其暴露出的表面,即,所述电容介质层270包覆所述下电极250的筒状结构的位于筒内部的内表面和位于筒外部的外表面,以充分利用下电极250的两个相对的表面,构成具有较大电极表面积的电容器。具体的,可利用气相沉积工艺形成所述电容介质层270,用于形成所述电容介质层270的工艺气体经过第三支撑层220c的通口进入以形成在下电极250的表面上,且所述工艺气体进一步经过连通口250b进入到筒状结构的筒内部中,从而在筒内部的内表面和筒外部的外表面上均可形成电容介质层270。
优选的,所述电容介质层270可以为高K介质层。进一步的,所述电容介质层270为多层结构,例如为二氧化硅层/氮化硅层的两层结构。在形成所述电容介质层270时,可依次分别形成所述二氧化硅层和所述氮化硅层。
此外,本实施例中,所述下电极250的筒状结构的筒外部的底部与形成在衬底200中的节点接触201连接,因此,所述电容介质层260不覆盖所述下电极250的筒状结构的筒外部的底部的部分。
继续参考图10C所示,覆盖一上电极280在所述电容介质层270上,且所述下电极260在对应筒内部和所述筒外部均能够与所述电容介质层 270和所述上电极280构成电容。即,所形成的电容器中,在仅形成有一层下电极260的基础上,充分利用下电极260两个相对的表面,以分别在下电极260的两侧均可构成电容,增大所形成的电容器的电容值。
其中,所述上电极280可以为单层结构也可以为多层结构,当所述上电极280位单层结构时,例如为多晶硅电极,也可以为金属电极,当上电极为金属电极时,例如可以采用氮化钛(TiN)形成。本实施例中,所述上电极280包括一第一导电层281和一第二导电层282,所述第一导电层281 沿着所述电容介质层270的表面覆盖在所述电容介质层270的表面上,并且所述第一导电层281的形貌和所述电容介质层270的形貌对应;所述第二导电层282覆盖所述第一导电层281并可填充相邻的下电极250之间的区域。具体的,所述第一导电层281例如可以为氮化钛层,所述第二导电层282可以为多晶硅层或者金属层,例如,所述第二导电层282可以采用钨(W)形成。
实施例二
本发明还提供了一种电容器阵列,所述电容器阵列中包括一形成器件区中的下电极,以及一用于支撑所述下电极的第一支撑层,所述第一支撑层能够延伸到器件区的边界,即,第一支撑层中位于器件区边界的部分仍具备较好的完整性。
图11A为本发明实施例二中的电容器阵列的俯视图;图11B为图11A 所示的本发明实施例二中的电容器阵列沿着aa’方向上的剖面示意图。结合图11A和图11B所示,所述电容器阵列包括:
一衬底200,具有一形成有电容器的器件区200A和一位于所述器件区 200A外围的外围区200B;
一下电极250,设置在所述衬底200的所述器件区200A上,且所述下电极250具有多个筒状结构;
一第一支撑层220a,形成在所述衬底200的所述器件区200A上,所述第一支撑层220a连接所述下电极250的多个所述筒状结构,并延伸至所述器件区200A的边界;所述第一支撑层220a用于支撑下电极250,由于第一支撑层220a中位于器件区200A边界的部分仍能够保持较好的完整性,从而对形成在器件区200A边界上的筒状结构也能够起到支撑的作用,避免下电极250中位于器件区200A边界上的部分由于高度的增加而发生弯曲变形或倒塌的问题;
一电容介质层270,形成在所述下电极250的内外表面上;
一上电极280,对应于所述下电极250的内外表面而形成在所述电容介质层270的表面上,以和所述电容介质层270和所述下电极250构成电容290。
进一步的,所述衬底200中还形成有节点接触201,所述节点接触与所述下电极250电性连接。具体的,所述节点接触201与所述下电极250 的筒状结构的筒底部连接。
本实施例中,所述电容器阵列还包括一保护环230,位于所述衬底200 的所述外围区沿着所述器件区的区域上。
继续参考图9B所示,所述电容器阵列还包括一第二支撑层220b,第二支撑层220b有间隔地位于所述第一支撑层220a上并连接所述下电极250 的所述筒状结构,且所述第二支撑层220b延伸至所述器件区200A的边界,所述第二支撑层200a与所述第一支撑层200b在不同的高度位置上。即,通过在下电极250的筒状结构的不同高度位置上形成多个支撑层,可加强对下电极250的支撑强度。
当然,为提高对下电极的支撑强度,除了在其筒状结构的筒侧壁上形成支撑层之外,还可在下电极的顶部也形成支撑层。本实施例中,在所述下电极250的顶部形成有一第三支撑层220c,所述第三支撑层220c设置于所述第二支撑层220b上,并且所述第三支撑层220c中形成有一通口,所述通口的高度投影区中对应有所述下电极250的所述筒状结构的顶部端口的一部分。优选的,所述下电极250的所述筒状结构中,对应在所述通口中的筒侧壁的高度低于不对应在所述通口中的筒侧壁的高度,从而使所述筒状结构在覆盖有所述第三支撑层220c时筒内部和筒外部相互连通的连通口250b的尺寸增加。可以理解的是,所述顶部端口是针对于筒状结构自身其筒内部所暴露的开口,而连通口250b是针对形成有第三支撑层220c之后,在第三支撑层220c的覆盖下,所述筒状结构的筒内部可暴露出的开口。
此外,所述第三支撑层220中不对应所述通口的部分相互连接而构成一个整体,如此一来,可使所述第三支撑层220c均与所述下电极250的多个筒状结构连接,以对多个所述筒状结构进行支撑。以及,所述第二支撑层220b和第一支撑层220a可以和第三支撑层220c类似的,即,第一支撑层220a和第二支撑层220b也均为一个整体,从而可接触多个所述筒状结构的筒侧壁,并延伸至器件区200A的边界。
继续参考图11A和图11B所示,需说明的是,图11A中仅示意性的示出了衬底上的多个电容器的排布,而并没有精确示出电容器中的各个组件,例如,图11A中没有示出第一支撑层、第二支撑层以及第三支撑层等。如图11A和图11B所示,所述下电极250的筒状结构中,位于筒内部的内表面和位于筒外部的外表面上均覆盖有所述电容介质层270,以及上电极280 相应的覆盖筒内部额电容介质层270和筒外部的电容介质层270,从而仅利用一个下电极250,即可在下电极250的两侧与电容介质层270和上电极 280分别构成两个电容290。
其中,所述上电极280可以为单层结构也可以为多层结构,当所述上电极280位单层结构时,例如为多晶硅电极,也可以为金属电极,当上电极为金属电极时,例如可以采用氮化钛(TiN)形成。本实施例中,所述上电极280包括一第一导电层281和一第二导电层282,所述第一导电层281 沿着所述电容介质层270的表面覆盖在所述电容介质层270的表面上,并且所述第一导电层281的形貌和所述电容介质层270的形貌对应;所述第二导电层282覆盖所述第一导电层281并可填充相邻的下电极250之间的区域。具体的,所述第一导电层281例如可以为氮化钛层,所述第二导电层282可以为多晶硅层或者金属层,例如,所述第二导电层282可以采用钨(W)形成。
实施例三
基于以上所述的电容器阵列,本发明还提供一种半导体器件。图12A 为本发明实施例三中的半导体器件中电容器阵列的分布示意图,图12B为图12A所示的半导体器件沿着aa’方向上的结构示意图。如图12A和图12B 所示,所述半导体器件包括:
一衬底300,具有一形成有电容器的器件区300A和一位于所述器件区 300A外围的外围区300B,且在所述衬底300上的所述器件区300A中还形成有一节点接触301,所述节点接触301与所述电容器电性连接;
一下电极350,形成所述衬底的所述器件区上并与所述节点接触301 电性连接,且所述下电极350具有一筒状结构;
一第一支撑层320a,形成在所述衬底的所述器件区上,所述支撑层连接所述下电极350的所述筒状结构,并延伸至所述器件区300A的边界;
一电容介质层370,形成在所述下电极350的内外表面上;
一上电极380,对应于所述下电极的内外表面而形成在所述电容介质层370的表面上,所述上电极350、所述电容介质层370和所述下电极380 构成电容390。
其中,所述半导体器件可以为一存储器,存储器通常包括电容器以及连接到所述电容器的存储晶体管,所述电容器用来存储代表存储信息的电荷。因此,所述半导体器件还可包括一存储单元阵列,所述存储单元阵列中的存储单元与所述电容器电性连接。具体的,所述存储单元阵列中的存储单元与所述节点接触电性连接,从而可利用所述节点接触301实现存储单元和电容器的电性连接。
继续参考图12A和图12B所示,本实施例中,在所述器件区200A中定义有多个用于形成存储单元的存储有源区410,多个所述存储有源区410 呈阵列式排布。以及,多个存储有源区410之间通过形成在衬底300中的隔离结构420相互隔离。所述器件区200A的外围也形成有所述隔离结构 420,以对器件区200A和外围区200B进行隔离。
进一步的,对应所述存储有源区410的衬底300中形成有一位线接触区411和一存储节点接触区412,以及在所述位线接触区411和所述存储节点接触区412之间的衬底300中还形成有一栅极结构413。在所述位线接触区411上还形成有一与之连接的位线接触302,所述位线接触302用于进一步连接至一位线上;在所述存储节点接触区412上形成有一与之连接的节点接触301,所述节点接触301与所述电容器的下电极350电性连接,从而实现存储单元和所述电容器的电性连接。
此外,所述外围区200B中也定义有多个外围电路有源区430,在对应所述外围电路有源区430的衬底300上也可形成有外围电路,例如,在对应所述外围电路有源区430的衬底300上形成有多个栅极结构等。
继续参考图12B所示,所述下电极350中位于所述节点接触301上并与之电性连接,且沿着远离所述衬底的表面延伸而构成筒状结构。本实施例中,在所述下电极350的筒状结构的筒侧壁上形成第一支撑层320a和第二支撑层320b,以在筒侧壁上对所述下电极进行支撑。以及,在所述下电极350的顶部上还形成有一第三支撑层320c,进一步强化对下电极350的支撑强度。较佳的,形成在多个节点接触301上的多个下电极350均与同一第一支撑层220a接触,即,第一支撑层220a为一整体,并同时接触多个下电极350的筒侧壁,以同时对多个下电极350进行支撑。当然,第二支撑层320b和第三支撑层320c可以与所述第一支撑层320a类似的,均为一个整体。
接着参考图12B所示,所述下电极350的筒状结构中,位于筒内部的内表面和位于筒外部的外表面上均覆盖有所述电容介质层370,以及上电极 380相应的覆盖筒内部的电容介质层370和筒外部的电容介质层370,从而仅利用一个下电极350,即可在下电极350的两侧与电容介质层370和上电极380分别构成两个电容390。
其中,所述上电极380可以为单层结构也可以为多层结构。本实施例中,所述上电极380包括一第一导电层381和一第二导电层382,所述第一导电层381沿着所述电容介质层370的表面覆盖在所述电容介质层370 的表面上,并且所述第一导电层381的形貌和所述电容介质层370的形貌对应;所述第二导电层382覆盖所述第一导电层381并可填充相邻的下电极350之间的区域。具体的,所述第一导电层381例如可以为氮化钛层,所述第二导电层382可以为多晶硅层或者金属层,例如,所述第二导电层 382可以采用钨(W)形成。
综上所述,本发明提供的电容器阵列及其形成方法中,通过在第一牺牲层的位于器件区外围的区域中嵌入一保护层,从而可有效阻挡刻蚀剂在提前刻蚀第一牺牲层中位于外围区的部分时进一步从外围区横向扩散至器件区中,即,在去除第一支撑材料层上方的第二牺牲层的过程中,可使第一牺牲层中位于器件区中部分能够避免被提前去除,进而可防止第一支撑材料层中位于器件区的部分出现片状剥离或脱落的问题,如此一来,即可确保所形成的第一支撑层的完整性,相应的使所形成第一支撑层中延伸至器件区边界的部分也具备较好的形貌。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (18)
1.一种电容器阵列的形成方法,其特征在于,包括:
提供一衬底,所述衬底上具有一用于形成电容器的器件区和一位于所述器件区外围的外围区,在所述衬底上形成有一第一牺牲层和一第一支撑材料层;
嵌入一保护层于所述第一牺牲层对应所述外围区沿着所述器件区的区域中,所述保护层分隔所述第一牺牲层为一在所述外围区上的外围部和一在所述器件区上的内围部;
形成一第二牺牲层在所述第一支撑材料层上;
形成多个通孔在所述器件区上,所述通孔贯穿所述第二牺牲层、所述第一支撑材料层和所述第一牺牲层;
形成一下电极在所述通孔中,所述下电极覆盖所述通孔的底部和侧壁,以构成多个筒状结构;
去除所述第二牺牲层,以暴露出所述下电极在所述第一支撑材料层上的表面,在去除所述第二牺牲层的过程中,藉由所述保护层的隔离,所述第一牺牲层的所述内围部为完整地连接所述下电极的多个所述筒状结构;
刻蚀所述第一支撑材料层,以形成为一对应遮盖所述器件区的第一支撑层,所述第一支撑层連接所述下电极的多个所述筒状结构,且所述第一支撑层延伸至所述器件区的边界;
去除所述第一牺牲层;以及,
依次形成一电容介质层和一上电极在所述下电极的内外表面上,由所述上电极、所述电容介质层和所述下电极构成电容。
2.如权利要求1所述的电容器阵列的形成方法,其特征在于,在形成所述第二牺牲层之后,还包括:
形成一第二支撑材料层在所述第二牺牲层上;
其中,在形成所述通孔的步骤中,所述通孔更贯穿所述第二支撑材料层。
3.如权利要求2所述的电容器阵列的形成方法,其特征在于,在形成所述下电极之后,以及去除所述第二牺牲层之前,还包括:形成一第三支撑层在所述第二支撑材料层上,所述第三支撑层的形成步骤包括:
形成一第三支撑材料层在所述第二支撑材料层上,所述第三支撑材料层遮盖所述下电极的顶部端口,且所述第三支撑材料层不填充在所述下电极的所述筒状结构的筒内部中;
形成一掩膜层在所述衬底上的所述器件区中,所述掩膜层中形成有至少一开口,所述开口的高度投影区局部重疊所述下电极的所述筒状结构的所述顶部端口;以及,
以所述掩膜层为掩膜,刻蚀所述第三支撑材料层,以形成对应遮盖所述器件区的所述第三支撑层,所述第三支撑层中形成有对应所述开口的通口,通过所述通口暴露出所述下电极的所述筒状结构的所述顶部端口的一部分。
4.如权利要求3所述的电容器阵列的形成方法,其特征在于,在形成所述第三支撑层的步驟中,包括:
部分去除所述下电极的所述筒状结构中从所述通口中暴露出的筒侧壁,以减低所述筒状结构中从所述通口暴露出的筒侧壁的高度,从而使所述筒状结构在覆盖有所述第三支撑层时筒内部和筒外部相互连通的连通口的尺寸增加。
5.如权利要求3所述的电容器阵列的形成方法,其特征在于,同一通口中暴露出相邻的多个所述下电极的所述筒状结构的顶部端口的一部分。
6.如权利要求3所述的电容器阵列的形成方法,其特征在于,所述第一支撑层的形成方法包括:
以所述第三支撑层为掩膜,刻蚀所述第一支撑材料层以形成所述第一支撑层;
其中,所述第一支撑层的图形与所述第三支撑层中不对应所述通口的部分的图形相对应。
7.如权利要求6所述的电容器阵列的形成方法,其特征在于,所述第三支撑层中不对应所述通口的部分相互连接而构成一个整体,所述第三支撑层和所述第一支撑层均与多个所述筒状结构连接,以对多个所述筒状结构进行支撑。
8.如权利要求1所述的电容器阵列的形成方法,其特征在于,在去除所述第一牺牲层的步骤中,去除所述保护层。
9.如权利要求1~8任意一项所述的电容器阵列的形成方法,其特征在于,在所述第二牺牲层的去除步骤中,所述保护层对所述第一牺牲层的刻蚀选择比为1:10~1:10000。
10.一种电容器阵列,其特征在于,包括:
一衬底,具有一形成有电容器的器件区和一位于所述器件区外围的外围区;
一下电极,设置在所述衬底的所述器件区上,且所述下电极具有多个筒状结构;
一第一支撑层,形成在所述衬底的所述器件区上,所述第一支撑层連接所述下电极的多个所述筒状结构,并延伸至所述器件区的边界;
一电容介质层,形成在所述下电极的內外表面;及,
一上电极,对应于所述下电极的内外表面而形成在所述电容介质层的表面,由所述上电极、所述电容介质层和所述下电极构成电容。
11.如权利要求10所述的电容器阵列,其特征在于,还包括:
一保护环,位于所述衬底的所述外围区沿着所述器件区的区域上。
12.如权利要求10所述的电容器阵列,其特征在于,还包括:
一第二支撑层,有间隔地位于所述第一支撑层上并连接所述下电极的所述筒状结构,所述第二支撑层延伸至所述器件区的边界,且所述第二支撑层与所述第一支撑层在不同的高度位置上。
13.如权利要求12所述的电容器阵列,其特征在于,还包括:
一第三支撑层,设置于所述第二支撑层上并位于所述下电极的顶部,且所述第三支撑层中形成有一通口,所述通口的高度投影区中对应有所述下电极的所述筒状结构的顶部端口的一部分。
14.如权利要求13所述的电容器阵列,其特征在于,所述下电极的所述筒状结构中,对应在所述通口中的筒侧壁的高度低于不对应在所述通口中的筒侧壁的高度,从而使所述筒状结构在覆盖有所述第三支撑层时筒内部和筒外部相互连通的连通口的尺寸增加。
15.如权利要求13所述的电容器阵列,其特征在于,所述第三支撑层中不对应所述通口的部分相互连接而构成一个整体,所述第三支撑层、所述第二支撑层和所述第一支撑层均与多个所述筒状结构连接,以对多个所述筒状结构进行支撑。
16.一种半导体器件,其特征在于,包括:
一衬底,具有一形成有电容器的器件区和一位于所述器件区外围的外围区,且在所述衬底上的所述器件区中还形成有一节点接触,所述节点接触与所述电容器电性连接;
一下电极,设置在所述衬底的所述器件区上并与所述节点接触电性连接,且所述下电极具有一筒状结构;
一支撑层,形成在所述衬底的所述器件区上,所述支撑层连接所述下电极的所述筒状结构,并延伸至所述器件区的边界;
一电容介质层,形成在所述下电极的内外表面上;及,
一上电极,对应于所述下电极的内外表面而形成在所述电容介质层的表面上,由所述上电极、所述电容介质层和所述下电极构成电容。
17.如权利要求16所述的半导体器件,且特征在于,在所述衬底上还形成有一存储单元,所述存储单元与所述节点接触电性连接。
18.如权利要求16或17所述的半导体器件,其特征在于,在所述衬底上形成有多个电容器,多个所述电容器的多个所述下电极均与同一支撑层连接。
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---|---|---|---|
CN201710909010.0A CN107731794A (zh) | 2017-09-29 | 2017-09-29 | 电容器阵列及其形成方法、半导体器件 |
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---|---|
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Family
ID=61209120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710909010.0A Pending CN107731794A (zh) | 2017-09-29 | 2017-09-29 | 电容器阵列及其形成方法、半导体器件 |
Country Status (1)
Country | Link |
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