CN113394162A - 电容阵列结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种电容阵列结构及其形成方法。所述电容阵列结构的形成方法包括如下步骤：提供一基底，所述基底表面暴露有电容触点，所述基底包括阵列区域和外围区域；形成覆盖所述基底和所述电容触点的底部支撑层，所述底部支撑层中具有缝隙；形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的填充层，且位于所述外围区域的所述填充层厚度大于位于所述阵列区域的所述填充层厚度；形成沿垂直于所述基底的方向交替堆叠的支撑层和牺牲层；形成电容孔；依次形成下电极层于所述电容孔的内壁、电介质层于所述下电极层的表面、以及上电极层于所述电介质层的表面，形成电容器。本发明缓解了电容阵列结构的延迟效应。

Description

电容阵列结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种电容阵列结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在当前电容阵列结构的制造工艺中，通常是在形成电容触点之后，直接于电容触点表面形成底层支撑层、牺牲层等叠层结构，然后通过刻蚀工艺形成电容孔，最后于电容孔中形成下电极、电介质层和上电极。由于现有工艺方法的限制，常常会在形成底部支撑层中存在缝隙。后续在高温沉积电介质层的过程中，电介质层会扩散到底部支撑层的缝隙内，从而与电容触点形成寄生电容，导致延迟效应的加重。
因此，如何改善电容阵列结构，避免电介质层与电容触点形成寄生电容，缓解延迟效应，从而改善DRAM的性能，是当前亟待解决的技术问题。
发明内容
本发明提供一种电容阵列结构及其形成方法，用于解决现有的电容阵列结构延迟效应严重的问题，以改善DRAM的性能。
为了解决上述问题，本发明提供了一种电容阵列结构的形成方法，包括如下步骤：
提供一基底，所述基底表面暴露有电容触点，所述基底包括阵列区域和外围区域，所述电容触点位于所述阵列区域；
形成覆盖所述基底和所述电容触点的底部支撑层，所述底部支撑层中具有缝隙；
形成填充所述缝隙、、并覆盖所述电容触点和所述底部支撑层表面的填充层，且位于所述外围区域的所述填充层厚度大于位于所述阵列区域的所述填充层厚度；
形成沿垂直于所述基底的方向交替堆叠的支撑层和牺牲层；
形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点的电容孔；
依次形成下电极层于所述电容孔的内壁、电介质层于所述下电极层的表面、以及上电极层于所述电介质层的表面，形成电容器。
可选的，形成至少填充所述缝隙的填充层的具体步骤包括：
回刻蚀所述底部支撑层，暴露所述电容触点；
形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的所述填充层。
可选的，形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的所述填充层的具体步骤包括：
形成填充满所述缝隙的第一子层；
形成覆盖所述电容触点、所述底部支撑层和所述第一子层表面的第二子层，以形成包括所述第一子层和所述第二子层的所述填充层。
可选的，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大10nm～40nm。
可选的，形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点的电容孔的具体步骤包括：
于所述阵列区域形成贯穿所述支撑层、所述牺牲层和所述填充层、并暴露所述电容触点的电容孔。
可选的，形成电容器的具体步骤包括：
形成下电极层于所述电容孔的内壁；
去除部分所述支撑层和全部的所述牺牲层，暴露所述填充层；
形成覆盖所述下电极层表面和所述填充层表面的电介质层、以及覆盖于所述电介质层表面的上电极层。
可选的，所述填充层的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
为了解决上述问题，本发明还提供了一种电容阵列结构，包括：
基底，所述基底表面暴露有电容触点，所述基底包括阵列区域和外围区域，所述电容触点位于所述阵列区域；
底部支撑层，覆盖所述基底表面和所述电容触点的侧壁，所述底部支撑层中具有缝隙；
填充层，填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面，且位于所述外围区域的所述填充层厚度大于位于所述阵列区域的所述填充层厚度；
电容器，包括位于所述基底上方且与所述电容触点电连接的下电极层、覆盖于所述下电极层表面的电介质层、以及覆盖于所述电介质层表面的上电极层；
若干支撑层，连接于所述下电极层的侧壁。
可选的，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大10nm～40nm。
可选的，所述电介质层还覆盖于所述填充层表面和所述支撑层表面；所述电容阵列结构还包括：
导电层，覆盖于所述上电极层表面。
可选的，所述填充层包括：
第一子层，填充满所述缝隙；
第二子层，覆盖于所述底部支撑层、所述电容触点和所述第一子层表面。
可选的，所述填充层的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
本发明提供的电容阵列结构及其形成方法，通过形成填充层，填充底部支撑层中的缝隙、并覆盖所述电容触点和所述底部支撑层表面，从而减少甚至是避免了在形成电介质层的过程中电介质层扩散到所述底部支撑层、而与电容触点形成寄生电容的问题，缓解了电容阵列结构的延迟效应，改善了DRAM的性能。而且，将位于所述外围区域的所述填充层厚度设置为大于位于所述阵列区域的所述填充层厚度，使得在后续处理工艺中能够有效的避免外围区域的底层支撑层被损伤，保护了外围区域底部的导电结构，从而确保了DRAM性能的稳定性。
附图说明
附图1是本发明具体实施方式中一电容阵列结构的形成方法流程图；
附图2A-2K是本发明具体实施方式在形成电容阵列结构的过程中主要的工艺截面示意图；
附图3是本发明具体实施方式中另一电容阵列结构的示意图。
具体实施方式
下面结合附图对本发明提供的电容阵列结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种电容阵列结构的形成方法，附图1是本发明一具体实施方式中电容阵列结构的形成方法流程图，附图2A-2K是本发明一具体实施方式在形成电容阵列结构的过程中主要的工艺截面示意图。如图1、图2A-图2K所示，本具体实施方式提供的电容阵列结构的形成方法，包括如下步骤：
步骤S11，提供一基底20，所述基底表面暴露有电容触点21，所述基底20包括阵列区域AA和外围区域PA，所述电容触点21位于所述阵列区域AA，如图2A所示。
具体来说，如图2A所示，所述阵列区域AA与所述外围区域PA可以通过浅沟槽隔离结构(图中未示出)相互隔离。所述阵列区域AA用于形成电容阵列，所述外围区域PA的所述基底20内部可以形成有晶体管等导电结构，用于与后续的导电接触插塞电连接。所述电容触点21自所述基底20内部沿垂直于所述基底的方向延伸出所述基底20。在本具体实施方式中，所述基底20可以为包括绝缘材料(例如氮化硅材料)的基底，用于电性隔离相邻的所述电容触点21。所述电容触点21的材料可以为金属(例如钨)导电材料。
步骤S12，形成覆盖所述基底20和所述电容触点21的底部支撑层22，所述底部支撑层22中具有缝隙23，如图2B所示。
具体来说，采用原子层沉积工艺沉积所述底部支撑层22于所述基底20表面，使得所述底部支撑层22覆盖所述基底20的表面和暴露的所述电容触点21的表面。由于原子层沉积工艺本身的局限性，形成的所述底部支撑层22中具有自所述底部支撑层22背离所述基底20的表面向所述底部支撑层22内部延伸的空气隙，即缝隙23。所述缝隙23的存在，一方面，会影响电容阵列结构整体的稳定性；另一方面，后续工艺沉积的高介电常数的电介质层材料可能会扩散至所述缝隙23，从而与所述电容触点21形成寄生电容。
步骤S13，形成填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面的填充层24，且位于所述外围区域PA的所述填充层24厚度大于位于所述阵列区域AA的所述填充层24厚度，如图2F所示。
可选的，形成填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面的填充层24的具体步骤包括：
回刻蚀所述底部支撑层22，暴露所述电容触点21，如图2C所示；
形成填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面的所述填充层24，如图2D所示。
具体来说，在形成具有缝隙23的所述底部支撑层22之后，以所述电容触点21为刻蚀截止层，回刻蚀所述底部支撑层，暴露所述电容触点21，形成如图2C所示的结构。之所以要进行回刻蚀，是因为避免所述缝隙23顶部(即位于所述底部支撑层22表面的部分)宽度过小，而不能充分填充所述缝隙23。然后，采用薄膜工艺(例如化学气相沉积、物理气相沉积或者原子层沉积工艺等)沉积填充层24于所述缝隙23内、所述电容触点21暴露的表面和所述底部支撑层22背离所述基底20的表面，形成如图2D所示的结构。
在本具体实施方式的图2A-图2K中是以所述填充层24为单层结构为例进行说明，用以简化制造工艺。本领域技术人员还可以根据实际需要将所述填充层24设置为多层结构。附图3是本发明具体实施方式中另一电容阵列结构的示意图。可选的，形成填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面的所述填充层24的具体步骤包括：
形成填充满所述缝隙23的第一子层241；
形成覆盖所述电容触点21、所述底部支撑层22和所述第一子层241表面的第二子层242，以形成包括所述第一子层241和所述第二子层242的所述填充层24。
在本具体实施方式中，本领域技术人员可以通过沉积和回刻蚀工艺相结合，控制所述第一子层241仅填充满所述缝隙23，提高所述底部支撑层22整体结构的稳定性，同时避免后续材料进入所述缝隙23；所述第二子层242覆盖于所述电容触点21、所述底部支撑层22和所述第一子层241表面，用于进一步防止后续工艺材料进入所述缝隙23。所述第一子层241与所述第二子层242的材料可以相同，也可以不同(例如所述第一子层241和所述第二子层242的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合)。本具体实施方式通过将所述填充层24设置为双层结构，使得能够在充分降低所述电容阵列结构延迟效应的同时，增强所述电容阵列结构整体的稳定性。
可选的，所述填充层24的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
位于所述阵列区域AA的所述填充层24的厚度与位于所述外围区域PA的所述填充层24的厚度的相对尺寸关系，本领域技术人员可以根据实际需要进行选择。可选的，位于所述外围区域PA的所述填充层24的厚度比位于所述阵列区域AA的所述填充层24的厚度大10nm～40nm。
具体来说，在形成填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面的所述填充层24之后，所述阵列区域AA与所述外围区域PA的所述填充层24的顶面平齐。之后，先形成覆盖位于所述外围区域PA表面的所述填充层24之上的光阻层25，如图2E所示；接着，对所述阵列区域AA的所述填充层24进行刻蚀，降低所述阵列区域AA的所述填充层24的厚度，使得所述阵列区域AA的所述填充层24的顶面位于所述外围区域PA的所述填充层24的顶面之下，位于所述外围区域PA的所述填充层24的厚度比位于所述阵列区域AA的所述填充层24的厚度大10nm～40nm。更进一步的，位于所述外围区域PA的所述填充层24的厚度比位于所述阵列区域AA的所述填充层24的厚度大20nm～30nm。例如，位于所述外围区域PA的所述填充层24的厚度为40nm～60nm，位于所述阵列区域AA的所述填充层24的厚度为15nm～35nm。
本具体实施方式通过减小所述阵列区域AA的所述填充层24的厚度，便于后续刻蚀形成电容孔，避免了电容孔刻蚀过程中刻蚀不足的问题；同时还有助于增大形成的所述电容孔底部的尺寸，进而增大下电极与所述电容触点21的接触面积，降低接触电阻。另外，本具体实施方式通过增加所述外围区域PA的所述填充层24的厚度，在后续采用化学试剂去除牺牲层的过程中，能够避免后续制程中因缺陷问题导致化学试剂进入所述外围区域PA、并刻蚀所述填充层24和所述底部支撑层22，最终导致所述外围区域PA底部的导电结构被破坏；而且，在后续所述外围区域PA形成导电插塞接触孔的过程中，有助于增大工艺窗口，降低工艺难度。
步骤S14，形成沿垂直于所述基底20的方向交替堆叠的支撑层和牺牲层。
步骤S15，形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点21的电容孔27，如图2G所示。
可选的，形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点21的电容孔27的具体步骤包括：
于所述阵列区域AA形成贯穿所述支撑层、所述牺牲层和所述填充层24、并暴露所述电容触点21的电容孔27。
具体来说，沿垂直于所述基底20的方向交替沉积所述牺牲层和所述支撑层，所述牺牲层和所述支撑层交替沉积的次数，本领域技术人员可以根据实际需要进行选择。沉积的所述支撑层的材料可以与所述底部支撑层22的材料相同，例如均为氮化物材料(例如氮化硅)；沉积的所述牺牲层的材料可以为氧化物材料(例如氧化硅)。在本具体实施方式中，以形成第一牺牲层261、中部支撑层262、第二牺牲层263和顶部支撑层264为例进行说明，如图2G所示。之后，采用干法刻蚀工艺刻蚀所述顶部支撑层264、所述第二牺牲层263、所述中部支撑层262、所述第一牺牲层261和所述填充层24，形成暴露所述电容触点21的所述电容孔27，如图2G所示。
步骤S16，依次形成下电极28于所述电容孔27的内壁、电介质层29于所述下电极层28的表面、以及上电极层30于所述电介质层29的表面，形成电容器，如图2I所示。
可选的，形成电容器的具体步骤包括：
形成下电极层28于所述电容孔27的内壁，如图2G所示；
去除部分所述支撑层和全部的所述牺牲层，暴露所述填充层24，如图2H所示；
形成覆盖所述下电极层28表面和所述填充层24表面的电介质层29、以及覆盖于所述电介质层29表面的上电极层30，如图2I所示。
具体来说，在形成所述电容孔27之后，首先，采用化学气相沉积、物理气相沉积或者原子层沉积工艺形成所述下电极层28于所述电容孔27的内壁和所述顶层支撑层264的表面。然后，形成掩膜层于所述顶层支撑层264之上，所述掩膜层中具有包括所述电容孔27的开口。一个所述开口可以与一个或者两个以上的所述电容孔27交叠。接着，沿所述开口刻蚀覆盖于所述顶部支撑层264表面的所述下电极层28、以及部分的所述顶层支撑层264，暴露所述第二牺牲层263；然后，采用酸性试剂(例如HF)沿所述开口除去所述第二牺牲层263，暴露所述中部支撑层262；之后，沿所述开口刻蚀去除部分的所述中部支撑层262，暴露所述第一牺牲层261；最后，采用酸性试剂(例如HF)沿所述开口去除所述第一牺牲层261，得到如图2H所示的结构。
在刻蚀所述电容孔27的过程中，易产生聚合物颗粒粘附在所述电容孔27侧壁的情况，导致在其附近的所述下电极层28的沉积质量不佳(例如所述电容孔27的侧壁可能形成有未覆盖所述下电极层28的孔洞区域)。而后在去除所述第二牺牲层263时，酸性试剂会钻进孔洞区域刻蚀所述第一牺牲层261；进而在后续去除所述第一牺牲层261时，由于只剩下部分少量的牺牲层材料，若无所述填充层24的存在或者所述填充层24厚度不够，会导致所述酸性试剂会继续刻蚀下面的所述底部支撑层22，最终导致所述外围区域PA底部的导电结构被破坏。在本具体实施方式中，由于所述填充层24的阻挡，避免所述酸性试剂渗入到所述底部支撑层22，保护了底部结构。
接着，依次沉积具有高介电常数的电介质层材料于所述下电极层28表面(包括所述下电极层28的内表面、外表面和顶面)、残留的所述支撑层表面、以及暴露的所述填充层24表面，形成所述电介质层29；之后，沉积导电材料于所述电介质层29的表面，形成所述上电极层30，如图2I所示。所述上电极层30与所述下电极层28的材料可以相同，例如均为氮化钛。
在形成所述上电极层30之后，还可以继续形成导电层31于所述上电极层30表面，以增加所述电容阵列结构的稳定性。所述导电层31覆盖所述上电极层30的表面，并且填充所述上电极层30中的凹槽，使得所述电容器的顶面平整，如图2J所示。所述导电层31的材料可以为GeSi或者掺杂多晶硅。之后，以所述填充层24作为刻蚀截止层，对部分所述外围区域PA的所述导电层31、所述上电极层30和所述电介质层29进行刻蚀，形成如图2K所示的结构。
不仅如此，本具体实施方式还提供了一种电容阵列结构。本具体实施方式提供的电容阵列结构可以采用如图1、图2A-图2K所示的方法形成，最终形成的所述电容阵列结构的示意图可参见图2K或图3。如图1、图2A-图2K和图3所示，本具体实施方式提供的电容阵列结构，包括：
基底20，所述基底20表面暴露有电容触点21，所述基底20包括阵列区域AA和外围区域PA，所述电容触点21位于所述阵列区域AA；
底部支撑层22，覆盖所述基底20表面和所述电容触点21的侧壁，所述底部支撑层22中具有缝隙23；
填充层24，填充所述缝隙23、并覆盖所述电容触点21和所述底部支撑层22表面，且位于所述外围区域PA的所述填充层24厚度大于位于所述阵列区域AA的所述填充层24厚度；
电容器，包括位于所述基底20上方且与所述电容触点21电连接的下电极层28、覆盖于所述下电极层28表面的电介质层29、以及覆盖于所述电介质层29表面的上电极层30；
若干支撑层，连接于所述下电极层28的侧壁。
可选的，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大10nm～40nm。更进一步的，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大20nm～30nm。
可选的，所述电介质层29还覆盖于所述填充层24表面和所述支撑层表面；所述电容阵列结构还包括：
导电层31，覆盖于所述上电极层30表面。
可选的，所述填充层24包括：
第一子层241，填充满所述缝隙23；
第二子层242，覆盖于所述底部支撑层、所述电容触点21和所述第一子层241表面。
可选的，所述填充层24的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
本具体实施方式提供的电容阵列结构及其形成方法，通过形成填充层，填充底部支撑层中的缝隙，从而减少甚至是避免了在形成电介质层的过程中电介质层扩散到所述底部支撑层、而与电容触点形成寄生电容的问题，缓解了电容阵列结构的延迟效应，改善了DRAM的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种电容阵列结构的形成方法，其特征在于，包括如下步骤：
提供一基底，所述基底表面暴露有电容触点，所述基底包括阵列区域和外围区域，所述电容触点位于所述阵列区域；
形成覆盖所述基底和所述电容触点的底部支撑层，所述底部支撑层中具有缝隙；
形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的填充层，且位于所述外围区域的所述填充层厚度大于位于所述阵列区域的所述填充层厚度；
形成沿垂直于所述基底的方向交替堆叠的支撑层和牺牲层；
形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点的电容孔；
依次形成下电极层于所述电容孔的内壁、电介质层于所述下电极层的表面、以及上电极层于所述电介质层的表面，形成电容器。
2.根据权利要求1所述的电容阵列结构的形成方法，其特征在于，形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的填充层的具体步骤包括：
回刻蚀所述底部支撑层，暴露所述电容触点；
形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的所述填充层。
3.根据权利要求2所述的电容阵列结构的形成方法，其特征在于，形成填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面的所述填充层的具体步骤包括：
形成填充满所述缝隙的第一子层；
形成覆盖所述电容触点、所述底部支撑层和所述第一子层表面的第二子层，以形成包括所述第一子层和所述第二子层的所述填充层。
4.根据权利要求1所述的电容阵列结构的形成方法，其特征在于，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大10nm～40nm。
5.根据权利要求1所述的电容阵列结构的形成方法，其特征在于，形成至少贯穿所述支撑层和所述牺牲层、并暴露所述电容触点的电容孔的具体步骤包括：
于所述阵列区域形成贯穿所述支撑层、所述牺牲层和所述填充层、并暴露所述电容触点的电容孔。
6.根据权利要求1所述的电容阵列结构的形成方法，其特征在于，形成电容器的具体步骤包括：
形成下电极层于所述电容孔的内壁；
去除部分所述支撑层和全部的所述牺牲层，暴露所述填充层；
形成覆盖所述下电极层表面和所述填充层表面的电介质层、以及覆盖于所述电介质层表面的上电极层。
7.根据权利要求1所述的电容阵列结构的形成方法，其特征在于，所述填充层的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
8.一种电容阵列结构，其特征在于，包括：
基底，所述基底表面暴露有电容触点，所述基底包括阵列区域和外围区域，所述电容触点位于所述阵列区域；
底部支撑层，覆盖所述基底表面和所述电容触点的侧壁，所述底部支撑层中具有缝隙；
填充层，填充所述缝隙、并覆盖所述电容触点和所述底部支撑层表面，且位于所述外围区域的所述填充层厚度大于位于所述阵列区域的所述填充层厚度；
电容器，包括位于所述基底上方且与所述电容触点电连接的下电极层、覆盖于所述下电极层表面的电介质层、以及覆盖于所述电介质层表面的上电极层；
若干支撑层，连接于所述下电极层的侧壁。
9.根据权利要求8所述的电容阵列结构，其特征在于，位于所述外围区域的所述填充层的厚度比位于所述阵列区域的所述填充层的厚度大10nm～40nm。
10.根据权利要求8所述的电容阵列结构，其特征在于，所述电介质层还覆盖于所述填充层表面和所述支撑层表面；所述电容阵列结构还包括：
导电层，覆盖于所述上电极层表面。
11.根据权利要求8所述的电容阵列结构，其特征在于，所述填充层包括：
第一子层，填充满所述缝隙；
第二子层，覆盖于所述底部支撑层、所述电容触点和所述第一子层表面。
12.根据权利要求8所述的电容阵列结构，其特征在于，所述填充层的材料为氮化硅、多晶硅、氮氧化硅、碳氮化硅中的一种或其任意组合。
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