CN208142182U - 柱状电容器阵列结构 - Google Patents
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Abstract
本实用新型提供一种柱状电容器阵列结构，包括：半导体衬底，包括若干个接触焊盘；填孔下电极，结合于接触焊盘上，具有电极柱体及高出部，电极柱体侧壁呈波纹状或锯齿状；电容介质层，形成于填孔下电极的侧壁以及周围的半导体衬底上；上电极层，形成于电容介质层表面；上电极填充体，填充于相邻上电极层之间的间隙并与上电极层电连接。本实用新型可以将电容尺寸进一步缩小，相邻电容之间具有较大剩余空间，形成侧壁呈波纹状或锯齿状的柱状下电极，可以增加电容的表面积，提高电容能力，适应尺寸微缩，采用自对准的刻蚀工艺形成了折线型支架支撑层，增加支撑层与电容器结构的接触面积，提高了支撑强度，并简化了制备工艺，提高了器件制备的精确度。
Description
技术领域
本实用新型属于集成电路技术领域，特别是涉及一种柱状电容器阵列结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在20nm以下的DRAM制程中，DRAM大多采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状。
目前，如图1所示，双面电容结构包括衬底11、接触焊盘12、下电极层13、电容介质层14以及上电极层15，其中，Cylinder双面电容为目前主要业界技术，在阵列区域圆柱形的深洞中底部和侧壁上沉积下电极材料，再以每三个深洞为基本单元，在其中心上方开孔将连接的下电极隔开，形成以SiN为支撑层的试管架结构，在深洞内沉积high k电介质材料(高电介质材料)及上电极材料随着工艺技术节点尺寸的降低，该项电容制作方案在工艺上难以实现，现有的制作电容的技术方法中，电容尺寸的缩小会带来技术上的困难以及其存储电荷能力的降低，因此，pillar电容(柱状电容)制作为未来发展方向，然而，现有Pillar电容存在电极板表面积较低的缺陷，做到更大的深宽比存在着较大的技术难度，同时，高深宽比的电容器的支撑也是业内亟待解决的问题。
因此，如何提供一种柱状电容器阵列结构及制备方法，以解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题实属必要。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种柱状电容器阵列结构，用于解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题。
为实现上述目的及其他相关目的，本实用新型提供一种柱状电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率，所述牺牲层的其中一所述第二材料层相对于所述第一材料层更贴近于所述半导体衬底；
3)图形化所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有侧向往所述第一材料层凹入呈波纹状或锯齿状侧壁；
4)填充各所述电容孔以形成填孔下电极，所述填孔下电极的上表面高于所述牺牲层的上表面，且相邻所述电容孔内的所述填孔下电极之间具有间距；
5)于步骤4)得到的结构的表面沉积一支架支撑层，且所述支架支撑层覆盖所述填孔下电极的高出部及所述填孔下电极周围的所述牺牲层；
6)以自对准刻蚀的方式于所述支架支撑层上形成至少一个开口，以打开所述支架支撑层，并基于所述开口去除所述牺牲层；
7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层，所述电容介质层呈波纹状或锯齿状覆盖所述填孔下电极的侧壁；以及
8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
作为本实用新型的一种优选方案，步骤1)与步骤2)之间还包括：于所述半导体衬底表面形成一隔离层，且步骤2)中的所述牺牲层形成于所述隔离层的表面。
作为本实用新型的一种优选方案，所述隔离层的厚度介于5nm～45nm之间；所述隔离层的包括氮化硅层；采用原子层沉积及低压化学气相沉积中的一种形成所述隔离层。
作为本实用新型的一种优选方案，步骤2)中，所述第一材料层包括硼掺杂的氧化硅层，所述第二材料层包括氧化硅层。
作为本实用新型的一种优选方案，步骤2)中，所述第二材料层的厚度介于所述第一材料层厚度的1.5～3倍之间。
作为本实用新型的一种优选方案，所述第一材料层的厚度介于3nm～30nm之间，所述第二材料层的厚度介于20nm～50nm之间；所述牺牲层的厚度介于1μm～1.5μm之间。
作为本实用新型的一种优选方案，步骤2)与步骤3)之间还包括：于所述牺牲层的表面形成一保护支撑层，且步骤3)中同时基于所述图形化掩膜层刻蚀所述保护支撑层。
作为本实用新型的一种优选方案，步骤3)中，形成所述电容孔的具体步骤包括：
3-1)于步骤2)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层采用干法刻蚀的工艺刻蚀所述牺牲层，以在所述牺牲层内形成上下贯穿的通孔，所述通孔与所述窗口相对应且所述通孔显露所述接触焊盘；
3-2)采用湿法刻蚀的工艺刻蚀步骤3-1)形成的所述通孔的侧壁，以形成侧壁呈波纹状或锯齿状的所述电容孔。
作为本实用新型的一种优选方案，步骤4)中，形成所述填孔下电极的具体步骤包括：
4-1)于所述电容孔内和所述电容孔周围的所述牺牲层表面沉积连续的下电极材料层；
4-2)于所述下电极材料层上形成开孔掩膜层，所述开孔掩膜层包括若干个开孔掩膜单元，其中，所述开孔掩膜单元与所述接触焊盘对应，且所述开孔掩膜单元的横向尺寸大于所述接触焊盘的横向尺寸；
4-3)基于所述开孔掩膜层刻蚀所述下电极材料层，以分割所述下电极材料层，形成相邻之间具有间距的所述填孔下电极。
作为本实用新型的一种优选方案，步骤4-3)中还包括：刻蚀所述下电极材料层的同时，进一步刻蚀与所述下电极材料层相接触的部分所述牺牲层。
作为本实用新型的一种优选方案，步骤4)中，所述填孔下电极包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部基于所述牺牲层的第一材料层形成，所述第二直径部基于所述牺牲层的第二材料层形成，且所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
作为本实用新型的一种优选方案，所述第一直径部的横向尺寸介于40nm～105nm之间，所述第二直径部的横向尺寸介于35nm～100nm之间。
作为本实用新型的一种优选方案，所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间。
作为本实用新型的一种优选方案，步骤6)中，打开所述支架支撑层的具体步骤包括：
6-1)于所述支架支撑层表面形成孔洞图形掩膜层，所述孔洞图形掩膜层包括若干个阵列排布的孔洞，其中，所述孔洞显露相邻所述填孔下电极之间的位于所述牺牲层上的所述支架支撑层的底部以及与所述底部相连接的所述支架支撑层的侧部；
6-2)基于所述孔洞图形掩膜层，以自对准刻蚀的方式且采用干法刻蚀的工艺刻蚀所述支架支撑层，以于所述支架支撑层上形成至少一个与所述孔洞相对应的所述开口，以打开所述支架支撑层。
作为本实用新型的一种优选方案，步骤6-1)中，所述孔洞呈均匀间隔排布，且每一所述孔洞同时与相邻的三个所述填孔下电极相交叠。
作为本实用新型的一种优选方案，步骤7)中，所述电容介质层的介电常数介于4～400之间；所述电容介质层选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；所述电容介质层的厚度介于10nm～85nm之间；所述上电极层的厚度介于15nm～95nm之间。
作为本实用新型的一种优选方案，步骤8)之后还包括：于所述上电极填充体表面形成上电极覆盖层。
作为本实用新型的一种优选方案，步骤8)中，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
本实用新型还提供一种柱状电容器阵列结构，包括：
半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
填孔下电极，结合于所述接触焊盘上，所述填孔下电极具有电极柱体及在所述电极柱体上的高出部，且所述电极柱体的侧壁呈波纹状或锯齿状；
电容介质层，形成于所述填孔下电极的侧壁以及所述填孔下电极周围的所述半导体衬底上；
上电极层，形成于所述电容介质层表面；以及
上电极填充体，填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
作为本实用新型的一种优选方案，所述柱状电容器阵列结构还包括支架支撑层，所述支架支撑层至少覆盖各所述填孔下电极的所述高出部，且所述电容介质层连续形成于所述填孔下电极以及所述支架支撑层的表面以及所述填孔下电极周围的所述半导体衬底上。
作为本实用新型的一种优选方案，所述柱状电容器阵列结构还包括保护支撑层，所述保护支撑层套置于所述电极柱体的外围，且所述保护支撑层的上表面与所述高出部的下表面相接触。
作为本实用新型的一种优选方案，所述半导体衬底与所述电容介质层之间还形成有一隔离层。
作为本实用新型的一种优选方案，所述填孔下电极的所述电极柱体包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
作为本实用新型的一种优选方案，所述第一直径部的厚度介于3nm～30nm之间，所述第二直径部的厚度介于20nm～50nm之间；所述电极柱体的厚度介于0.5μm～1.5μm之间；所述第一直径部的横向尺寸介于40nm～105nm之间，所述第二直径部的横向尺寸介于35nm～100nm之间。
作为本实用新型的一种优选方案，所述第二直径部的厚度介于所述第一直径部厚度的1.5～3倍之间；所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间。
作为本实用新型的一种优选方案，所述柱状电容器阵列结构还包括上电极覆盖层，所述上电极覆盖层形成于所述上电极填充体的表面。
作为本实用新型的一种优选方案，所述电容介质层的介电常数介于4～400之间；所述电容介质层选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；所述电容介质层的厚度介于10nm～85nm之间；所述上电极层的厚度介于15nm～95nm之间。
作为本实用新型的一种优选方案，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
本实用新型还提供一种半导体存储器结构，所述半导体存储器结构包括如上述任意一项方案所述的柱状电容器阵列结构。
如上所述，本实用新型的柱状电容器阵列结构，具有以下有益效果：
本实用新型提供一种柱状电容器阵列结构及制备方法，通过本实用新型的结构可以将电容尺寸进一步缩小，相邻电容之间具有较大的剩余空间，其尺寸具有更好的缩小性，通过形成侧壁呈波纹状或锯齿状的柱状下电极，可以在不增加电容器高度的情况下增加电容的表面积，从而提高电容能力，适应尺寸微缩，另外，本实用新型采用自对准的刻蚀工艺形成了填孔下电极顶部的支架支撑层，且形成具有折线形状的支架支撑层结构，增加支撑层与电容器结构的接触面积，提高了支撑强度，并且简化了制备工艺，提高了器件制备的精确度。
附图说明
图1显示为现有技术中电容器的结构。
图2显示为本实用新型的电容器阵列结构的制备工艺流程图。
图3显示为本实用新型的电容器阵列结构的制备中提供半导体衬底的俯视图。
图4显示为图3中A-B方向的截面图。
图5显示为本实用新型的电容器阵列结构的制备中形成牺牲层的结构示意图。
图6显示为本实用新型的电容器阵列结构的制备中形成隔离层的结构示意图。
图7显示为本实用新型的电容器阵列结构的制备中形成保护支撑层的结构示意图。
图8显示为图7结构的俯视图，图7为图8中A-B方向的截面图。
图9显示为本实用新型的电容器阵列结构的制备中形成通孔的示意图。
图10显示为图9结构的俯视图，图9为图10中A-B方向的截面图。
图11显示为本实用新型的电容器阵列结构的制备中形成电容孔的结构示意图。
图12显示为图11结构的俯视图，图11为图12中A-B方向的截面图。
图13显示为本实用新型的电容器阵列结构的制备中形成下电极材料层的结构示意图。
图14显示为图13结构的俯视图，图13为图14中A-B方向的截面图。
图15显示为本实用新型的电容器阵列结构的制备中形成开孔光阻层的结构示意图。
图16显示为图15结构的俯视图，图15为图16中A-B方向的截面图。
图17显示为本实用新型的电容器阵列结构的制备中形成开孔掩膜层的结构示意图。
图18显示为图17结构的俯视图，图17为图18中A-B方向的截面图。
图19显示为本实用新型的电容器阵列结构的制备中形成填孔下电极的结构示意图。
图20显示为本实用新型的电容器阵列结构的制备中形成支架支撑层的结构示意图。
图21显示为图20结构的俯视图，图20为图21中A-B方向的截面图。
图22显示为本实用新型的电容器阵列结构的制备中形成孔洞图形掩膜层的结构示意图。
图23显示为本实用新型的电容器阵列结构的制备中形成孔洞光阻层的结构示意图。
图24显示为图23结构的俯视图，图23为图24中A-B方向的截面图。
图25显示为本实用新型的电容器阵列结构的制备中于支架支撑层上形成开孔的示意图。
图26显示为图25结构的俯视图，图25为图26中A-B方向的截面图。
图27显示为本实用新型的电容器阵列结构的制备中去除牺牲层的结构示意图。
图28显示为图27结构的俯视图，图27为图28中A-B方向的截面图。
图29显示为本实用新型的电容器阵列结构的制备中形成电容介质层的结构示意图。
图30显示为图29结构的俯视图，图29为图30中A-B方向的截面图。
图31显示为本实用新型的电容器阵列结构的制备中形成上电极层的结构示意图。
图32显示为图31结构的俯视图，图31为图32中A-B方向的截面图。
图33显示为本实用新型的电容器阵列结构的制备中形成上电极填充体的结构示意图。图34显示为图33结构的俯视图，图33为图34中A-B方向的截面图。
图35显示为本实用新型的电容器阵列结构的制备中形成上电极覆盖层的结构示意图。图36显示为图35结构的俯视图，图35为图36中A-B方向的截面图。
元件标号说明
11 衬底
12 接触焊盘
13 下电极层
14 电容介质层
15 上电极层
100 半导体衬底
101 接触焊盘
102 牺牲层
102a 第一材料层
102b 第二材料层
103 隔离层
104 保护支撑层
105 通孔
106 电容孔
107 下电极材料层
108 开孔掩膜材料层
109 开孔光阻层
110 开孔掩膜层
110a 开孔掩膜单元
111 填孔下电极
111a 第一直径部
111b 第二直径部
111c 电极柱体
111d 高出部
112 支架支撑层
112a 支架支撑层底部
112b 支架支撑层侧部
113 孔洞图形掩膜层
113a 孔洞
114 孔洞光阻层
114a 孔洞窗口
115 开口
116 电容介质层
117 上电极层
118 上电极填充体
119 空气腔
120 上电极覆盖层
D1 第一材料层厚度
D2 第二材料层厚度
D3 隔离层厚度
D4 第一直径部横向尺寸
D5 第二直径部横向尺寸
D6 电容介质层厚度
D7 上电极层厚度
S1～S8 步骤1)～步骤8)
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图2至图36。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图2～36所示，为实现上述目的及其他相关目的，本实用新型提供一种柱状电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率，所述牺牲层的其中一所述第二材料层相对于所述第一材料层更贴近于所述半导体衬底；
3)图形化所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有侧向往所述第一材料层凹入呈波纹状或锯齿状侧壁；
4)填充各所述电容孔以形成填孔下电极，所述填孔下电极的上表面高于所述牺牲层的上表面，且相邻所述电容孔内的所述填孔下电极之间具有间距；
5)于步骤4)得到的结构的表面沉积一支架支撑层，且所述支架支撑层覆盖所述填孔下电极的高出部及所述填孔下电极周围的所述牺牲层；
6)以自对准刻蚀的方式于所述支架支撑层上形成至少一个开口，以打开所述支架支撑层，并基于所述开口去除所述牺牲层；
7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层，所述电容介质层呈波纹状或锯齿状覆盖所述填孔下电极的侧壁；以及
8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
下面将结合附图详细说明本实用新型的柱状电容器结构及其制备工艺。
首先，如图2中的S1及图3～4所示，进行步骤1)，提供一半导体衬底100，所述半导体衬底100包括若干个位于内存数组结构中的接触焊盘101。
具体的，所述半导体衬底100中形成有内存数组结构，所述内存数组结构包括有多个所述接触焊盘101(NC，连接晶体管的contact pad)，所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述接触焊盘101电性连接所述内存数组结构内的晶体管源极，所述半导体衬底中还包括在周边电路区域制作好的M0(inter-connection)。
另外，所述接触焊盘101可以为但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。进一步优选地，所述半导体衬底100还包括一半导体基底，所述接触焊盘101形成于所述半导体基底表面，另外，所述接触焊盘101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本示例中，所述间隔层的材料选用为SiN。
接着，如图2中的S2及图5～8所示，进行步骤2)，于所述半导体衬底100上形成牺牲层102，所述牺牲层102包括交替叠置的第一材料层102a及第二材料层102b，在预设刻蚀条件下，所述第一材料层102a的刻蚀速率大于所述第二材料层102b的刻蚀速率，所述牺牲层102的其中一所述第二材料层102b相对于所述第一材料层102a更贴近于所述半导体衬底。
具体的，在该步骤中，形成牺牲层102以利于后续制备电容器电极及支撑结构，其中，优选采用原子层沉积工艺(Atomic Layer Deposition)或低压化学蒸气沉积工艺(LowPressure Chemical Vapor Deposition)形成所述牺牲层102，其中，所述第一材料层102a与第二材料层102b的叠置顺序优选为：最底层与最顶层均为刻蚀速率较慢的所述第二材料层102b，从而可以合理配置后续形成的填孔下电极的尺寸，有利于提高电容器的稳定性。
另外，在预设条件下，如在同一刻蚀条件下，所述第一材料层102a的刻蚀速率大于所述第二材料层102b的刻蚀速率，从而为后续形成具有波纹状或锯齿状侧壁的柱状下电极提供条件，具体表现为，后续电容孔刻蚀制程优选为包括孔洞形成步骤以及其后的孔洞截面轮廓修饰步骤，孔洞形成步骤可采用干式刻蚀，孔洞截面轮廓修饰步骤可采用湿式刻蚀或干式刻蚀，在湿式刻蚀的同一腐蚀液中，所述第二材料层102b的刻蚀速率小于所述第一材料层102a的刻蚀速率，使得在使用腐蚀液对所述第二材料层102b及所述第一材料层102a进行腐蚀时，所述第二材料层102b的横向腐蚀去除速率(即沿所述第二材料层102b的长度方向的去除速率)远小于所述第一材料层102a的横向去除速率(即沿所述第一材料层102a的长度方向的去除速率)。所述第一材料层及所述第二材料层作为牺牲层在后续工艺过程中会被去除。
作为示例，步骤2)中，所述第一材料层102a的厚度D1介于3nm～30nm之间，所述第二材料层102b的厚度D2介于20nm～50nm之间。
作为示例，所述第二材料层102b的厚度介于所述第一材料层102a厚度的1.5～3倍之间。
作为示例，所述牺牲层102的厚度介于1μm～1.5μm之间。
作为示例，步骤2)中，所述第一材料层102a包括硼掺杂的氧化硅层，所述第二材料层102b包括氧化硅层。
具体的，在一示例中，所述第一材料层102a包括硼掺杂的氧化硅层，所述第二材料层102b包括氧化硅层，可以通过交替沉积(pulse gas injection)的方式形成。另外，所述第一材料层102a及所述第二材料层102b的层数可以根据实际需要进行设定，优选地，本实施例中，所述第一材料层102a及所述第二材料层102b的总层数大于20层，且确保在1.3μm的高度内具有总层数大于20层的所述第一材料层102a及所述第二材料层102b，另外，所述第一材料层102a的厚度优选介于5nm～15nm之间，所述第二材料层的厚度优选介于22nm～35nm之间；所述牺牲层的厚度优选介于1.2μm～1.4μm之间。
在一较佳实施例中，所述第二材料层102b的厚度是所述第一材料层102a的厚度的1.5～3倍，优选2+0.2倍，从而有利于形成波纹状或锯齿状的侧壁，使最终形成的电容孔106侧壁均匀光滑，且结构稳定，并使得最终形成的所述填孔下电极作为下电极的电容器结构稳定。
作为示例，步骤1)与步骤2)之间还包括：于所述半导体衬底100表面形成一隔离层103，且步骤2)中的所述牺牲层102形成于所述隔离层103的表面。
作为示例，所述隔离层103的厚度D3介于5nm～45nm之间。
作为示例，所述隔离层103包括氮化硅层。
具体的，还包括在所述半导体表面100上形成一隔离层103，所述隔离层103可以作为保护隔离其他线路的绝缘层，也可以作为刻蚀停止层，还可以同时保护接触焊盘。优选地，所述隔离层采用原子层沉积工艺(Atomic Layer Deposition)或低压化学蒸气沉积工艺(Low Pressure Chemical Vapor Deposition)形成，厚度优选介于10nm～30nm之间，另外，在一较佳实施例中，所述隔离层与所述接触焊盘之间的隔离材料层选择同一材质，以保证器件稳定性。
接着，如图1中的S3及图9～12所示，进行步骤3)，图形化所述牺牲层102，以形成电容孔106，其中，所述电容孔106显露所述接触焊盘101，且所述电容孔106具有侧向往所述第一材料层102a凹入呈波纹状或锯齿状侧壁。
具体的，在步骤2)得到的结构的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(如氮化硅硬掩膜层)再采用光刻工艺将所述掩膜层图形化，以得到具有窗口的所述图形化掩膜层，其中，所述窗口可以沿所述图形化掩膜层的表面呈六方阵列排布，以与所述接触焊盘101上下一一对应，以最终制备所述电容孔106，所述电容孔的侧壁的截面图形可以是图示中的矩形锯齿状的侧壁，且采用该方法最终得到的电容孔106的侧壁非常平整，有利于后续的制备工艺及有利于器件性能的提高。
作为示例，步骤3)中，形成所述电容孔的具体步骤包括：
3-1)于步骤2)得到的结构上形成具有阵列排布的窗口的图形化掩膜层(图中未示出)，并基于所述图形化掩膜层采用干法刻蚀的工艺刻蚀所述牺牲层102，以在所述牺牲层102内形成上下贯穿的通孔105，所述通孔105与所述窗口相对应且所述通孔105显露所述接触焊盘101，如图9及图10所示，所述通孔105与所述图形化掩膜层上的所述窗口上下一一对应；
3-2)采用湿法刻蚀的工艺刻蚀步骤3-1)形成的所述通孔105的侧壁，以形成侧壁呈波纹状或锯齿状的所述电容孔106，如图11及图12所示。
具体的，在该步骤中，采用两步法刻蚀形成所述电容孔106，首先采用干法刻蚀打开形成通孔，在采用湿法刻蚀进行通孔修饰，其中，所述湿法刻蚀的刻蚀液优选采用质量分数介于0.15％～15％的NH4OH水溶液，在该刻蚀液，所述第二材料层102b的刻蚀速率可以远小于所述第一材料层102a的刻蚀速率，在腐蚀的过程中，所述第一材料层102a横向去除的速率远大于所述第二材料层102b横向去除的速率，可以得到侧壁呈波纹状或矩形齿状的所述电容孔106，如图11所示，所述电容孔106包括若干个垂直孔部(基于第二材料层102b形成)及与所述垂直孔部相连接的若干个孔径扩大部(基于第一材料层102a形成)。
作为示例，步骤2)与步骤3)之间还包括：于所述牺牲层102的表面形成一保护支撑层104，且步骤3)中同时基于所述图形化掩膜层刻蚀所述保护支撑层104，如图7及图9所示。
具体的，形成所述牺牲层102之后，还在所述牺牲层表面形成一层保护支撑层104，其可以作为刻蚀掩膜层以及刻蚀过程中的保护层，还可以在最终的电容器结构中作为一层支撑作用的支撑层，提高整个电容结构的支撑强度，所述保护支撑层的材料可以选择为氮化硅层。
接着，如图2中的S4及图13～19所示，进行步骤4)，填充各所述电容孔106以形成填孔下电极111，所述填孔下电极111的上表面高于所述牺牲层102的上表面，且相邻所述电容孔106内的所述填孔下电极111之间具有间距。
具体的，采用原子层沉积工艺(Atomic Layer Deposition)或化学蒸气沉积工艺(Chemical Vapor Deposition)或物理气相沉积(Physical Vapor Deposition)的工艺于所述电容孔106中形成填孔下电极111，最终作为电容器的柱状下电极结构，所述填孔下电极111包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(TitaniumNitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)、Pt(铂)、Ir(铱)、Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围。
作为示例，步骤4)中，形成所述填孔下电极111的具体步骤包括：4-1)于所述电容孔106内和所述电容孔106周围的所述牺牲层102表面沉积连续的下电极材料层107；
4-2)于所述下电极材料层107上形成开孔掩膜层110，所述开孔掩膜层110包括若干个开孔掩膜单元110a，其中，所述开孔掩膜单元110a与所述接触焊盘101对应，且所述开孔掩膜单元110a的横向尺寸大于所述接触焊盘101的横向尺寸；
4-3)基于所述开孔掩膜层110刻蚀所述下电极材料层107，以分割所述下电极材料层107，形成相邻之间具有间距的所述填孔下电极111。
具体的，本示例提供一种电容器下电极的形成工艺，其中，形成所述开孔掩膜层110的具体工艺包括：如图15所示，于所述下电极材料层107表面形成一层开孔掩膜层材料层108，并于所述开孔掩膜材料层108上形成开孔光阻层109，其中，开孔光阻层上形成有定义所述开孔掩膜单元110a的图形，将所述开孔光阻层108的图形转移至所述开孔掩膜材料层108上，以形成所述开孔掩膜层110，优选采用光刻和等离子体刻蚀的工艺刻蚀所述下电极材料层107，从而将之前沉积相连的所述下电极材料层107分开。
另外，所述开孔掩膜单元110a的横向尺寸(平行于半导体衬底表面的尺寸)优选大于所述接触焊盘沿该方向的尺寸，优选其横截面呈圆形，可以对应覆盖所述接触焊盘。此外，优选地，所述开孔掩膜单元110a的横向尺寸大于所述填孔下电极111最大横向尺寸，如本示例中的基于第一材料层102a形成位置的尺寸，如第一直径部111a的横向尺寸，优选地，所述开孔掩膜单元110a的横向尺寸小于相邻所述填孔下电极的最小横向距离的1/3，所述最小横向距离是指相邻的填孔下电极之间的横向距离中最小的距离。
作为示例，步骤4-3)中还包括：刻蚀所述下电极材料层107的同时，进一步刻蚀与所述下电极材料层107相接触的部分所述牺牲层102。
具体的，如图17所示，刻蚀过程中优选刻蚀一定深度的所述牺牲层，优选刻蚀最上一层的部分材料层，即部分所述第一材料层102a或部分所述第二材料层102b，优选，最上一层设置为第二材料层102b，且厚度大于第一材料层，进一步优选地，上述进一步刻蚀的深度为最上一层材料层(如所述第二材料层102b)厚度的1/4～3/4，以进一步有利于后续支撑层的形成，并有利于提高器件整体的稳定性。另外，当所述牺牲层表面形成有所述保护支撑层104时，同时刻蚀掉所述保护支撑层。
作为示例，步骤4)中，所述填孔下电极111包括交替叠置的第一直径部111a及第二直径部111b，其中，所述第一直径部111a基于所述牺牲层的第一材料层102a形成，所述第二直径部111b基于所述牺牲层的第二材料层102b形成，且所述第一直径部111a的横向尺寸D4大于所述第二直径部111b的横向尺寸D5。
作为示例，所述第一直径部111a的横向尺寸介于40nm～105nm之间，所述第二直径部111b的横向尺寸介于35nm～100nm之间。
具体的，本示例中，所述第二直径部111b作为直径扩大部，可以在不增加电容器高度的同时增加所述电容器下电极与上电极之间的表面积，从而增加电容能力，提高电容，在一优选实施例中，所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间，所述第二直径部111b的厚度为所述第一直径部111a厚度的1.5～3倍，从而有利于提高电容器结构的稳定性，以及达到工艺的可实现性。优选地，本实施例中，所述第一直径部111a及所述第二直径部111b的总层数大于20层，且确保在1.3μm的高度内具有总层数大于20层的所述第一直径部111a及所述第二直径部111b，另外，所述第一直径部111a的厚度优选介于5nm～15nm之间，所述第二直径部111b的厚度优选介于22nm～35nm之间；所述填孔下电极的叠层结构部分的厚度优选介于1.2μm～1.4μm之间。
另外，如图17所示，形成的所述填孔下电极111结合于所述接触焊盘101上，所述填孔下电极111具有电极柱体111c及在所述电极柱体111c上的高出部111d，且所述电极柱体111c的侧壁呈波纹状或锯齿状，其中，所述电极柱体111c包括埋在所述牺牲层102层中的部分，所述高出部111d包括高出所述牺牲层102的部分，另外，当器件结构中还形成有所述保护支撑层104时，所述保护支撑层104将所述填孔下电极111分为上下两部分，即位于所述保护支撑层104之下的所述电极柱体111c，以及位于所述保护支撑层104上的所述高出部。
接着，如图2中的S5及图20～21所示，进行步骤5)，于步骤4)得到的结构的表面沉积一支架支撑层112，且所述支架支撑层112覆盖所述填孔下电极111的高出部及所述填孔下电极周围的所述牺牲层102。
具体的，该步骤中形成电容器结构的支架支撑层112，其中，所述支架支撑层112形成于所述填孔下电极111的顶部，可以在最终结构中提高器件的机械强度，简化制备工艺，可以通过后续的自对准工艺完成，另外，本实用新型形成一折线状的所述支架支撑层112，从而可以增加所述支架支撑层112与器件结构之间的接触面积，也提高支撑层112本身的长度，从而可以进一步保证器件的整体强度，另外，在一优选示例中，所述支架支撑层112与所述保护支撑层104相接触，从而二者将所述填孔下电极111的上部包覆，极大地提高了电容器的稳定性。另外，所述支架支撑层112的材料包括但不限于氮化硅，所述支架支撑层的材料与所述保护支撑层104的材料优选为同一材质，从而进一步提高器件结构之间的稳定性。
继续，如图2中的S6及图22～28所示，进行步骤6)，以自对准刻蚀的方式于所述支架支撑层112上形成至少一个开口115，以打开所述支架支撑层112，并基于所述开口115去除所述牺牲层102。
作为示例，步骤6)中，打开所述支架支撑层112的具体步骤包括：
6-1)于所述支架支撑层112表面形成孔洞图形掩膜层113，所述孔洞图形掩膜层113包括若干个阵列排布的孔洞113a，其中，所述孔洞113a显露相邻所述填孔下电极111之间的位于所述牺牲层102上的所述支架支撑层112的底部112a以及与所述底部相连接的所述支架支撑层112的侧部112b，如图23及图25所示；
6-2)基于所述孔洞图形掩膜层113，以自对准刻蚀的方式且采用干法刻蚀的工艺刻蚀所述支架支撑层112，以于所述支架支撑层112上形成至少一个与所述孔洞113a相对应的所述开口115，以打开所述支架支撑层112，如图27所示。
具体的，该步骤中，通过自对准刻蚀的方式打开所述支架支撑层112，以基于打开的所述开口115去除所述牺牲层102，其中，形成基于孔洞光阻层114形成所述孔洞图形掩膜层113，所述孔洞光阻层104上形成有显露需要打开去除部分的支架支撑层的孔洞窗口114a。在一较佳实施例中，所述孔洞窗口114a显露支架支撑层112的底部112a及侧部112b，采用干法刻蚀的工艺基于所述孔洞光阻层114进行刻蚀，刻蚀过程中，保留侧部112b较厚的支架支撑层112a，同时自动刻蚀去除底部较薄的支架支撑层112b，使得支架支撑层112打开。另外，优选采用湿法刻蚀工艺进行后续牺牲层的去除。
作为示例，步骤6-1)中，所述孔洞114a呈均匀间隔排布，且每一所述孔洞114a同时与相邻的三个所述填孔下电极111相交叠。
具体的，本示例提供一种孔洞114a的排布方式，这也决定了后续形成的支架支撑层112上的开口115的位置，如图23及图24所示，一个所述孔洞114a与三个所述接触焊盘101对应位置的所述填孔下电极111交叠，当进行干法刻蚀的时候，与三个所述填孔下电极111交叠出的支架支撑层被刻蚀掉，如图26所示，进而显露出牺牲层，该方法形成的具有开口115的支架支撑层112，具有合适的开口位置，且保证部分位置的所述填孔下电极111之间的支架支撑的底部相连接，既能有利于牺牲层的湿法腐蚀，又能保证足够的支撑强度。
接着，如图2中的S7及图29～32所示，进行步骤7)，于步骤6)得到的结构的表面形成电容介质层116，并于所述电容介质层116的表面形成上电极层117，所述电容介质层116呈波纹状或锯齿状覆盖所述填孔下电极111的侧壁。
作为示例，步骤7)中，所述电容介质层116的介电常数介于4～400之间；所述电容介质层116选自钛酸锶和氧化钛(SrTiO3/TiO2)构成的叠层结构、氧化铝和氧化铪(AlO/HfO)构成的叠层结构、氧化锆和氧化铝(ZrO/AlO/ZrO)构成的叠层结构以及复合钙铁矿型铁电材料(BST材料，复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)中的一种。
作为示例，所述电容介质层116的厚度D6介于10nm～85nm之间，优选地，一个所述填孔下电极111两侧(包括第一直径部111a及第二直径部111b的部分)的所述电容介质层116两边之间的间距介于50nm～120nm之间。
作为示例，所述上电极层117的厚度D7介于15nm～95nm之间，优选地，一个所述填孔下电极111两侧(包括第一直径部111a及第二直径部111b的部分)的所述上电极层117两边之间的间距介于50nm～120nm之间。
具体的，采用原子层沉积工艺(Atomic Layer Deposition)或化学蒸气沉积工艺(Chemical Vapor Deposition)或物理气相沉积(Physical Vapor Deposition)的工艺形成所述电容介质层116以及上电极层117，所述上电极层114的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(TitaniumSilicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)、Pt(铂)、Ir(铱)、Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围；所述电容介质层优选高K介质材料，以提高单位面积电容器的电容值。
最后，如图2中的S8及图33～36所示，进行步骤8)，于所述上电极层117的表面形成上电极填充体118，且所述上电极填充体118填充于相邻所述上电极层117之间的间隙，并与所述上电极层117电连接。
作为示例，步骤8)中，所述上电极填充体118内还形成有空气腔119，且所述空气腔119位于相邻的所述上电极层117之间。
作为示例，步骤8)之后还包括：于所述上电极填充体118表面形成上电极覆盖层120。
具体的，所述上电极填充体118的材料包括多晶硅(poly)，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极层117连接在一起；再往其上沉积金属材料的所述上电极覆盖层120，作为后续蚀刻步骤的终止层和连线接接触层。在一较佳实施例中，还在所述上电极填充体118之间形成空气腔119，从而可以释放电容器之间的作用力，起到缓冲作用，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象，有利于提高器件的稳定性，其中，所述空气腔119的形成可以控制所述上电极填充体的沉积工艺，如控制多晶硅的沉积掺杂、沉积温度以及衬底的压力等控制所述空气腔的形成。
如图33～36所示，本实用新型还提供一种柱状电容器阵列结构，其中，所述柱状电容器阵列结构优选采用本实用新型的所述柱状电容器阵列结构的制备方法制备，其包括：
半导体衬底100，所述半导体衬底100包括若干个位于内存数组结构中的接触焊盘101；
填孔下电极111，结合于所述接触焊盘101上，所述填孔下电极111具有电极柱体111c及在所述电极柱体111c上的高出部111d，且所述电极柱体111c的侧壁呈波纹状或锯齿状；
电容介质层116，形成于所述填孔下电极111的侧壁以及所述填孔下电极111周围的所述半导体衬底100上；
上电极层117，形成于所述电容介质层116表面；以及
上电极填充体118，填充于相邻所述上电极层117之间的间隙，并与所述上电极层117电连接。
具体的，所述半导体衬底100中形成有内存数组结构，所述内存数组结构包括有多个所述接触焊盘101(NC，连接晶体管的contact pad)，所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述接触焊盘101电性连接所述内存数组结构内的晶体管源极，所述半导体衬底中还包括在周边电路区域制作好的M0(inter-connection)。
具体的，所述接触焊盘101可以为但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。进一步优选地，所述半导体衬底100还包括一半导体基底，所述接触焊盘101形成于所述半导体基底表面，另外，所述接触焊盘101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本示例中，所述间隔层的材料选用为SiN。
另外，如图35所示，形成的所述填孔下电极111结合于所述接触焊盘101上，所述填孔下电极111具有电极柱体111c及在所述电极柱体111c上的高出部111d，且所述电极柱体111c的侧壁呈波纹状或锯齿状，其中，所述电极柱体111c包括埋在所述牺牲层102层中的部分，所述高出部111d包括高出所述牺牲层102的部分，另外，当器件结构中还形成有所述保护支撑层104时，所述保护支撑层104将所述填孔下电极111分为上下两部分，即位于所述保护支撑层104之下的所述电极柱体111c，以及位于所述保护支撑层104上的所述高出部。
作为示例，所述柱状电容器阵列结构还包括支架支撑层112，所述支架支撑层112至少覆盖各所述填孔下电极111的所述高出部111d，且所述电容介质层116连续形成于所述填孔下电极111以及所述支架支撑层112的表面以及所述填孔下电极周围的所述半导体衬底上。
具体的，所述支架支撑层112形成于所述填孔下电极111的顶部，可以在最终结构中提高器件的机械强度，另外，本实用新型形成一折线状的所述支架支撑层112，从而可以增加所述支架支撑层与器件结构之间的接触面积，也提高支撑层本身的长度，从而可以进一步保证器件的整体强度，另外，当器件结构中还形成有所述保护支撑层104时，所述支架支撑层112覆盖所述高出部111d的上表面和侧壁的同时，并延伸至所述保护支撑层104的端部，从而使得所述支架支撑层112与所述保护支撑层104相接触，从而二者将所述填孔下电极111的上部包覆，极大地提高了电容器的稳定性。另外，所述之间支撑层110的材料包括但不限于氮化硅，所述支架支撑层的材料与所述保护支撑层104的材料优选为同一材质，进一步提高器件结构之间的稳定性。
作为示例，所述柱状电容器阵列结构还包括保护支撑层104，所述保护支撑层104套置于所述填孔下电极111的外围，且所述保护支撑层104的上表面与所述高出部111d的下表面相接触，所述保护支撑层104的外缘与位于所述填孔下电极111侧壁上的所述支架支撑层112的内壁相接触。
具体的，所述柱状电容器阵列结构还包括保护支撑层104其可以作为刻蚀掩膜层以及刻蚀过程中的保护层，还可以在最终的电容器结构中形成一层支撑作用的支撑层，提高整个电容结构的支撑强度，所述保护支撑层的材料可以选择为氮化硅层。
作为示例，所述半导体衬底100与所述电容介质层116之间还形成有一隔离层103。
作为示例，所述隔离层103的厚度介于5nm～45nm之间；所述隔离层的包括氮化硅层。
具体的，还包括在所述半导体表面100上形成一隔离层103，所述隔离层103可以作为保护隔离其他线路的绝缘层，也可以作为刻蚀停止层，还可以同时保护接触焊盘，厚度优选介于10nm～30nm之间，另外，在一较佳实施例中，所述隔离层与所述接触焊盘之间的隔离材料层选择同一材质，以保证器件稳定性。
作为示例，所述填孔下电极111的所述电极柱体111c包括交替叠置的第一直径部111a及第二直径部111b，其中，所述第一直径部111a的横向尺寸大于所述第二直径部111b的横向尺寸。作为示例，所述第一直径部111a的横向尺寸介于40nm～105nm之间，所述第二直径部111b的横向尺寸介于35nm～100nm之间。
具体的，本示例中，所述第二直径部111b作为直径扩大部，可以在不增加电容器高度的同时增加所述电容器下电极与上电极之间的表面积，从而增加电容能力，提高电容，在一优选实施例中，所述第二直径部111b的厚度为所述第一直径部111a厚度的1.5～3倍，从而有利于提高电容器结构的稳定性，以及达到工艺的可实现性。优选地，本实施例中，所述第一直径部111a及所述第二直径部111b的总层数大于20层，且确保在1.3μm的高度内具有总层数大于20层的所述第一直径部111a及所述第二直径部111b，另外，所述第一直径部111a的厚度优选介于5nm～15nm之间，所述第二直径部111b的厚度优选介于22nm～35nm之间；所述填孔下电极的叠层结构部分的厚度优选介于1.2μm～1.4μm之间。
作为示例，所述柱状电容器阵列结构还包括上电极覆盖层120，所述上电极覆盖层120形成于所述上电极填充体118的表面。
作为示例，所述上电极填充体118内还形成有空气腔119，且所述空气腔119位于相邻的所述上电极层117之间。
具体的，所述电容介质层116的介电常数介于4～400之间；所述电容介质层116选自钛酸锶和氧化钛(SrTiO3/TiO2)构成的叠层结构、氧化铝和氧化铪(AlO/HfO)构成的叠层结构、氧化锆和氧化铝(ZrO/AlO/ZrO)构成的叠层结构以及复合钙铁矿型铁电材料(BST材料，复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)中的一种。作为示例，所述电容介质层116的厚度D6介于10nm～85nm之间，优选地，一个所述填孔下电极两侧(包括第一直径部及第二直径部的部分)的所述电容介质层116的两边之间的间距介于50nm～120nm之间。
作为示例，所述上电极层117的厚度D7介于15nm～95nm之间，优选地，一个所述填孔下电极两侧(包括第一直径部及第二直径部的部分)的所述上电极层117的两边之间的间距介于50nm～120nm之间。
具体的，所述上电极层114的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)、Pt(铂)、Ir(铱)、Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围；所述电容介质层优选高K介质材料，以提高单位面积电容器的电容值。
另外，所述上电极填充体118的材料包括多晶硅(poly)，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极层117连接在一起；再往其上沉积金属材料的所述上电极覆盖层120，作为后续蚀刻步骤的终止层和连线接接触层。在一较佳实施例中，还在所述上电极填充体118之间形成空气腔119，从而可以释放电容器之间的作用力，起到缓冲作用，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象，有利于提高器件的稳定性，其中，所述空气腔119的形成可以控制所述上电极填充体的沉积工艺，如控制多晶硅的沉积掺杂、沉积温度以及衬底的压力等控制所述空气腔的形成。
另外，本实用新型还提供一种半导体存储器结构，所述半导体存储器结构包括如实施例中所述的柱状电容器阵列结构，所述电容器阵列结构的具体结构请参阅上述实施例，此处不再累述。作为示例，所述半导体存储器结构可以为但不仅限于动态随机存储器(DRAM)。
综上所述，本实用新型提供一种柱状电容器阵列结构，包括：半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；填孔下电极，结合于所述接触焊盘上，所述填孔下电极具有电极柱体及在所述电极柱体上的高出部，且所述电极柱体的侧壁呈波纹状或锯齿状；电容介质层，形成于所述填孔下电极的侧壁以及所述填孔下电极周围的所述半导体衬底上；上电极层，形成于所述电容介质层表面；以及上电极填充体，填充于相邻所述上电极层之间的间隙并与所述上电极层电连接。通过上述方案，本实用新型提供一种柱状电容器阵列结构及制备方法，通过本实用新型的结构可以将电容尺寸进一步缩小，采用柱状电容结构，相邻电容之间具有较大的剩余空间，其尺寸具有更好的缩小性，通过形成侧壁呈波纹状或锯齿状的柱状下电极，可以在部增加电容器高度的情况下增加电容的表面积，从而提高电容能力，适应尺寸微缩，另外，本实用新型采用自对准的刻蚀工艺形成了填孔下电极顶部的支架支撑层，且形成具有折线形状的支架支撑层结构，增加支撑层与电容器结构的接触面积，提高了支撑强度，并简化了制备工艺，提高了器件制备的精确度。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (11)
1.一种柱状电容器阵列结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
填孔下电极，结合于所述接触焊盘上，所述填孔下电极具有电极柱体及在所述电极柱体上的高出部，且所述电极柱体的侧壁呈波纹状或锯齿状；
电容介质层，形成于所述填孔下电极的侧壁以及所述填孔下电极周围的所述半导体衬底上；
上电极层，形成于所述电容介质层表面；以及
上电极填充体，填充于相邻所述上电极层之间的间隙并与所述上电极层电连接。
2.根据权利要求1所述的柱状电容器阵列结构，其特征在于，所述柱状电容器阵列结构还包括支架支撑层，所述支架支撑层至少覆盖各所述填孔下电极的所述高出部，且所述电容介质层连续形成于所述填孔下电极以及所述支架支撑层的表面以及所述填孔下电极周围的所述半导体衬底上。
3.根据权利要求2所述的柱状电容器阵列结构，其特征在于，所述柱状电容器阵列结构还包括保护支撑层，所述保护支撑层套置于所述电极柱体的外围，且所述保护支撑层的上表面与所述高出部的下表面相接触。
4.根据权利要求1所述的柱状电容器阵列结构，其特征在于，所述半导体衬底与所述电容介质层之间还形成有一隔离层。
5.根据权利要求1所述的柱状电容器阵列结构，其特征在于，所述填孔下电极的所述电极柱体包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
6.根据权利要求5所述的柱状电容器阵列结构，其特征在于，所述第一直径部的厚度介于3nm～30nm之间，所述第二直径部的厚度介于20nm～50nm之间；所述电极柱体的厚度介于0.5μm～1.5μm之间；所述第一直径部的横向尺寸介于40nm～105nm之间，所述第二直径部的横向尺寸介于35nm～100nm之间。
7.根据权利要求5所述的柱状电容器阵列结构，其特征在于，所述第二直径部的厚度介于所述第一直径部厚度的1.5～3倍之间；所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间。
8.根据权利要求1所述的柱状电容器阵列结构，其特征在于，所述柱状电容器阵列结构还包括上电极覆盖层，所述上电极覆盖层形成于所述上电极填充体的表面。
9.根据权利要求1所述的柱状电容器阵列结构，其特征在于，所述电容介质层的介电常数介于4～400之间；所述电容介质层选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；所述电容介质层的厚度介于10nm～85nm之间；所述上电极层的厚度介于15nm～95nm之间。
10.根据权利要求1～9中任意一项所述的柱状电容器阵列结构，其特征在于，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
11.一种半导体存储器结构，其特征在于，所述半导体存储器结构包括如权利要求1所述的柱状电容器阵列结构。
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