CN110459533A - 柱状电容结构及其制作方法 - Google Patents
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Abstract
本发明提供一种柱状电容结构及其制作方法，该柱状电容结构包括基底、分立设置的多个接触垫、分立设置的多个电容下电极板、电容介电层、电容上电极板，其中，电容下电极板包括一柱状主体，并可进一步包括连接于柱状主体侧壁的至少一层环形侧翼，以构成伞柱状电容下电极板。本发明的柱状电容结构的制作方法适用于比现有技术节点更低的工艺，例如17 nm乃至其以下的技术节点。本发明提供的电容结构简单，可节省一些复杂的工艺步骤，例如不需增加额外的制程将电容下电极板之间彼此隔开，从而可以降低工艺难度，节约制造成本。电容下极板可形成凹凸不平的表面，其有效面积得到增大，因而能提高电容的存储电荷能力。
Description
技术领域
本发明属于半导体集成电路领域，涉及一种柱状电容结构及其制作方法。
背景技术
电容器是一种以静电场形式储存能量的无源电子元件。在最简单的形式，电容器包括两个导电极板，且两个导电板之间通过称之为电介质的绝缘材料隔离。电容器的电容与极板的表面面积成正比，与极板间的距离成反比。电容器的电容还取决于分离极板的物质的介电常数。
电容的标准单位是法(farad，简称为F)，这是一个大单位，更常见的单位是微法(microfarad，简称μF)和皮法(picofarac，简称PF)，其中，1μF＝10-6F，1pF＝10-12F。
电容器可以制造于集成电路(IC)芯片上。在动态随机存取存储器(dynamicrandom access memory，简称DRAM)中，电容通常用于与晶体管连接。电容器有助于保持存储器的内容。由于其微小的物理尺寸，这些组件具有低电容。他们必须以每秒数千次的频率再充电，否则，DRAM将丢失数据。
现有的DRAM存储阵列区电容制作包括以下步骤：
(1)在阵列区域以间距倍增(Pitch doubling)方法在两个方向上形成菱形图案，在蚀刻转移图案过程中菱形会逐渐变成圆形图案，成为圆柱形的深洞；
(2)在深洞中底部和侧壁上沉积下电极材料，再以每三个深洞为基本单元，在其中心上方开孔将连接的下电极隔开，形成以氮化硅(SiN)为支撑层的试管架结构；
(3)在深洞内沉积高k电介质材料及上电极材料。
随着工艺技术节点的降低，该项电容制作方案在工艺上难以实现。业界之研究需要简化结构以应用于17nm工艺节点及以下，所以柱状(pillar)电容制作为未来发展方向。
柱状电容之缺点为电极板面积较低，需要将其结构改善以增大其电容量。现有的制作电容的技术方法的缺点是电容尺寸的缩小会带来技术上的困难以及其存储电荷能力的降低。现有的制作电容的技术方法中电容的电容下电极板连接在一起，需要增加一道光刻制程开孔以及蚀刻制程将电容下电极板之间彼此隔开，形成以SiN层作为电容的支撑层的结构。
因此，如何提供一种新的柱状电容结构及其制作方法，以缩小电容尺寸，同时获得较大的电荷存储能力，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种柱状电容结构及其制作方法，用于解决现有技术中电容尺寸的缩小会带来技术上的困难以及存储电荷能力的降低的问题。
为实现上述目的及其他相关目的，本发明提供一种柱状电容结构的制作方法，包括以下步骤：
S101：提供一基底，所述基底中设有多个阵列排布的接触垫；
S102：形成一隔离绝缘层在所述基底表面；
S103：形成一硬掩膜层在所述隔离绝缘层表面；
S104：形成多个分立设置的通孔在所述硬掩膜层中，每个所述通孔的位置分别与一个所述接触垫的位置相对应，且所述通孔向下延伸至所述隔离绝缘层中以暴露出所述接触垫上表面；
S105：在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料，得到多个分立设置的电容下电极板，其中，所述电容下电极板包括柱状主体；
S106：去除所述电容下电极板周围的所述硬掩膜层。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S107：形成一电容介电层在多个所述电容下电极板表面；
S108：形成一电容上电极板在所述电容介质层表面。
可选地，所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S109：形成电容上电极板连接层在所述电容上电极板表面，所述电容上电极板连接层填充相邻所述电容下电极板之间的间隙。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S110：形成连线接触层于所述电容上电极板连接层之上。
可选地，所述柱状主体的宽度范围是35～100nm。
可选地，所述柱状主体的底面积大于所述接触垫的顶面积。
本发明还提供另一种柱状电容结构的制作方法，包括以下步骤：
S201：提供一基底，所述基底中设有多个阵列排布的接触垫；
S202：形成一隔离绝缘层在所述基底表面；
S203：形成一硬掩膜层在所述隔离绝缘层表面，所述硬掩膜层包括至少两层第一膜层，相邻两层第一膜层之间穿插有第二膜层，所述第二膜层的湿法刻蚀率大于所述第一膜层的湿法刻蚀率；
S204：形成多个分立设置的通孔在所述硬掩膜层中，每个所述通孔的位置分别与一个所述接触垫的位置相对应，且所述通孔向下延伸至所述隔离绝缘层中以暴露出所述接触垫上表面；
S205：进行湿法刻蚀，利用所述第一膜层与所述第二膜层不同的湿法刻蚀率，得到凹凸不平的通孔侧壁；
S206：在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料，得到多个分立设置的电容下电极板，其中，所述电容下电极板包括柱状主体以及连接于所述柱状主体侧壁的至少一层环形侧翼；
S207：去除所述电容下电极板周围的所述硬掩膜层。
可选地，所述第一膜层为非掺杂层，所述第二膜层为掺杂层。
可选地，采用脉冲喷气法在形成所述硬掩膜层的过程中进行间断掺杂，得到所述第二膜层。
可选地，所述第一膜层的厚度大于所述第二膜层的厚度。
可选地，所述第一膜层的厚度范围是20～500nm，所述第二膜层的厚度范围是3～30nm。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S208：形成一电容介电层在多个所述电容下电极板表面；
S209：形成一电容上电极板在所述电容介质层表面。
可选地，所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S210：形成电容上电极板连接层在所述电容上电极板表面，所述电容上电极板连接层填充相邻所述电容下电极板之间的间隙。
可选地，所述柱状电容结构的制作方法更包括如下步骤：
S211：形成连线接触层于所述电容上电极板连接层之上。
可选地，所述柱状主体的宽度范围是35～100nm。
可选地，所述柱状主体的底面积大于所述接触垫的顶面积。
本发明还提供一种柱状电容结构，所述柱状电容结构包括：
基底；
分立设置的多个接触垫，阵列排布于所述基底中；
分立设置的多个电容下电极板，所述电容下电极板包括一柱状主体，且每个所述柱状主体分别与一个所述接触垫连接；
电容介电层，被覆于多个所述电容下电极板表面；
电容上电极板，被覆于所述电容介电层表面。
可选地，所述柱状主体的宽度范围是35～100nm。
可选地，所述柱状主体的底面积大于所述接触垫的顶面积。
可选地，所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
可选地，所述柱状电容结构更包括电容上电极板连接层，所述电容上电极连接层被覆于所述电容上电极板表面，并填充相邻所述电容下电极板之间的间隙。
可选地，所述柱状电容结构更包括连线接触层，所述连线接触层形成于所述电容上电极板连接层之上。
可选地，所述柱状电容结构更包括隔离绝缘层，所述隔离绝缘层被覆于所述基底表面，并在与所述接触垫相对应的位置具有暴露出所述接触垫的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫连接。
本发明还提供另一种柱状电容结构，所述柱状电容结构包括：
基底；
分立设置的多个接触垫，阵列排布于所述基底中；
分立设置的多个电容下电极板，所述电容下电极板包括一柱状主体以及连接于所述柱状主体侧壁的多层环形侧翼，各层所述环形侧翼分立设置，每个所述柱状主体分别与一个所述接触垫连接；
电容介电层，被覆于多个所述电容下电极板表面；
电容上电极板，被覆于所述电容介电层表面。
可选地，所述环形侧翼的厚度小于相邻所述环形侧翼的间距，相邻所述环形侧翼的间距范围是20～500nm。
可选地，所述柱状主体的宽度范围是35～100nm，所述环形侧翼的厚度范围是3～30nm，宽度范围是40～105nm。
可选地，所述柱状主体的底面积大于所述接触垫的顶面积。
可选地，所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
可选地，所述柱状电容结构更包括电容上电极板连接层，所述电容上电极连接层被覆于所述电容上电极板表面，并填充相邻所述电容下电极板之间的间隙。
可选地，所述柱状电容结构更包括连线接触层，所述连线接触层形成于所述电容上电极板连接层之上。
可选地，所述柱状电容结构更包括隔离绝缘层，所述隔离绝缘层被覆于所述基底表面，并在与所述接触垫相对应的位置具有暴露出所述接触垫的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫连接。
如上所述，本发明的柱状电容结构及其制作方法，具有以下有益效果：本发明在硬掩膜层中形成通孔后，直接往其中填满电容下电极材料，并往回蚀刻至硬掩膜层顶部，再将电容下电极材料周围的硬掩膜层移除，形成彼此隔离的柱状电容下电极板，然后可直接沉积电容电介质材料以及上电极材料，形成完整的电容结构。此外，在制作硬掩膜层时，可利用脉冲喷气法(pulse gas injection)掺杂形成对湿法刻蚀率较高的多个薄层(第二膜层)，这些薄层介于原本湿法刻蚀率较低的第一膜层之间，在形成通孔后，再以湿法刻蚀将刻蚀率较高的多个薄层作侧向蚀刻，形成凹凸不平的通孔侧壁，往其中填充电容下电极材料可形成表面积较大的伞柱状电容下电极板。本发明的柱状电容结构的制作方法适用于比现有技术节点更低的工艺，例如17nm乃至其以下的技术节点。本发明提供的电容结构简单，可节省一些复杂的工艺步骤，例如不需增加额外的制程将电容下电极板之间彼此隔开，从而可以降低工艺难度，节约制造成本。电容下极板可形成凹凸不平的表面，其有效面积得到增大，因而能提高电容的存储电荷能力。
附图说明
图1显示为本发明的柱状电容结构的制作方法于实施例一中提供的基底的平面俯视图。
图2显示为图1中双向箭头所示区域的垂直截面图。
图3显示为本发明的柱状电容结构的制作方法于实施例一中形成一隔离绝缘层在所述基底表面之后所呈现的平面俯视图。
图4显示为图3中双向箭头所示区域的垂直截面图。
图5显示为本发明的柱状电容结构的制作方法于实施例一中形成一硬掩膜层在所述隔离绝缘层表面，并形成多个分立设置的通孔在所述硬掩膜层中之后所呈现的平面俯视图。
图6显示为图5中双向箭头所示区域的垂直截面图。
图7显示为本发明的柱状电容结构的制作方法于实施例一中在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料之后所呈现的平面俯视图。
图8显示为图7中双向箭头所示区域的垂直截面图。
图9显示为本发明的柱状电容结构的制作方法于实施例一中去除所述电容下电极板周围的所述硬掩膜层之后所呈现的平面俯视图。
图10显示为图9中双向箭头所示区域的垂直截面图。
图11显示为本发明的柱状电容结构的制作方法于实施例一中形成一电容介电层在多个所述电容下电极板表面之后所呈现的平面俯视图。
图12显示为图11中双向箭头所示区域的垂直截面图。
图13显示为本发明的柱状电容结构的制作方法于实施例一中形成一电容上电极板在所述电容介质层表面之后所呈现的平面俯视图。
图14显示为图13中双向箭头所示区域的垂直截面图。
图15显示为本发明的柱状电容结构的制作方法于实施例一中形成电容上电极板连接层在所述电容上电极板表面之后所呈现的平面俯视图。
图16显示为图15中双向箭头所示区域的垂直截面图。
图17显示为本发明的柱状电容结构的制作方法于实施例一中形成连线接触层于所述电容上电极板连接层之上之后所呈现的平面俯视图。
图18显示为图17中双向箭头所示区域的垂直截面图。
图19显示为本发明的柱状电容结构的制作方法于实施例一中形成的单个电容的垂直截面图。
图20显示为图19中双向箭头所示区域的水平截面图。
图21显示为本发明的柱状电容结构的制作方法于实施例二中形成一硬掩膜层在所述隔离绝缘层表面的示意图。
图22显示为本发明的柱状电容结构的制作方法于实施例二中形成多个分立设置的通孔在所述硬掩膜层中的示意图。
图23显示为本发明的柱状电容结构的制作方法于实施例二中进行湿法刻蚀得到凹凸不平的通孔侧壁的示意图。
图24显示为本发明的柱状电容结构的制作方法于实施例二中在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料的示意图。
图25显示为本发明的柱状电容结构的制作方法于实施例二中去除所述电容下电极板周围的所述硬掩膜层的示意图。
图26显示为本发明的柱状电容结构的制作方法于实施例二中形成一电容介电层在多个所述电容下电极板表面的示意图。
图27显示为本发明的柱状电容结构的制作方法于实施例二中形成一电容上电极板在所述电容介质层表面的示意图。
图28显示为本发明的柱状电容结构的制作方法于实施例二中形成电容上电极板连接层在所述电容上电极板表面的示意图。
图29显示为本发明的柱状电容结构的制作方法于实施例二中形成连线接触层于所述电容上电极板连接层之上的示意图。
图30显示为本发明的柱状电容结构的制作方法于实施例二中形成的单个电容的垂直截面图。
图31显示为图30中外圈双向箭头所示区域的水平截面图。
图32显示为图30中内圈双向箭头所示区域的水平截面图。
元件标号说明
101 基底
102 接触垫
103 电容下极板
104 高k电容介电层
105 电容上极板
106 SiN支撑层
107 多晶硅连接层107
108 连线接触层
201 基底
202 接触垫
203 隔离绝缘层
204 硬掩膜层
2041 第一膜层
2042 第二膜层
205 通孔
206 电容下电极板
2061 柱状主体
2062 环形侧翼
207 电容介电层
208 电容上电极板
209 电容上电极板连接层
210 连线接触层
T 环形侧翼的厚度
D 相邻环形侧翼的间距
Win 柱状主体的宽度
Wout 环形侧翼的宽度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图32。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种柱状电容结构的制作方法，包括以下步骤：
如图1及图2所示，执行步骤S101：提供一基底201，所述基底201中设有多个阵列排布的接触垫202。其中，图1显示为所述基底的平面俯视图。图2显示为图1中双向箭头所示区域的垂直截面图。
本实施例中，多个接触垫202在所述基底201中呈六方阵列排布，在其它实施例中，多个接触垫202也可以采用其它阵列排布方式，此处不应过分限制本发明的保护范围。
需要指出的是，图1与图2所示为起始结构的阵列区域，所述阵列区域周围可具有周边电路区域，且周边电路区域可预先做好了起始金属层(M0)。
如图3及图4所示，执行步骤S102：形成一隔离绝缘层203在所述基底201表面。其中，图3显示为形成所述隔离绝缘层203在所述基底201表面之后所呈现的平面俯视图(图中采用虚线示出了所述接触垫的位置)，图4显示为图3中双向箭头所示区域的垂直截面图。
作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)沉积一层氮化硅(SiN)作为所述隔离绝缘层203，用于隔离其它线路。所述隔离绝缘层203的厚度范围是5～45nm。
如图5及图6所示，先执行步骤S103：形成一硬掩膜层204在所述隔离绝缘层203表面；再执行步骤S104：形成多个分立设置的通孔205在所述硬掩膜层204中，每个所述通孔205的位置分别与一个所述接触垫202的位置相对应，且所述通孔205向下延伸至所述隔离绝缘层203中以暴露出所述接触垫202上表面。其中，图5显示为形成所述硬掩膜层204在所述隔离绝缘层203表面，并形成多个分立设置的通孔205在所述硬掩膜层204中之后所呈现的平面俯视图，图6显示为图5中双向箭头所示区域的垂直截面图。
作为示例，所述硬掩膜层204的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种。所述硬掩膜层204的厚度范围是1000～2500nm。采用等离子体干蚀刻法，并以所述接触垫202为蚀刻终止层，刻蚀得到所述通孔205在所述硬掩膜层204中。
如图7及图8所示，执行步骤S105：在所述通孔205中填充满电容下电极材料，并去除所述硬掩膜层204之上多余的电容下电极材料，得到多个分立设置的电容下电极板206。其中，图7显示为在所述通孔205中填充满电容下电极材料，并去除所述硬掩膜层204之上多余的电容下电极材料之后所呈现的平面俯视图，图8显示为图7中双向箭头所示区域的垂直截面图。
具体的，采用原子沉积法(Atomic Layer Deposition，简称ALD)、化学气相沉积法(Chemical Vapor Deposition，简称CVD)或物理气相沉积法(Physical VaporDeposition)沉积电容下电极材料。
如图9及图10所示，执行步骤S106：去除所述电容下电极板206周围的所述硬掩膜层204。其中，图9显示为去除所述电容下电极板206周围的所述硬掩膜层204之后所呈现的平面俯视图，图10显示为图9中双向箭头所示区域的垂直截面图。可见，所述电容下电极板206呈现柱状。
作为示例，以湿法刻蚀将所述电容下电极板206周围的所述硬掩膜层204去除干净。
进一步的，去除所述电容下电极板周围的所述硬掩膜层之后，更包括如下步骤：
如图11及图12所示，执行步骤S107：形成一电容介电层207在多个所述电容下电极板206表面，其中，图11显示为形成所述电容介电层207在多个所述电容下电极板206表面之后所呈现的平面俯视图，图12显示为图11中双向箭头所示区域的垂直截面图。
作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)沉积所述电容介电层207。
如图13及图14所示，执行步骤S108：形成一电容上电极板208在所述电容介质层207表面，其中，图13显示为形成所述电容上电极板208在所述电容介质层207表面之后所呈现的平面俯视图，图14显示为图13中双向箭头所示区域的垂直截面图。
作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)形成所述电容上电极板208。
如图15及图16所示，执行步骤S109：形成电容上电极板连接层209在所述电容上电极板208表面，所述电容上电极板连接层209填充相邻所述电容下电极板206之间的间隙，其中，图15显示为形成所述电容上电极板连接层209在所述电容上电极板208表面之后所呈现的平面俯视图，图16显示为图15中双向箭头所示区域的垂直截面图。
作为示例，沉积掺杂的多晶硅，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极板连接在一起。
如图17及图18所示，执行步骤S110：形成连线接触层210于所述电容上电极板连接层209之上，其中，图17显示为形成所述连线接触层210于所述电容上电极板连接层209之上之后所呈现的平面俯视图，图18显示为图17中双向箭头所示区域的垂直截面图。
作为示例，沉积金属材料后续蚀刻步骤的终止层和连线接触层。
至此，制作得到柱状电容结构。本发明的柱状电容结构的制作方法在硬掩膜层中形成通孔后，直接往其中填满电容下电极材料，并往回蚀刻至硬掩膜层顶部，再将电容下电极材料周围的硬掩膜层移除，形成彼此隔离的柱状电容下电极板，然后可直接沉积电容电介质材料以及上电极材料，形成完整的电容结构。本发明的柱状电容结构的制作方法适用于比现有技术节点更低的工艺，例如17nm乃至其以下的技术节点。由于电容结构简单，可节省一些复杂的工艺步骤，例如不需增加额外的制程将电容下电极板之间彼此隔开，从而可以降低工艺难度，节约制造成本。
实施例二
本发明还提供另一种柱状电容结构的制作方法，包括以下步骤：
如图1及图2所示，执行步骤S201：提供一基底201，所述基底201中设有多个阵列排布的接触垫202。其中，图1显示为所述基底的平面俯视图。图2显示为图1中双向箭头所示区域的垂直截面图。
本实施例中，多个接触垫202在所述基底201中呈六方阵列排布，在其它实施例中，多个接触垫202也可以采用其它阵列排布方式，此处不应过分限制本发明的保护范围。
需要指出的是，图1与图2所示为起始结构的阵列区域，所述阵列区域周围可具有周边电路区域，且周边电路区域可预先做好了起始金属层(M0)。
如图3及图4所示，执行步骤S202：形成一隔离绝缘层203在所述基底201表面。其中，图3显示为形成所述隔离绝缘层203在所述基底201表面之后所呈现的平面俯视图(图中采用虚线示出了所述接触垫的位置)，图4显示为图3中双向箭头所示区域的垂直截面图。
作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)沉积一层氮化硅(SiN)作为所述隔离绝缘层203，用于隔离其它线路。所述隔离绝缘层203的厚度范围是5～45nm。
如图21所示，先执行步骤S203：形成一硬掩膜层204在所述隔离绝缘层203表面。
具体的，所述硬掩膜层204包括至少两层第一膜层2041，相邻两层第一膜层2041之间穿插有第二膜层2042，所述第二膜层2042的湿法刻蚀率大于所述第一膜层2041的湿法刻蚀率。
作为示例，所述第一膜层2041为非掺杂层，所述第二膜层2042为掺杂层。本实施例中，所述第一膜层2041的材质优选采用二氧化硅，所述第二膜层2042的材质优选采用硼掺杂的二氧化硅。
具体的，采用脉冲喷气法(pulse gas injection)在形成所述硬掩膜层204的过程中进行间断掺杂，得到所述第二膜层2042。
具体的，所述第一膜层2041的厚度大于所述第二膜层2042的厚度。作为示例，所述第一膜层2041的厚度范围是20～500nm，所述第二膜层2042的厚度范围是3～30nm。
如图22所示，执行步骤S204：形成多个分立设置的通孔205在所述硬掩膜层204中，每个所述通孔205的位置分别与一个所述接触垫202的位置相对应，且所述通孔205向下延伸至所述隔离绝缘层203中以暴露出所述接触垫202上表面。
作为示例，采用等离子体干蚀刻法，并以所述接触垫202为蚀刻终止层，刻蚀得到所述通孔205在所述硬掩膜层204中。
如图23所示，形成所述通孔205之后，进一步执行步骤S205：进行湿法刻蚀，利用所述第一膜层2041与所述第二膜层2042不同的湿法刻蚀率，得到凹凸不平的通孔侧壁。
作为示例，采用浓度为0.15wt％～15wt％的NH4OH水溶液作为湿法刻蚀的蚀刻液。
如图24所示，执行步骤S206：在所述通孔205中填充满电容下电极材料，并去除所述硬掩膜层204之上多余的电容下电极材料，得到多个分立设置的电容下电极板206。
具体的，采用原子沉积法(Atomic Layer Deposition，简称ALD)或化学气相沉积法(Chemical Vapor Deposition，简称CVD)沉积电容下电极材料，再以等离子干蚀刻法蚀刻至所述硬掩膜层204。
如图25所示，执行步骤S207：去除所述电容下电极板206周围的所述硬掩膜层204。可见，由于前述湿法刻蚀得到凹凸不平的通孔侧壁，使得最终得到的所述电容下电极板206呈现伞柱状，包括一柱状主体2061及连接于所述柱状主体2061侧壁的至少一层环形侧翼2062。
作为示例，以湿法刻蚀将所述电容下电极板206周围的所述硬掩膜层204去除干净。
进一步的，去除所述电容下电极板周围的所述硬掩膜层之后，更包括如下步骤：
如图26所示，执行步骤S208：形成一电容介电层207在多个所述电容下电极板206表面。作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)沉积所述电容介电层207。
如图27所示，执行步骤S209：形成一电容上电极板208在所述电容介质层207表面。作为示例，采用原子沉积法(Atomic Layer Deposition，简称ALD)形成所述电容上电极板208。
如图28所示，执行步骤S210：形成电容上电极板连接层209在所述电容上电极板208表面，所述电容上电极板连接层209填充相邻所述电容下电极板206之间的间隙。作为示例，沉积掺杂的多晶硅，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极板连接在一起。
如图29所示，执行步骤S211：形成连线接触层210于所述电容上电极板连接层209之上。作为示例，沉积金属材料后续蚀刻步骤的终止层和连线接触层。
至此，制作得到柱状电容结构。本实施例中在制作硬掩膜层时，形成多个对湿法刻蚀率较高的第二膜层在原本湿法刻蚀率较低的第一膜层之间，在形成通孔后，再以湿法刻蚀将刻蚀率较高的多个薄层作侧向蚀刻，形成凹凸不平的通孔侧壁，往其中填充电容下电极材料可形成表面积较大的伞柱状电容下电极板，电容下极板可形成凹凸不平的表面，其有效面积得到增大，因而能提高电容的存储电荷能力。
实施例三
本发明提供一种柱状电容结构，请参阅图18，显示为该柱状电容结构的剖面图，包括基底201、分立设置的多个接触垫202、分立设置的多个电容下电极板206、电容介电层207及电容上电极板208，其中，多个所述接触垫202阵列排布于所述基底201中，所述电容下电极板206包括一柱状主体，每个所述柱状主体分别与一个所述接触垫202连接，所述电容介电层207被覆于多个所述电容下电极板206表面，所述电容上电极板208被覆于所述电容介电层207表面。
作为示例，所述柱状主体的宽度范围是35～100nm。需要指出的是，根据所述柱状主体水平截面形状的不同，所述宽度可能有不同的定义，例如若所述柱状主体水平截面形状为圆形，则此处宽度是指直径，若所述柱状主体水平截面形状为正方形，则此处宽度是指边长。
具体的，所述电容下电极板206连同被覆于其表面的所述电容介电层207仍呈现柱状结构，也就是说所述电容下电极板206未填充满相邻所述电容下电极板206之间的间隙。作为示例，所述电容下电极板206连同被覆于其表面的所述电容介电层207所呈现的柱状结构的宽度范围是45～120nm。
具体的，所述电容下电极板206连同被覆于其表面的所述电容介电层207以及被覆于所述电容介电层207表面的电容上电极板208共同组成的结构仍呈现柱状结构，也就是说所述电容上电极板208未填充满相邻所述电容下电极板206之间的间隙。作为示例，所述电容下电极板206连同被覆于其表面的所述电容介电层207以及被覆于所述电容介电层207表面的电容上电极板208所呈现柱状结构的宽度范围是50～130nm。
具体的，所述柱状主体的底面积可大于所述接触垫202的顶面积，以增大柱状电容下电极板的有效面积，以此增大电容的存储电荷能力。
具体的，所述电容下电极板206与所述电容上电极板208的材料电阻率范围均为1×10-8Ωm到1×102Ωm。作为示例，所述电容下电极板206与所述电容上电极板208所采用的导电材质可以包括Ru(钌)、Pt(铂)、Ir(铱)、Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)、IrO2(氧化铱)等，或氮化物如TiN(氮化钛)等。
具体的，所述电容介电层207采用高k(相对介电常数)介质，材料介电常数范围是4～400。作为示例，所述电容介电层207所采用的高k介质材料可以包括SrTiO3/TiO2复合层、AH(Al2O3/HfO2)复合层，ZAZ(ZrO2/Al2O3/ZrO2)复合层，BST材料(复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)等。
具体的，所述柱状电容结构更包括电容上电极板连接层209，所述电容上电极连接层209被覆于所述电容上电极板208表面，并填充相邻所述电容下电极板206之间的间隙。所述电容上电极板连接层209的填充可使结构稳定，并将各电容器的上电极板连接在一起。作为示例，所述电容上电极板连接层209的材质包括掺杂的多晶硅。
具体的，所述柱状电容结构更包括连线接触层210，所述连线接触层210形成于所述电容上电极板连接层209之上。所述连线接触层210除了用于连线接触，还可作为后续蚀刻步骤的终止层。作为示例，所述连线接触层210采用导电金属材料。
具体的，所述柱状电容结构更包括隔离绝缘层203，所述隔离绝缘层203被覆于所述基底201表面，并在与所述接触垫202相对应的位置具有暴露出所述接触垫202的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫202连接。所述隔离绝缘层203作为隔离其它线路的绝缘层。作为示例，所述隔离绝缘层203的材质包括SiN。
请参阅图19，显示为本发明的柱状电容结构中单个电容的垂直截面图，图20显示为图19中双向箭头所示区域的水平截面图。本实施例中，所述电容下电极板206的柱状主体的水平截面为圆形，也就是说所述柱状主体为圆柱形，在其它实施例中，所述电容下电极板206的柱状主体的水平截面也可以是其它形状，如椭圆形、多边形等，此处不应过分限制本发明的保护范围。
由于本发明的柱状电容结构的电容下电极板206采用柱状结构，具有结构简单的特点，每个电容之间具有较大的剩余空间，其尺寸具有更好的缩小性。
实施例四
本实施例与实施例三的不同之处在于电容下电极板具有更大的表面积。请参阅图29，显示为本实施例的柱状电容结构的剖面图，包括基底201、分立设置的多个接触垫202、分立设置的多个电容下电极板206、电容介电层207及电容上电极板208，其中，多个所述接触垫202阵列排布于所述基底201中，所述电容下电极板206包括一柱状主体2061及连接于所述柱状主体2061侧壁的多层环形侧翼2062，各层所述环形侧翼2062分立设置，每个所述柱状主体2061分别与一个所述接触垫202连接，所述电容介电层207被覆于多个所述电容下电极板206表面，所述电容上电极板208被覆于所述电容介电层207表面。
具体的，所述环形侧翼2062的厚度小于相邻所述环形侧翼的间距，作为示例，如图25所示，环形侧翼的厚度T范围是3～30nm，相邻环形侧翼的间距D范围是20～500nm，柱状主体的宽度Win范围是35～100nm，环形侧翼的宽度Wout范围是40～105nm。受所述电容介电层207的厚度影响，所述电容下电极板206连同被覆于其表面的所述电容介电层207所构成的柱状结构的宽度范围是50～120nm(包括外圈和内圈)，受所述电容上电极板208的厚度影响，所述电容下电极板206连同被覆于其表面的所述电容介电层207以及被覆于所述电容介电层207表面的电容上电极板208所构成的柱状结构的宽度范围是55～130nm(包括外圈和内圈)。
需要指出的是，根据所述柱状主体2061水平截面形状的不同，所述宽度可能有不同的定义，例如若所述柱状主体2061水平截面形状为圆形，则此处宽度是指直径，若所述柱状主体2061水平截面形状为正方形，则此处宽度是指边长。
具体的，所述柱状主体2061的底面积可大于所述接触垫202的顶面积，以增大柱状电容下电极板206的有效面积，以此增大电容的存储电荷能力。
具体的，所述电容下电极板206与所述电容上电极板208的材料电阻率范围均为1×10-8Ωm到1×102Ωm。作为示例，所述电容下电极板206与所述电容上电极板208所采用的导电材质可以包括Ru(钌)、Pt(铂)、Ir(铱)、Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)、IrO2(氧化铱)等，或氮化物如TiN(氮化钛)等。
具体的，所述电容介电层207采用高k(相对介电常数)介质，材料介电常数范围是4～400。作为示例，所述电容介电层207所采用的高k介质材料可以包括SrTiO3/TiO2复合层、AH(Al2O3/HfO2)复合层，ZAZ(ZrO2/Al2O3/ZrO2)复合层，BST材料(复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)等。
具体的，所述柱状电容结构更包括电容上电极板连接层209，所述电容上电极连接层209被覆于所述电容上电极板208表面，并填充相邻所述电容下电极板206之间的间隙。所述电容上电极板连接层209的填充可使结构稳定，并将各电容器的上电极板连接在一起。作为示例，所述电容上电极板连接层209的材质包括掺杂的多晶硅。
具体的，所述柱状电容结构更包括连线接触层210，所述连线接触层210形成于所述电容上电极板连接层209之上。所述连线接触层210除了用于连线接触，还可作为后续蚀刻步骤的终止层。作为示例，所述连线接触层210采用导电金属材料。
具体的，所述柱状电容结构更包括隔离绝缘层203，所述隔离绝缘层203被覆于所述基底201表面，并在与所述接触垫202相对应的位置具有暴露出所述接触垫202的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫202连接。所述隔离绝缘层203作为隔离其它线路的绝缘层。作为示例，所述隔离绝缘层203的材质包括SiN。
请参阅图30，显示为本发明的柱状电容结构中单个电容的垂直截面图，图31显示为图30中外圈双向箭头所示区域的水平截面图。图32显示为图30中内圈双向箭头所示区域的水平截面图。本实施例中，所述电容下电极板206的柱状主体2061的水平截面为圆形，也就是说所述柱状主体2061为圆柱形，在其它实施例中，所述电容下电极板206的柱状主体2061的水平截面也可以是其它形状，如椭圆形、多边形等，此处不应过分限制本发明的保护范围。
由于本发明的柱状电容结构的电容下电极板206在柱状主体2061侧壁进一步具有环形侧翼2062，可以有效增加电容电极板的表面积，从而获得更大的电荷存储能力。
综上所述，本发明的柱状电容结构的制作方法在硬掩膜层中形成通孔后，直接往其中填满电容下电极材料，并往回蚀刻至硬掩膜层顶部，再将电容下电极材料周围的硬掩膜层移除，形成彼此隔离的柱状电容下电极板，然后可直接沉积电容电介质材料以及上电极材料，形成完整的电容结构。此外，在制作硬掩膜层时，可利用脉冲喷气法(pulse gasinjection)掺杂形成对湿法刻蚀率较高的多个薄层(第二膜层)，这些薄层介于原本湿法刻蚀率较低的第一膜层之间，在形成通孔后，再以湿法刻蚀将刻蚀率较高的多个薄层作侧向蚀刻，形成凹凸不平的通孔侧壁，往其中填充电容下电极材料可形成表面积较大的伞柱状电容下电极板。本发明的柱状电容结构的制作方法适用于比现有技术节点更低的工艺，例如17nm乃至其以下的技术节点。本发明提供的电容结构简单，可节省一些复杂的工艺步骤，例如不需增加额外的制程将电容下电极板之间彼此隔开，从而可以降低工艺难度，节约制造成本。电容下极板可形成凹凸不平的表面，其有效面积得到增大，因而能提高电容的存储电荷能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (33)
1.一种柱状电容结构的制作方法，其特征在于，包括以下步骤：
提供一基底，所述基底中设有多个阵列排布的接触垫；
形成一隔离绝缘层在所述基底表面；
形成一硬掩膜层在所述隔离绝缘层表面；
形成多个分立设置的通孔在所述硬掩膜层中，每个所述通孔的位置分别与一个所述接触垫的位置相对应，且所述通孔向下延伸至所述隔离绝缘层中以暴露出所述接触垫上表面；
在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料，得到多个分立设置的电容下电极板，其中，所述电容下电极板包括柱状主体；
去除所述电容下电极板周围的所述硬掩膜层。
2.根据权利要求1所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：
形成一电容介电层在多个所述电容下电极板表面；
形成一电容上电极板在所述电容介质层表面。
3.根据权利要求2所述的柱状电容结构的制作方法，其特征在于：所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
4.根据权利要求2所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：形成电容上电极板连接层在所述电容上电极板表面，所述电容上电极板连接层填充相邻所述电容下电极板之间的间隙。
5.根据权利要求4所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：形成连线接触层于所述电容上电极板连接层之上。
6.根据权利要求1所述的柱状电容结构的制作方法，其特征在于：所述柱状主体的宽度范围是35～100nm。
7.根据权利要求1所述的柱状电容结构的制作方法，其特征在于：所述柱状主体的底面积大于所述接触垫的顶面积。
8.一种柱状电容结构的制作方法，其特征在于，包括以下步骤：
提供一基底，所述基底中设有多个阵列排布的接触垫；
形成一隔离绝缘层在所述基底表面；
形成一硬掩膜层在所述隔离绝缘层表面，所述硬掩膜层包括至少两层第一膜层，相邻两层第一膜层之间穿插有第二膜层，所述第二膜层的湿法刻蚀率大于所述第一膜层的湿法刻蚀率；
形成多个分立设置的通孔在所述硬掩膜层中，每个所述通孔的位置分别与一个所述接触垫的位置相对应，且所述通孔向下延伸至所述隔离绝缘层中以暴露出所述接触垫上表面；
进行湿法刻蚀，利用所述第一膜层与所述第二膜层不同的湿法刻蚀率，得到凹凸不平的通孔侧壁；
在所述通孔中填充满电容下电极材料，并去除所述硬掩膜层之上多余的电容下电极材料，得到多个分立设置的电容下电极板，其中，所述电容下电极板包括柱状主体以及连接于所述柱状主体侧壁的至少一层环形侧翼；
去除所述电容下电极板周围的所述硬掩膜层。
9.根据权利要求8所述的柱状电容结构的制作方法，其特征在于：所述第一膜层为非掺杂层，所述第二膜层为掺杂层。
10.根据权利要求9所述的柱状电容结构的制作方法，其特征在于：采用脉冲喷气法在形成所述硬掩膜层的过程中进行间断掺杂，得到所述第二膜层。
11.根据权利要求8所述的柱状电容结构的制作方法，其特征在于：所述第一膜层的厚度大于所述第二膜层的厚度。
12.根据权利要求11所述的柱状电容结构的制作方法，其特征在于：所述第一膜层的厚度范围是20～500nm，所述第二膜层的厚度范围是3～30nm。
13.根据权利要求8所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：
形成一电容介电层在多个所述电容下电极板表面；
形成一电容上电极板在所述电容介质层表面。
14.根据权利要求13所述的柱状电容结构的制作方法，其特征在于：所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
15.根据权利要求13所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：形成电容上电极板连接层在所述电容上电极板表面，所述电容上电极板连接层填充相邻所述电容下电极板之间的间隙。
16.根据权利要求15所述的柱状电容结构的制作方法，其特征在于，更包括如下步骤：形成连线接触层于所述电容上电极板连接层之上。
17.根据权利要求8所述的柱状电容结构的制作方法，其特征在于：所述柱状主体的宽度范围是35～100nm。
18.根据权利要求8所述的柱状电容结构的制作方法，其特征在于：所述柱状主体的底面积大于所述接触垫的顶面积。
19.一种柱状电容结构，其特征在于，所述柱状电容结构包括：
基底；
分立设置的多个接触垫，阵列排布于所述基底中；
分立设置的多个电容下电极板，所述电容下电极板包括一柱状主体，且每个所述柱状主体分别与一个所述接触垫连接；
电容介电层，被覆于多个所述电容下电极板表面；
电容上电极板，被覆于所述电容介电层表面。
20.根据权利要求19所述的柱状电容结构，其特征在于：所述柱状主体的宽度范围是35～100nm。
21.根据权利要求19所述的柱状电容结构，其特征在于：所述柱状主体的底面积大于所述接触垫的顶面积。
22.根据权利要求19所述的柱状电容结构，其特征在于：所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
23.根据权利要求19所述的柱状电容结构，其特征在于：所述柱状电容结构更包括电容上电极板连接层，所述电容上电极连接层被覆于所述电容上电极板表面，并填充相邻所述电容下电极板之间的间隙。
24.根据权利要求23所述的柱状电容结构，其特征在于：所述柱状电容结构更包括连线接触层，所述连线接触层形成于所述电容上电极板连接层之上。
25.根据权利要求19所述的柱状电容结构，其特征在于：所述柱状电容结构更包括隔离绝缘层，所述隔离绝缘层被覆于所述基底表面，并在与所述接触垫相对应的位置具有暴露出所述接触垫的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫连接。
26.一种柱状电容结构，其特征在于，所述柱状电容结构包括：
基底；
分立设置的多个接触垫，阵列排布于所述基底中；
分立设置的多个电容下电极板，所述电容下电极板包括一柱状主体以及连接于所述柱状主体侧壁的多层环形侧翼，各层所述环形侧翼分立设置，每个所述柱状主体(2061)分别与一个所述接触垫连接；
电容介电层，被覆于多个所述电容下电极板表面；
电容上电极板，被覆于所述电容介电层表面。
27.根据权利要求26所述的柱状电容结构，其特征在于：所述环形侧翼的厚度小于相邻所述环形侧翼的间距，相邻所述环形侧翼的间距范围是20～500nm。
28.根据权利要26所述的柱状电容结构，其特征在于：所述柱状主体的宽度范围是35～100nm，所述环形侧翼的厚度范围是3～30nm，宽度范围是40～105nm。
29.根据权利要求26所述的柱状电容结构，其特征在于：所述柱状主体的底面积大于所述接触垫的顶面积。
30.根据权利要求26所述的柱状电容结构，其特征在于：所述电容下电极板与所述电容上电极板的材料电阻率范围是1×10-8Ωm到1×102Ωm，所述电容介电层的材料介电常数范围是4～400。
31.根据权利要求26所述的柱状电容结构，其特征在于：所述柱状电容结构更包括电容上电极板连接层，所述电容上电极连接层被覆于所述电容上电极板表面，并填充相邻所述电容下电极板之间的间隙。
32.根据权利要求31所述的柱状电容结构，其特征在于：所述柱状电容结构更包括连线接触层，所述连线接触层形成于所述电容上电极板连接层之上。
33.根据权利要求26所述的柱状电容结构，其特征在于：所述柱状电容结构更包括隔离绝缘层，所述隔离绝缘层被覆于所述基底表面，并在与所述接触垫相对应的位置具有暴露出所述接触垫的开口，所述柱状主体的底部位于所述开口中，并与所述接触垫连接。
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