KR20080062538A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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김재수
이동균
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Abstract

본 발명에 따른 반도체 소자의 캐패시터 제조방법은, 스토리지노드 콘택플러그가 형성된 반도체기판 상에 식각정지막과 몰드절연막을 차례로 형성하는 단계와, 상기 몰드절연막 및 식각정지막을 식각하여 스토리지노드 콘택플러그를 노출시키는 홀을 형성하는 단계와, 상기 홀 측면 상단부에 테이퍼진 산화막을 형성하는 단계와, 상기 홀 표면 및 테이퍼진 산화막 상에 스토리지 노드를 형성하는 단계와, 상기 몰드절연막을 제거하는 단계와, 상기 스토리지 노드 상에 유전막을 형성하는 단계와, 상기 유전막 상에 상부전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 제조방법{Method for manufacturing capacitor of semiconductor device}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판 101 : 버퍼산화막
102 : 식각정지막 104 : PSG막
105 : 스토리지노드콘택플러그 106 : PE-TEOS막
108 : 몰드절연막 110 : 하드마스크막
112 : 테이퍼링(tapering) 산화막 114 : 스토리지노드용 금속막
116 : 유전막 118 : 상부전극
120 : 캐패시터 H : 홀
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 자세하게는, 스토리지 노드의 쓰러짐을 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다.
상기 캐패시터는 스토리지노드(storage Node)와 플레이트 노드(plate node) 사이에 유전체(dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장 용량(캐패시턴스)은 노드의 표면적과 유전체막의 유전율에 비례하고, 노드 간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 확대시키거나, 또는, 노드 간의 거리를 줄이는 것이 요구된다.
그런데, 노드 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 노드 표면적을 증가시키기 위한 방법으로는 스토리지노드의 형태를 오목(concave) 또는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 스토리지노드는 오목 형태의 스토리지노드에 비해 상대적으로 매우 넓은 노드 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 실린더 형태 의 스토리지노드를 형성하기 위해서는 몰드절연막을 제거하는 딥-아웃(dip-out) 공정을 수행하여 형성하게 되는데, 상기 딥-아웃 공정의 건조시, 순수(DIW)의 표면장력 및 스토리지노드의 증가된 높이로 인하여 스토리지노드의 쓰러짐 및 스토리지노드 간의 브릿지가 발생한다.
따라서, 상기와 같은 스토리지노드의 쓰러짐 및 스토리지노드 간의 브릿지를 방지하기 위해서는, 일정 값 이상의 셀 간의 공간확보 및 실린더 높이의 감소가 필수적으로 요구된다.
그러나, 반도체 소자의 집적화에 따른 디자인 룰(Design rule)의 감소에 따라서 마스크 상태에서부터, 셀 간의 공간이 감소하게 되어 공지된 기술의 실린더 형성공정으로는 셀 간의 공간확보에 어려움이 있어, 안정적인 실린더를 형성할 수 없게 된다.
결과적으로, 상기와 같은 문제들로 인하여 캐패시터의 용량을 확보하기가 어려우며, 반도체 소자의 수율이 저하된다.
따라서, 본 발명은 스토리지노드 간의 쓰러짐 및 브릿지를 방지하여 안정적인 실린더를 형성할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
또한, 본 발명은 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
게다가, 본 발명은 반도체 소자의 수율 저하를 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
일 실시예에 있어서 반도체 소자의 캐패시터 제조방법은, 스토리지노드 콘택플러그가 형성된 반도체기판 상에 식각정지막과 몰드절연막을 차례로 형성하는 단계; 상기 몰드절연막 및 식각정지막을 식각하여 스토리지노드 콘택플러그를 노출시키는 홀을 형성하는 단계; 상기 홀 측면 상단부에 테이퍼진 산화막을 형성하는 단계; 상기 홀 표면 및 테이퍼진 산화막 상에 스토리지 노드를 형성하는 단계; 상기 몰드절연막을 제거하는 단계; 상기 스토리지 노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계;를 포함한다.
상기 식각정지막은, 질화막인 것을 특징으로 한다.
상기 몰드절연막은, PE-TEOS 또는 PSG 및 PE-TEOS의 이중막 중에서 어느 하나인 것을 특징으로 한다.
상기 산화막은, CVD(Chemical vapor deposition) 또는 PECVD(Plasma enhanced chemical vapor deposition) 중에서 어느 하나의 방법을 사용하여 형성한다.
상기 산화막은, 상기 홀 상부에 50∼500Å의 두께, 상기 홀 하부에는 10∼100Å의 두께로 형성한다.
상기 산화막은, PE-TEOS, PE-USG, 03-USG, LP-TEOS, HTO 및 SiON 중에서 어느 하나인 것을 특징으로 한다.
상기 산화막은, 상기 몰드절연막을 제거하는 단계 후, 스토리지 노드 상단부에 20∼100Å의 두께가 잔류되는 것을 특징으로 한다.
상기 산화막을 형성하는 단계 후, 그리고, 상기 스토리지 노드를 형성하는 단계 전,
상기 스토리지노드 콘택플러그 표면에 TiSix를 형성하는 단계를 더 포함한다.
상기 스토리지 노드는, CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 중에서 어느 하나의 방법을 사용하여 수행한다.
상기 금속 스토리지 노드는, TiN, WN, TaN, Pt 및 비정질 Si 중에서 어느 하나인 것을 특징으로 한다.
상기 유전막은, ZrO2, Al2O3, Al2O3/ZrO2 레미네이트 중에서 어느 하나인 것을 특징으로 한다.
상기 유전막은, 200∼480℃의 범위에서 ALD(Atomic layer deposition)의 방법으로 형성한다.
상기 ALD를 이용하여 유전막을 형성하는 방법은, Zr 소오스로는 Zr[N(CH3)]2, Zr[N(CH2CH3)]2 및 Zr[N(CH3)(CH2CH3)]2 중에서 어느 하나를 이용하고, Al 소오스로는 (CH3)3를 이용하며, O 소오스로는 O3 가스 또는 H2O 중에서 어느 하나를 이용한다.
상기 상부전극은, TiN인 것을 특징으로 한다.
상기 상부전극은, CVD(Chemical vapor deposition) 및 PVD(Plasma vapor deposition)의 이중막 또는 ALD(Atomic layer deposition) 및 PVD(Plasma vapor deposition)의 이중막 중에서 어느 하나인 것을 특징으로 한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 홀이 구비된 몰드절연막 상에 상기 홀 상단에서의 두께가 하단부에서의 두께보다 더 두껍도록 테이퍼링(tapering) 산화막을 증착하고, 상기 몰드절연막을 상기 산화막이 테이퍼지도록 식각하여 실린더를 형성한다.
이렇게 하면, 스토리지노드의 쓰러짐이 주로 발생하는 실린더 상부의 공간을 테이퍼링 산화막을 이용하여 상기 홀 상단부에서의 두께가 하단부에서의 두께보다 더 두껍게 테이퍼지도록 실린더를 형성하여 종래기술로 형성된 실린더보다 높은 종횡비를 갖는 실린더를 형성함으로써, 스토리지노드간의 쓰러짐 및 스토리지노드간의 브릿지를 방지할 수 있다.
따라서, 캐패시터의 용량을 확보할 수 있으며, 그에 따른 반도체 소자의 수율 저하를 방지할 수 있다.
도 1a 및 도 1h는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 스토리지노드 콘택 플러그(105)가 형성된 반도체기판(100) 상에 버퍼산화막(101) 및 질화막으로 이루어진 식각정지막(102)을 형성하고, 상기 식각정지막(102) 상에 몰드절연막(108)을 형성하고 나서 상기 몰드절연막 상에 α-카본으로 이루어진 하드마스크막(110)을 형성한다. 여기서, 상기 몰드절연막은 PE-TEOS 막 또는 PSG(104) 및 PE-TEOS(106)으로 형성하도록 한다.
도 1b 및 도 1c를 참조하면, 상기 하드마스크막(110)을 마스크패턴으로 이용하여 상기 하드마스크막(110), 몰드절연막(108) 및 식각정지막(102)을 상기 식각정지막(102)이 노출될때까지 식각하여 홀(H)을 형성한다.
도 1d를 참조하면, 상기 홀(H) 표면 및 몰드절연막(108) 상에 상기 홀(H) 상단부에서의 두께가 하단부의 두께보다 더 두껍도록 테이퍼링(Tapering) 산화막(112)을 증착한다.
여기서, 상기 테이퍼링 산화막(112)은 CVD(Chemical vapor deposition) 또는 PECVD(Plasma enhanced chemical vapor deposition) 중에서 어느 하나의 방법을 사용하여 형성하도록 하며, 상기 홀(H) 상부에 50∼500Å 정도의 두께로, 상기 홀(H) 하부에는 10∼100Å의 두께로 형성하도록 한다.
또한, 상기 테이퍼링 산화막(112)은, PE-TEOS, PE-USG, 03-USG, LP-TEOS, HTO 및 SiON 중에서 어느 하나로 형성하도록 한다.
도 1e를 참조하면, 상기 홀(H) 표면 및 몰드절연막(108) 상에 증착된 상기 테이퍼링 산화막(112)을 전면식각하고 상기 전면식각한 테이퍼링 산화막(112) 상에 스토리지노드용 금속막(114)을 형성하여 스토리지노드용 전극을 형성하도록 한다. 여기서, 상기 스토리지노드용 전극은 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 중에서 어느 하나의 방법으로 수행하여 형성하도록 한다.
또한, 상기 금속 스토리지 전극은, TiN, WN, TaN, Pt 및 비정질 Si 중에서 어느 하나로 형성하도록 한다.
도 1f를 참조하면, 상기 스토리지노드용 금속막(114) 및 상기 테이퍼링 산화막(112)을 몰드절연막(108)이 노출될때까지 식각하고, 스토리지 노드와 플러그와 접촉저항을 낮추기 위해 상기 스토리지노드 콘택플러그(105) 표면에 TiSix(도시안됨)를 형성한다.
도 1g를 참조하면, 상기 몰드절연막(108)을 딥-아웃(Dip-out) 공정을 수행하여 실린더를 형성한다. 이때, 상기 몰드절연막(108)을 제거시, 20∼100Å 정도의 두께가 잔류된 상기 테이퍼링 산화막을 세정 공정을 통하여 제거하도록 한다.
도 1h를 참조하면, 상기 몰드절연막(108)이 제거되어 형성된 실린더를 포함한 기판(100) 상에 유전막(116) 및 상부전극(118)을 차례대로 형성하여 캐패시터(120)를 형성한다. 여기서, 상기 유전막(116)은 ZrO2, Al2O3, Al2O3/ZrO2 레미네이트 중에서 어느 하나로 형성하도록 하며, 200∼480℃ 정도의 범위에서 ALD(Atomic layer deposition)의 방법으로 형성하도록 한다.
또한, 상기 ALD를 이용하여 유전막을 형성하는 방법에서, Zr 소오스로는 Zr[N(CH3)]2, Zr[N(CH2CH3)]2 및 Zr[N(CH3)(CH2CH3)]2 중에서 어느 하나를 이용하고, Al 소오스로는 (CH3)3를 이용하며, O 소오스로는 O3 가스 또는 H2O 중에서 어느 하나를 이용하여 수행하도록 한다.
한편, 상기 상부전극(118)은, CVD(Chemical vapor deposition) 및 PVD(Plasma vapor deposition)의 이중막 또는 ALD(Atomic layer deposition) 및 PVD(Plasma vapor deposition)의 이중막 중에서 어느 하나의 방법으로 TiN을 형성하도록 한다.
이 경우, 본 발명은 스토리지노드의 쓰러짐이 주로 발생하는 실린더 상부의 공간을 테이퍼링 산화막을 이용하여 상기 홀 상단부에서의 두께가 하단부에서의 두께보다 더 두껍게 테이퍼지도록 실린더를 형성하여 종래기술로 형성된 실린더보다 높은 종횡비를 갖는 실린더를 형성함으로써, 스토리지노드간의 쓰러짐 및 스토리지노드간의 브릿지를 방지할 수 있다.
따라서, 캐패시터의 용량을 확보할 수 있으며, 그에 따른 반도체 소자의 수율 저하를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 상단부에서의 두께가 하단부에서의 두께보다 더 두껍게 테이퍼지도록 실린더를 형성하여 종래의 그것보다 높은 종횡비를 갖는 실린더를 형성함으로써, 스토리지 노드간의 쓰러짐 및 스토리지 노드간의 브릿지를 방지할 수 있다.
따라서, 본 발명은 캐패시터의 용량을 확보할 수 있으며, 그에 따른 반도체 소자의 수율 저하를 방지할 수 있다.

Claims (15)

  1. 스토리지노드 콘택플러그가 형성된 반도체기판 상에 식각정지막과 몰드절연막을 차례로 형성하는 단계;
    상기 몰드절연막 및 식각정지막을 식각하여 스토리지노드 콘택플러그를 노출시키는 홀을 형성하는 단계;
    상기 홀 측면 상단부에 테이퍼진 산화막을 형성하는 단계;
    상기 홀 표면 및 테이퍼진 산화막 상에 스토리지 노드를 형성하는 단계;
    상기 몰드절연막을 제거하는 단계;
    상기 스토리지 노드 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 식각정지막은, 질화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 몰드절연막은, PE-TEOS 또는 PSG 및 PE-TEOS의 이중막 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 산화막은, CVD(Chemical vapor deposition) 또는 PECVD(Plasma enhanced chemical vapor deposition) 중에서 어느 하나의 방법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 산화막은, 상기 홀 상부에 50∼500Å의 두께, 상기 홀 하부에는 10∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 산화막은, PE-TEOS, PE-USG, 03-USG, LP-TEOS, HTO 및 SiON 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 산화막은, 상기 몰드절연막을 제거하는 단계 후, 스토리지 노드 상단부에 20∼100Å의 두께가 잔류되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 산화막을 형성하는 단계 후, 그리고, 상기 스토리지 노드를 형성하는 단계 전,
    상기 스토리지노드 콘택플러그 표면에 TiSix를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 스토리지 노드는, CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 중에서 어느 하나의 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 금속 스토리지 노드는, TiN, WN, TaN, Pt 및 비정질 Si 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 유전막은, ZrO2, Al2O3, Al2O3/ZrO2 레미네이트 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 유전막은, 200∼480℃의 범위에서 ALD(Atomic layer deposition)의 방 법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 11 또는 12 항에 있어서,
    상기 ALD를 이용하여 유전막을 형성하는 방법은, Zr 소오스로는 Zr[N(CH3)]2, Zr[N(CH2CH3)]2 및 Zr[N(CH3)(CH2CH3)]2 중에서 어느 하나를 이용하고, Al 소오스로는 (CH3)3를 이용하며, O 소오스로는 O3 가스 또는 H2O 중에서 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 1 항에 있어서,
    상기 상부전극은, TiN인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 상부전극은, CVD(Chemical vapor deposition) 및 PVD(Plasma vapor deposition)의 이중막 또는 ALD(Atomic layer deposition) 및 PVD(Plasma vapor deposition)의 이중막 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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