CN108550568B - 电容器阵列及其形成方法、半导体器件 - Google Patents

电容器阵列及其形成方法、半导体器件 Download PDF

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Abstract

本发明提供了一种电容器阵列及其形成方法、半导体器件,所述方法包括:在基底上形成交替叠置的主体支撑层与牺牲层,然后形成贯穿牺牲层与主体支撑层的通孔,在通孔内形成下电极,下电极呈多个筒状结构,接着去除位于顶层的牺牲层,形成辅助支撑层,辅助支撑层的第一部分遮盖筒状结构的顶部开口,第二部分覆盖主体支撑层,第三部分连接第一部分与第二部分并位于主体支撑层上,之后去除辅助支撑层中的第一部分与第二部分以及由第二部分覆盖的主体支撑层,辅助支撑层的第三部分与剩余的主体支撑层组共同支撑下电极的顶部,以此解决电容器容易倒塌的问题,同时能够维持足够的电容高度,有效提高了电容器的容量及质量。

Description

电容器阵列及其形成方法、半导体器件
技术领域
本发明涉及半导体技术领域,特别涉及一种电容器阵列及其形成方法、半导体器件。
背景技术
随着半导体器件尺寸微缩,其在衬底上的横向面积减小。为了提高或维持足够高的电容值,通常增加下电极(bottom electrode)的高度或者减小下电极的厚度。此时电极长径比较高,厚度较薄,对阵列区域可靠性造成影响。比如,可能会引起下电极坍塌或倾覆,相邻的下电极从而短路。目前通过添加电极的横向连续支承层增加稳定性。但已有的单层横向支撑有其高度极限,电容值受到电极高度限制,电极倾覆和成片坍塌的风险依然存在。
随着半导体器件变得更加高度集成,单位单元在半导体衬底上的水平面积会逐渐减小。虽然单位单元在半导体衬底上的水平面积会逐渐减小,但是为了在半导体器件中存储电荷,需要提高或维持电容器的足够高的电容。为了提高或保持电容器的电容,通常增加下电极(bottom electrode)的高度或者减小下电极的厚度,以扩大下电极与电介质层之间的接触面积。
然而,此时电极长径比较高,厚度较薄,对阵列区域可靠性造成影响。比如,可能会引起下电极坍塌或倾覆,相邻的下电极从而短路。目前通过添加电极的横向连续支承层增加稳定性。但已有的单层横向支撑有其高度极限,电容值受到电极高度限制,电极倾覆和成片坍塌的风险依然存在。因此,需要具有大电容且不易倒塌的电容器。
发明内容
本发明的目的在于提供一种电容器阵列及其形成方法、半导体器件,解决了电容器容易倒塌的问题,且能够维持足够的电容高度,从而有效提高电容器的容量及质量。
为解决上述技术问题,本发明提供一种电容器阵列的形成方法,包括:
提供一基底,所述基底上形成有交替叠置的主体支撑层和牺牲层;
形成多个通孔在所述牺牲层与所述主体支撑层内,所述通孔暴露出所述基底;
形成一下电极在所述通孔中,所述下电极覆盖所述通孔的侧壁和底部,以形成多个筒状结构;
去除位于顶层的牺牲层,以使所述下电极的顶部突出地高于暴露出的主体支撑层的顶部;
形成一辅助支撑层在所述基底上,所述辅助支撑层包括第一部分、第二部分和第三部分,所述第一部分遮盖所述下电极的所述筒状结构的顶部开口,所述第二部分覆盖部分所述主体支撑层,所述第三部分连接所述第一部分和所述第二部分,且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围;
去除所述辅助支撑层中的所述第一部分与所述第二部分,以及去除由所述第二部分覆盖的所述主体支撑层,并使所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以共同支撑所述下电极的顶部;
依次去除其余各层的所述牺牲层,以及去除在垂直于所述基底表面的方向上未被剩余的所述辅助支撑层覆盖的各层所述主体支撑层,直至暴露出底层的主体支撑层;
形成一电容介质层于所述下电极的内外表面以及于所述主体支撑层与所述辅助支撑层暴露出的表面;以及,
形成一上电极于所述电容介质层的内表面与外表面。
可选的,所述辅助支撑层的所述第三部分悬空位于所述主体支撑层上且围绕所述下电极的顶部外围。
可选的,形成所述辅助支撑层的步骤中,限制所述辅助支撑层的所述第一部分未填充在所述下电极的所述筒状结构的筒内部中;以及,去除所述辅助支撑层的所述第一部分之后,暴露出所述下电极的所述筒状结构的顶部开口。
可选的,多层叠置的所述主体支撑层包括第一支撑层、第二支撑层以及第三支撑层,多层叠置在两两支撑层中的所述牺牲层由底部往上依次包括第一牺牲层、第二牺牲层以及第三牺牲层,在所述第三牺牲层的顶部还形成有一第四支撑层。
可选的,去除位于顶层的牺牲层的步骤包括:去除所述第三牺牲层;
去除所述第三牺牲层之前,还包括:去除所述第四支撑层;依次去除其余层的所述牺牲层以及在垂直于所述基底的方向上由所述第二部分覆盖的所述主体支撑层,至暴露出底层的主体支撑层的步骤包括:
去除所述第二牺牲层;
去除所述第二支撑层中在垂直于所述基底的方向上由所述辅助支撑层的所述第二部分覆盖的部分;以及,
去除所述第一牺牲层。
可选的,所述主体支撑层与所述辅助支撑层的材质均包括氮化硅,所述牺牲层的材质包括氧化硅。
可选的,形成所述上电极之后还包括:形成一多晶硅层在所述基底上,所述多晶硅层覆盖所述上电极并填充所述上电极之间的间隙;
其中,在提供所述基底的步骤中,所述基底内形成有多个节点接触,所述通孔暴露出所述节点接触,且所述下电极在所述通孔的底部与所述节点接触相连接。
可选的,所述通孔呈六方排布;并且,在去除所述辅助支撑层中的所述第一部分与所述第二部分的步骤中,所述辅助支撑层的所述第三部分在所述下电极的顶部外围处呈环形相连且自成孔隙。
可选的,所述辅助支撑层的所述第三部分的连接处位在所述下电极至邻近下电极之间,所述辅助支撑层的所述第三部分的非连接孔隙处位于所述下电极至邻近两下电极间之间。
基于以上所述的电容器阵列的形成方法,本发明还提供一种电容器阵列,包括:
一基底;
一下电极,设置在所述基底上,且所述下电极具有多个筒状结构;
一主体支撑层的底层支撑层,位于所述基底上,并位于所述下电极的多个筒状结构的外围底部;
一主体支撑层的顶层支撑层,位于所述下电极的多个筒状结构的外围顶部,所述下电极的顶部突出地高于暴露出的所述顶层支撑层的顶部;
一辅助支撑层的剩余部分,位于所述顶层支撑层上且围绕所述下电极的顶部外围,所述辅助支撑层的所述剩余部分与所述主体支撑层的顶层支撑层相连以共同支撑所述下电极的顶部;
一主体支撑层的中间支撑层,位于所述底层支撑层与所述顶层支撑层之间,并位于所述下电极的多个筒状结构的外围;
一电容介质层,位于所述下电极的内外表面以及所述底层支撑层、中间支撑层与顶层支撑层暴露出的表面;以及,
一上电极,位于所述电容介质层的内外表面。
可选的,所述主体支撑层的顶层支撑层与所述下电极的多个筒状结构垂直接触,所述辅助支撑层的剩余部分悬空位于所述主体支撑层的顶层支撑层上,且所述辅助支撑层的剩余部分的一端连接所述下电极的多个筒状结构的外围,另一端连接所述主体支撑层的顶层支撑层。
可选的,所述底层支撑层与所述中间支撑层均垂直于所述下电极的多个筒状结构。
可选的,所述电容器阵列还包括一多晶硅层,覆盖所述上电极并填充所述上电极之间的间隙。
可选的,所述电容器阵列还包括多个节点接触,位于所述基底内,所述下电极在所述筒状结构的底部与所述节点接触相连接。
可选的,所述辅助支撑层、所述主体支撑层的材质均包括氮化硅。
本发明还提供一种半导体器件,包括:
一基板;
一下电极,设置在所述基底上,且所述下电极具有多个筒状结构;
一底层支撑层,位于所述基底上,并位于所述下电极的多个筒状结构的外围底部;
一顶层支撑层结构,位于所述下电极的多个筒状结构的外围顶部,所述顶层支撑层结构包括第一部分与第二部分,所述第一部分与所述下电极的多个筒状结构垂直接触,所述第二部分悬空位于所述第一部分上,且所述第二部分的一端连接所述下电极的多个筒状结构的外围,另一端连接所述第一部分;
一至少一层中间支撑层,均匀位于所述底层支撑层与所述顶层支撑层之间,并位于所述下电极的多个筒状结构的外围;
一电容介质层,位于所述下电极的内外表面以及所述底层支撑层、中间支撑层与顶层支撑层暴露出的表面;以及,
一上电极,位于所述电容介质层的内外表面。
在本发明提供的电容器阵列及其形成方法、半导体器件中,在基底上形成交替叠置的主体支撑层与牺牲层,然后贯穿所述牺牲层与主体支撑层形成暴露所述基底的通孔,在通孔内形成下电极,且所述下电极覆盖所述通孔的侧壁及底部,以形成多个筒状结构,接着去除位于顶层的牺牲层,使得所述下电极的顶部突出地高于暴露出的主体支撑层的顶部,然后形成辅助支撑层,所述辅助支撑层包括三部分,第一部分遮盖所述筒状结构的顶部开口,第二部分覆盖所述主体支撑层,第三部分连接所述第一部分与第二部分,并且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围,之后去除所述辅助支撑层中的第一部分与第二部分以及由所述第二部分覆盖的所述主体支撑层,使得所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以共同支撑所述下电极的顶部,然后依次去除其余各层的牺牲层以及在垂直于所述基底的方向上未被所述顶层支撑层覆盖的各层所述主体支撑层,至暴露出底层的主体支撑层,由此在所述下电极的多个筒状结构的外围形成多层支撑层,以此解决电容器容易倒塌的问题,同时能够维持足够的电容高度,并可以在此基础上降低下电极的厚度,有效提高了电容器的容量及质量。
附图说明
图1为现有技术中的一电容器阵列的剖面示意图;
图2是本发明一实施例所提供的电容器阵列的形成方法的流程示意图;
图3是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S11时的剖面结构示意图;
图4a是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S12时的俯视图;
图4b是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S12时的剖面结构示意图;
图5是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S13时的剖面结构示意图;
图6是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S14去除第四支撑层时的剖面结构示意图;
图7是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S14去除第三牺牲层时的剖面结构示意图;
图8是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S15时的剖面结构示意图;
图9a是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S16时的俯视图;
图9b是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S16时的剖面结构示意图
图10是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第二牺牲层时的剖面结构示意图;
图11是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第二支撑层时的剖面结构示意图;
图12是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第一牺牲层时的剖面结构示意图;
图13是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S18时的剖面结构示意图;
图14是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S19时的剖面结构示意图;
图15是本发明一实施例所提供的电容器阵列的形成方法在形成多晶硅时的剖面结构示意图。
其中,附图标记如下:
10-基底;11-节点接触;12-下电极;13-电容介质层;14-上电极;15-多晶硅层;
21-底层支撑层;22-中间支撑层;23-顶层支撑层;
100-基底;101-节点接触;
111-第一支撑层;112-第二支撑层;113-第三支撑层;114-第四支撑层;
111’-底层支撑层;112’-中间支撑层;113’-顶层支撑层;
121-第一牺牲层;122-第二牺牲层;123-第三牺牲层;
130-通孔;
140-下电极;
150-辅助支撑层;150a-第一部分;150b-第二部分;150c-第三部分;
160-电容介质层;
170-上电极;
180-多晶硅层。
具体实施方式
图1为现有技术中的一电容器阵列的剖面示意图,如图1所示,现有的所述电容器阵列一般包括:基底10、下电极12、电容介质层13、上电极14以及用于支撑所述下电极12的底层支撑层21、中间支撑层22与顶层支撑层23。
具体的,所述下电极12设置在所述基底10上,且所述下电极12具有多个筒状结构,所述底层支撑层21位于所述基底10上,并位于所述下电极的多个筒状结构的底部外围的一侧,所述顶层支撑层23位于所述下电极12的多个筒状结构的顶部外围的一侧,所述中间支撑层22位于所述下电极的外围的一侧,且位于所述底层支撑层21与顶层支撑层23之间,并且所述底层支撑层21、所述中间支撑层22与所述顶层支撑层23均位于所述下电极12的多个筒状结构的同一侧,且相邻的两个筒状结构的支撑层位于筒状结构的相反两侧。
在所述基底10内还形成有多个节点接触11,所述节点接触11与所述筒状结构一一对应,所述筒状结构底部的所述下电极12与所述节点接触11电性连接。
所述电容介质层13位于所述下电极12的内外表面以及所述底层支撑层21、中间支撑层22与顶层支撑层23暴露出的表面,所述上电极14位于所述电容介质层13的内外表面。在所述上电极14上还形成有一多晶硅层15,所述多晶硅层15覆盖所述上电极14并填充所述上电极14之间的间隙。
随着半导体器件尺寸的微缩,电容器阵列在基底上的横向面积减少,为了提高或维持足够高的电容值,通常增加下电极12的高度或减少下电极12的厚度,请参考图1所示,此时电极长径比较高,已有的横向支撑层难以支撑所述下电极12,且横向支撑层有其高度限制,因此电容值受到电极高度的限制,电极倾覆和成片坍塌的风险依然存在。
基于上述问题,本发明提供了一种电容器阵列的形成方法,参考图2所示的本发明一实施例中的电容器阵列的形成方法的流程示意图,所述形成方法包括:
步骤S11,提供一基底,所述基底上形成有交替叠置的主体支撑层和牺牲层;
步骤S12,形成多个通孔在所述牺牲层与所述主体支撑层内,所述通孔暴露出所述基底;
步骤S13,形成一下电极在所述通孔中,所述下电极覆盖所述通孔的侧壁和底部,以形成多个筒状结构;
步骤S14,去除位于顶层的牺牲层,以使所述下电极的顶部突出地高于暴露出的主体支撑层的顶部;
步骤S15,形成一辅助支撑层在所述基底上,所述辅助支撑层包括第一部分、第二部分和第三部分,所述第一部分遮盖所述下电极的所述筒状结构的顶部开口,所述第二部分覆盖部分所述主体支撑层,所述第三部分连接所述第一部分和所述第二部分,且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围;
步骤S16,去除所述辅助支撑层中的所述第一部分与所述第二部分,以及去除由所述第二部分覆盖的所述主体支撑层,并使所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以共同支撑所述下电极的顶部;
步骤S17,依次去除其余各层的所述牺牲层以及在垂直于所述基底表面的方向上未被剩余的所述辅助支撑层覆盖的各层所述主体支撑层,直至暴露出底层的主体支撑层;
步骤S18,形成一电容介质层于所述下电极的内外表面以及所述主体支撑层与所述辅助支撑层暴露出的表面;
步骤S19,形成一上电极于所述电容介质层的内表面与外表面。
本发明提供的电容器阵列的形成方法中,在基底上形成交替叠置的主体支撑层与牺牲层,然后贯穿所述牺牲层与主体支撑层形成暴露所述基底的通孔,在通孔内形成下电极,且所述下电极覆盖所述通孔的侧壁及底部,以形成多个筒状结构,接着去除位于顶层的牺牲层,使得所述下电极的顶部突出地高于暴露出的主体支撑层的顶部,然后形成辅助支撑层,所述辅助支撑层包括三部分,第一部分遮盖所述筒状结构的顶部开口,第二部分覆盖所述主体支撑层,第三部分连接所述第一部分与第二部分,并且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围,之后去除所述辅助支撑层中的第一部分与第二部分以及由所述第二部分覆盖的所述主体支撑层,使得所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以支撑所述下电极的顶部,然后依次去除其余各层的牺牲层以及在垂直于所述基底的方向上未被所述顶层支撑层覆盖的各层所述主体支撑层,至暴露出底层的主体支撑层,由此在所述下电极的多个筒状结构的外围形成多层支撑层,以此解决电容器容易倒塌的问题,同时能够维持足够的电容高度,并可以在此基础上降低下电极的厚度,有效提高了电容器的容量及质量。
以下结合附图和具体实施例对本发明提出的电容器阵列及其形成方法、半导体器件作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图3是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S11时的剖面结构示意图。在步骤S11中,请参考图3所示,提供一基底100,所述基底100上形成有交替叠置的主体支撑层和牺牲层。所述基底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等,或者本领域技术人员已知的其他材料,在所述基底100中还形成有多个节点接触101,所述节点接触101与后续所形成的电容器的下电极电性连接。当然,所述基底100中还可以形成隔离结构等其他的器件结构,本发明对此不做限定。
本发明中,所述主体支撑层分别为第一支撑层111、第二支撑层112与第三支撑层113,所述牺牲层分别为第一牺牲层121、第二牺牲层122与第三牺牲层123。即依次在所述基底100上形成第一支撑层111、第一牺牲层121、第二支撑层112、第二牺牲层122、第三支撑层113以及第三牺牲层123。优选的,还可以继续在所述第三牺牲层123上形成第四支撑层114。所述第一支撑层111后续作为电容器阵列的底层支撑层,所述第二支撑层112后续形成电容器阵列的中间支撑层,所述第三支撑层113后续形成电容器阵列的顶层支撑层。
所述主体支撑层的材质包含但不限于氮化硅,所述牺牲层的材质包含但不限于氧化硅,所述主体支撑层与所述牺牲层均可采用沉积工艺形成,例如采用化学气相沉积工艺形成。所述第一牺牲层121的厚度界定出后续所形成的中间支撑层的高度,因此,所述第一牺牲层121的厚度可根据所需形成的中间支撑层的高度位置进行调整。在所述第一牺牲层121与中间支撑层的厚度确定的情况下,所述第二牺牲层122的厚度界定出后续所形成的顶层支撑层的高度,因此,所述第二牺牲层122的厚度可根据所需形成的顶层支撑层的高度位置进行调整。
图4a是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S12时的俯视图;图4b是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S12时的剖面结构示意图。图4b是图4a沿AA’的剖面图。
在步骤S12中,请参考图4a与图4b所示,形成多个通孔130在所述牺牲层与所述主体支撑层内,所述通孔暴露出所述基底100。
具体的,在所述第四支撑层114上形成一掩膜层,对所述掩膜层进行图形化,暴露出预定形成通孔的区域,然后以图形化的掩膜层为掩膜依次对所述第四支撑层114、第三牺牲层123、第三支撑层113、第二牺牲层122、第二支撑层112、第一牺牲层121以及第一支撑层111进行刻蚀,形成多个通孔130,然后去除所述图形化的掩膜层。所述通孔130暴露出所述节点接触101。
可以理解的是,通过在所述交替叠置的主体支撑层和牺牲层中形成所述通孔130,从而可在所述通孔130的底部和侧壁形成具有一筒状结构的下电极,因此,形成有所述通孔130的叠层的总高度可界定出后续形成的下电极中筒状结构的高度,从而可通过增加所述第一牺牲层121、第二牺牲层122以及所述第三牺牲层的厚度,来增大后续所形成的电容器的高度,从而可增加电容器的电极表面积,如此一下,即可提高所述形成的电容器的电容值。
从图4a中可以看出,所述基底100包含用于形成电容器的器件区100A以及位于所述器件区100A周边的周边组件区100B,所述器件区100A与所述周边组件区100B通过沟槽隔离结构进行隔离。而在图4b中,仅示出了晶体管阵列区域100A。
图5是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S13时的剖面结构示意图。在步骤S13中,请参考图5所示,形成一下电极140在所述通孔130中,所述下电极140覆盖所述通孔130的侧壁和底部,以形成多个筒状结构。
所述下电极140位于所述通孔130中的部分,其形貌与所述通孔130的形貌一致,从而使得所述下电极140中位于所述通孔130中的部分构成一筒状结构。进一步的,所述下电极140可以为多晶硅电极,也可以为金属电极。当下电极为金属电极时,例如可以采用氮化钛(TiN)形成。
具体的,所述下电极140可在沉积工艺的基础上结合平坦化工艺形成,例如,首先,形成一电极材料层在所述基底100上,所述电极材料层覆盖所述通孔130的底部和侧壁,以及覆盖所述第四支撑层114;接着,执行平坦化工艺(例如,化学机械研磨工艺),去除电极材料层中位于所述第四支撑层114上方的部分,从而使剩余的电极材料层仅形成在所述通孔130中,以构成一筒状结构的下电极。
此外,在本实施例中,所述节点接触101通过所述通孔130暴露出,从而使得所形成的下电极140的筒状结构的底部能够与所述节点接触101电性连接。
图6是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S14去除第四支撑层时的剖面结构示意图,图7是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S14去除第三牺牲层时的剖面结构示意图。
在步骤S14中,请参考图6与图7所示,去除位于顶层的牺牲层,以使所述下电极140的顶部突出地高于暴露出的主体支撑层的顶部。
具体的,首先,如图6所示,去除所述第四支撑层114,暴露出所述第三牺牲层123,然后,如图7所示,去除所述第三牺牲层123,暴露出所述第三支撑层113,最终所述下电极140的顶部突出地高于暴露出的所述第三支撑层113的顶部。
图8是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S15时的剖面结构示意图。在步骤S15中,请参考图8所示,形成一辅助支撑层150在所述基底100上,所述辅助支撑层150包括第一部分150a、第二部分150b和第三部分150c,所述第一部150a分遮盖所述下电极140的所述筒状结构的顶部开口,所述第二部分150b覆盖部分所述主体支撑层(即部分所述第三支撑层113),所述第三部分150c连接所述第一部分150a和所述第二部分150b,且所述第三部分150c位于所述主体支撑层(即所述第三支撑层113)上且围绕所述下电极140的顶部外围。本实施例中,所述第三部分150c悬空位于所述主体支撑层(即所述第三支撑层113)上。
具体的,利用沉积工艺(例如,化学气相沉积工艺)在所述基底100上形成所述辅助支撑层150,由于筒状结构的顶部端口的尺寸比较小,因此可通过控制成膜工艺,使形成在所述下电极140的筒状结构的顶部的辅助支撑层不会填入到所述筒状结构中。并且,由于所述下电极140的顶部与所述第三支撑层113的顶部具有高度差,因此,在所述下电极140与第三支撑层113邻接的位置处无辅助支撑层150形成,即该位置处的所述辅助支撑层150悬空于所述第三支撑层113上,形成有中空区域。当然,也不排除另一种情况,即所形成的所述辅助支撑层150的厚度比较厚时,或者相邻的筒状结构的距离比较近时,并没有中空区域的存在。
本实施例中,所述辅助支撑层150包括三部分,所述第一部分150a位于所述下电极140的所述筒状结构的顶部,并且所述第一部分150a不填充在所述下电极140的所述筒状结构的筒内部中,所述第二部分150b覆盖部分所述第三支撑层113,即所述第二部分150b覆盖远离所述筒状结构的部分所述第三支撑层113,所述第三部分150c连接所述第一部分150a与第二部分150b,且所述第三部分150c悬空位于靠近所述筒状结构的所述第三支撑层上。当然,图8所示的只是一种比较理想的区分,仅为了后续方便的说明被去除以及被保留的所述辅助支撑层150上的区域。
图9a是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S16时的俯视图,图9b是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S16时的剖面结构示意图,图9b为图9a在BOB’方向上的剖面图。
在步骤S16中,请参考图9a与图9b所示,去除所述辅助支撑层150中的第一部分150a与第二部分150b,以及去除由所述第二部分150b覆盖的所述主体支撑层(即所述第三支撑层113),并使所述辅助支撑层的所述第三部分150c与剩余的所述主体支撑层(即顶层支撑层113’)相连以共同支撑所述下电极140的顶部。
具体的,首先,在所述辅助支撑层150上形成一掩膜层,对所述掩膜层进行图形化,暴露出所述辅助支撑层150的第一部分150a与第二部分150b,所述掩膜层优选为光刻胶层,例如可以采用曝光与显影的方法对所述掩膜层进行图形化,形成图形化的掩膜层。接着,以图形化的所述掩膜层为掩膜对所述辅助支撑层150进行刻蚀,去除所述辅助支撑层150的所述第一部分150a与第二部分150b,并同时去除被所述第二部分150b覆盖的所述第三支撑层113,形成主体支撑层的顶层支撑层113’。当然也可以采用间距倍增技术来进行刻蚀,可以根据具体的尺寸来进行选择。
所述辅助支撑层150的材质可以与所述主体支撑层的材质相同,优选为氮化硅,可采用沉积工艺形成,例如采用化学气相沉积工艺形成。
在对所述第一部分150a与第二部分150b进行刻蚀的过程中,不可避免的会对第三部分150c进行刻蚀,通过选择刻蚀方式或者控制刻蚀速率来避免所述第三部分150c的过多刻蚀,最终所述辅助支撑层的剩余的所述第三部分150c’与顶层支撑层113’相连以支撑所述下电极140的顶部。
所述辅助支撑层的所述第三部分150c与顶层支撑层113’以及部分所述筒状结构组成一圆台状,以此提供更为牢固的支撑。
与现有技术中的横向支撑层相比,本实施例中的所述辅助支撑层的所述第三部分150c与所述顶层支撑层113’组成的支撑结构更为牢固,因此能够适当增加所述下电极140的筒状结构的高度,从而增加电容器的容量,并解决电容器容易倒塌的问题。而同时由于支撑牢固,还可以适当降低所述下电极140的厚度,从而进一增加电容器的容量,最终有效提高了电容器的容量及质量。
可选的,所述通孔130呈六方排布;并且,在去除所述辅助支撑层150中的所述第一部分150a与所述第二部分150b的步骤中,所述辅助支撑层的所述第三部分150c在所述下电极140的顶部外围处呈环形相连且自成孔隙。进一步的,所述辅助支撑层的所述第三部分150c的连接处位在所述下电极140至邻近下电极之间,所述辅助支撑层的所述第三部分150c的非连接孔隙处位于所述下电极140至邻近两下电极间之间。请参考图9a所示,所述周边组件区100B处的所述辅助支撑层被去除,在所述器件区100A内,所述辅助支撑层的所述第三部分150c具有连接处也具有非连接处,在所述非连接处形成有孔隙a,所述辅助支撑层的所述第三部分150c在所述下电极140的顶部外围处呈环形,所述孔隙a位于三个所述下电极140之间,即所述孔隙a位于所述下电极140至邻近该下电极140的两个下电极间之间,而所述辅助支撑层的所述第三部分150c的连接处位于所述下电极140至邻近该下电极的一个下电极之间。本实施例中,所述孔隙的截面呈三角形。
图10是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第二牺牲层时的剖面结构示意图,图11是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第二支撑层时的剖面结构示意图,图12是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S17去除第一牺牲层时的剖面结构示意图。
在步骤S17中,请参考图10~图12所示,依次去除其余各层的所述牺牲层以及在垂直于所述基底100表面的方向上未被剩余的所述辅助支撑层覆盖的各层所述主体支撑层,至暴露出底层的主体支撑层。
具体的,首先,如图10所示,去除所述第二牺牲层122,暴露出所述第二支撑层112,在该过程中,采用的刻蚀剂可直接刻蚀暴露出的所述第二牺牲层122,并且所述刻蚀剂还可横向扩散,以进一步侧向刻蚀所述顶层支撑层113’下方的所述第二牺牲层122,从而将所述第二牺牲层122全部去除,暴露出所述第二支撑层112。
然后,如图11所示,去除在垂直与所述基底100表面的方向上未被剩余的所述辅助支撑层覆盖的所述第二支撑层112,形成中间支撑层112’,即刻蚀在垂直于所述基底100的方向上,未被所述顶层支撑层113’所覆盖的所述第二支撑112。在该过程中,仅刻蚀未被所述顶层支撑层113’所覆盖的所述第二支撑层112,避免对其余部分的所述第二支撑层112进行刻蚀,最终形成位于所述筒状结构外围的中间支撑层112’。可以理解的是,本实施例中仅由一层中间支撑层112’,在其他实施例中,可以形成两层或更多层的中间支撑层,可以通过控制在步骤S11中在基底100上形成的主体支撑层的层数来控制。
最后,如图12所示,去除所述第一牺牲层121,暴露出所述第一支撑层111。与去除所述第二牺牲层122的方法类似的,通过采用相应的刻蚀剂,并使刻蚀剂直接对暴露出的第一牺牲层121进行刻蚀,以及刻蚀剂还进一步侧向刻蚀,以进一步去除位于所述中间支撑层112’下方的所述第一牺牲层121,以去除所有的所述第一牺牲层121,暴露出所述第一支撑层111的表面,所述第一支撑层111作为所述下电极的底层支撑层111’。
图13是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S18时的剖面结构示意图。在步骤S18中,如图13所示,形成一电容介质层160于所述下电极140的内外表面以及所述主体支撑层与所述辅助支撑层暴露出的表面。
如图13所示,本实施例中,所述下电极140的筒状结构的侧壁上形成有底层支撑层111’、中间支撑层112’、顶层支撑层113’以及所述辅助支撑层的第三部分150c,因此,所述电容介质层160覆盖所述下电极140暴露出的表面的同时,还进一步覆盖所述底层支撑层111’、中间支撑层112’、顶层支撑层113’以及所述辅助支撑层的第三部分150c暴露出的表面。所述电容介质层160覆盖所述下电极140的筒状结构的位于筒内部的内表面和位于筒外部的外表面,以充分利用下电极140的两个相对表面,构成具有较大电极表面积的电容器。具体的,可以采用气相沉积工艺形成所述电容介质层160。
优选的,所述电容介质层160可以为高K介质层。进一步的,所述电容介质层160为多层结构,例如为二氧化硅层/氮化硅层的两层结构,在形成所述电容介质层160时,可依次分别形成所述二氧化硅层和所述氮化硅层。
此外,本实施例中,所述下电极140的筒状结构的筒外部的底部与形成在所述基底100中的节点接触101连接,并且所述下电极140的筒状结构的筒外围的侧壁与三层支撑层相连接,因此,所述电容介质层160不覆盖所述下电极140的筒状结构的筒外部的底部的部分,以及不覆盖所述下电极140的筒状结构的筒外部的侧壁连接支撑层的部分。
图14是本发明一实施例所提供的电容器阵列的形成方法在执行步骤S19时的剖面结构示意图,图15是本发明一实施例所提供的电容器阵列的形成方法在形成多晶硅时的剖面结构示意图。
在步骤S09中,请参考图14所示,形成一上电极170于所述电容介质层150的内表面与外表面。所述上电极170在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层160以及所述下电极140构成电容。
所述上电极170可以为单层结构也可以为多层结构,当所述上电极170为单层结构时,例如为多晶硅电极,也可以为金属电极,当上电极170为金属电极时,例如可以采用氮化钛(TiN)形成。
接着,请参考图15所示,还包括,在所述基底100上形成一多晶硅层180,所述多晶硅层180覆盖所述上电极170并填充所述上电极170之间的间隙,即所述多晶硅层180填充满相邻的筒状结构之间的间隙并覆盖上述形成的结构。
在本发明提供的电容器阵列的形成方法中,在基底100上形成交替叠置的主体支撑层与牺牲层,然后贯穿所述牺牲层与主体支撑层形成暴露所述基底100的通孔130,在通孔内形成下电极140,且所述下电极140覆盖所述通孔130的侧壁及底部,以形成多个筒状结构,接着去除位于顶层的牺牲层,使得所述下电极140的顶部突出地高于暴露出的主体支撑层的顶部,然后形成辅助支撑层150,所述辅助支撑层包括三部分,第一部分150a遮盖所述筒状结构的顶部开口,第二部分150b覆盖所述主体支撑层,第三部分150c连接所述第一部分150a与第二部分150b,并且所述第三部分150c位于所述主体支撑层上且围绕所述下电极的顶部外围,之后去除所述辅助支撑层中的第一部分150a与第二部分150b以及由所述第二部分150b覆盖的所述主体支撑层,使得所述辅助支撑层的所述第三部分150c与顶层支撑层113’相连以共同支撑所述下电极140的顶部,然后依次去除其余各层的牺牲层以及在垂直于所述基底的方向上未被所述V型结构覆盖的各层所述主体支撑层,至暴露出底层的主体支撑层,形成中间支撑层112’与底层支撑层111’,由此在所述下电极的多个筒状结构的外围形成多层支撑层,以此解决电容器容易倒塌的问题,同时能够维持足够的电容高度,并可以在此基础上降低下电极的厚度,有效提高了电容器的容量及质量。
相应的,本发明还提供一种电容器阵列,请参考图15所示,所述电容器阵列包括:基底100、位于所述基底100上的下电极140、电容介质层160、上电极170以及用于支撑所述下电极12的主体支撑层的底层支撑层111’、主体支撑层的中间支撑层112’、主体支撑层的顶层支撑层113’与辅助支撑层的剩余部分(即辅助支撑层的第三部分150c)。
具体的,所述下电极140设置在所述基底100上,且所述下电极140具有多个筒状结构。所述主体支撑层的所述底层支撑层111’位于所述基底100上,并位于所述下电极140的多个筒状结构的外围底部。所述顶层支撑层113’位于所述下电极140的多个筒状结构的外围顶部,所述主体支撑层的所述顶层支撑层113’,位于所述下电极140的多个筒状结构的外围顶部,所述下电极140的顶部突出地高于暴露出的所述顶层支撑层的顶部。所述辅助支撑层的剩余部分(即所述辅助支撑层的所述第三部分150c),位于所述顶层支撑层113’上且围绕所述下电极140的顶部外围,所述辅助支撑层的所述第三部分150c与所述主体支撑层的顶层支撑层113’相连以共同支撑所述下电极140的顶部。所述主体支撑层的所述中间支撑层112’位于所述底层支撑层111’与所述顶层支撑层113’之间,并位于所述下电极140的多个筒状结构的外围。所述底层支撑层111’、所述中间支撑层112’、所述顶层支撑层113’以及;所述辅助支撑层的第三部分150c用于支撑所述下电极140。
所述顶层支撑层113’、所述辅助支撑层的第三部分150c与部分所述筒状结构组成一圆台状,由此可以提供更为牢固的支撑。
所述电容介质层160位于所述下电极140的内外表面以及所述底层支撑层111’、中间支撑层112’、顶层支撑层113’与所述辅助支撑层的第三部分150c暴露出的表面,所述上电极170位于所述电容介质层160的内外表面。所述上电极170、所述电容介质层160以及所述下电极140共同构成电容。
所述底层支撑层111’与所述中间支撑层112’均为横向支撑层,均垂直于所述下电极140的多个筒状结构,即所述底层支撑层111’与所述中间支撑层112’与所述基底100平行。
优选的,所述主体支撑层的顶层支撑层113’与所述下电极140的多个筒状结构垂直接触,所述辅助支撑层的第三部分150c悬空位于所述主体支撑层的顶层支撑层113’上,且所述辅助支撑层的第三部分150c的一端连接所述下电极140的多个筒状结构的外围,另一端连接所述主体支撑层的顶层支撑层113’。
进一步的,所述电容器阵列还包括一多晶硅层180,所述多晶硅层180覆盖所述上电极140并填充所述上电极140之间的间隙。即所述多晶硅层180填充满相邻所述筒状结构之间的间隙并覆盖所述上电极140。
进一步的,所述电容器阵列还包括多个节点接触101,所述节点接触101位于所述基底1000内,所述下电极140在所述筒状结构的底部与所述节点接触101电性连接。
优选的,所述底层支撑层111’、所述中间支撑层112’、所述顶层支撑层113’以及所述辅助支撑层的所述第三部分的材质均包括氮化硅。
本发明所提供的电容器阵列中,所述下电极140的多个筒状结构的外围均具有底层支撑层111’、中间支撑层112’、顶层支撑层113’以及辅助支撑层的电部分150c共三层支撑层,以此提供更为牢固的支撑,从而解决电容器容易倒塌的问题,同时能够维持足够的电容高度,并可以在此基础上降低下电极的厚度,有效提高了电容器的容量及质量。
相应的,本发明还提供一种半导体器件,包含如上所述的电容阵列。
具体的,所述半导体器件包括:基板、位于所述基板上的下电极、电容介质层、上电极以及用于支撑所述下电极的底层支撑层、中间支撑层与顶层支撑结构。
具体的,所述下电极设置在所述基板上,且所述下电极具有多个筒状结构。所述底层支撑层位于所述基板上,并位于所述下电极的多个筒状结构的外围底部。所述顶层支撑结构位于所述下电极的多个筒状结构的外围顶部,所述顶层支撑结构包括第一部分与第二部分,所述第一部分与所述下电极的多个筒状结构垂直接触,所述第二部分悬空位于所述第一部分上,且所述第二部分的一端连接所述下电极的多个筒状结构的外围,另一端连接所述第一部分。所述中间支撑层位于所述底层支撑层与所述顶层支撑结构之间,并位于所述下电极的多个筒状结构的外围。所述底层支撑层、所述中间支撑层以及所述顶层支撑结构用于支撑所述下电极。
所述电容介质层位于所述下电极的内外表面以及所述底层支撑层、中间支撑层与顶层支撑层暴露出的表面,所述上电极位于所述电容介质层的内外表面。所述上电极、所述电容介质层以及所述下电极共同构成电容。
综上所述,本发明提供的电容器阵列及其形成方法、半导体器件中,在基底上形成交替叠置的主体支撑层与牺牲层,然后贯穿所述牺牲层与主体支撑层形成暴露所述基底的通孔,在通孔内形成下电极,且所述下电极覆盖所述通孔的侧壁及底部,以形成多个筒状结构,接着去除位于顶层的牺牲层,使得所述下电极的顶部突出地高于暴露出的主体支撑层的顶部,然后形成辅助支撑层,所述辅助支撑层包括三部分,第一部分遮盖所述筒状结构的顶部开口,第二部分覆盖所述主体支撑层,第三部分连接所述第一部分与第二部分,并且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围,之后去除所述辅助支撑层中的第一部分与第二部分以及由所述第二部分覆盖的所述主体支撑层,使得所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以共同支撑所述下电极的顶部,然后依次去除其余各层的牺牲层以及在垂直于所述基底的方向上未被所述顶层支撑层覆盖的各层所述主体支撑层,至暴露出底层的主体支撑层,由此在所述下电极的多个筒状结构的外围形成多层支撑层,以此解决电容器容易倒塌的问题,同时能够维持足够的电容高度,并可以在此基础上降低下电极的厚度,有效提高了电容器的容量及质量。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (16)

1.一种电容器阵列的形成方法,其特征在于,包括:
提供一基底,所述基底上形成有交替叠置的主体支撑层和牺牲层;
形成多个通孔在所述牺牲层与所述主体支撑层内,所述通孔暴露出所述基底;
形成一下电极在所述通孔中,所述下电极覆盖所述通孔的侧壁和底部,以形成多个筒状结构;
去除位于顶层的牺牲层,以使所述下电极的顶部突出地高于暴露出的主体支撑层的顶部;
形成一辅助支撑层在所述基底上,所述辅助支撑层包括第一部分、第二部分和第三部分,所述第一部分遮盖所述下电极的所述筒状结构的顶部开口,所述第二部分覆盖部分所述主体支撑层,所述第三部分连接所述第一部分和所述第二部分,且所述第三部分位于所述主体支撑层上且围绕所述下电极的顶部外围;
去除所述辅助支撑层中的所述第一部分与所述第二部分,以及去除由所述第二部分覆盖的所述主体支撑层,并使所述辅助支撑层的所述第三部分与剩余的所述主体支撑层相连以共同支撑所述下电极的顶部;
依次去除其余各层的所述牺牲层,以及去除在垂直于所述基底表面的方向上未被剩余的所述辅助支撑层覆盖的各层所述主体支撑层,直至暴露出底层的主体支撑层;
形成一电容介质层于所述下电极的内外表面以及于所述主体支撑层与所述辅助支撑层暴露出的表面;以及,
形成一上电极于所述电容介质层的内表面与外表面。
2.如权利要求1所述的电容器阵列的形成方法,其特征在于,所述辅助支撑层的所述第三部分悬空位于所述主体支撑层上且围绕所述下电极的顶部外围。
3.如权利要求1所述的电容器阵列的形成方法,其特征在于,形成所述辅助支撑层的步骤中,限制所述辅助支撑层的所述第一部分未填充在所述下电极的所述筒状结构的筒内部中;以及,去除所述辅助支撑层的所述第一部分之后,暴露出所述下电极的所述筒状结构的顶部开口。
4.如权利要求1所述的电容器阵列的形成方法,其特征在于,多层叠置的所述主体支撑层包括第一支撑层、第二支撑层以及第三支撑层,多层叠置在两两支撑层中的所述牺牲层由底部往上依次包括第一牺牲层、第二牺牲层以及第三牺牲层,在所述第三牺牲层的顶部还形成有一第四支撑层。
5.如权利要求4所述的电容器阵列的形成方法,其特征在于,去除位于顶层的牺牲层的步骤包括:去除所述第三牺牲层;
去除所述第三牺牲层之前,还包括:去除所述第四支撑层;依次去除其余层的所述牺牲层以及在垂直于所述基底的方向上由所述第二部分覆盖的所述主体支撑层,至暴露出底层的主体支撑层的步骤包括:
去除所述第二牺牲层;
去除所述第二支撑层中在垂直于所述基底的方向上由所述辅助支撑层的所述第二部分覆盖的部分;以及,
去除所述第一牺牲层。
6.如权利要求5所述的电容器阵列的形成方法,其特征在于,所述主体支撑层与所述辅助支撑层的材质均包括氮化硅,所述牺牲层的材质包括氧化硅。
7.如权利要求1所述的电容器阵列的形成方法,其特征在于,形成所述上电极之后还包括:形成一多晶硅层在所述基底上,所述多晶硅层覆盖所述上电极并填充所述上电极之间的间隙;
其中,在提供所述基底的步骤中,所述基底内形成有多个节点接触,所述通孔暴露出所述节点接触,且所述下电极在所述通孔的底部与所述节点接触相连接。
8.如权利要求1至7中任一项所述的电容器阵列的形成方法,其特征在于,所述通孔呈六方排布;并且,在去除所述辅助支撑层中的所述第一部分与所述第二部分的步骤中,所述辅助支撑层的所述第三部分在所述下电极的顶部外围处呈环形相连且自成孔隙。
9.如权利要求8所述的电容器阵列的形成方法,其特征在于,所述辅助支撑层的所述第三部分的连接处位在所述下电极至邻近下电极之间,所述辅助支撑层的所述第三部分的非连接孔隙处位于所述下电极至邻近两下电极间之间。
10.一种电容器阵列,其特征在于,包括:
一基底;
一下电极,设置在所述基底上,且所述下电极具有多个筒状结构;
一主体支撑层的底层支撑层,位于所述基底上,并位于所述下电极的多个筒状结构的外围底部;
一主体支撑层的顶层支撑层,位于所述下电极的多个筒状结构的外围顶部,所述下电极的顶部突出地高于暴露出的所述顶层支撑层的顶部;
一辅助支撑层的剩余部分,位于所述顶层支撑层上且围绕所述下电极的顶部外围,所述辅助支撑层的所述剩余部分与所述主体支撑层的顶层支撑层相连以共同支撑所述下电极的顶部;
一主体支撑层的中间支撑层,位于所述底层支撑层与所述顶层支撑层之间,并位于所述下电极的多个筒状结构的外围;
一电容介质层,位于所述下电极的内外表面以及所述底层支撑层、中间支撑层与顶层支撑层暴露出的表面;以及,
一上电极,位于所述电容介质层的内外表面。
11.如权利要求10所述的电容器阵列,其特征在于,所述主体支撑层的顶层支撑层与所述下电极的多个筒状结构垂直接触,所述辅助支撑层的剩余部分悬空位于所述主体支撑层的顶层支撑层上,且所述辅助支撑层的剩余部分的一端连接所述下电极的多个筒状结构的外围,另一端连接所述主体支撑层的顶层支撑层。
12.如权利要求10所述的电容器阵列,其特征在于,所述底层支撑层与所述中间支撑层均垂直于所述下电极的多个筒状结构。
13.如权利要求10所述的电容器阵列,其特征在于,所述电容器阵列还包括一多晶硅层,覆盖所述上电极并填充所述上电极之间的间隙。
14.如权利要求10所述的电容器阵列,其特征在于,所述电容器阵列还包括多个节点接触,位于所述基底内,所述下电极在所述筒状结构的底部与所述节点接触相连接。
15.如权利要求10所述的电容器阵列,其特征在于,所述辅助支撑层、所述主体支撑层的材质均包括氮化硅。
16.一种半导体器件,其特征在于,包括:
一基底;
一下电极,设置在所述基底上,且所述下电极具有多个筒状结构;
一底层支撑层,位于所述基底上,并位于所述下电极的多个筒状结构的外围底部;
一顶层支撑结构,位于所述下电极的多个筒状结构的外围顶部,所述顶层支撑结构包括第一部分与第二部分,所述第一部分与所述下电极的多个筒状结构垂直接触,所述第二部分悬空位于所述第一部分上,且所述第二部分的一端连接所述下电极的多个筒状结构的外围,另一端连接所述第一部分;
一至少一层中间支撑层,均匀位于所述底层支撑层与所述顶层支撑结构之间,并位于所述下电极的多个筒状结构的外围;
一电容介质层,位于所述下电极的内外表面以及所述底层支撑层、中间支撑层与顶层支撑层暴露出的表面;以及,
一上电极,位于所述电容介质层的内外表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4199087A4 (en) * 2020-10-15 2024-01-24 Changxin Memory Tech Inc CAPACITOR STRUCTURE AND MANUFACTURING METHOD

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908968B (zh) * 2019-12-03 2022-06-10 长鑫存储技术有限公司 半导体存储器中的电容及其制备方法
CN112951996B (zh) * 2019-12-11 2023-11-17 华邦电子股份有限公司 电容器及其制造方法
CN113314669B (zh) * 2020-02-27 2022-06-10 长鑫存储技术有限公司 双面电容结构及其形成方法
CN114068811A (zh) * 2020-07-30 2022-02-18 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
CN116075151A (zh) * 2020-11-03 2023-05-05 福建省晋华集成电路有限公司 存储器
CN113161483B (zh) * 2021-04-07 2022-06-10 长鑫存储技术有限公司 半导体器件的制备方法和半导体器件
CN113161484A (zh) * 2021-04-19 2021-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN114121817B (zh) * 2021-10-18 2024-05-03 长鑫存储技术有限公司 存储器件及其形成方法
CN114512446A (zh) * 2022-02-14 2022-05-17 长鑫存储技术有限公司 电容器及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04268762A (ja) * 1991-02-25 1992-09-24 Nec Corp 半導体記憶装置及びその製造方法
JP3230512B2 (ja) * 1999-02-04 2001-11-19 日本電気株式会社 Cob構造のdram及びその製造方法
KR100525094B1 (ko) * 2003-03-12 2005-11-01 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
JP2005032982A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置
JP2007141904A (ja) * 2005-11-15 2007-06-07 Elpida Memory Inc キャパシタおよびその製造方法
KR20080062538A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
CN103151244B (zh) * 2011-12-07 2017-04-26 华邦电子股份有限公司 堆叠式电容器及其制造方法
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
CN107393909B (zh) * 2017-07-25 2018-11-16 长鑫存储技术有限公司 双面电容器及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4199087A4 (en) * 2020-10-15 2024-01-24 Changxin Memory Tech Inc CAPACITOR STRUCTURE AND MANUFACTURING METHOD

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