KR101917816B1 - 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 하부전극의 리닝을 방지할 수 있는 캐패시터 및 그 제조 방법에 관한 것으로서, 기판 상에 복수의 오픈부를 갖고 몰드막과 지지막이 적층된 몰드구조물을 형성하는 단계, 상기 오픈부 내에 실린더형 하부전극을 형성하는 단계, 상기 실린더형 하부전극의 내부를 채우도록 전면에 제1상부전극을 형성하는 단계, 상기 제1상부전극과 지지막의 일부를 관통하는 관통홀을 형성하는 단계, 및 상기 관통홀을 통해 상기 몰드막을 제거하여 상기 실린더형 하부전극 사이를 노출시키는 단계, 상기 관통홀 및 상기 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계 및 상기 제2상부전극과 제1상부전극을 연결하는 제3상부전극을 형성하는 단계를 포함할 수 있다. 본 기술은 실린더형 하부전극의 내부에 필라형의 상부전극을 미리 형성해주므로써 후속 딥아웃 공정시 하부전극이 쓰러지거나 구부러지는 것을 방지할 수 있다. 아울러, 필라형의 상부전극에 의해 지지력이 증가하므로 하부전극의 두께를 얇게 형성할 수 있다.

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 구체적으로는 캐패시터 및 그 제조 방법에 관한 것이다.
디자인룰이 감소함에 따라 하부전극을 구비한 캐패시터 제조시 풀딥아웃(Full Dip-out) 공정시 필수적이다. 풀딥아웃 공정은 하부전극을 형성한 후 몰드막(Mold layer)을 모두 제거하는 공정이다.
그러나, 풀딥아웃 공정시에 하부전극이 기울어져 쓰러지는(Leaning) 문제가 있다.
상술한 문제를 개선하기 위해 최근에는 질화막으로 이루어진 지지막(Supporter layer)을 이용하여 복수의 하부 전극을 고정시켜 기울어짐을 방지하는 NFC(Nitride Floating Capacitor) 구조가 사용되고 있다. 최근에 고종횡비의 캐패시터가 요구되고 있기 때문에 NFC 구조에 의한 하부전극의 리닝 방지가 필요하다.
그러나, 고집적화됨에 따라 실린더형 하부전극(Cylinder type Storage Node)이 형성되는 공간이 매우 좁기 때문에 유전막과 상부전극이 형성될 공간이 부족하다. 실린더형 하부전극의 내부 공간을 확보하기 위해서 실린더형 하부전극의 두께를 감소시킬 수 있으나, 이 경우에는 실린더형 하부전극의 지지력이 약해져 풀딥아웃 공정시에 리닝이 발생하기 쉽다. 그리고, NFC 구조를 사용하더라도 실린더형 하부전극의 두께가 얇아지면 풀딥아웃 공정시에 실린더형 하부전극들이 기울어져 서로 붙는 문제가 발생한다.
본 발명의 실시예는 하부전극의 리닝을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 복수의 실린더형 하부전극을 형성하는 단계; 상기 실린더형 하부전극의 내부에 제1상부전극을 형성하는 단계; 상기 실린더형 하부전극의 외부에 제2상부전극을 형성하는 단계; 및 상기 제1상부전극과 제2상부전극을 연결하는 제3상부전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 기판 상에 복수의 오픈부를 갖고 몰드막과 지지막이 적층된 몰드구조물을 형성하는 단계; 상기 오픈부 내에 실린더형 하부전극을 형성하는 단계; 상기 실린더형 하부전극의 내부를 채우도록 전면에 제1상부전극을 형성하는 단계; 상기 제1상부전극과 지지막의 일부를 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 통해 상기 몰드막을 제거하여 상기 실린더형 하부전극 사이를 노출시키는 단계; 상기 관통홀 및 상기 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계; 및 상기 제2상부전극과 제1상부전극을 연결하는 제3상부전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 기판 상에 복수의 오픈부를 갖는 몰드막을 형성하는 단계; 상기 오픈부 내에 실린더형 하부전극을 형성하는 단계; 상기 실린더형 하부전극의 내부를 채우도록 전면에 제1상부전극을 형성하는 단계; 상기 제1상부전극의 일부를 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 통해 상기 몰드막을 제거하여 상기 실린더형 하부전극 사이를 노출시키는 단계; 상기 관통홀 및 상기 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계; 및 상기 제2상부전극과 제1상부전극을 연결하는 제3상부전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터는 복수의 실린더형 하부전극; 상기 실린더형 하부전극의 외벽을 지지하고 상기 실린더형 하부전극 사이를 오픈시킨 관통홀을 갖는 지지대; 상기 실린더형 하부전극 내부에 형성된 제1상부전극; 상기 실린더형 하부전극의 외벽을 에워싸는 제2상부전극; 및 상기 제1상부전극과 제2상부전극을 연결하는 제3상부전극을 포함할 수 있다.
본 기술은 실린더형 하부전극의 내부에 필라형의 상부전극을 미리 형성해주므로써 후속 딥아웃 공정시 하부전극이 쓰러지거나 구부러지는 것을 방지할 수 있다. 아울러, 필라형의 상부전극에 의해 지지력이 증가하므로 하부전극의 두께를 얇게 형성할 수 있다.
도 1a는 본 발명의 제1실시예에 따른 캐패시터를 도시한 도면이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2i는 제1실시예에 따른 캐패시터를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
도 3a는 본 발명의 제2실시예에 따른 캐패시터를 도시한 도면이다.
도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 4a 내지 도 4i는 제2실시예에 따른 캐패시터를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 본 발명의 제1실시예에 따른 캐패시터를 도시한 도면이다. 도 1b는 도 1a의 A-A'선에 따른 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체기판(21) 상에 층간절연막(22)이 형성된다. 층간절연막(22)에 형성된 콘택홀(도시 생략)에 복수의 콘택플러그(23)가 형성된다. 콘택플러그(23) 각각의 상부에 실린더형의 하부전극(30)이 형성된다. 하부전극(30)의 하부 외벽에는 식각정지막(24A)이 형성된다. 하부전극(30)의 상부 외벽에는 지지대(26A)가 형성된다. 지지대(26A)의 일부는 관통된다. 하부전극(30)의 내부에 제1상부전극(32A)이 형성된다. 제1상부전극(32A)은 하부전극(30)의 내부를 매립하는 필라부(32B)를 포함할 수 있다. 제1상부전극(32A)과 하부전극(30) 사이에 제1유전막(31A)이 형성된다. 하부전극(30)의 외부, 즉 하부전극들 사이에 제2상부전극(37A)이 형성된다. 제2상부전극(37A)은 하부전극(30)의 외벽을 에워싸는 형태가 된다. 제2상부전극(37A)은 지지대(26A)의 관통부에 매립된 연결부(37B)를 포함할 수 있다. 제2상부전극(37A)과 하부전극(30) 사이에 제2유전막(36A)이 형성된다. 제1 및 제2상부전극(32A, 37A)의 상부에 제3상부전극(38)이 형성된다. 제3상부전극(38)을 통해 제2상부전극(37A)의 연결부(37B)와 제1상부전극(32A)이 연결된다. 제3상부전극(38)은 실리콘저마늄막(38A)과 텅스텐막(38B)이 적층될 수 있다.
도 1a 및 도 1b에 따르면, 실린더형 하부전극(30)의 내부에 제1상부전극(32A)이 형성되고, 실린더형 하부전극(30)의 외부에 제2상부전극(37A)이 형성되며, 제2상부전극 (37A) 상에 제3상부전극(38)이 형성된다. 제2상부전극(37A)은 실린더형 하부전극(30)의 외벽을 에워싸는 형태가 된다. 제3상부전극(38)은 제1상부전극(32A)과 제2상부전극(37A)을 전기적으로 연결한다.
위와 같이, 본 발명의 제1실시예에 따른 캐패시터는 상부전극이 제1 내지 제3상부전극(32A, 37A, 38)으로 이루어진다. 제1상부전극(32A)은 하부전극(30)의 리닝이나 벤딩을 방지하는 버팀목 역할을 한다. 즉, 제1상부전극(32A)의 필라부(32B)가 하부전극(30)의 내부를 매립하고 있으므로 지지력이 증가한다. 아울러, 제1상부전극(32A)의 필라부(32B)에 의해 지지력이 증가하므로 하부전극(30)의 두께를 얇게 형성할 수 있다.
도 2a 내지 도 2i는 제1실시예에 따른 캐패시터를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 층간절연막(22)을 관통하는 복수의 콘택플러그(23)를 형성한다. 반도체기판(21)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(22)은 BPSG 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았지만, 층간절연막(22) 형성 전에 반도체기판(21) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다. 콘택플러그(23)는 층간절연막에 형성된 콘택홀(도시 생략)을 통해 반도체기판(21)에 형성된 불순물영역(도시 생략)에 연결될 수 있다. 콘택플러그(23)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(22)의 상부면이 노출되도록 평탄화하므로써 형성될 수 있다. 콘택플러그(23)는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.
콘택플러그(23)를 포함한 층간절연막(22) 상에 식각정지막(24)을 형성한다. 식각정지막(24)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(24)은 실리콘질화물 등의 질화물을 포함할 수 있다.
식각정지막(24) 상에 몰드막(25)을 형성한다. 몰드막(25)은 하부전극(또는 스토리지노드)을 형성하기 위하여 제공되는 물질이다. 몰드막(25)은 식각정지막(24)과의 식각선택비가 높은 물질을 포함한다. 또한, 몰드막(25)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 일예로, 몰드막(25)은 실리콘산화물 등의 산화물을 포함할 수 있다. 다른 실시예에서, 몰드막(25)은 다층의 산화물을 포함할 수 있다. 예를 들어, 몰드막(25)은 BPSG, USG, PETEOS, PSG, HDP 등을 포함할 수 있다. 다른 실시예에서, 몰드막(25)은 실리콘함유물질을 포함할 수 있다. 예를 들어, 몰드막(25)은 폴리실리콘막 또는 실리콘저마늄막을 포함할 수 있다.
몰드막(25) 상에 지지막(support layer, 26)을 형성한다. 여기서, 지지막(26)은 실리콘질화물 등의 질화물을 포함할 수 있다. 지지막(26)은 후속 풀딥아웃(Full dip out) 공정시 하부전극이 쓰러지는 것을 방지한다. 지지막(26)은 몰드막(25)과의 식각선택비가 높은 물질을 포함할 수 있다. 몰드막(25)이 실리콘산화막으로 형성하는 경우, 지지막(26)은 실리콘질화막을 이용하여 형성할 수 있다. 그러나 지지막(26)의 재질이 위의 물질에 한정되는 것은 아니다.
다음으로, 지지막(26) 상에 하드마스크패턴(27)을 형성한다. 하드마스크패턴(27)은 제1감광막패턴(28)을 이용하여 형성할 수 있다. 하드마스크패턴(27)은 실리콘질화막, 비정질카본 등을 포함할 수 있다.
도 2b에 도시된 바와 같이, 제1감광막패턴(28)을 스트립한 후, 하드마스크패턴(27)을 식각장벽으로 하여 지지막(26)을 식각한다. 계속해서, 몰드막(25)을 식각하여 콘택플러그(23)를 노출시키는 오픈부(29)를 형성한다. 오픈부(29)는 콘택플러그(23) 각각의 표면을 노출시킨다. 오픈부(29)는 콘택홀 형태를 가질 수 있다. 오픈부(29)를 형성하기 위해 식각정지막(24)에서 식각이 정지할 때까지 지지막(26)과 몰드막(25)을 식각한 후, 식각정지막(24)을 식각할 수 있다. 따라서, 오픈부(29)는 식각정지막(24A), 몰드막(25A) 및 지지막(26A)의 적층구조물 내에 형성된다. 오픈부(29)에는 후속 공정을 통해 하부전극이 형성된다.
다음으로, 하드마스크패턴(27)을 제거한다.
도 2c에 도시된 바와 같이, 오픈부(29) 내에 하부전극(30)을 형성한다.
하부전극(30)은 실린더형태를 포함하거나, 또는 필라형태를 포함할 수 있다. 이하, 실시예에서, 하부전극(30)은 실린더형의 하부전극이라 한다.
하부전극(30)을 형성하기 위해 오픈부(29)를 포함한 전면에 제1도전막을 증착한 후 하부전극 분리 공정을 실시할 수 있다. 하부전극(30)으로서 제1도전막은 금속막, 금속질화막 또는 금속막과 금속질화막이 적층된 적층막으로 형성할 수 있다. 제1도전막은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 형성할 수 있다. 예컨대, 하부전극(30)은 티타늄막과 티티늄질화막이 적층된 적층막으로 형성할 수 있다.
하부전극(30)이 실린더 형태를 가지므로, 하부전극(30)은 내벽과 외벽을 갖게 되고, 이웃하는 하부전극(30)은 지지막(26A)에 의해 상부 외벽이 고정된다.
도 2d에 도시된 바와 같이, 하부전극(30)을 포함한 전면에 제1유전막(31)과 제2도전막(32)을 순차적으로 형성한다. 제2도전막(32)은 제1상부전극이 된다. 제2도전막(32)은 금속질화막을 포함한다. 예를 들어, 제2도전막(32)은 티타늄질화막(TiN)을 포함할 수 있다. 제2도전막(32)은 제1유전막(31) 상에서 하부전극(30)의 실린더 내부를 채운다.
도 2e에 도시된 바와 같이, 제2도전막(32) 상에 NFC 마스크(33)를 형성한다. NFC 마스크(33)는 지지막(26A)의 일부를 선택적으로 식각하기 위한 마스크이다.
NFC 마스크(33)를 식각장벽으로 하여 제2도전막(32), 제1유전막(31)을 식각하고, 연속해서 지지막(26A)의 일부를 식각한다. 이로써, 케미컬이 흘러들어갈 관통홀(34)이 마련된다. 관통홀(34)은 케미컬이 흘러들어가 몰드막(25A)을 제거하기 위한 경로로 사용되며, 관통홀(34)의 갯수는 선택적으로 조절할 수 있다.
이와같이, 관통홀(34)을 형성하므로써 제2도전막은 제1상부전극(32A)이 된다. 제1상부전극(32A)은 실린더형 하부전극(30)의 내부를 매립하는 필라부(32B)를 포함하여 실린더형 하부전극(30)의 상부를 덮는다. 관통홀(34)에 의해 제1유전막은 도면부호 '31A'와 같이 잔류한다. 제1상부전극(32A)의 필라부(32B)가 하부전극(30)의 내부를 매립하고 있으므로 지지력이 증가한다.
도 2f에 도시된 바와 같이, NFC 마스크(33)를 제거한다.
관통홀(34)에 의해 노출되어 있는 몰드막(25A)을 모두 제거한다. 이를 위해 풀딥아웃 공정을 실시한다. 풀딥아웃 공정은 습식케미컬을 사용하여 진행할 수 있다. 이때, 하부전극(30), 제1유전막(31A) 및 제1상부전극(32A)은 선택비를 가져 제거되지 않는다. 특히, 몰드막(25A)과 유사하게 산화물을 사용하는 제1유전막(31A)은 하부전극(30)과 제1상부전극(32A) 사이에 존재하기 때문에 케미컬에 노출되지 않으므로, 식각되지 않는다. 아울러, 식각정지막(24A)에 의해 콘택플러그(23)가 손상되지 않는다. 풀딥아웃 공정은 불산계 케미컬을 사용할 수 있다.
상술한 바와 같이, 몰드막(25A)을 모두 제거하게 되면, 하부전극(30)의 외부에 빈공간(35)이 형성된다. 하부전극(30)의 내부에는 제1유전막(31A)과 제1상부전극(32A)의 필라부(32B)가 매립되어 있으므로, 하부전극(30)의 리닝이나 벤딩에 강한 구조가 된다. 즉, 하부전극(30)의 실린더 내부에 제1유전막(31A)과 제1상부전극(32A)이 채워져 있으므로 풀딥아웃 공정을 진행하더라도 하부전극(30)이 쓰러지거나 구부러지지 않는다.
도 2g에 도시된 바와 같이, 제2유전막(36)을 형성한다. 이때, 제2유전막(36)은 하부전극(30)의 외벽에 형성된다. 또한, 제2유전막(36)은 제1상부전극(32A) 상에 형성된다.
이어서, 제2유전막(36) 상에 제3도전막(37)을 형성한다. 제3도전막(37)은 금속질화물을 포함할 수 있다. 예를 들어, 제3도전막(37)은 티타늄질화막을 포함할 수 있다. 제3도전막(37)은 제2유전막(36) 상에서 하부전극(30) 사이를 채우면서 형성된다. 제3도전막(37)은 제2유전막(36)에 의해 제1상부전극과(32A)과 연결되지 않는다.
도 2h에 도시된 바와 같이, 제3도전막(37)을 평탄화시킨다. 이로써, 제1상부전극(32A) 상부의 제3도전막(37)과 제2유전막(36)을 제거할 수 있다. 평탄화 공정은 제1상부전극(32A)의 표면이 드러날때까지 진행한다. 따라서, 제3도전막(37)은 하부전극(30)의 외부, 즉 하부전극들 사이에 잔류하며, 이를 제2상부전극(37A)이라 한다. 제2상부전극(37A)은 관통홀에 매립된 연결부(37B)를 포함한다. 제2상부전극(37A)은 하부전극(30)의 외부를 에워싸는 형태가 된다. 평탄화이후에 제2유전막은 도면부호 '36A'와 같이 잔류한다.
도 2i에 도시된 바와 같이, 제4도전막을 형성한 후 패터닝하여 제3상부전극(38)을 형성한다. 제3상부전극(38)은 실리콘저마늄막(38A)과 텅스텐막(38B)을 적층하여 형성할 수 있으며, 이로써 저항을 감소시킨다. 제3상부전극(38)은 제1상부전극(32A) 및 제2상부전극(37A)과 전기적으로 연결된다. 제2상부전극(37A)은 연결부(37B)를 통해 제3상부전극(38)과 전기적으로 연결되며, 제1상부전극(32A)과 제3상부전극(38)은 직접 연결된다.
도 3a는 제2실시예에 따른 캐패시터를 도시한 도면이다. 도 3b는 도 3a의 A-A'선에 따른 평면도이다.
도 3a 및 도 3b를 참조하면, 반도체기판(41) 상에 층간절연막(42)이 형성된다. 층간절연막(42)에 형성된 콘택홀(도시 생략)에 복수의 콘택플러그(43)가 형성된다. 콘택플러그(43) 각각의 상부에 실린더형의 하부전극(49)이 형성된다. 하부전극(49)의 하부 외벽에는 식각정지막(44A)이 형성된다. 하부전극(49)의 내부에 제1상부전극(51A)이 형성된다. 제1상부전극(51A)은 하부전극(49)의 내부를 매립하는 필라부(51B)를 포함할 수 있다. 제1상부전극(51A)과 하부전극(49) 사이에 제1유전막(50A)이 형성된다. 하부전극(49)의 외부, 즉 하부전극들 사이에 제2상부전극(56A)이 형성된다. 제2상부전극(56A)은 하부전극(49)의 외벽을 에워싸는 형태가 된다. 제2상부전극(56A)은 연결부(56B)를 포함할 수 있다. 제2상부전극(56A)과 하부전극(49) 사이에 제2유전막(55A)이 형성된다. 제1 및 제2상부전극(51A, 56A)의 상부에 제3상부전극(57)이 형성된다. 제3상부전극(57)을 통해 제2상부전극(56A)의 연결부(56B)와 제1상부전극(51A)이 연결된다. 제3상부전극(57)은 실리콘저마늄막(57A)과 텅스텐막(57B)이 적층될 수 있다.
도 3a 및 도 3b에 따르면, 실린더형 하부전극(49)의 내부에 제1상부전극(51A)이 형성되고, 실린더형 하부전극(49)의 외부에 제2상부전극(56A)이 형성되며, 제2상부전극(56A) 상에 제3상부전극(57)이 형성된다. 제2상부전극(56A)은 실린더형 하부전극(49)의 외벽을 에워싸는 형태가 된다. 제3상부전극(57)은 제1상부전극(51A)과 제2상부전극(56A)을 전기적으로 연결한다.
위와 같이, 본 발명의 제2실시예에 따른 캐패시터는 상부전극이 제1 내지 제3상부전극(51A, 56A, 57)으로 이루어진다. 제1상부전극(51A)은 하부전극(49)의 리닝이나 벤딩을 방지하는 버팀목 역할을 한다. 즉, 제1상부전극(51A)의 필라부(51B)가 하부전극(49)의 내부를 매립하고 있으므로 지지력이 증가한다. 아울러, 제1상부전극(51A)의 필라부(51B)에 의해 지지력이 증가하므로 하부전극(49)의 두께를 얇게 형성할 수 있다.
도 4a 내지 도 4i는 제2실시예에 따른 캐패시터를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(41) 상에 층간절연막(42)을 관통하는 복수의 콘택플러그(43)를 형성한다. 반도체기판(41)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(42)은 BPSG 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았지만, 층간절연막(42) 형성 전에 반도체기판(41) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다. 콘택플러그(43)는 층간절연막에 형성된 콘택홀(도시 생략)을 통해 반도체기판(41)에 형성된 불순물영역(도시 생략)에 연결될 수 있다. 콘택플러그(43)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(42)의 상부면이 노출되도록 평탄화하므로써 형성될 수 있다. 콘택플러그(43)는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.
콘택플러그(43)를 포함한 층간절연막(42) 상에 식각정지막(44)을 형성한다. 식각정지막(44)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(44)은 실리콘질화물 등의 질화물을 포함할 수 있다.
식각정지막(44) 상에 몰드막(45)을 형성한다. 몰드막(45)은 하부전극(또는 스토리지노드)을 형성하기 위하여 제공되는 물질이다. 몰드막(45)은 식각정지막(44)과의 식각선택비가 높은 물질을 포함한다. 또한, 몰드막(45)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 일예로, 몰드막(45)은 실리콘산화물 등의 산화물을 포함할 수 있다. 다른 실시예에서, 몰드막(45)은 다층의 산화물을 포함할 수 있다. 예를 들어, 몰드막(45)은 BPSG, USG, PETEOS, PSG, HDP 등을 포함할 수 있다. 다른 실시예에서, 몰드막(45)은 실리콘함유물질을 포함할 수 있다. 예를 들어, 몰드막(45)은 폴리실리콘막 또는 실리콘저마늄막을 포함할 수 있다.
몰드막(45) 상에 하드마스크패턴(46)을 형성한다. 하드마스크패턴(46)은 제1감광막패턴(47)을 이용하여 형성할 수 있다. 하드마스크패턴(46)은 실리콘질화막, 비정질카본 등을 포함할 수 있다.
도 4b에 도시된 바와 같이, 제1감광막패턴(47)을 스트립한 후, 하드마스크패턴(46)을 식각장벽으로 하여 몰드막(45)과 식각정지막(44)을 식각한다. 이에 따라 콘택플러그(43)를 노출시키는 오픈부(48)를 형성한다. 오픈부(48)는 콘택플러그(43) 각각의 표면을 노출시킨다. 오픈부(48)는 콘택홀 형태를 가질 수 있다. 오픈부(48)를 형성하기 위해 식각정지막(44)에서 식각이 정지할 때까지 몰드막(45)을 식각한 후, 식각정지막(44)을 식각할 수 있다. 따라서, 오픈부(48)는 식각정지막(44A), 몰드막(45A)의 적층구조물 내에 형성된다. 오픈부(48)에는 후속 공정을 통해 하부전극이 형성된다.
다음으로, 하드마스크패턴(46)을 제거한다.
도 4c에 도시된 바와 같이, 오픈부(48) 내에 하부전극(49)을 형성한다.
하부전극(49)은 실린더형태를 포함하거나, 또는 필라형태를 포함할 수 있다. 이하, 실시예에서, 하부전극(49)은 실린더형의 하부전극이라 한다.
하부전극(49)을 형성하기 위해 오픈부(48)를 포함한 전면에 제1도전막을 증착한 후 하부전극 분리 공정을 실시할 수 있다. 하부전극(49)으로서 제1도전막은 금속막, 금속질화막 또는 금속막과 금속질화막이 적층된 적층막으로 형성할 수 있다. 제1도전막은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 형성할 수 있다. 예컨대, 하부전극(49)은 티타늄막과 티티늄질화막이 적층된 적층막으로 형성할 수 있다.
하부전극(49)이 실린더 형태를 가지므로, 하부전극(49)은 내벽과 외벽을 갖게 된다.
도 4d에 도시된 바와 같이, 하부전극(49)을 포함한 전면에 제1유전막(50)과 제2도전막(51)을 순차적으로 형성한다. 제2도전막(51)은 제1상부전극이 된다. 제2도전막(51)은 금속질화막을 포함한다. 예를 들어, 제2도전막(51)은 티타늄질화막(TiN)을 포함할 수 있다. 제2도전막(51)은 제1유전막(50) 상에서 하부전극(49)의 실린더 내부를 채운다.
도 4e에 도시된 바와 같이, 제2도전막(51) 상에 제2감광막패턴(52)를 형성한다. 제2감광막패턴(52)는 제2도전막(51)의 일부를 선택적으로 식각하기 위한 마스크이다.
제2감광막패턴(52)를 식각장벽으로 하여 제2도전막(51), 제1유전막(50)을 식각한다. 이로써, 케미컬이 흘러들어갈 관통홀(53)이 마련된다. 관통홀(53)은 케미컬이 흘러들어가 몰드막(45A)을 제거하기 위한 경로로 사용되며, 관통홀(53)의 갯수는 선택적으로 조절할 수 있다.
이와같이, 관통홀(53)을 형성하므로써 제2도전막은 제1상부전극(51A)이 된다. 제1상부전극(51A)은 실린더형 하부전극(49)의 내부를 매립하는 필라부(51B)를 포함하여 실린더형 하부전극(49)의 상부를 덮는다. 관통홀(53)에 의해 제1유전막은 도면부호 '50A'와 같이 잔류한다. 제1상부전극(51A)의 필라부(51B)가 하부전극(49)의 내부를 매립하고 있으므로 지지력이 증가한다.
도 4f에 도시된 바와 같이, 제2감광막패턴(52)을 제거한 후, 관통홀(53)에 의해 노출되어 있는 몰드막(45A)을 모두 제거한다. 이를 위해 풀딥아웃 공정을 실시한다. 풀딥아웃 공정은 습식케미컬을 사용하여 진행할 수 있다. 이때, 하부전극(49), 제1유전막(50A) 및 제1상부전극(51A)은 선택비를 가져 제거되지 않는다. 특히, 몰드막(45A)과 유사하게 산화물을 사용하는 제1유전막(50A)은 하부전극(49)과 제1상부전극(51A) 사이에 존재하기 때문에 케미컬에 노출되지 않으므로, 식각되지 않는다. 아울러, 식각정지막(44A)에 의해 콘택플러그(43)가 손상되지 않는다. 풀딥아웃 공정은 불산계 케미컬을 사용할 수 있다.
상술한 바와 같이, 몰드막(45A)을 모두 제거하게 되면, 하부전극(49)의 외부에 빈공간(54)이 형성된다. 하부전극(49)의 내부에는 제1유전막(50A)과 제1상부전극(51A)의 필라부(51B)가 매립되어 있으므로, 하부전극(49)의 리닝이나 벤딩에 강한 구조가 된다. 즉, 하부전극(49)의 실린더 내부에 제1유전막(50A)과 제1상부전극(51A)이 채워져 있으므로 풀딥아웃 공정을 진행하더라도 하부전극(49)이 쓰러지거나 구부러지지 않는다.
도 4g에 도시된 바와 같이, 제2유전막(55)을 형성한다. 이때, 제2유전막(55)은 하부전극(49)의 외벽에 형성된다. 또한, 제2유전막(55)은 제1상부전극(51A) 상에 형성된다.
이어서, 제2유전막(55) 상에 제3도전막(56)을 형성한다. 제3도전막(56)은 금속질화물을 포함할 수 있다. 예를 들어, 제3도전막(56)은 티타늄질화막을 포함할 수 있다. 제3도전막(56)은 제2유전막(55) 상에서 하부전극(49) 사이를 채우면서 형성된다. 제3도전막(56)은 제2유전막(55)에 의해 제1상부전극과(51A)과 연결되지 않는다.
도 4h에 도시된 바와 같이, 제3도전막(56)을 평탄화시킨다. 이로써, 제1상부전극(51A) 상부의 제3도전막(56)과 제2유전막(55)을 제거할 수 있다. 평탄화 공정은 제1상부전극(51A)의 표면이 드러날때까지 진행한다. 따라서, 제3도전막(56)은 하부전극(49)의 외부, 즉 하부전극들 사이에 잔류하며, 이를 제2상부전극(56A)이라 한다. 제2상부전극(56A)은 관통홀에 매립된 연결부(56B)를 포함한다. 제2상부전극(56A)은 하부전극(49)의 외부를 에워싸는 형태가 된다. 평탄화이후에 제2유전막은 도면부호 '55A'와 같이 잔류한다.
도 4i에 도시된 바와 같이, 제4도전막을 형성한 후 패터닝하여 제3상부전극(57)을 형성한다. 제3상부전극(57)은 실리콘저마늄막(57A)과 텅스텐막(57B)을 적층하여 형성할 수 있으며, 이로써 저항을 감소시킨다. 제3상부전극(57)은 제1상부전극(51A) 및 제2상부전극(56A)과 전기적으로 연결된다. 제2상부전극(56A)은 연결부(56B)를 통해 제3상부전극(57)과 전기적으로 연결되며, 제1상부전극(51A)과 제3상부전극(57)은 직접 연결된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 층간절연막
23 : 콘택플러그 24A : 식각정지막
25A : 몰드막 26A : 지지대
30 : 하부전극 31A : 제1유전막
32A : 제1상부전극 36A : 제2유전막
37A : 제2상부전극 38 : 제3상부전극

Claims (26)

  1. 기판 상에 복수의 오픈부를 갖는 몰드구조물을 형성하는 단계;
    상기 복수의 오픈부 각각의 내부에 실린더형 하부전극을 형성하는 단계;
    상기 복수의 실린더형 하부전극 각각의 내부를 채우는 필라부를 포함하여 상기 복수의 실린더형 하부전극을 포함한 기판의 전면을 덮는 제1상부전극을 형성하는 단계;
    상기 제1상부전극의 일부를 식각하여 관통홀을 형성하는 단계;
    상기 관통홀을 통해 상기 몰드구조물을 제거하여 상기 복수의 실린더형 하부전극의 외벽을 노출시키는 단계;
    상기 관통홀 및 상기 복수의 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계; 및
    상기 제1상부전극과 제2상부전극을 연결하는 제3상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서
    상기 제1상부전극을 형성하는 단계 이전에, 상기 복수의 실린더형 하부전극을 포함한 기판의 전면을 덮는 제1유전막을 형성하는 단계를 더 포함하고,
    상기 제2상부전극을 형성하는 단계 이전에, 상기 관통홀의 측벽 및 상기 복수의 실린더형 하부전극의 외벽 상에 제2유전막을 형성하는 단계를 더 포함하는
    캐패시터 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서
    상기 관통홀을 통해 상기 몰드구조물을 제거하는 단계는,
    풀딥아웃공정을 포함하는 캐패시터 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1상부전극과 제2상부전극은 티타늄질화막을 포함하는 캐패시터 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제3상부전극은 실리콘저마늄과 텅스텐을 적층하여 형성하는 캐패시터 제조 방법.
  6. 기판 상에 복수의 오픈부를 갖고 몰드막과 지지막이 적층된 몰드구조물을 형성하는 단계;
    상기 오픈부 내에 실린더형 하부전극을 형성하는 단계;
    상기 실린더형 하부전극의 내부를 채우도록 전면에 제1상부전극을 형성하는 단계;
    상기 제1상부전극과 지지막의 일부를 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 통해 상기 몰드막을 제거하여 상기 실린더형 하부전극 사이를 노출시키는 단계;
    상기 관통홀 및 상기 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계; 및
    상기 제2상부전극과 제1상부전극을 연결하는 제3상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2상부전극을 형성하는 단계는,
    상기 관통홀을 통해 상기 실린더형 하부전극 사이 및 상기 제1상부전극 상에도전막을 형성하는 단계; 및
    상기 제1상부전극의 표면이 노출될때까지 상기 도전막을 평탄화하는 단계
    를 포함하는 캐패시터 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1상부전극을 형성하는 단계와 상기 제2상부전극을 형성하는 단계 이전에 각각 제1유전막과 제2유전막을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 관통홀을 형성하는 단계는,
    상기 제1상부전극 상에 상기 관통홀이 정의된 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 식각장벽으로 하여 상기 제1상부전극과 지지막을 식각하는 단계
    를 포함하는 캐패시터 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2상부전극은 티타늄질화막을 포함하는 캐패시터 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제3상부전극은 실리콘저마늄과 텅스텐을 적층하여 형성하는 캐패시터 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 몰드막은 산화막 또는 실리콘막을 포함하는 캐패시터 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 지지막은 질화막을 포함하는 캐패시터 제조 방법.
  14. 기판 상에 복수의 오픈부를 갖는 몰드막을 형성하는 단계;
    상기 오픈부 내에 실린더형 하부전극을 형성하는 단계;
    상기 실린더형 하부전극의 내부를 채우도록 전면에 제1상부전극을 형성하는 단계;
    상기 제1상부전극의 일부를 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 통해 상기 몰드막을 제거하여 상기 실린더형 하부전극 사이를 노출시키는 단계;
    상기 관통홀 및 상기 실린더형 하부전극 사이를 채우는 제2상부전극을 형성하는 단계; 및
    상기 제2상부전극과 제1상부전극을 연결하는 제3상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2상부전극을 형성하는 단계는,
    상기 관통홀을 통해 상기 실린더형 하부전극 사이 및 상기 제1상부전극 상에도전막을 형성하는 단계; 및
    상기 제1상부전극의 표면이 노출될때까지 상기 도전막을 평탄화하는 단계
    를 포함하는 캐패시터 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1상부전극을 형성하는 단계와 상기 제2상부전극을 형성하는 단계 이전에 각각 제1유전막과 제2유전막을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 관통홀을 형성하는 단계는,
    상기 제1상부전극 상에 상기 관통홀이 정의된 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 식각장벽으로 하여 상기 제1상부전극을 식각하는 단계
    를 포함하는 캐패시터 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 및 제2상부전극은 티타늄질화막을 포함하는 캐패시터 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제3상부전극은 실리콘저마늄과 텅스텐을 적층하여 형성하는 캐패시터 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 몰드막은 산화막 또는 실리콘막을 포함하는 캐패시터 제조 방법.
  21. 복수의 실린더형 하부전극;
    상기 복수의 실린더형 하부전극의 외벽을 지지하고 상기 복수의 실린더형 하부전극 사이를 오픈시킨 관통홀을 갖는 지지대;
    상기 복수의 실린더형 하부전극 각각의 내부에 형성되면서 상기 복수의 실린더형 하부전극의 전면을 덮는 제1상부전극;
    상기 복수의 실린더형 하부전극 사이에 채워진 제2상부전극; 및
    상기 제1상부전극과 제2상부전극을 연결하는 제3상부전극을 포함하고,
    상기 관통홀은 상기 제1상부전극을 관통하도록 연장되며, 상기 제2상부전극의 일부는 상기 관통홀에 매립되도록 연장된
    캐패시터.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1상부전극과 실린더형 하부전극 사이에 형성된 제1유전막; 및
    상기 제2상부전극과 실린더형 하부전극 사이에 형성된 제2유전막
    을 더 포함하는 캐패시터.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1상부전극은 상기 실린더형 하부전극의 내부를 매립하는 필라부를 포함하는 캐패시터.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제2상부전극은 상기 관통홀에 매립된 연결부를 포함하고, 상기 연결부를 통해 상기 제1상부전극, 제2상부전극 및 제3상부전극이 전기적으로 연결되는 캐패시터.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 및 제2상부전극은 티타늄질화막을 포함하는 캐패시터.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제3상부전극은 실리콘저마늄과 텅스텐이 적층된 캐패시터.
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