KR20200137379A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

동작 특성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 기판, 기판 상의 제1 도전 패턴, 기판 상에, 제1 도전 패턴과 이격되는 제2 도전 패턴, 제1 도전 패턴과 제2 도전 패턴 사이의 에어 스페이서, 및 에어 스페이서의 상부를 덮는 양자점 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 에어 스페이서를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다.
한편, 반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 기생 커패시턴스 및 누설 전류는 반도체 장치의 동작 특성을 저하시키므로, 이들을 최소화시킬 수 있는 반도체 장치가 요구되는 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 특성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 제1 도전 패턴, 기판 상에, 제1 도전 패턴과 이격되는 제2 도전 패턴, 제1 도전 패턴과 제2 도전 패턴 사이의 에어 스페이서, 및 에어 스페이서의 상부를 덮는 양자점 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 활성 영역을 포함하는 기판, 기판 상에, 활성 영역을 가로지르는 비트 라인 구조체, 비트 라인 구조체의 측벽을 따라 연장되는 에어 스페이서, 및 에어 스페이서의 상부를 덮는 양자점 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 제1 도전 패턴, 제1 도전 패턴의 측벽을 따라 연장되는 에어 스페이서, 제1 도전 패턴 상에, 에어 스페이서의 상부를 노출시키는 트렌치를 포함하는 캡핑 패턴, 및 트렌치의 적어도 일부를 채우는 양자점 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 활성 영역을 포함하는 기판, 활성 영역을 가로지르는 비트 라인 구조체, 비트 라인 구조체의 측벽을 따라 연장되는 에어 스페이서, 비트 라인 구조체 상에, 활성 영역과 접속되는 복수의 랜딩 패드, 에어 스페이서의 상면을 노출시키고, 각각의 랜딩 패드를 분리하는 트렌치, 및 트렌치의 적어도 일부를 채우는 양자점 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하고, 제1 도전 패턴과 제2 도전 패턴 사이에 에어 스페이서를 형성하고, 에어 스페이서의 상부를 덮는 양자점 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 영역 S를 확대한 확대도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 A-A'를 따라서 절단한 단면도이다.
도 5 내지 도 8은 도 3의 영역 R을 확대한 다양한 확대도들이다.
도 9은 도 3의 B-B'를 따라서 절단한 단면도이다.
도 10은 도 3의 C-C'를 따라서 절단한 단면도이다.
도 11 내지 도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 영역 S를 확대한 확대도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(10), 복수의 도전 패턴(20), 에어 스페이서(40), 양자점 패턴(QD) 및 필링 절연막(50)을 포함한다.
기판(10)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(10)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(10)은 실리콘 기판이다.
복수의 도전 패턴(20)은 기판(10) 상에 형성될 수 있다. 복수의 도전 패턴(20)은 기판(10)과 접촉하는 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몇몇 실시예에서, 복수의 도전 패턴(20)은 기판(10) 상의 절연막(미도시) 내에 형성되어, 기판(10)과 직접 접촉하지 않을 수도 있다.
에어 스페이서(40)는 인접하는 2개의 도전 패턴(20) 사이에 개재될 수 있다. 즉, 복수의 도전 패턴(20)은 에어 스페이서(40)에 의해 서로 전기적으로 이격될 수 있다. 에어 스페이서(40)는 에어(air) 또는 보이드(void)로 이루어질 수 있다.
에어 스페이서(40)는 각각의 도전 패턴(20)의 측면을 노출시키는 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몇몇 실시예에서, 에어 스페이서(40)와 각각의 도전 패턴(20) 사이에 절연막(또는 스페이서)가 형성될 수도 있다.
양자점 패턴(QD)은 에어 스페이서(150A) 상에 형성될 수 있다. 양자점 패턴(QD)은 에어 스페이서(150A)의 상부를 덮도록 형성될 수 있다. 즉, 양자점 패턴(QD)은 에어 스페이서(150A)의 상면을 정의할 수 있다.
예를 들어, 도전 패턴(20) 상에 캡핑 패턴(30)이 형성될 수 있다. 몇몇 실시예에서, 캡핑 패턴(30)은 에어 스페이서(40)의 상면을 노출시키는 트렌치(T)를 포함할 수 있다. 이 때, 양자점 패턴(QD)은 트렌치(T)의 적어도 일부를 채울 수 있다. 예를 들어, 도 1및 도 2에 도시된 것처럼, 양자점 패턴(QD)은 트렌치(T)의 하부를 채울 수 있다. 이에 따라, 양자점 패턴(QD)은 트렌치(T)에 의해 노출되는 에어 스페이서(40)의 상부를 덮을 수 있다.
양자점 패턴(QD)은 복수의 양자점들(quantum dots)을 포함할 수 있다. 양자점이란, 수 나노미터의 크기를 갖는 초미세 반도체 입자를 의미한다. 양자점 패턴(QD)은 예를 들어, 실리콘 산화물 양자점, 실리콘 질화물 양자점, 폴리 실리콘 양자점, 실리콘 게르마늄 양자점 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
양자점 패턴(QD)은 구형이며 서로 동일한 크기를 갖는 복수의 양자점들을 포함하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 양자점 패턴(QD)은 구형이 아닌 다른 형태의 양자점들을 포함할 수도 있고, 서로 다른 크기의 복수의 양자점들을 포함할 수도 있음은 물론이다.
몇몇 실시예에서, 양자점 패턴(QD)의 크기는 에어 스페이서(40)의 폭보다 클 수 있다. 예를 들어, 도 2에 도시된 것처럼, 양자점 패턴(QD)이 구형인 경우에, 양자점 패턴(QD)의 직경(W1)은 에어 스페이서(40)의 폭(W2)보다 클 수 있다.
필링 절연막(50)은 양자점 패턴(QD) 상에 형성될 수 있다. 필링 절연막(50)은 양자점 패턴(QD)을 덮도록 형성될 수 있다. 도 2에서, 필링 절연막(50)은 양자점 패턴(QD)을 구성하는 복수의 양자점들 사이의 일부를 채우는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필링 절연막(50)은 양자점 패턴(QD)을 구성하는 복수의 양자점들 사이를 모두 채울 수도 있고, 복수의 양자점들 사이를 채우지 않을 수도 있다.
필링 절연막(50)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, 도전 패턴들 사이의 간격이 좁아짐에 따라, 도전 패턴들 사이의 기생 커패시턴스가 증가할 수 있다.
이러한 기생 커패시턴스를 최소화하기 위해, 도전 패턴들 사이에 에어 스페이서가 형성될 수 있다. 그러나, 에어 스페이서의 상부를 캡핑하는 과정에서, 절연막이 에어 스페이서 내부로 침투하여 에어 스페이서의 폭이 좁아지는 문제가 있다. 이는 에어 스페이서를 포함하는 반도체 장치의 동작 특성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 에어 스페이서(40)의 상부를 덮도록 형성되는 양자점 패턴(QD)을 이용하여, 에어 스페이서(40) 내부로 필링 절연막(50)이 침투하는 것을 최소화할 수 있다. 이에 따라, 도전 패턴(20)들 사이의 기생 커패시턴스가 최소화되어, 동작 특성이 향상된 반도체 장치가 제공될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 A-A'를 따라서 절단한 단면도이다. 도 5 내지 도 8은 도 3의 영역 R을 확대한 다양한 확대도들이다. 도 9은 도 3의 B-B'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 내지 도 9을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(110), 소자 분리막(120), 절연 패턴(130), 비트 라인 구조체(140), 다이렉트 콘택(DC), 스페이서 구조체(150), 양자점 패턴(QD), 필링 절연막(180), 콘택 구조체(CS), 워드 라인 구조체(160) 및 커패시터(190)를 포함한다.
기판(110)은 도 1의 기판(10)에 대응될 수 있다. 기판(110)은 활성 영역(AR)을 포함할 수 있다. 반도체 장치의 디자인 룰이 감소함에 따라, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)이 연장되는 평면에서, 제1 방향(X) 및 제2 방향(Y)이 아닌 임의의 방향으로 연장되는 바 형태로 형성될 수 있다.
활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바(bar) 형태일 수 있다. 또한, 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
활성 영역(AR)은 불순물을 포함하여 소오스 및 드레인 영역으로 기능할 수 있다. 몇몇 실시예에서, 활성 영역(AR)의 중심은 다이렉트 콘택(DC)에 의해 비트 라인(BL)과 접속될 수 있고, 활성 영역(AR)의 양단은 콘택 구조체(CS)에 의해 커패시터(190)와 접속될 수 있다.
소자 분리막(120)은 복수의 활성 영역(AR)을 정의할 수 있다. 도 4, 도 9 및 도 10에서, 소자 분리막(120)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(120)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(120)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
절연 패턴(130)은 기판(110) 및 소자 분리막(120) 상에 형성될 수 있다. 절연 패턴(130)은, 다이렉트 콘택(DC) 및 매몰 콘택(BC)이 형성되지 않은 영역에서 기판(110)의 상면 및 소자 분리막(120)의 상면을 따라 연장될 수 있다.
절연 패턴(130)은 단일막일 수 있으나, 도시된 것처럼, 제1 절연막(131), 제2 절연막(132) 및 제3 절연막(133)을 포함하는 다중막일 수도 있다. 제1 절연막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(132)은 제1 절연막(131)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(132)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(133)은 제2 절연막(132)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(133)은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 제3 절연막(133)의 폭은 비트 라인 구조체(140)의 폭과 실질적으로 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
비트 라인 구조체(140)는 기판(110), 소자 분리막(120) 및 절연 패턴(130) 상에 형성될 수 있다. 비트 라인 구조체(140)는 활성 영역(AR) 및 워드 라인 구조체(160)를 가로질러 제2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 비트 라인 구조체(140)는 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인 구조체(160)를 수직하게 가로지를 수 있다. 비트 라인 구조체(140)는 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 비트 라인 구조체(140)는 등간격으로 서로 이격될 수 있다.
비트 라인 구조체(140)는 기판(110) 상에 차례로 적층되는 제1 도전 패턴(141, 142, 143) 및 제1 캡핑 패턴(144)을 포함할 수 있다.
제1 도전 패턴(141, 142, 143)은 도 1의 복수의 도전 패턴(20) 중 일부에 대응될 수 있다. 예를 들어, 제1 도전 패턴(141, 142, 143)은 에어 스페이서(예를 들어, 150A)에 의해 다른 도전 패턴(예를 들어, 제2 도전 패턴(BC, LP))으로부터 이격될 수 있다.
제1 도전 패턴(141, 142, 143)은 단일막일 수 있으나, 도시된 것처럼, 제1 도전막(141), 제2 도전막(142), 제3 도전막(143)을 포함하는 다중막일 수도 있다. 제1 도전막(141), 제2 도전막(142) 및 제3 도전막(143)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 도전막(141)은 폴리실리콘을 포함할 수 있고, 제2 도전막(142)은 TiSiN을 포함할 수 있고, 제3 도전막(143)은 텅스텐을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 캡핑 패턴(144)은 제1 도전 패턴(141, 142, 143) 상에 형성될 수 있다. 제1 캡핑 패턴(144)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 콘택(DC)은 절연 패턴(130)을 관통하여 기판(110)의 활성 영역(AR)과 비트 라인 구조체(140)를 연결할 수 있다. 예를 들어, 기판(110)은 활성 영역(AR) 내의 제1 트렌치(T1)를 포함할 수 있다. 제1 트렌치(T1)는 절연 패턴(130)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 다이렉트 콘택(DC)은 제1 트렌치(T1) 내에 형성되어 기판(110)의 활성 영역(AR)과 제1 도전 패턴(141, 142, 143)을 연결할 수 있다.
몇몇 실시예에서, 도 3에 도시된 것처럼, 제1 트렌치(T1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이에 따라, 다이렉트 콘택(DC)은 활성 영역(AR)의 중심과 접속될 수 있다. 제1 트렌치(T1)의 일부는 소자 분리막(120)의 일부와 중첩될 수도 있다. 이에 따라, 제1 트렌치(T1)는 기판(110)의 일부뿐만 아니라 소자 분리막(120)의 일부를 노출시킬 수도 있다.
다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인 구조체(140)의 제1 도전 패턴(141, 142, 143)은 기판(110)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 다이렉트 콘택(DC)과 접속되는 기판(110)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)은 제1 도전막(141)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니고, 제조 공정에 따라 다이렉트 콘택(DC)은 제1 도전막(141)과 다른 물질을 포함할 수도 있다.
스페이서 구조체(150)는 비트 라인 구조체(140)의 측벽을 따라 연장될 수 있다. 예를 들어, 스페이서 구조체(150)는 제2 방향(Y)을 따라 길게 연장될 수 있다.
몇몇 실시예에서, 스페이서 구조체(150)의 일부는 제1 트렌치(T1) 내에 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 스페이서 구조체(150)의 하부는 다이렉트 콘택(DC)의 측벽을 따라 연장될 수 있다. 다이렉트 콘택(DC)의 하부는 제1 트렌치(T1)의 일부를 채울 수 있고, 스페이서 구조체(150)의 하부는 제1 트렌치(T1)의 다른 일부를 채울 수 있다. 다이렉트 콘택(DC)이 형성되지 않는 비트 라인 구조체(140)의 영역에서, 스페이서 구조체(150)는 절연 패턴(130)상에 형성될 수 있다.
스페이서 구조체(150)는 에어 스페이서(150A)를 포함할 수 있다. 에어 스페이서(150A)는 도 1의 에어 스페이서(40)에 대응될 수 있다. 예를 들어, 에어 스페이서(150A)는 인접하는 2개의 도전 패턴(예를 들어, 제1 도전 패턴(141, 142, 143) 및 제2 도전 패턴(BC, LP)) 사이에 개재될 수 있다. 에어 스페이서(150A)는 실리콘 산화물보다 유전 상수가 작으므로, 몇몇 실시예에 따른 반도체 장치의 기생 커패시턴스를 보다 효과적으로 감소시킬 수 있다.
몇몇 실시예에서, 스페이서 구조체(150)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 예를 들어, 스페이서 구조체(150)는 제1 스페이서(151), 제2 스페이서(152) 및 제3 스페이서(153)를 더 포함할 수 있다.
제1 스페이서(151)는 비트 라인 구조체(140)의 측벽을 따라 연장될 수 있다. 또한, 제1 스페이서(151)는 에어 스페이서(150A)와 비트 라인 구조체(140) 사이에 개재될 수 있다. 즉, 제1 스페이서(151)는 에어 스페이서(150A)의 일 측면을 정의할 수 있다. 도 4에서, 제1 스페이서(151)는 비트 라인 구조체(140)의 측벽을 완전히 덮는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 스페이서(151)는 비트 라인 구조체(140)의 측벽의 일부만을 덮을 수도 있다.
몇몇 실시예에서, 제1 스페이서(151)의 일부는 제1 트렌치(T1) 내에 형성될 수 있다. 예를 들어, 제1 스페이서(151)의 하부는 다이렉트 콘택(DC)의 측벽 및 제1 트렌치(T1)의 프로파일을 따라 연장될 수 있다.
제2 스페이서(152)는 제1 스페이서(151) 상에 형성될 수 있다. 또한, 제2 스페이서(152)는 에어 스페이서(150A) 아래에 형성될 수 있다. 즉, 제2 스페이서(152)는 에어 스페이서(150A)의 바닥면을 정의할 수 있다.
몇몇 실시예에서, 제2 스페이서(152)는 제1 트렌치(T1)를 채울 수 있다. 예를 들어, 제2 스페이서(152)는 다이렉트 콘택(DC) 및 제1 스페이서(151)가 채워지고 남은 제1 트렌치(T1)의 영역을 채울 수 있다.
제3 스페이서(153)는 비트 라인 구조체(140)의 측벽을 따라 연장될 수 있다. 제3 스페이서(153)는 에어 스페이서(150A)에 의해 제1 스페이서(151)로부터 이격될 수 있다. 즉, 제3 스페이서(153)는 에어 스페이서(150A)의 타 측면을 정의할 수 있다.
몇몇 실시예에서, 제3 스페이서(153)는 콘택 구조체(CS)의 측벽을 따라 연장될 수 있다. 예를 들어, 제3 스페이서(153)는 에어 스페이서(150A)와 콘택 구조체(CS) 사이에 개재될 수 있다.
제1 내지 제3 스페이서(151, 152, 153)는 절연성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 스페이서(151, 152, 153)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제3 스페이서(151, 152, 153)는 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 내지 제3 스페이서(151, 152, 153)는 습식 식각 공정에 내성이 있는 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 스페이서(151, 152, 153)는 불화 수소(HF) 또는 인산(H3PO4)을 이용하는 습식 식각 공정에 내성이 있는 물질을 포함할 수 있다. 설명의 편의를 위해, 이하에서 제1 내지 제3 스페이서(151, 152, 153)는 실리콘 질화물을 포함하는 것으로 설명한다.
몇몇 실시예에서, 제1 내지 제3 스페이서(151, 152, 153) 중 적어도 하나는 생략될 수도 있다. 예를 들어, 스페이서 구조체(150)는 에어 스페이서(150A)만을 포함할 수도 있다.
양자점 패턴(QD)은 에어 스페이서(150A) 상에 형성될 수 있다. 양자점 패턴(QD)은 도 1의 양자점 패턴(QD)에 대응될 수 있다. 예를 들어, 양자점 패턴(QD)은 에어 스페이서(150A)의 상부를 덮도록 형성될 수 있다. 즉, 양자점 패턴(QD)은 에어 스페이서(150A)의 상면을 정의할 수 있다.
몇몇 실시예에서, 양자점 패턴(QD)의 크기는 에어 스페이서(150A)의 폭보다 클 수 있다. 예를 들어, 도 3에 도시된 것처럼, 양자점 패턴(QD)이 구형인 경우에, 양자점 패턴(QD)의 직경(W1)은 에어 스페이서(150A)의 폭(W2)보다 클 수 있다.
몇몇 실시예에서, 에어 스페이서(150A)의 폭(W2)은 약 5 nm보다 작을 수 있다. 이러한 경우에, 양자점 패턴(QD)의 크기는 5 nm 이상일 수 있다.
필링 절연막(180)은 양자점 패턴(QD) 상에 형성될 수 있다. 필링 절연막(180)은 도 1의 필링 절연막(50)에 대응될 수 있다. 예를 들어, 필링 절연막(180)은 양자점 패턴(QD)을 덮도록 형성될 수 있다.
필링 절연막(180)은 예를 들어, 저압 화학 기상 증착법(LPCVD; low pressure chemical vapor deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 6를 참조하면, 몇몇 실시예에 따른 반도체 장치는 캡핑 절연막(182)을 더 포함할 수 있다.
캡핑 절연막(182)은 양자점 패턴(QD)과 필링 절연막(180) 사이에 개재될 수 있다. 몇몇 실시예에서, 캡핑 절연막(182)은 양자점 패턴(QD)의 외주면을 따라 연장될 수 있다.
캡핑 절연막(182)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 캡핑 절연막(182)의 스텝 커버리지(step coverage)는 필링 절연막(180)의 스텝 커버리지보다 우수할 수 있다. 예를 들어, 캡핑 절연막(182)은 실리콘 탄질화물(SiCN)을 포함할 수 있고, 필링 절연막(180)은 실리콘 질화물(SiN)을 포함할 수 있다.
캡핑 절연막(182)은 예를 들어, 플라즈마 화학 기상 증착법(PECVD; plasma enhanced chemical vapor deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 7를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 캡핑 절연막(182)은 다중막일 수 있다.
예를 들어, 캡핑 절연막(182)은 양자점 패턴(QD) 상에 차례로 적층되는 제1 캡핑막(182a) 및 제2 캡핑막(182b)을 포함할 수 있다. 즉, 제1 캡핑막(182a)은 양자점 패턴(QD)의 외주면을 따라 연장될 수 있고, 제2 캡핑막(182b)은 제1 캡핑막(182a)과 필링 절연막(180) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 캡핑막(182a)의 스텝 커버리지는 제2 캡핑막(182b)의 스텝 커버리지보다 우수할 수 있다. 예를 들어, 제1 캡핑막(182a) 및 제2 캡핑막(182b)은 실리콘 탄질화물(SiCN)을 포함할 수 있고, 제1 캡핑막(182a)의 탄소(C) 비율은 제2 캡핑막(182b)의 탄소(C) 비율보다 높을 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 캡핑 절연막(182)의 일부는 에어 스페이서(150A) 내에 형성될 수 있다.
예를 들어, 캡핑 절연막(182)의 일부는 제1 스페이서(151) 및/또는 제3 스페이서(153)를 따라 더 연장될 수 있다.
몇몇 실시예에서, 양자점 패턴(QD)의 외주면을 따라 연장되는 캡핑 절연막(182)의 두께(W3)는, 에어 스페이서(150A) 내에 형성되는 캡핑 절연막(182)의 두께(W4)보다 클 수 있다. 이는, 양자점 패턴(QD)이 에어 스페이서(150A)를 덮도록 형성된다는 것에 기인할 수 있다. 예를 들어, 캡핑 절연막(182)을 형성하는 과정에서, 에어 스페이서(150A) 내로 진입하는 캡핑 절연막(182)의 일부는 양자점 패턴(QD)에 의해 차단될 수 있다.
다시 도 4를 참조하면, 콘택 구조체(CS)는 기판(110) 및 소자 분리막(120) 상에 형성될 수 있다. 콘택 구조체(CS)는 절연 패턴(130)을 관통하여 기판(110)의 활성 영역(AR)과 커패시터(190)를 연결할 수 있다.
몇몇 실시예에서, 콘택 구조체(CS)는 비트 라인 구조체(140)의 측벽 상에 형성될 수 있다. 콘택 구조체(CS)는 스페이서 구조체(150)에 의해 비트 라인 구조체(140)로부터 이격될 수 있다. 즉, 스페이서 구조체(150)는 비트 라인 구조체(140)와 콘택 구조체(CS)를 전기적으로 절연할 수 있다.
콘택 구조체(CS)는 제2 도전 패턴(BC, LP)을 포함할 수 있다. 제2 도전 패턴(BC, LP)은 도 1의 복수의 도전 패턴(20) 중 일부에 대응될 수 있다. 예를 들어, 제2 도전 패턴(BC, LP)은 에어 스페이서(150A)에 의해 다른 도전 패턴(예를 들어, 제1 도전 패턴(141, 142, 143))으로부터 이격될 수 있다. 제2 도전 패턴(BC, LP)은 예를 들어, 기판(110) 상에 차례로 적층되는 매몰 콘택(BC) 및 랜딩 패드(LP)를 포함할 수 있다.
매몰 콘택(BC)은 복수의 비트 라인 구조체(140)들 사이의 기판(110) 상에 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 매몰 콘택(BC)은 워드 라인 구조체(160) 및 비트 라인 구조체(140)에 의해 정의되는 영역에 개재될 수 있다. 또한, 매몰 콘택(BC)은 서로 이격되는 복수의 고립 영역을 형성할 있다. 몇몇 실시예에서, 매몰 콘택(BC)의 상면은 비트 라인 구조체(140)의 상면보다 낮을 수 있다.
매몰 콘택(BC)은 절연 패턴(130)을 관통하여 기판(110)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다. 예를 들어, 기판(110)은 활성 영역(AR) 내의 제2 트렌치(T2)를 포함할 수 있다. 제2 트렌치(T2)는 절연 패턴(130)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 매몰 콘택(BC)은 제2 트렌치(T2) 내에 형성되어 기판(110)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다.
몇몇 실시예에서, 제2 트렌치(T2)는 활성 영역(AR)의 양단을 노출시킬 수 있다. 이에 따라, 도 3에 도시된 것처럼, 매몰 콘택(BC)은 활성 영역(AR)의 양단과 접속될 수 있다. 제2 트렌치(T2)의 일부는 소자 분리막(120)의 일부와 중첩될 수도 있다. 이에 따라, 제2 트렌치(T2)는 기판(110)의 일부뿐만 아니라 소자 분리막(120)의 일부를 노출시킬 수도 있다.
매몰 콘택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 콘택(BC)은 기판(110)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 콘택(BC)과 접속되는 기판(110)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다. 매몰 콘택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 콘택(BC) 상에 형성될 수 있다. 또한, 랜딩 패드(LP)는 매몰 콘택(BC)의 상면과 접속될 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 비트 라인 구조체(140)의 상면보다 높을 수 있다. 예를 들어, 랜딩 패드(LP)는 비트 라인 구조체(140)의 상면의 일부를 덮을 수 있다.
랜딩 패드(LP)는 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 도 3에서, 각각의 랜딩 패드(LP)는 원형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 도 3에서, 복수의 랜딩 패드(LP)는 벌집(honeycomb) 구조로 배열되는 것으로 도시되었으나, 이 또한 예시적인 것일 뿐이다.
복수의 랜딩 패드(LP)는 복수의 고립 영역을 형성하는 매몰 콘택(BC)과 각각 접속될 수 있다. 예를 들어, 각각의 랜딩 패드(LP)는 제3 트렌치(T3)에 의해 분리될 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 커패시터(190)는 기판(110)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 트렌치(T3)의 일부는 비트 라인 구조체(140)의 일부를 노출시킬 수 있다. 예를 들어, 제3 트렌치(T3)는 랜딩 패드(LP)의 상면으로부터 비트 라인 구조체(140)의 상면보다 아래로 연장될 수 있다. 이에 따라, 복수의 랜딩 패드(LP)는 비트 라인 구조체(140) 및 제3 트렌치(T3)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)의 바닥면은 제1 캡핑 패턴(144)의 바닥면보다 높게 형성될 수 있다. 이에 따라, 제3 트렌치(T3)는 제1 캡핑 패턴(144)의 일부를 노출시킬 수 있다.
제3 트렌치(T3)는 도 1의 트렌치(T)에 대응될 수 있다. 예를 들어, 제3 트렌치(T3)는 에어 스페이서(150A)의 상면의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)는 제1 스페이서(151)의 상면 및 제3 스페이서(153)의 상면을 노출시킬 수도 있다.
몇몇 실시예에서, 양자점 패턴(QD)은 제3 트렌치(T3)의 적어도 일부를 채울 수 있다. 예를 들어, 양자점 패턴(QD)의 제3 트렌치(T3)의 하부를 채울 수 있다. 이에 따라, 양자점 패턴(QD)은 제3 트렌치(T3)에 의해 노출되는 에어 스페이서(150A)의 상부를 덮을 수 있다. 도 4에 도시된 것처럼, 양자점 패턴(QD)은 제1 캡핑 패턴(144)과 랜딩 패드(LP) 사이에 개재될 수 있다. 또한, 도 9 및 도 10에 도시된 것처럼, 양자점 패턴(QD)은 랜딩 패드(LP)의 주변을 둘러쌀 수 있다.
몇몇 실시예에서, 양자점 패턴(QD)의 최상부는 비트 라인 구조체(140)의 상면보다 높게 형성될 수 있다. 예를 들어, 도 9 및 도 10에 도시된 것처럼, 제3 트렌치(T3)의 바닥면으로부터 양자점 패턴(QD)의 최상부까지의 높이(H1)는, 제3 트렌치(T3)의 바닥면으로부터 비트 라인 구조체(140)의 상면까지의 높이(H2)보다 높을 수 있다. 이에 따라, 도 10에 도시된 것처럼, 양자점 패턴(QD)은 에어 스페이서(150A)의 상부의 측면까지 덮을 수 있다.
몇몇 실시예에서, 필링 절연막(180)은 제3 트렌치(T3)의 다른 일부를 채울 수 있다. 이에 따라, 복수의 랜딩 패드(LP)는 비트 라인 구조체(140) 및 필링 절연막(180)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 필링 절연막(180)의 상면은 랜딩 패드(LP)의 상면보다 높게 형성될 수 있다. 또한, 필링 절연막(180)은 랜딩 패드(LP)의 상면의 적어도 일부를 노출시킬 수 있다.
워드 라인 구조체(160)는 활성 영역(AR) 및 비트 라인 구조체(140)를 가로질러 제1 방향(X)을 따라 길게 연장될 수 있다. 예를 들어, 워드 라인 구조체(160)는 활성 영역(AR)을 비스듬하게 가로지르고, 비트 라인 구조체(140)를 수직하게 가로지를 수 있다. 워드 라인 구조체(160)는 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 워드 라인 구조체(160)는 등간격으로 서로 이격될 수 있다.
워드 라인 구조체(160)는 게이트 유전막(161), 제3 도전 패턴(162, 163) 및 제2 캡핑 패턴(164)을 포함할 수 있다.
제3 도전 패턴(162, 163)은 단일막일 수 있으나, 도시된 것처럼, 제4 도전막(162) 및 제5 도전막(163)을 포함하는 다중막일 수도 있다. 제4 도전막(162) 및 제5 도전막(163)은 예를 들어, 각각 금속, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
게이트 유전막(161)은 제3 도전 패턴(162, 163)과 기판(110) 사이에 개재될 수 있다. 게이트 유전막(161)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 캡핑 패턴(164)은 제3 도전 패턴(162, 163) 상에 형성될 수 있다. 제2 캡핑 패턴(164)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 도 9 및 도 10에 도시된 것처럼, 워드 라인 구조체(160)는 기판(110) 내에 매립될 수 있다. 예를 들어, 기판(110)은 제1 방향(X)으로 연장되는 제4 트렌치(T4)를 포함할 수 있다. 게이트 유전막(161)은 제4 트렌치(T4)의 프로파일을 따라 연장될 수 있다. 제3 도전 패턴(162, 163)은 게이트 유전막(161) 상에서 제4 트렌치(T4)의 일부를 채울 수 있고, 제2 캡핑 패턴(164)은 제4 트렌치(T4)의 다른 일부를 채울 수 있다.
커패시터(190)는 필링 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 필링 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 결과적으로, 커패시터(190)는 매몰 콘택(BC)과 접속된 소스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 커패시터(190)는 하부 전극(191), 커패시터 유전막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터 유전막(192)은 하부 전극(191)과 상부 전극(193) 사이에 개재될 수 있다. 커패시터(190)는 하부 전극(191)과 상부 전극(193) 사이에서 발생된 전위차를 이용하여 커패시터 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191) 및 상부 전극(193)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(192)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, DRAM(Dynamic Random Access Memory)의 비트 라인 구조체 사이의 간격이 좁아짐에 따라, 비트 라인 구조체와 비트 라인 구조체 사이, 및 비트 라인 구조체와 콘택 구조체 사이의 기생 커패시턴스가 증가할 수 있다.
이러한 기생 커패시턴스를 최소화하기 위해, 비트 라인 구조체와 콘택 구조체 사이에 에어 스페이서가 형성할 수 있다. 그러나, 비트 라인 구조체의 측벽을 따라 연장되는 에어 스페이서의 상부를 캡핑하는 과정에서, 캡핑 절연막이 에어 스페이서 내부로 침투하여 에어 스페이서의 폭이 좁아지는 문제가 있다. 이는 에어 스페이서를 포함하는 반도체 장치의 동작 특성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 에어 스페이서(150A)의 상부를 덮도록 형성되는 양자점 패턴(QD)을 이용하여, 에어 스페이서(150A) 내부로 캡핑 절연막(182) 및/또는 필링 절연막(180)이 침투하는 것을 최소화할 수 있다. 이에 따라, 비트 라인 구조체(140)와 비트 라인 구조체(140) 사이, 및 비트 라인 구조체(140)와 콘택 구조체(CS) 사이의 기생 커패시턴스가 최소화되어, 동작 특성이 향상된 반도체 장치가 제공될 수 있다.
이하에서, 도 1 내지 도 24를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 11 내지 도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 기판(10) 상에 복수의 도전 패턴(20) 및 복수의 캡핑 패턴(30)을 형성한다.
예를 들어, 기판(10) 상에 도전막 및 절연막을 차례로 형성할 수 있다. 이어서, 상기 도전막 및 상기 절연막을 패터닝하여, 서로 이격되는 복수의 도전 패턴(20) 및 서로 이격되는 복수의 캡핑 패턴(30)을 형성할 수 있다.
또한, 이에 따라, 복수의 도전 패턴(20)을 서로 이격시키는 에어 스페이서(40)가 형성될 수 있다. 예를 들어, 에어 스페이서(40)는 인접하는 2개의 도전 패턴(20) 사이에 개재될 수 있다.
도 12를 참조하면, 캡핑 패턴(30) 내에 트렌치(T)를 형성한다.
트렌치(T)는 에어 스페이서(40)의 상부를 노출시키도록 형성될 수 있다. 예를 들어, 에어 스페이서(40)에 인접하는 캡핑 패턴(30)의 일부가 식각되어 트렌치(T)가 형성될 수 있다.
도 13을 참조하면, 트렌치(T)의 적어도 일부를 채우는 양자점 패턴(QD)을 형성한다.
양자점 패턴(QD)은 에어 스페이서(40)의 상부를 덮도록 형성될 수 있다. 몇몇 실시예에서, 양자점 패턴(QD)의 크기는 에어 스페이서(40)의 폭보다 클 수 있다. 이에 따라, 양자점 패턴(QD)은 에어 스페이서(40)를 채우지 않으며 에어 스페이서(40)의 상부를 덮을 수 있다.
양자점 패턴(QD)은 복수의 양자점들(quantum dots)을 포함할 수 있다. 양자점 패턴(QD)은 예를 들어, 실리콘 산화물 양자점, 실리콘 질화물 양자점, 폴리 실리콘 양자점, 실리콘 게르마늄 양자점 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
양자점 패턴(QD)은 예를 들어, 코팅 방식에 의해 형성될 수 있다. 예를 들어, 양자점들을 폴리머(polymer)에 분산시키고, 폴리머에 분산된 양자점들을 스핀 코팅(spin coating) 또는 스크린 프린팅(screen printing) 등을 수행할 수 있다. 이에 따라, 트렌치(T)를 채우는 복수의 양자점들이 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 양자점들은, 양자점 콜로이드를 딥 코팅 또는 lnmuir blodget법 등을 이용하는 자기조립법으로 코팅하거나, 화학 기상 증착법(CVD) 또는 물리 기상 증착법(PVD)을 이용하여 양자점 핵을 형성함으로써 형성될 수도 있다.
이어서, 형성된 양자점들에 대한 에치백(etchback) 공정이 수행될 수 있다. 이에 따라, 트렌치(T)의 적어도 일부를 채우는 양자점 패턴(QD)이 형성될 수 있다.
도 14 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 14 내지 도 24는 도 3의 A-A'를 따라서 절단한 단면도이다.
도 14를 참조하면, 기판(110) 및 소자 분리막(120) 상에 제1 내지 제3 절연막(131, 132, 133), 제1 내지 제3 도전막(141, 142, 143), 다이렉트 콘택(DC) 및 제1 캡핑 패턴(144)을 형성한다.
예를 들어, 기판(110) 및 소자 분리막(120) 상에 제1 내지 제3 절연막(131, 132, 133) 및 제1 도전막(141)을 차례로 형성할 수 있다. 이어서, 기판(110) 내에, 활성 영역(AR)의 일부를 노출시키는 제1 트렌치(T1)를 형성할 수 있다. 몇몇 실시예에서, 제1 트렌치(T1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이어서, 제1 트렌치(T1)를 채우는 다이렉트 콘택(DC)을 형성할 수 있다. 이어서, 제1 도전막(141) 및 다이렉트 콘택(DC) 상에, 제2 및 제3 도전막(142, 143) 및 제1 캡핑 패턴(144)을 형성할 수 있다.
도 15을 참조하면, 제1 내지 제3 도전막(141, 142, 143), 다이렉트 콘택(DC) 및 제1 캡핑 패턴(144)을 패터닝한다.
이에 따라, 활성 영역(AR) 및 워드 라인 구조체(160)를 가로질러 제2 방향(Y)을 따라 길게 연장되는 비트 라인 구조체(140)가 형성될 수 있다. 몇몇 실시예에서, 비트 라인 구조체(140)의 폭 및 다이렉트 콘택(DC)의 폭은 제1 트렌치(T1)의 폭보다 작게 형성될 수 있다. 즉, 패터닝된 다이렉트 콘택(DC)은 제1 트렌치(T1)를 완전히 채우지 않을 수 있다.
몇몇 실시예에서, 제3 절연막(133) 또한 패터닝될 수 있다. 제3 절연막(133)은 패터닝되어, 비트 라인 구조체(140)의 폭과 동일한 폭을 가질 수 있다.
도 16을 참조하면, 도 15의 결과물 상에 제1 스페이서(151) 및 제2 스페이서(152)를 형성한다.
몇몇 실시예에서, 제1 스페이서(151)는 컨포멀하게(conformally) 형성될 수 있다. 이에 따라, 제1 스페이서(151)는 비트 라인 구조체(140)의 측벽 및 상면, 다이렉트 콘택(DC)의 측벽, 및 제2 절연막(132)의 상면 및 제1 트렌치(T1)의 프로파일을 따라 연장될 수 있다.
제2 스페이서(152)는 제1 스페이서(151) 상에 형성될 수 있다. 또한, 제2 스페이서(152)는 다이렉트 콘택(DC) 및 제1 스페이서(151)가 채워지고 남은 제1 트렌치(T1)의 영역을 채울 수 있다. 예를 들어, 제1 스페이서(151) 상에, 제1 스페이서막을 형성할 수 있다. 이어서, 제1 스페이서(151)를 식각 저지막으로 이용하여, 상기 제1 스페이서막의 일부를 식각할 수 있다. 이에 따라, 제1 트렌치(T1)를 채우는 제2 스페이서(152)가 형성될 수 있다.
도 17를 참조하면, 비트 라인 구조체(140)의 측벽 상에 희생 스페이서(154) 및 제3 스페이서(153)를 형성한다.
희생 스페이서(154) 및 제3 스페이서(153)는 비트 라인 구조체(140)의 측벽을 따라 연장될 수 있다. 예를 들어, 제1 스페이서(151) 및 제2 스페이서(152) 상에 차례로 적층되는 제2 스페이서막 및 제3 스페이서막을 형성할 수 있다. 이어서, 제1 스페이서(151) 및 제2 스페이서(152)를 식각 저지막으로 이용하여, 상기 제2 스페이서막의 일부 및 상기 제3 스페이서막의 일부를 식각할 수 있다. 이에 따라, 제1 스페이서(151) 및 제2 스페이서(152) 상에 희생 스페이서(154) 및 제3 스페이서(153)가 형성될 수 있다.
몇몇 실시예에서, 희생 스페이서(154)는 제1 내지 제3 스페이서(151, 152, 153)와 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 스페이서(151, 152, 153)는 실리콘 질화물을 포함할 수 있고, 희생 스페이서(154)는 실리콘 산화물을 포함할 수 있다.
도 18을 참조하면, 기판(110) 내에 제2 트렌치(T2)를 형성한다.
제2 트렌치(T2)는 절연 패턴(130)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 예를 들어, 비트 라인 구조체(140)들 사이의 절연 패턴(130)을 식각하여 제2 트렌치(T2)를 형성할 수 있다. 몇몇 실시예에서, 제2 트렌치(T2)는 활성 영역(AR)의 양단을 노출시킬 수 있다.
도 19를 참조하면, 제2 트렌치(T2) 내에 콘택 구조체(CS)를 형성한다.
예를 들어, 도 18의 결과물 상에, 폴리실리콘막을 형성할 수 있다. 이어서, 상기 폴리실리콘막의 상면이 스페이서 구조체(150)의 상면보다 낮아지도록 에치백(etchback) 공정을 수행할 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 매몰 콘택(BC)이 형성될 수 있다.
이어서, 매몰 콘택(BC) 상에 랜딩 패드(LP)를 형성할 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 스페이서 구조체(150)의 상면보다 높게 형성될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20를 참조하면, 랜딩 패드(LP) 내에 제3 트렌치(T3)를 형성한다.
즉, 랜딩 패드(LP)는 제3 트렌치(T3)에 의해 패터닝될 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 랜딩 패드(LP)가 형성될 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)는 복수의 랜딩 패드(LP)를 벌집 구조로 배열하도록 형성될 수 있다.
몇몇 실시예에서, 제3 트렌치(T3)는 비트 라인 구조체(140)의 일부 및 스페이서 구조체(150)와 중첩되도록 형성될 수 있다. 이에 따라, 희생 스페이서(154)의 상부가 제3 트렌치(T3)에 의해 노출될 수 있다.
도 21을 참조하면, 희생 스페이서(154)를 제거하여 에어 스페이서(150A)를 형성한다.
예를 들어, 제3 트렌치(T3)를 형성한 후에, 습식 식각 공정을 수행할 수 있다. 상기 습식 식각 공정은 예를 들어, 불화 수소(HF) 또는 인산(H3PO4)을 이용할 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 제3 트렌치(T3)에 의해 노출된 희생 스페이서(154)가 제거될 수 있고, 제1 내지 제3 스페이서(151, 152, 153)에 의해 정의되는 에어 스페이서(150A)가 형성될 수 있다.
도 22을 참조하면, 제3 트렌치(T3)의 적어도 일부를 채우는 양자점 패턴(QD)을 형성한다.
양자점 패턴(QD)은 에어 스페이서(150A)의 상부를 덮도록 형성될 수 있다. 몇몇 실시예에서, 양자점 패턴(QD)의 크기는 에어 스페이서(150A)의 폭보다 클 수 있다. 이에 따라, 양자점 패턴(QD)은 에어 스페이서(150A)를 채우지 않으며 에어 스페이서(150A)의 상부를 덮을 수 있다.
양자점 패턴은 형성하는 것은 도 13을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생락한다.
도 23을 참조하면, 양자점 패턴(QD) 상에 필링 절연막(180)을 형성한다.
필링 절연막(180)은 양자점 패턴(QD)을 덮도록 형성될 수 있다. 필링 절연막(180)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
필링 절연막(180)은 예를 들어, 저압 화학 기상 증착법(LPCVD; low pressure chemical vapor deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 24를 참조하면, 필링 절연막(180)을 패터닝하여 랜딩 패드(LP)의 상면의 일부를 노출시킨다.
이어서, 도 4를 참조하면, 필링 절연막(180) 및 랜딩 패드(LP) 상에 커패시터(190)를 형성한다. 이에 따라, 커패시터(190)는 필링 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다.
이에 따라, 동작 특성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 도전 패턴
30: 캡핑 패턴 40: 에어 스페이서
50: 필링 절연막
110: 기판 120: 소자 분리막
130: 절연 패턴 140: 비트 라인 구조체
150: 스페이서 구조체 150A: 에어 스페이서
151, 152, 153: 제1 내지 제3 스페이서
160: 워드 라인 구조체 180: 필링 절연막
182: 캡핑 절연막 190: 커패시터
191: 하부 전극 192: 커패시터 유전막
193: 상부 전극
AR: 활성 영역 BC: 매몰 콘택
DC: 다이렉트 콘택 LP: 랜딩 패드
QD: 양자점 패턴

Claims (20)

  1. 기판;
    상기 기판 상의 제1 도전 패턴;
    상기 기판 상에, 상기 제1 도전 패턴과 이격되는 제2 도전 패턴;
    상기 제1 도전 패턴과 상기 제2 도전 패턴 사이의 에어 스페이서; 및
    상기 에어 스페이서의 상부를 덮는 양자점 패턴을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 양자점 패턴은 복수의 양자점들을 포함하고, 상기 양자점의 크기는 상기 에어 스페이서의 폭보다 큰 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 상에, 상기 에어 스페이서의 상부를 노출시키는 트렌치를 포함하는 캡핑 패턴을 더 포함하고,
    상기 양자점 패턴은 상기 트렌치의 적어도 일부를 채우는 반도체 장치.
  4. 제 1항에 있어서,
    상기 양자점 패턴을 덮는 필링 절연막을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 양자점 패턴과 상기 필링 절연막 사이에 개재되는 캡핑 절연막을 더 포함하고,
    상기 캡핑 절연막의 스텝 커버리지는 상기 필링 절연막의 스텝 커버리지보다 우수한 반도체 장치.
  6. 제 5항에 있어서,
    상기 캡핑 절연막은 실리콘 탄질화물을 포함하고,
    상기 필링 절연막은 실리콘 질화물을 포함하는 반도체 장치.
  7. 제 5항에 있어서,
    상기 캡핑 절연막은, 상기 양자점 패턴의 외주면을 따라 연장되는 제1 캡핑막과, 상기 제1 캡핑막과 상기 필링 절연막 사이에 개재되는 제2 캡핑막을 포함하고,
    상기 제1 캡핑막의 스텝 커버리지는 상기 제2 캡핑막의 스텝 커버리지보다 우수한 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 도전 패턴과 상기 에어 스페이서 사이의 제1 스페이서와,
    상기 제2 도전 패턴과 상기 에어 스페이서 사이의 제2 스페이서를 더 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 양자점 패턴은 실리콘 산화물 양자점, 실리콘 질화물 양자점, 폴리 실리콘 양자점, 실리콘 게르마늄 양자점 및 이들의 조합 중 적어도 하나를 포함하는 반도체 장치.
  10. 활성 영역을 포함하는 기판;
    상기 기판 상에, 상기 활성 영역을 가로지르는 비트 라인 구조체;
    상기 비트 라인 구조체의 측벽을 따라 연장되는 에어 스페이서; 및
    상기 에어 스페이서의 상부를 덮는 양자점 패턴을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 에어 스페이서의 폭은 5 nm보다 작은 반도체 장치.
  12. 제 10항에 있어서,
    상기 양자점 패턴의 최상부는 상기 비트 라인 구조체의 상면보다 높은 반도체 장치.
  13. 제 10항에 있어서,
    상기 활성 영역과 접속되고, 상기 에어 스페이서에 의해 상기 비트 라인 구조체로부터 이격되는 콘택 구조체를 더 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 콘택 구조체는, 상기 활성 영역 상에 차례로 적층되는 매몰 콘택 및 랜딩 패드를 포함하고,
    상기 매몰 콘택의 상면은 상기 비트 라인 구조체의 상면보다 낮고,
    상기 랜딩 패드의 상면은 상기 비트 라인 구조체의 상면보다 높은 반도체 장치.
  15. 제 13항에 있어서,
    상기 콘택 구조체 상의 커패시터를 더 포함하고,
    상기 커패시터는, 상기 콘택 구조체의 상면과 접속되는 하부 전극과, 상기 하부 전극 상의 상부 전극과, 상기 하부 전극과 상기 상부 전극 사이의 커패시터 유전막을 포함하는 반도체 장치.
  16. 제 10항에 있어서,
    상기 활성 영역과 상기 비트 라인 구조체를 연결하는 다이렉트 콘택을 더 포함하고,
    상기 기판은 상기 활성 영역 내의 트렌치를 포함하고,
    상기 다이렉트 콘택은 상기 트렌치 내에 배치되는 반도체 장치.
  17. 제 16항에 있어서,
    상기 비트 라인 구조체의 측벽, 상기 다이렉트 콘택의 측벽 및 상기 트렌치의 측벽을 따라 연장되는 제1 스페이서와,
    상기 제1 스페이서 상에, 상기 트렌치를 채우는 제2 스페이서와,
    상기 콘택 구조체의 측벽을 따라 연장되는 제3 스페이서를 더 포함하고,
    상기 양자점 패턴 및 상기 제1 내지 제3 스페이서는 상기 에어 스페이서를 정의하는 반도체 장치.
  18. 기판;
    상기 기판 상의 제1 도전 패턴;
    상기 제1 도전 패턴의 측벽을 따라 연장되는 에어 스페이서;
    상기 제1 도전 패턴 상에, 상기 에어 스페이서의 상부를 노출시키는 트렌치를 포함하는 캡핑 패턴; 및
    상기 트렌치의 적어도 일부를 채우는 양자점 패턴을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 기판 상에, 상기 에어 스페이서에 의해 상기 제1 도전 패턴으로부터 이격되는 제2 도전 패턴을 더 포함하는 반도체 장치.
  20. 기판 상에, 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에 에어 스페이서를 형성하고,
    상기 에어 스페이서의 상부를 덮는 양자점 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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