KR20130023805A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20130023805A
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    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 비트라인용 트렌치; 상기 비트라인용 트렌치 측벽에 형성된 스페이서; 상기 비트라인용 트렌치 내에 매립되는 제2 도전막 패턴과, 제2 도전막 패턴 하부를 둘러싸는 제1 도전막 패턴으로 이루어지는 비트라인; 및 상기 스페이서와 상기 제2 도전막 패턴 상부 사이에 개재되는 산화막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 비트라인을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치를 구성하는 커패시터(Capacitor)는 도전막 사이에 유전막이 개재된 구조로서, 이러한 커패시터의 용량을 나타내는 커패시턴스(Capacitance)는 도전막의 표면적과 유전막의 유전율에 비례하고, 도전막 사이의 간격에 반비례한다.
한편, 최근 반도체 소자의 집적도가 증가함에 따라 도전물질로 이루어진 각종 전극 및 배선 사이의 간격이 감소하면서, 이들 사이를 절연시키는 층간 절연막의 두께도 얇아지고 있다. 이에 따라 반도체 장치의 특성을 열화시키는 기생 커패시턴스(Parasitic Capacitance)가 증가하는 문제가 있다.
특히, 비트라인과 워드라인, 스토리지노드콘택(Storage Node Contact) 등 간에 발생하는 비트라인 기생 커패시턴스가 증가하면, 메모리 셀(Memory Cell)에 저장된 데이터를 감지하고 증폭하여 출력하는 감지 증폭기의 양단에 걸리는 입력 전압의 차이가 감소하게 된다. 이에 따라 감지 증폭기의 센싱 마진(Sensing Margin)이 감소하여 반도체 장치의 동작 신뢰성, 리프레시(Refresh) 특성 등이 열화되는 문제가 있다.
본 발명이 해결하려는 과제는, 비트라인 기생 커패시턴스를 감소시켜 감지 증폭기의 센싱 마진(Sensing Margin)을 충분히 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 비트라인용 트렌치; 상기 비트라인용 트렌치 측벽에 형성된 스페이서; 상기 비트라인용 트렌치 내에 매립되는 제2 도전막 패턴과, 제2 도전막 패턴 하부를 둘러싸는 제1 도전막 패턴으로 이루어지는 비트라인; 및 상기 스페이서와 상기 제2 도전막 패턴 상부 사이에 개재되는 산화막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 비트라인용 트렌치를 형성하는 단계; 상기 비트라인용 트렌치 측벽에 스페이서를 형성하는 단계; 상기 비트라인용 트렌치 내에 매립되는 제2 도전막 패턴과, 제2 도전막 패턴 하부를 둘러싸는 제1 도전막 패턴으로 이루어지는 비트라인을 형성하는 단계; 및 상기 스페이서와 상기 제2 도전막 패턴 상부 사이에 개재되는 산화막을 형성하는 단계를 포함한다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 비트라인 기생 커패시턴스를 감소시켜 감지 증폭기의 센싱 마진(Sensing Margin)을 충분히 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 2a 내지 도 10b는 도 11a 및 도 11b의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 여기서, 각 번호의 'a'도는 도 1의 A-A' 선에 따른 단면을 도시한 것이고, 'b'도는 도 1의 B-B' 선에 따른 단면을 도시한 것이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 소자분리막(110)이 형성될 영역을 노출시키는 제1 하드마스크 패턴(M1)을 형성한 후, 제1 하드마스크 패턴(M1)을 식각마스크로 반도체 기판(100)을 식각하여 소자분리용 트렌치(T1)를 형성한다. 반도체 기판(100)은 단결정 실리콘 기판일 수 있고, 제1 하드마스크 패턴(M1)은 다결정 실리콘(Polysilicon), 산화막, 질화막 중 어느 하나 이상을 포함할 수 있다.
이어서, 소자분리용 트렌치(T1)가 형성된 결과물 상에 절연막을 형성한 후, 제1 하드마스크 패턴(M1) 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 소자분리막(110)을 형성한다. 소자분리막(110)은 SOD(Spin On Dielectric), HDP(High Density Plasma), HARP(High Aspect Ratio Process) 중 어느 하나 이상의 방식으로 증착된 산화막을 포함할 수 있다.
본 공정 결과, 소자분리막(110)에 의해 활성영역(100A)이 정의된다. 활성영역(100A)은 장축과 단축을 갖는 섬 형태를 가질 수 있고, 집적도를 증가시키기 위하여 B-B' 방향(도 1 참조)에 대해 사선 방향으로 배열된다.
도 3a 및 도 3b를 참조하면, 제1 하드마스크 패턴(M1)을 제거한 후, 활성영역(100A) 상에 랜딩플러그용 도전막(120)을 형성한다.
여기서, 랜딩플러그용 도전막(120)은 활성영역(100A)을 포함하는 반도체 기판(100) 상에 도핑된 다결정 실리콘 등의 도전물질을 증착한 후, 소자분리막(110)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행함으로써 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 랜딩플러그용 도전막(120)이 형성된 결과물 상에 후술하는 게이트라인이 형성될 영역을 노출시키는 제2 하드마스크 패턴(M2)을 형성한다. 제2 하드마스크 패턴(M2)은 비정질 탄소층(Amorphous Carbon Layer; ACL), 하부 반사방지막(Bottom Anti-Reflective Coating; BARC) 등을 포함할 수 있다.
이어서, 제2 하드마스크 패턴(M2)을 식각마스크로 소자분리막(110), 랜딩플러그용 도전막(120) 및 활성영역(100A)을 식각하여 게이트라인용 트렌치(T2)를 형성한다. 게이트라인용 트렌치(T2)는 B-B' 방향(도 1 참조)으로 연장될 수 있다.
본 공정 결과, 랜딩플러그용 도전막(120)이 패터닝(Patterning)되어 제1 랜딩플러그(120A) 및 제2 랜딩플러그(120B)가 형성된다. 이때, 활성영역(100A)의 중심부 상에 형성된 제1 랜딩플러그(120A)는 후술하는 비트라인과 접속되고, 활성영역(100A)의 양측 가장자리부 상에 형성된 제2 랜딩플러그(120B)는 후술하는 스토리지노드콘택과 접속된다.
도 5a 및 도 5b를 참조하면, 제2 하드마스크 패턴(M2)을 제거한 후, 게이트라인용 트렌치(T2)의 표면 상에 게이트 절연막(미도시됨)을 형성한다. 이때, 게이트 절연막은 실리콘 산화막(SiO2), 실리콘 산화질화막(SiOxNy) 또는 고유전율(High-k) 박막으로 형성할 수 있다.
이어서, 상기 게이트 절연막이 형성된 게이트라인용 트렌치(T2)를 매립하는 게이트라인(130)을 형성한다. 이때, 게이트라인(130)은 게이트라인용 트렌치(T2)의 일부 또는 전부를 매립할 수 있고, 도핑된 다결정 실리콘 또는 금속물질 중 어느 하나 이상을 포함할 수 있다. 예컨대, 게이트라인용 트렌치(T2)에 티타늄 질화막(TiN)을 콘포멀(Conformal)하게 증착하여 장벽 금속막(Barrier Metal)을 형성한 후, 비저항이 낮은 텅스텐(W)을 매립하여 게이트라인(130)을 형성할 수 있다.
구체적으로 게이트라인(130)의 형성은 다음과 같은 과정에 의해 수행될 수 있다. 우선, 상기 게이트 절연막이 형성된 게이트라인용 트렌치(T2)를 매립하는 게이트 도전막(미도시됨)을 형성한다. 이어서, 제1 랜딩플러그(120A) 및 제2 랜딩플러그(120B) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한 후, 상기 게이트 도전막을 추가로 에치백(Etch-back)하여 매립형 게이트라인(130)을 형성할 수 있다. 이와 같이 게이트라인(130)을 매립형 구조로 형성함으로써, 충분한 채널 길이를 확보하면서 후술하는 비트라인과 게이트라인(130) 간의 기생 커패시턴스(Parasitic Capacitance)를 감소시킬 수 있다.
이어서, 게이트라인(130)이 형성된 게이트라인용 트렌치(T2)를 매립하는 게이트라인 보호막(140)을 형성한다. 게이트라인 보호막(140)은 예컨대 질화막을 포함할 수 있다.
이어서, 게이트라인 보호막(140)이 형성된 결과물 상에 층간 절연막(150)을 형성한다. 층간 절연막(150)은 물성이 다른 복수의 산화막 계열의 물질, 예컨대 TEOS(Tetra Ethyl Ortho Silicate) 또는 BPSG(Borophosphosilicate Glass) 등을 포함할 수 있으며, 300Å 내지 2,000Å의 두께로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 층간 절연막(150) 상에 B-B' 방향(도 1 참조)에서 서로 인접하는 두 개의 제2 랜딩플러그(120B) 및 그 사이의 소자분리막(110)을 동시에 노출시키는 제3 하드마스크 패턴(M3)을 형성한다. 제3 하드마스크 패턴(M3)은 비정질 탄소층(ACL), 하부 반사방지막(BARC) 등을 포함할 수 있다.
이어서, 제3 하드마스크 패턴(M3)을 식각마스크로 층간 절연막(150)을 식각하여 스토리지노드콘택용 트렌치(T3)를 형성한다.
도 7a 및 도 7b를 참조하면, 제3 하드마스크 패턴(M3)을 제거한 후, 스토리지노드콘택용 트렌치(T3)를 매립하는 스토리지노드콘택용 도전막(160)을 형성한다.
여기서, 스토리지노드콘택용 도전막(160)은 다결정 실리콘(Si), 다결정 실리콘-저마늄(SiGe), 단결정 실리콘, 단결정 실리콘-저마늄 중 어느 하나 이상을 포함할 수 있으며, 추가로 인(Phosphorus; P), 비소(Arsenic; As) 또는 붕소(Boron; B) 등의 불순물을 예컨대 1.0E18 atoms/㎤ 내지 1.0E22 atoms/㎤의 농도로 도핑할 수 있다.
도 8a 및 도 8b를 참조하면, 층간 절연막(150) 및 스토리지노드콘택용 도전막(160) 상에 제1 랜딩플러그(120A)를 노출시키면서 게이트라인(130)과 교차하는 방향으로 연장되는 제4 하드마스크 패턴(M4)을 형성한다. 제4 하드마스크 패턴(M4)은 질화막, 하부 반사방지막(BARC) 등을 포함할 수 있다.
이어서, 제4 하드마스크 패턴(M4)을 식각마스크로 층간 절연막(150) 및 스토리지노드콘택용 도전막(160)을 식각하여 비트라인용 트렌치(T4)를 형성한다.
본 공정 결과, 스토리지노드콘택용 도전막(160)이 비트라인용 트렌치(T4)에 의해 분리되어 스토리지노드콘택(160A)이 형성된다.
도 9a 및 도 9b를 참조하면, 제4 하드마스크 패턴(M4)을 제거한 후, 비트라인용 트렌치(T4)의 측벽에 스페이서(170)를 형성한다.
구체적으로 스페이서(170)의 형성은 다음과 같은 과정에 의해 수행될 수 있다. 우선, 비트라인용 트렌치(T4)가 형성된 결과물 전면에 산화막 또는 질화막 중 어느 하나 이상을 포함하는 스페이서용 절연막(미도시됨)을 예컨대 30Å 내지 150Å의 두께로 형성한다. 이어서, 전면 식각 등을 통해 비트라인용 트렌치(T4) 측벽을 제외한 나머지 부분의 상기 스페이서용 절연막을 제거하여 비트라인용 트렌치(T4) 측벽에 스페이서(170)를 형성할 수 있다.
이어서, 스페이서(170)가 형성된 결과물 전면에 제1 도전막(180)을 예컨대 5Å 내지 50Å의 두께로 형성한다. 제1 도전막(180)은 비저항이 낮고 융점이 높은 내화성(Refractory) 금속 질화막, 예컨대 티타늄 질화막(TiN), 텅스텐 질화막(WN) 또는 탄탈륨 질화막(TaN)을 포함할 수 있다.
이어서, 제1 도전막(180) 상에 비트라인용 트렌치(T4)를 매립하는 두께로 제2 도전막(190)을 형성한다. 제2 도전막(190)은 비저항이 낮고 융점이 높은 내화성(Refractory) 금속, 예컨대 텅스텐(W)을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 층간 절연막(150)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한 후, 제1 도전막(180) 및 제2 도전막(190)을 추가로 에치백하여 제1 도전막 패턴(180A) 및 제2 도전막 패턴(190A)을 형성한다. 이때, 리세스(Recess) 깊이는 예컨대 200Å 내지 1,200Å이 되도록 할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 도전막 패턴(180A) 상부를 추가로 제거한다. 이때, 리세스 깊이는 예컨대 100Å 내지 1,000Å이 되도록 할 수 있다.
본 공정 결과, 제1 도전막 패턴(180A) 및 제2 도전막 패턴(190A)으로 이루어지고, 게이트라인(130)과 교차하는 방향으로 연장되는 비트라인이 형성된다.
이어서, 제1 도전막 패턴(180A)이 제거된 부분, 즉 스페이서(170)와 제2 도전막 패턴(190A) 상부 사이에 산화막(200)을 형성한다. 산화막(200)은 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등의 방식으로 유전율이 낮은 실리콘 산화막(SiO2)을 제1 도전막 패턴(180A)이 제거된 부분을 완전히 채울 정도로 증착한 후, 추가로 에치백 공정 등을 수행함으로써 형성할 수 있다.
또한, 스페이서(170)와 제2 도전막 패턴(190A) 상부 사이에 실리콘을 증착한 후, 열 산화(Thermal Oxidation) 공정을 수행하여 실리콘 산화막을 형성할 수도 있다. 이때, 열 산화 공정은 제1 도전막 패턴(180A) 및 제2 도전막 패턴(190A)은 산화시키지 않는 선택적 산화 조건에서 수행되어야 한다.
이어서, 제2 도전막 패턴(190A) 및 산화막(200) 상에 비트라인용 트렌치(T4)를 매립하는 비트라인 보호막(210)을 형성한다. 비트라인 보호막(210)은 예컨대 질화막을 포함할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 11a 및 도 11b에 도시된 것과 같은 본 발명의 일 실시예에 따른 반도체 장치가 제조될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 소자분리막(110)에 의하여 정의된 활성영역(100A)을 갖는 반도체 기판(100), 활성영역(100A)을 가로지르며 일방향으로 연장되는 게이트라인(130)과 그 상부의 게이트라인 보호막(140), 활성영역(100A)의 중심부 상에 형성된 제1 랜딩플러그(120A)와 활성영역(100A)의 양측 가장자리부 상에 형성된 제2 랜딩플러그(120B), 제1 랜딩플러그(120A)와 제2 랜딩플러그(120B)가 형성된 반도체 기판(100)을 덮는 층간 절연막(150), 층간 절연막(150)을 관통하여 제2 랜딩플러그(120B)에 접속되는 스토리지노드콘택(160A)과 제1 랜딩플러그(120A)를 노출시키는 비트라인용 트렌치(T4), 비트라인용 트렌치(T4) 측벽에 형성된 스페이서(170), 비트라인용 트렌치(T4) 내에 매립되는 제2 도전막 패턴(190A)과 그 하부를 둘러싸면서 제1 랜딩플러그(120A)에 접속되는 제1 도전막 패턴(180A), 스페이서(170)와 제2 도전막 패턴(190A) 사이에 개재되는 산화막(200), 및 제2 도전막 패턴(190A)과 산화막(200) 상에 형성된 비트라인 보호막(210)을 포함할 수 있다.
반도체 기판(100)은 단결정 실리콘 기판일 수 있고, 활성영역(100A)은 장축과 단축을 갖는 섬 형태로 정의되며, 집적도를 증가시키기 위하여 B-B' 방향에 대해 사선 방향으로 배열된다.
두 개의 게이트라인(130)은 하나의 활성영역(100A)을 가로지르면서 활성영역(100A)을 세 부분으로 구분하는데, 중심부의 활성영역(100A) 상에 제1 랜딩플러그(120A)가 형성되고, 가장자리부의 활성영역(100A) 상에 제2 랜딩플러그(120B)가 형성된다.
제1 도전막 패턴(180A)과 제2 도전막 패턴(190A)으로 이루어지는 비트라인(BL)은 게이트라인(130)과 교차하는 방향으로 연장된다. 이때, 제1 도전막 패턴(180A)과 스토리지노드콘택(160A) 사이에는 스페이서(170)가 개재되고, 제2 도전막 패턴(190A)과 스토리지노드콘택(160A) 사이에는 스페이서(170) 및 산화막(200)이 개재된다.
이상으로 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 비트라인을 외부의 제1 도전막 패턴 및 내부의 제2 도전막 패턴으로 형성하되, 제1 도전막 패턴을 소정 깊이 제거하고 나서 상기 제1 도전막 패턴이 제거된 부분에 산화막을 형성한다. 이에 따라 비트라인이 스페이서만을 사이에 두고 스토리지노드콘택과 접하는 면적이 줄어든다. 또한, 산화막이 추가로 형성된 부분은 비트라인과 스토리지노드콘택 사이의 간격이 커질 뿐만 아니라 추가된 산화막의 유전율이 낮기 때문에, 비트라인과 스토리지노드콘택 사이의 기생 커패시턴스가 감소하여 감지 증폭기의 센싱 마진(Sensing Margin)을 충분히 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 100A : 활성영역
110 : 소자분리막 120A : 제1 랜딩플러그
120B : 제2 랜딩플러그 130 : 게이트라인
140 : 게이트라인 보호막 150 : 층간 절연막
160A : 스토리지노드콘택 170 : 스페이서
180A : 제1 도전막 패턴 190A : 제2 도전막 패턴
200 : 산화막 210 : 비트라인 보호막
T1 : 소자분리용 트렌치 T2 : 게이트라인용 트렌치
T3 : 스토리지노드콘택용 트렌치 T4 : 비트라인용 트렌치

Claims (5)

  1. 비트라인용 트렌치;
    상기 비트라인용 트렌치 측벽에 형성된 스페이서;
    상기 비트라인용 트렌치 내에 매립되는 제2 도전막 패턴과, 제2 도전막 패턴 하부를 둘러싸는 제1 도전막 패턴으로 이루어지는 비트라인; 및
    상기 스페이서와 상기 제2 도전막 패턴 상부 사이에 개재되는 산화막을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    소자분리막에 의하여 정의된 활성영역을 갖는 반도체 기판;
    상기 활성영역의 중심부 상에 형성된 제1 랜딩플러그; 및
    상기 제1 랜딩플러그가 형성된 상기 반도체 기판을 덮는 층간 절연막을 더 포함하고,
    상기 비트라인용 트렌치는, 상기 층간 절연막을 관통하여 상기 제1 랜딩플러그를 노출시키며 일방향으로 연장되며,
    상기 제1 도전막 패턴은, 상기 제1 랜딩플러그에 접속되는
    반도체 장치.
  3. 기판 상에 비트라인용 트렌치를 형성하는 단계;
    상기 비트라인용 트렌치 측벽에 스페이서를 형성하는 단계;
    상기 비트라인용 트렌치 내에 매립되는 제2 도전막 패턴과, 제2 도전막 패턴 하부를 둘러싸는 제1 도전막 패턴으로 이루어지는 비트라인을 형성하는 단계; 및
    상기 스페이서와 상기 제2 도전막 패턴 상부 사이에 개재되는 산화막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 비트라인 형성 단계는,
    상기 스페이서가 형성된 결과물 상에 제1 도전막 및 제2 도전막을 순차로 형성하는 단계;
    상기 제1 및 제2 도전막의 일부를 제거하여 상기 비트라인용 트렌치 내에 매립되는 상기 제1 및 제2 도전막 패턴을 형성하는 단계; 및
    상기 제1 도전막 패턴 상부를 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  5. 제3 항 또는 제4 항에 있어서,
    상기 산화막은, 실리콘 산화막을 증착하여 형성하거나, 또는 실리콘을 증착하고 나서 상기 제1 및 제2 도전막 패턴은 산화시키지 않는 조건에서 열 산화 공정을 수행하여 형성하는
    반도체 장치의 제조 방법.
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