KR20130027823A - 수직형 메모리 장치의 제조 방법 - Google Patents

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Abstract

제1 및 제2 영역들로 구분되는 기판 상에, 제1 영역에서 적어도 부분적으로 제2 영역보다 높은 높이를 갖는 제1 층간 절연막을 형성한다. 제1 층간 절연막 상에 제1 연마 저지막 및 제2 층간 절연막을 순차적으로 형성한다. 제1 연마 저지막 일부가 노출될 때까지 제2 층간 절연막 상부를 평탄화한다. 제2 영역에 형성된 제1 연마 저지막 부분 및 제1 및 제2 층간 절연막들 부분을 제거하여 기판 상면을 노출시킨다. 노출된 기판 상면에 교대로 반복적으로 적층된 제1 절연막 패턴 및 제1 희생막 패턴과, 최상층의 상기 제1 절연막 패턴 상에 형성된 제2 연마 저지막 패턴을 포함하는 하부 몰드 구조물을 형성한다. 하부 몰드 구조물과 상기 제1 층간 절연막 사이의 공간을 매립하는 제3 층간 절연막 패턴을 형성한다. 하부 몰드 구조물 상에 상부 몰드 구조물을 형성한다.

Description

수직형 메모리 장치의 제조 방법{METHODS OF MANUFACTURING A VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수직형 불휘발성 메모리 장치가 개발되고 있다. 상기 수직형 불휘발성 메모리 장치는, 셀 영역에는 적층된 게이트 구조물들 및 수직 채널을 포함하는 몰드 구조물이 형성되고, 주변 회로 영역에는 통상 하나의 층에 게이트 구조물들이 형성되므로, 서로 다른 높이를 갖게 된다. 이에 따라, 상기 수직형 불휘발성 메모리 장치의 제조 방법에 있어서, 셀 영역 및 주변 회로 영역 사이의 높이 차이에 의해, 층간 절연막에 대한 평탄화 공정이 용이하게 수행되기가 어렵다.
본 발명의 목적은 우수한 평탄화 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 제1 및 제2 영역들로 구분되는 기판 상에, 상기 제1 영역에서 적어도 부분적으로 상기 제2 영역보다 높은 높이를 갖는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 연마 저지막 및 제2 층간 절연막을 순차적으로 형성한다. 상기 제1 연마 저지막 일부가 노출될 때까지 상기 제2 층간 절연막 상부를 평탄화한다. 상기 제2 영역에 형성된 상기 제1 연마 저지막 부분 및 상기 제1 및 제2 층간 절연막들 부분을 제거하여 상기 기판 상면을 노출시킨다. 상기 노출된 상기 기판 상면에 교대로 반복적으로 적층된 제1 절연막 패턴 및 제1 희생막 패턴과, 최상층의 상기 제1 절연막 패턴 상에 형성된 제2 연마 저지막 패턴을 포함하는 하부 몰드 구조물을 형성한다. 상기 하부 몰드 구조물과 상기 제1 층간 절연막 사이의 공간을 매립하는 제3 층간 절연막 패턴을 형성한다. 상기 하부 몰드 구조물 상에 상부 몰드 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 연마 저지막 패턴은 상기 노출된 제1 연마 저지막 부분과 동일한 높이를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 층간 절연막 패턴을 형성할 때, 상기 하부 몰드 구조물, 상기 노출된 기판 상면, 상기 제1 층간 절연막 및 상기 제1 연마 저지막 상에 제3 층간 절연막을 형성하고, 상기 제1 연마 저지막 및 상기 제2 연마 저지막 패턴이 노출될 때까지 상기 제3 층간 절연막 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 층간 절연막 상부를 평탄화한 이후에, 상기 노출된 제1 연마 저지막 및 상기 제2 연마 저지막 패턴을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역은 회로 소자들이 형성되는 주변 회로 영역일 수 있고, 상기 제2 영역은 메모리 셀들이 형성되는 셀 영역일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막을 형성하기 이전에, 상기 기판의 제1 영역 상에 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 몰드 구조물을 형성할 때, 상기 기판 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 증착하고, 최상층의 상기 제1 절연막 상에 제2 연마 저지막을 형성하며, 상기 제2 연마 저지막, 상기 제1 절연막들 및 상기 제1 희생막들을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 몰드 구조물은 상부로 갈수록 폭이 줄어드는 계단 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 몰드 구조물을 형성할 때, 상기 제2 연마 저지막 패턴을 제거하여 상기 최상층의 제1 절연막 패턴을 노출시키고, 상기 노출된 최상층의 제1 절연막 패턴 상에 제2 희생막 및 제2 절연막을 교대로 반복적으로 증착하며, 최상층의 상기 제2 절연막 상에 제3 연마 저지막을 형성하고, 상기 제3 연마 저지막, 상기 제2 절연막들 및 상기 제2 희생막들을 패터닝하여, 각각 제3 연마 저지막 패턴, 제2 절연막 패턴들 및 제2 희생막 패턴들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 몰드 구조물은 상부로 갈수록 폭이 줄어드는 계단 형상을 갖도록 형성되며, 최하층의 상기 제2 희생막 패턴은 상기 최상층의 제1 절연막 패턴의 폭보다 작게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연막 패턴들 및 상기 제1 및 제2 희생막 패턴들을 관통하는 채널을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 희생막 패턴들을 제거하여 상기 채널의 측벽을 노출시키는 갭(gap)들을 형성하고, 상기 갭들을 각각 채우는 GSL, 워드 라인 및 SSL을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 갭들 중 일부를 채우는 더미 라인을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널과 상기 GSL, 상기 워드 라인 및 상기 SSL 사이에 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널들에 전기적으로 연결되는 비트 라인을 형성할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 수직형 메모리 장치의 제조 방법에서, 회로 소자들이 형성된 주변 회로 영역 및 셀 영역을 갖는 기판 상에, 상기 회로 소자들에 의해 상기 영역들에서 서로 높이가 다른 제1 층간 절연막이 형성된 후, 상기 제1 층간 절연막 상에 연마 저지막 및 제2 층간 절연막이 순차적으로 형성된다. 상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막에 대한 평탄화 공정을 충분히 수행함으로써, 상기 주변 회로 영역에서 기판의 위치에 따른 변화 없이 일정한 높이의 제1 층간 절연막이 잔류할 수 있다. 상기 셀 영역의 기판을 노출시킨 후, 하부 몰드 구조물을 상기 연마 저지막과 동일한 높이로 형성함으로써, 상기 하부 몰드 구조물과 상기 제1 층간 절연막 사이를 매립하는 제3 층간 절연막을 형성하기 위한 평탄화 공정 시, 높이 차이에 의한 레지듀 발생을 억제할 수 있다.
도 1 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 영역(I) 및 제2 영역(II)으로 구분되는 기판(100) 상부에 소자 분리막(105)을 형성한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II)은 각각 주변 회로들이 형성되는 주변 회로 영역 및 메모리 셀이 형성되는 셀 영역일 수 있다.
한편, 소자 분리막(105)은 제1 및 제2 영역들(I, II) 모두에 형성될 수 있으며, 이에 따라 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 회로 소자들이 형성된다. 예를 들어, 상기 회로 소자로서 게이트 구조물(130)이 제1 영역(I) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연막(110) 및 게이트 전극(120)을 포함할 수 있으며, 게이트 구조물(130)의 측벽 상에는 게이트 스페이서(140)가 형성될 수 있다. 또한, 게이트 구조물(130)에 인접한 액티브 영역 상부에는 불순물 영역들(도시되지 않음)이 더 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 구조물(130)은 복수 개로 형성될 수 있으며, 상기 액티브 영역뿐만 아니라 상기 필드 영역 상에도 형성될 수 있다.
게이트 구조물(130) 및 게이트 스페이서(140)를 덮는 제1 층간 절연막(150)이 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된다. 이때, 제1 영역(I)에는 게이트 구조물(130)이 형성되어 있으므로, 제1 층간 절연막(150)은 제2 영역(II)에 비해 제1 영역(I)에서 부분적으로 높은 높이를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 층간 절연막(150)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 2를 참조하면, 제1 층간 절연막(150) 상에 제1 연마 저지막(160) 및 제2 층간 절연막(170)을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 제1 연마 저지막(160)은 실리콘 질화물로 형성할 수 있으며, 제2 층간 절연막(170)은 실리콘 산화물로 형성할 수 있다.
도 3을 참조하면, 제1 연마 저지막(160) 상면이 노출될 때까지 제2 층간 절연막(170) 상부에 평탄화 공정을 수행한다.
예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행된다. 이에 따라, 제2 층간 절연막(170)의 상부가 제거되어, 제2 층간 절연막 패턴(175)이 잔류할 수 있다. 이때, 제2 영역(II)에 잔류하는 제2 층간 절연막 패턴(175) 부분은 디싱(dishing) 현상에 의해 상부가 오목한 형상을 가질 수 있다.
도 4를 참조하면, 제1 영역(I)을 커버하는 제1 포토레지스트 패턴(도시되지 않음)을 제1 연마 저지막(160) 및 제2 층간 절연막 패턴(175) 상에 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 제2 층간 절연막 패턴(175), 제1 연마 저지막(160) 및 제1 층간 절연막(150)을 순차적으로 식각한다.
이에 따라, 제1 영역(I)에는 제1 층간 절연막 패턴(155), 제1 연마 저지막 패턴(165) 및 제2 층간 절연막 패턴(175)이 잔류하며, 제2 영역(II)에는 기판(100) 상면이 노출된다. 한편, 제2 영역(II)에 형성된 제2 층간 절연막 패턴(175) 부분은 모두 제거되므로, 상기 디싱 현상에 의한 오목한 상부는 이후 공정에 영향을 주지 않는다.
이후, 상기 제1 포토레지스트 패턴은 제거된다.
도 5를 참조하면, 기판(100) 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 적층하고, 최상층의 제1 절연막 상에 제2 연마 저지막을 형성한다. 이후, 제1 영역(I) 및 제2 영역(II) 일부를 커버하는 제2 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여, 상기 제2 연마 저지막, 상기 제1 절연막들 및 상기 제1 희생막들을 패터닝함으로써, 각각 제2 연마 저지막 패턴(200), 제1 절연막 패턴들(180) 및 제1 희생막 패턴들(190)을 형성한다. 이에 따라, 기판(100)의 제2 영역(II) 상에 제1 절연막 패턴들(180), 제1 희생막 패턴들(190) 및 제2 연마 저지막 패턴(200)을 포함하는 하부 몰드 구조물이 형성된다. 이때, 제1 절연막 패턴들(180) 및 제1 희생막 패턴들(190)은 상층으로 갈수록 폭이 줄어들 수 있으며, 이에 따라 상기 하부 몰드 구조물은 계단 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제2 연마 저지막 패턴(200)은 제1 연마 저지막 패턴(165)의 최상부와 동일한 높이를 갖도록 형성된다.
예시적인 실시예들에 따르면, 상기 제1 절연막, 상기 제1 희생막 및 상기 제2 연마 저지막은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 상기 제1 절연막의 경우, 열산화 공정에 의해 형성될 수도 있다. 예시적인 실시예들에 따르면, 상기 제1 절연막은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있고, 상기 제1 희생막은 상기 제1 절연막에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있으며, 상기 제2 연마 저지막은 제1 연마 저지막 패턴(165)과 실질적으로 동일한 물질, 즉 실리콘 질화물로 형성될 수 있다.
도 6을 참조하면, 상기 하부 몰드 구조물이 형성된 기판(100) 상에 제3 층간 절연막을 형성하고, 제1 및 제2 연마 저지막 패턴들(165, 200)이 노출될 때까지 상기 제3 층간 절연막을 평탄화함으로써, 기판(100) 상에 제3 층간 절연막 패턴(205)을 형성한다.
이때, 제1 및 제2 연마 저지막 패턴들(165, 200)이 실질적으로 서로 동일한 높이를 가지므로, 상기 제3 층간 절연막을 평탄화하는 과정에서 제1 및 제2 영역들(I, II) 사이의 경계 부분에서 레지듀(residue)가 발생하지 않을 수 있다.
도 7을 참조하면, 노출된 제1 및 제2 연마 저지막 패턴들(165, 200)을 제거한다. 이때, 제3 층간 절연막 패턴(205) 상부도 일부 제거될 수 있으며, 제1 연마 저지막 패턴(165)의 굴곡에 따라 낮은 위치에 형성된 부분은 일부 잔류할 수 있다.
이에 따라, 기판(100)의 제2 영역(II)에 형성된 상기 하부 몰드 구조물은 교대로 증착된 제1 절연막 패턴들(180) 및 제1 희생막 패턴들(190)을 포함하게 되고, 기판(100)의 제1 영역(I)에는 제1 층간 절연막 패턴(155) 상면이 노출된다.
도 8을 참조하면, 상기 하부 몰드 구조물, 제3 층간 절연막 패턴(205) 및 노출된 제1 층간 절연막 패턴(155) 상에 제2 희생막 및 제2 절연막을 교대로 반복적으로 적층하고, 최상층의 제2 절연막 상에 제3 연마 저지막을 형성한다.
이후, 제1 영역(I) 및 제2 영역(II) 일부를 커버하는 제3 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여, 상기 제3 연마 저지막, 상기 제2 절연막들 및 상기 제2 희생막들을 패터닝함으로써, 각각 제3 연마 저지막 패턴(230), 제2 절연막 패턴들(220) 및 제2 희생막 패턴들(210)을 형성한다. 이에 따라, 상기 하부 몰드 구조물 상에 제2 희생막 패턴들(210), 제2 절연막 패턴들(220) 및 제3 연마 저지막 패턴(230)을 포함하는 상부 몰드 구조물이 형성된다. 이때, 제2 희생막 패턴들(210) 및 제2 절연막 패턴들(220)은 상층으로 갈수록 폭이 줄어들 수 있으며, 이에 따라 상기 상부 몰드 구조물은 계단 형상을 가질 수 있다. 또한, 최하층의 제2 희생막 패턴(210)은 최상층의 제1 절연막 패턴(180)보다 작은 폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 희생막, 상기 제2 절연막 및 상기 제3 연마 저지막은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있으며, 각각 상기 제1 희생막, 상기 제1 절연막 및 상기 제2 연마 저지막과 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 이와는 달리, 상기 제3 연마 저지막은 상기 제2 연마 저지막과 다른 물질, 예를 들어 폴리실리콘을 사용하여 형성할 수도 있다.
도 9를 참조하면, 상기 상부 몰드 구조물을 덮는 제4 층간 절연막(240)을 제1 내지 제3 층간 절연막 패턴들(155, 175, 205) 상에 형성하고, 제4 층간 절연막(240) 상에 제4 연마 저지막(250)을 형성한다.
이에 따라, 제4 층간 절연막(240)은 제1 영역(I)에 비해 제2 영역(II)에서 높은 높이를 갖도록 형성된다. 예시적인 실시예들에 따르면, 제4 층간 절연막(240)은 제1 영역(I)에서 최상층의 제2 절연막 패턴(220)과 실질적으로 동일한 높이를 갖도록 형성될 수 있으며, 제1 영역(I)에서 제4 연마 저지막(250)은 제3 연마 저지막 패턴(230)과 실질적으로 동일한 높이를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제4 연마 저지막(250)은 제1 및 제2 연마 저지막 패턴들(165, 220)과 실질적으로 동일한 물질, 즉 실리콘 질화물을 사용하여 형성할 수 있다.
도 10을 참조하면, 제2 영역(II) 상의 제4 연마 저지막(250) 부분 및 제4 층간 절연막(240) 상부를 제거하여, 제3 연마 저지막 패턴(230)을 노출시킨다. 이에 따라, 제4 연마 저지막(250) 및 제4 층간 절연막(240)은 각각 제4 연마 저지막 패턴(255) 및 제4 층간 절연막 패턴(245)으로 변환된다.
예시적인 실시예들에 따르면, 제1 영역(I) 및 제2 영역(II)의 일부를 커버하는 제4 포토레지스트 패턴(도시하지 않음)을 식각 마스크로 사용하여, 제4 연마 저지막(250) 및 제4 층간 절연막(240) 상부를 제거하고, 평탄화 공정을 통해 제2 영역(II)에 잔류하는 제4 연마 저지막(250) 부분 및 제4 층간 절연막(240) 부분을 제거함으로써, 제4 연마 저지막 패턴(255) 및 제4 층간 절연막 패턴(245)을 형성할 수 있다. 이에 따라, 제4 연마 저지막 패턴(255)은 제1 영역(I)에만 형성된다.
도 11을 참조하면, 제3 및 제4 연마 저지막 패턴들(230, 255)을 제거한다. 이에 따라, 상기 상부 몰드 구조물은 제2 절연막 패턴들(220) 및 제2 희생막 패턴들(210)을 포함하게 된다. 이때, 제4 층간 절연막 패턴(245) 상부도 부분적으로 제거될 수 있다.
이후, 제1 및 제2 절연막 패턴들(180, 220) 및 제1 및 제2 희생막 패턴들(190, 210)을 관통하여 기판(100) 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 채널(260), 매립 패턴(270) 및 패드(280)를 형성한다.
구체적으로, 최상층의 제2 절연막 패턴(220) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 제1 개구를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 개구는 기판(100) 상면에 평행한 제1 방향을 따라 복수 개로 형성되어 제1 개구 열(opening column)(도시되지 않음)을 형성할 수 있다. 또한, 상기 제1 개구 열은 기판(100) 상면에 평행하며 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성되어 제1 개구 어레이(opening array)(도시되지 않음)를 형성할 수 있다.
이후, 상기 제1 개구의 바닥 및 측벽과 최상층의 제2 절연막 패턴(220) 및 제4 층간 절연막 패턴(245) 상에 채널막을 형성한다. 예시적인 실시예들에 따르면, 상기 채널막은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 일 실시예에 있어서, 상기 채널막에 열처리 공정을 수행하여, 비정질 실리콘을 큰 결정을 갖는 폴리실리콘으로 변환시키거나, 폴리실리콘의 결정 크기를 증대시킬 수 있다.
이후, 상기 채널막 상에 상기 제1 개구를 충분히 매립하는 매립막을 형성하고, 최상층의 제2 절연막 패턴(220)의 상면이 노출될 때까지 상기 매립막 및 상기 채널막 상부를 평탄화하여, 상기 제1 개구를 채우는 매립 패턴(270) 및 채널(260)을 각각 형성한다. 이에 따라, 채널(260)은 상기 제1 개구의 바닥 및 측벽 상에 가운데가 빈 실린더 형상 혹은 컵 형상을 갖도록 형성될 수 있으며, 매립 패턴(270)은 채널(260) 가운데 부분을 채우는 필라(pillar) 형상을 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 채널(260)은 상기 제1 개구 열 혹은 제1 개구 어레이에 대응하도록 복수 개로 형성되어, 채널 열 혹은 채널 어레이를 각각 형성할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
이와는 달리, 채널(260)은 실린더 형상 혹은 컵 형상 대신에 필라 형상을 갖도록 형성될 수도 있다. 이 경우에는, 상기 매립막 및 매립 패턴(270)은 형성되지 않는다.
이후, 매립 패턴(270) 및 채널(260)의 상부를 제거하여 리세스(도시되지 않음)를 형성하고, 상기 리세스를 채우는 패드(280)를 형성한다. 예시적인 실시예들에 따르면, 패드(280)는 비정질 실리콘, 폴리실리콘, 혹은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
도 12를 참조하면, 제1 및 제2 절연막 패턴들(180, 220) 및 제1 및 제2 희생막 패턴들(190, 210)을 관통하여 기판(100) 상면을 노출시키는 제2 개구(290)를 형성한다.
예시적인 실시예들에 따르면, 제2 개구(290)는 최상층의 제2 절연막 패턴(220) 및 패드(280) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 개구(290)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 각 제1 및 제2 절연막 패턴들(180, 220) 및 제1 및 제2 희생막 패턴들(190, 210)은 상기 제1 방향을 따라 복수 개로 분리될 수 있다.
이후, 제1 및 제2 희생막 패턴들(190, 210)을 제거하여, 각 층의 절연막 패턴들(180, 220) 사이에 갭(295)을 형성한다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(290)에 의해 노출된 희생막 패턴들(190, 210)을 제거할 수 있다. 한편, 갭(295)이 형성됨에 따라, 채널(260)의 외측벽 일부가 노출된다.
도 13을 참조하면, 갭(295)의 내벽 및 절연막 패턴들(180, 220)의 표면 상에 터널 절연막 패턴(300), 전하 트래핑막 패턴(310) 및 블로킹막 패턴(320)을 순차적으로 형성하고, 갭(295)의 나머지 부분을 각각 채우는 그라운드 선택 라인(GSL)(332), 더미 라인(334), 워드 라인(336) 및 스트링 선택 라인(SSL)(338)을 형성한다. 또한, 제2 개구(290)를 채우는 제3 절연막 패턴(340)을 더 형성한다.
구체적으로, 노출된 채널(260)의 외측벽, 갭(295)의 내벽, 절연막 패턴들(180, 220)의 표면, 기판(100) 상면, 패드(280) 상면 및 제4 층간 절연막 패턴(245) 상면에 터널 절연막, 전하 트래핑막 및 블로킹막을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 상기 터널 절연막은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정을 수행함으로써 형성될 수 있다.
한편, 상기 전하 트래핑막은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 또한, 상기 블로킹막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있으며, 이때, 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 상기 블로킹막은 실리콘 산화막 및 금속 산화막이 적층된 다층막으로 형성될 수 있다.
이후, 갭(295)의 나머지 부분을 채우는 게이트 전극막을 상기 블로킹막 상에 형성한다.
예시적인 실시예들에 따르면, 상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
한편, 상기 게이트 전극막은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정 등을 통해 형성될 수 있으며, 이때 제2 개구(290)가 부분적으로 채워질 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여, 기판(100) 상면을 다시 노출시키며, 갭(295) 내부에 GSL(332), 더미 라인(334), 워드 라인(336) 및 SSL(338)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
각 GSL(332), 더미 라인(334), 워드 라인(336) 및 SSL(338)은 1개 혹은 수 개의 층에 형성될 수 있다. 본 실시예에서 각 GSL(332) 및 SSL(338)은 2개의 층에 형성되고, 워드 라인(336)은 4개의 층에 형성된다. 한편, 더미 라인(334)은 형성되지 않을 수도 있다.
한편, 상기 게이트 전극막을 부분적으로 제거할 때, 최상층의 제2 절연막 패턴(220)의 상면, 패드(280)의 상면 및 기판(100) 상면의 상기 블로킹막, 상기 전하 트래핑막 및 상기 터널 절연막 부분이 함께 제거될 수 있으며, 이에 따라 각각 블로킹막 패턴(320), 전하 트래핑막 패턴(310) 및 터널 절연막 패턴(300)이 형성될 수 있다. 이때, 절연막 패턴들(180, 220) 측벽 상의 상기 블로킹막, 상기 전하 트래핑막 및 상기 터널 절연막 부분도 더 제거되어, 블로킹막 패턴(320), 전하 트래핑막 패턴(310) 및 터널 절연막 패턴(300)이 갭(295) 내벽에만 형성될 수도 있다.
한편, 상기 게이트 전극막, 상기 블로킹막, 상기 전하 트래핑막 및 상기 터널 절연막이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키는 상기 제2 개구가 다시 형성되며, 상기 제2 개구에 의해 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(107)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(107)은 상기 제2 방향으로 연장되어 공통 소스 라인(CSL)의 역할을 수행할 수 있다.
도시되지는 않았지만, 불순물 영역(107) 상에, 예를 들어, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 오믹 패턴으로 더 형성할 수도 있다.
이후, 상기 제2 개구를 채우는 제3 절연막 패턴(340)을 형성한다. 예시적인 실시예들에 따르면, 상기 제2 개구를 채우는 제3 절연막을 기판(100), 패드(280) 및 제4 층간 절연막 패턴(245) 상에 형성한 후, 제4 층간 절연막 패턴(245) 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써, 제3 절연막 패턴(340)이 형성된다.
도 14를 참조하면, 최상층의 제2 절연막 패턴(220), 패드(280), 블로킹막 패턴(320), 전하 트래핑막 패턴(310), 터널 절연막 패턴(300) 및 제4 층간 절연막 패턴(245) 상에 제5 층간 절연막(350)을 형성하고, 패드(280) 상면을 노출시키는 제3 개구(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 제3 개구는 채널(260) 및 패드(280)에 대응하도록 상기 제1 방향을 따라 복수 개로 형성되어 제3 개구 열을 형성할 수 있으며, 상기 제3 개구 열은 상기 제2 방향을 따라 복수 개로 형성되어 제3 개구 어레이를 형성할 수 있다.
이후, 상기 제3 개구를 채우는 비트 라인 콘택(360)을 패드(280) 상에 형성하고, 비트 라인 콘택(360)에 전기적으로 연결되는 비트 라인(370)을 형성하여 상기 수직형 메모리 장치를 완성한다.
이때, 비트 라인 콘택(360)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있으며, 비트 라인(370)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(370)은 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 게이트 절연막
120: 게이트 전극 130: 게이트 구조물
140: 게이트 스페이서 150: 제1 층간 절연막
155: 제1 층간 절연막 패턴 160: 제1 연마 저지막
165: 제1 연마 저지막 패턴 170: 제2 층간 절연막
175: 제2 층간 절연막 패턴 180: 제1 절연막
190: 제1 희생막 패턴 200: 제2 연마 저지막
205: 제3 층간 절연막 패턴 210: 제2 희생막 패턴
220: 제2 절연막 패턴 230: 제3 연마 저지막 패턴
240: 제4 층간 절연막 245: 제4 층간 절연막 패턴
250: 제4 연마 저지막 255: 제4 연마 저지막 패턴
260: 채널 270: 매립 패턴
280: 패드 290: 제2 개구
295: 갭 300: 터널 절연막 패턴
310: 전하 트래핑막 패턴 320: 블로킹막 패턴
332: GSL 334: 더미 라인
336: 워드 라인 338: SSL
340: 제3 절연막 패턴 350: 제5 층간 절연막
360: 비트 라인 콘택 370: 비트 라인

Claims (10)

  1. 제1 및 제2 영역들로 구분되는 기판 상에, 상기 제1 영역에서 적어도 부분적으로 상기 제2 영역보다 높은 높이를 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제1 연마 저지막 및 제2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제1 연마 저지막 일부가 노출될 때까지 상기 제2 층간 절연막 상부를 평탄화하는 단계;
    상기 제2 영역에 형성된 상기 제1 연마 저지막 부분 및 상기 제1 및 제2 층간 절연막들 부분을 제거하여 상기 기판 상면을 노출시키는 단계;
    상기 노출된 상기 기판 상면에 교대로 반복적으로 적층된 제1 절연막 패턴 및 제1 희생막 패턴과, 최상층의 상기 제1 절연막 패턴 상에 형성된 제2 연마 저지막 패턴을 포함하는 하부 몰드 구조물을 형성하는 단계;
    상기 하부 몰드 구조물과 상기 제1 층간 절연막 사이의 공간을 매립하는 제3 층간 절연막 패턴을 형성하는 단계; 및
    상기 하부 몰드 구조물 상에 상부 몰드 구조물을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 연마 저지막 패턴은 상기 노출된 제1 연마 저지막 부분과 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제3 층간 절연막 패턴을 형성하는 단계는,
    상기 하부 몰드 구조물, 상기 노출된 기판 상면, 상기 제1 층간 절연막 및 상기 제1 연마 저지막 상에 제3 층간 절연막을 형성하는 단계; 및
    상기 제1 연마 저지막 및 상기 제2 연마 저지막 패턴이 노출될 때까지 상기 제3 층간 절연막 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제3 층간 절연막 상부를 평탄화하는 단계 이후에, 상기 노출된 제1 연마 저지막 및 상기 제2 연마 저지막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 영역은 회로 소자들이 형성되는 주변 회로 영역이고, 상기 제2 영역은 메모리 셀들이 형성되는 셀 영역인 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 하부 몰드 구조물을 형성하는 단계는,
    상기 기판 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 증착하는 단계;
    최상층의 상기 제1 절연막 상에 제2 연마 저지막을 형성하는 단계; 및
    상기 제2 연마 저지막, 상기 제1 절연막들 및 상기 제1 희생막들을 패터닝하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 상부 몰드 구조물을 형성하는 단계는,
    상기 제2 연마 저지막 패턴을 제거하여 상기 최상층의 제1 절연막 패턴을 노출시키는 단계;
    상기 노출된 최상층의 제1 절연막 패턴 상에 제2 희생막 및 제2 절연막을 교대로 반복적으로 증착하는 단계;
    최상층의 상기 제2 절연막 상에 제3 연마 저지막을 형성하는 단계; 및
    상기 제3 연마 저지막, 상기 제2 절연막들 및 상기 제2 희생막들을 패터닝하여, 각각 제3 연마 저지막 패턴, 제2 절연막 패턴들 및 제2 희생막 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 및 제2 절연막 패턴들 및 상기 제1 및 제2 희생막 패턴들을 관통하는 채널을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제1 및 제2 희생막 패턴들을 제거하여 상기 채널의 측벽을 노출시키는 갭(gap)들을 형성하는 단계; 및
    상기 갭들을 각각 채우는 GSL, 워드 라인 및 SSL을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 채널과 상기 GSL, 상기 워드 라인 및 상기 SSL 사이에 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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