JP5388537B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）ことにより主に達せられてきたが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層（ワード線導電層）、及びピラー状の柱状半導体が層設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
上記メモリストリングスを有する半導体記憶装置において、積層導電層の基板に平行な所定方向の端部は、階段状に形成されている。そして、その積層導電層の階段状の端部上面に、上方から延びるコンタクト層（コンタクトプラグ）が形成されている。コンタクト層は、積層導電層の上層に設けられた導電層と積層導電層とを導通させるための層である。このような構成は、製造時においてクリティカルなリソグラフィー工程を必要としない点でコスト的に優位である。一方、コンタクト層は、階段状の積層導電層に達するように形成されているので、そのコンタクト層の深さは、不均一となる。そこで、不均一深さの孔を一度に確実に開孔するために、階段状の積層導電層端部にはエッチングストッパー材等を堆積することが望ましい。しかしながら、このエッチングストッパー材の膜圧の分、階段状となるステップ幅を広くする必要がある。すなわち、これは、半導体記憶装置全体の占有面積（チップ全体の面積）を更に縮小する際の問題となっていた。
特開２００７−２６６１４３号 米国特許第５５９９７２４号 米国特許第５７０７８８５号
本発明は、占有面積を縮小した不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備える不揮発性半導体記憶装置であって、基板に対して上方に突出して形成された突出層を備え、前記メモリストリングスは、前記基板上に積層された複数の導電層と、当該複数の導電層を貫通するように形成された半導体層と、前記導電層と前記半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記複数の導電層は、前記基板に対して平行に延びる底部と、当該底部の端部にて前記突出層に沿って前記基板に対して上方に延びる側部とを備え、前記基板に平行な第１方向の前記突出層の幅は、積層方向の前記突出層の長さ以下であり、前記複数の導電層は、前記突出層を取り囲むように形成されていることを特徴とする。本発明の別の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備える不揮発性半導体記憶装置であって、基板に対して上方に突出して形成された突出層を備え、前記メモリストリングスは、前記基板上に積層された複数の導電層と、当該複数の導電層を貫通するように形成された半導体層と、前記導電層と前記半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記複数の導電層は、前記基板に対して平行に延びる底部と、当該底部の端部にて前記突出層に沿って前記基板に対して上方に延びる側部とを備え、前記基板に平行な第１方向の前記突出層の幅は、積層方向の前記突出層の長さ以下であり、前記突出層は、階段状に、且つ当該突出層の前記第１方向の幅が下層から上層へと大きくなるように形成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、基板に平行な第１方向の幅が積層方向の長さ以下であり且つ前記基板に対して上方に突出する突出層を形成する工程と、前記基板上に前記突出層を覆うように複数の導電層を積層する工程と、積層した複数の前記導電層を前記突出層の上面まで平坦化する工程とを備え、前記複数の導電層を、前記突出層を取り囲むように形成することを特徴とする。本発明の別の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、基板に平行な第１方向の幅が積層方向の長さ以下であり且つ前記基板に対して上方に突出する突出層を形成する工程と、前記基板上に前記突出層を覆うように複数の導電層を積層する工程と、積層した複数の前記導電層を前記突出層の上面まで平坦化する工程とを備え、前記突出層を、階段状に、且つ当該突出層の前記第１方向の幅が下層から上層へと大きくなるように形成することを特徴とする。
本発明は、占有面積を縮小した不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域（第１の領域）１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬの底部は、水平方向において２次元的に広がりを有するように形成されている。各層のワード線ＷＬの底部は、それぞれ同一層からなる板状の平面構造となっている。各層のワード線ＷＬの側部は、上方に延びて、その端部が水平方向に揃うように形成されている。
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４の底部は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線ＷＬ１〜ＷＬ４の底部の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４の底部と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図４を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置のロウ方向の断面図である。
不揮発性半導体記憶装置１００は、半導体基板Ｂａ上に、順次、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０にて、メモリストリングスＭＳが構成される。
ここで、図５は、不揮発性半導体記憶装置１００におけるソース側選択トランジスタ層２０に含まれる導電層、メモリトランジスタ層３０に含まれる導電層、及びドレイン側選択トランジスタ層４０に含まれる導電層の形成領域ＡＲを示す上面図である。図５に示すように、形成領域ＡＲは、カラム方向及びロウ方向に所定のピッチを設けて形成されている。形成領域ＡＲは、上方からみてロウ方向に延びる矩形状に形成されている。
不揮発性半導体記憶装置１００は、図４に示すように、半導体基板Ｂａ上にＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１を有する。また、不揮発性半導体記憶装置１００は、Ｐ−型領域Ｂａ１上にｎ＋領域（ソース線領域）Ｂａ２を有する。
不揮発性半導体記憶装置１００は、メモリトランジスタ層３０と同層に突出層５０を有する。図６は、メモリトランジスタ層３０及び突出層５０の概略上面図である。突出層５０は、図６に示すように、ロウ方向及びカラム方向に所定ピッチを設けて形成されている。突出層５０は、上方からみて矩形状であり、半導体基板Ｂａに対して上方に突出して形成されている。突出層５０は、上方から示すと、カラム方向に長手を有する矩形状に形成されている。ロウ方向の突出層５０の幅は、積層方向の突出層５０の長さ以下である（図４参照）。すなわち、アスペクト比は、１以上である。例えば、突出層５０の面積が不揮発性半導体記憶装置１００に係るチップ全体の面積に占める割合は、１％以下である。
突出層５０は、柱状に形成された柱状層５１、及び柱状層５１の側壁に形成された側壁層５２を有する。柱状層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。側壁層５２は、窒化シリコン（ＳｉＮ）にて構成されている。
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。
ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断されている。また、半導体基板Ｂａ上からソース第２絶縁層２３の上面に達するまで、層間絶縁層２５が設けられている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。層間絶縁層２５は、酸化シリコン（ＳｉＯ２）にて構成されている。
また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２６が形成されている。ソース側ホール２６に面する側壁には、順次、ソース側ゲート絶縁層２７、ソース側柱状半導体層２８が設けられている。
ソース側ゲート絶縁層２７は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２８と共にソース側ゲート絶縁層２７を挟むように形成されている。
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方に設けられた第１〜第４ワード線導電層３１ａ〜３１ｄと、第１〜第４ワード線導電層３１ａ〜３１ｄの間に設けられた第１〜第４ワード線間絶縁層３２ａ〜３２ｄと、第４ワード線間絶縁層３２ｄ上に積層されたメモリ分離絶縁層３３を有する。
第１〜第４ワード線導電層３１ａ〜３１ｄは、図４に示すロウ方向断面にて、上方に開口を向ける「コの字」状（凹型）に形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、第１〜第４底部３１１ａ〜３１１ｄ、及び第１〜第４側部３１２ａ〜３１２ｄを有する。
第１〜第４底部３１１ａ〜３１１ｄは、半導体基板Ｂａに対して平行に延びるように形成されている。第２底部３１１ｂのロウ方向の幅は、第１底部３１１ａのロウ方向の幅よりも短い。第３底部３１１ｃのロウ方向の幅は、第２底部３１１ｂのロウ方向の幅よりも短い。第４底部３１１ｄのロウ方向の幅は、第３底部３１１ｃのロウ方向の幅よりも短い。
第１〜第４側部３１２ａ〜３１２ｄは、突出層５０に沿って半導体基板Ｂａに対して直交上方に延びるように形成されている。したがって、図６に示すようにメモリトランジスタ層３０を上面から示すと、第１〜第４側部３１２ａ〜３１２ｄは、ロウ方向に所定ピッチを設けてストライプ状に形成されている。第１〜第４側部３１２ａ〜３１２ｄの上面は、水平方向の同一平面内に揃うように形成されている。
第１〜第４ワード線導電層３１ａ〜３１ｄは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。メモリ分離絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３、第１〜第４ワード線間絶縁層３２ａ〜３２ｄ、及び第１〜第４ワード線導電層３１ａ〜３１ｄを貫通するようにメモリホール３４が形成されている。メモリホール３４は、ソース側ホール２６と整合する位置に設けられている。メモリホール３４内の側壁には、順次、メモリゲート絶縁層３５、及びメモリ柱状半導体層３６が設けられている。
メモリゲート絶縁層３５は、図７に示すように構成されている。図７は、図４に示すメモリトランジスタ層３０の拡大図である。図７に示すように、メモリゲート絶縁層３５は、メモリ柱状半導体層部３６の側壁から、順次、トンネル絶縁層３５ａ、電荷を蓄積する電荷蓄積層３５ｂ、及びブロック絶縁層３５ｃを有する。
トンネル絶縁層３５ａ、及びブロック絶縁層３５ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３５ｂは、窒化シリコン（ＳｉＮ）にて形成されている。メモリ柱状半導体層３６は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ柱状半導体層３６は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３１ａ〜３１ｄの構成を換言すると、第１〜第４ワード線導電層３１ａ〜３１ｄは、メモリ柱状半導体層３６と共にトンネル絶縁層３５ａ、電荷蓄積層３５ｂ及びブロック絶縁層３５ｃを挟むように形成されている。また、メモリ柱状半導体層３６は、ソース側柱状半導体層２８の上面、及び後述するドレイン側柱状半導体層４７の下面に接するように形成されている。
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３１ａ〜３１ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３１ａ〜３１ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
ドレイン側選択トランジスタ層４０は、メモリ分離絶縁層３３上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を有する。
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３６の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側第１絶縁層４１の上面からドレイン側第２絶縁層４３の上面まで、層間絶縁層４４が形成されている。
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。層間絶縁層４４は、酸化シリコン（ＳｉＯ２）にて形成されている。
また、ドレイン側選択トランジスタ層４０において、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ分離絶縁層３３を貫通するようにドレイン側ホール４５が形成されている。ドレイン側ホール４５は、メモリホール３４と整合する位置に設けられている。ドレイン側ホール４５に面する側壁には、順次、ドレイン側ゲート絶縁層４６、及びドレイン側柱状半導体層４７が設けられている。
ドレイン側ゲート絶縁層４６は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４７は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ドレイン側柱状半導体層４７の上部は、Ｎ＋型ポリシリコンにて構成されている。
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４７と共にドレイン側ゲート絶縁層４６を挟むように形成されている。また、ドレイン側柱状半導体層４７は、メモリ柱状半導体層３６の上面に接するように形成されている。
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
ドレイン側第２絶縁層４３及び層間絶縁層４４の上層には、順次、層間絶縁層６１、及び層間絶縁層６２が形成されている。層間絶縁層６１、及び層間絶縁層６２は、酸化シリコン（ＳｉＯ２）にて構成されている。
また、不揮発性半導体記憶装置１００は、第１〜第７コンタクトホール７１ａ〜７１ｇを有する。
第１コンタクトホール７１ａは、ソース側導電層２２の上面に達するように形成されている。第１コンタクトホール７１ａは、層間絶縁層６１、層間絶縁層４４、ドレイン側第１絶縁層４１、突出層５０、ソース側分離絶縁層２４、及びソース側第１絶縁層２３を貫通するように形成されている。
第２〜第５コンタクトホール７１ｂ〜７１ｅは、第１〜第４ワード線導電層３１ａ〜３１ｄの第１〜第４側部３１２ａ〜３１２ｄの上面に達するように形成されている。第２〜第５コンタクトホール７１ｂ〜７１ｅは、層間絶縁層６１、層間絶縁層４４、及びドレイン側第１絶縁層４１を貫通するように形成されている。
第６コンタクトホール７１ｆは、ドレイン側導電層４２の上面に達するように形成されている。第６コンタクトホール７１ｆは、層間絶縁層６１、及びドレイン側第２絶縁層４３を貫通するように形成されている。
第７コンタクトホール７１ｇは、ドレイン側柱状半導体層４７の上面に達するように形成されている。第７コンタクトホール７１ｇは、層間絶縁層６１を貫通するように形成されている。
第１〜第７コンタクトホール７１ａ〜７１ｇ内には、コンタクト層７２が形成されている。コンタクト層７２は、バリアメタル層７３、及びメタル層７４を有する。バリアメタル層７３は、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。メタル層７４は、タングステン（Ｗ）にて構成されている。
また、不揮発性半導体記憶装置１００は、第１〜第７コンタクトホール７１ａ〜７１ｇに整合する位置に設けられ且つ層間絶縁層６２を貫通するように形成された第１〜第７溝７５ａ〜７５ｇを有する。第１〜第７溝７５ａ〜７５ｇ内には、配線層７６が形成されている。
第１〜第７配線層７６は、バリアメタル層７７、及びメタル層７８を有する。バリアメタル層７７は、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。メタル層７８は、タングステン（Ｗ）にて構成されている。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図８〜図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程について説明する。ここで、図８、図９Ａ、図１０、図１１Ａ、図１３〜図１５は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示すロウ方向断面図である。図９Ｂ、図１１Ｂ、及び図１２は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。なお、図９Ｂは、図９Ａに対応する上面図であり、図１１Ｂは、図１１Ａに対応する上面図である。
先ず、図８に示すように、ソース側選択トランジスタ層２０を形成し、そのソース側分離絶縁層２４上に酸化シリコン（ＳｉＯ２）を堆積させ、酸化シリコン層８１を形成する。
次に、図９Ａ、図９Ｂに示すように、ロウ方向に所定間隔毎に酸化シリコン層８１が所定幅だけ残るように、エッチングを施す。そして、エッチング後の酸化シリコン層８１の側面に窒化シリコン（ＳｉＮ）を形成する。これら工程を経て、突出層５０が形成される。すなわち、エッチング後の酸化シリコン層８１は、柱状層５１となる。第１酸化シリコン層８１ａの側面に形成した窒化シリコンは、側壁層５２となる。
続いて、図１０に示すように、ソース側分離絶縁層２４の上面、突出層５０の上面及び側面を覆うように、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を交互に積層させた後、窒化シリコン（ＳｉＮ）を堆積させる。この工程により、第１〜第４ポリシリコン層８２ａ〜８２ｄ、第１〜第４酸化シリコン層８３ａ〜８３ｄ、及び窒化シリコン層８４が形成される。
次に、図１１Ａ及び図１１Ｂに示すように、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により突出層５０の上面まで、第１〜第４ポリシリコン層８２ａ〜８２ｄ、第１〜第４酸化シリコン層８３ａ〜８３ｄ、及び窒化シリコン層８４を研磨する。この工程を経て、第１〜第４ポリシリコン層８２ａ〜８２ｄは、第１〜第４ワード線導電層３１ａ〜３１ｄとなる。第１〜第４酸化シリコン層８３ａ〜８３ｄは、第１〜第４ワード線間絶縁層３２ａ〜３２ｄとなる。窒化シリコン層８４は、メモリ分離絶縁層３３となる。なお、図１１Ａ及び図１１Ｂに示すＣＭＰの工程において、突出層５０の側壁層５１（窒化シリコン）は、ＣＭＰのストッパーとして機能する。図１１Ａ及び図１１Ｂに示す工程を経て、メモリトランジスタ層３０が形成される。
続いて、図１２に示すように、カラム方向に所定ピッチで、メモリトランジスタ層３０、突出層５０、ソース側選択トランジスタ層２０、及び層間絶縁層２５を貫通するようにロウ方向に延びる貫通溝８４を形成する。さらに、貫通溝８４内に酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層８５を形成する。
次に、図１３に示すように、酸化シリコン（ＳｉＯ２）を堆積させる。そして、メモリトランジスタ層３０の上部に整合する位置にポリシリコン（ｐ−Ｓｉ）を堆積させる。上記工程により、ドレイン側第１絶縁層４１、及びドレイン側導電層４２が形成される。
続いて、図１４に示すように、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側第２絶縁層４３、層間絶縁層４４、及び層間絶縁層６１を形成する。そして、層間絶縁層６１、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、メモリトランジスタ層３０、及びソース側選択トランジスタ層２０を貫通するようにホール８６を形成する。ホール８６は、ソース側ホール２６、メモリホール３４、ドレイン側ホール４６、及び第１コンタクトホール７１ａとして機能する。
次に、図１５に示すように、ソース側ホール２６に面する側壁に、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐ−Ｓｉ）を堆積させ、ソース側ゲート絶縁層２７、及びソース側柱状半導体層２８を形成する。また、メモリホール３４に面する側壁に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐ−Ｓｉ）を堆積させ、メモリゲート絶縁層３５（トンネル絶縁層３５ａ、電荷蓄積層３５ｂ、ブロック絶縁層３５ｃ）、及びメモリ柱状半導体層３６を形成する。また、ドレイン側ホール４５に面する側壁に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を堆積させ、ドレイン側ゲート絶縁層４６、及びドレイン側柱状半導体層４７を形成する。
図１５に示す工程に続いて、第２〜第７コンタクトホール７１ｂ〜７１ｇを形成し、第１〜第７コンタクトホール７１ａ〜７１ｇを埋めるようにチタン（Ｔｉ）／窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）を積層させ、コンタクト層７２を形成する。次に、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層６２を形成する。そして、層間絶縁層６２を貫通するように第１〜第７溝７５ａ〜７５ｇを形成し、それら第１〜第７溝７５ａ〜７５ｇを埋めるようにチタン（Ｔｉ）／窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）を積層させ、配線層７６を形成する。以上の工程を経て、図４に示す第１実施形態に係る不揮発性半導体記憶装置１００が形成される。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。上記のように第１実施形態に係る不揮発性半導体記憶装置１００において、第１〜第４ワード線導電層３１ａ〜３１ｄは、半導体基板Ｂａに対して平行に延びる第１〜第４底部３１１ａ〜３１１ｄと、その第１〜第４底部３１１ａ〜３１１ｄのロウ方向の端部にて突出層３０に沿って半導体基板Ｂａに対して直交方向上方に延びる第１〜第４側部３１２ａ〜３１２ｄとを備える。第１〜第４側部３１２ａ〜３１２ｄの上面は、同一平面内に揃えて形成されている。第１〜第４側部３１２ａ〜３１２ｄは、ロウ方向に第１〜第４ワード線間絶縁層３２ａ〜３２ｄを設けて形成されている。よって、コンタクト層７２は、同一平面の第１〜第４側部３１２ａ〜３１２ｄの上面に接するように形成すれば良いので、コンタクト層７２の径は、所定の径よりも大きくする必要はない。コンタクト層７２は、第１〜第４ワード線間絶縁層３２ａ〜３２ｄの間隔をもって形成される。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、ワード線導電層の端部を階段状に形成する従来例よりも、その占有面積を縮小化することができる。
また、第１実施形態に係る突出層５０のロウ方向の幅は、その突出層５０の積層方向の長さ以下である（アスペクト比が１以上）ので、メモリトランジスタ層３０の形成過程において、第１実施形態に係る突出層５０の上部に積層される層（図１０参照）の体積は小さい。この突出層３０の上部に積層される層は、ＣＭＰによる研磨が必要とされる層である。一般に、ＣＭＰにおいては、機械的研磨が行われる。よって、突出層５０の研磨速度は高く、その他、平坦な箇所や窪んだ箇所の研磨速度は比較的低い。本発明に係る第１実施形態のように、アスペクト比が高く、突出層５０の体積が小さい場合、突出層５０上に積層された層は、高い研磨速度で除去される。したがって、第１実施形態に係る不揮発性半導体記憶装置は、第１〜第４導電層３１ａ〜３１ｄと第１〜第４ワード線間絶縁層３２ａ〜３２ｄという異種層の積層構造を持ちながら、比較的容易に平坦となるように、それらを選択的に除去することが可能である。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置１００ａの具体的構成）
次に、図１６を参照して、第２実施形態に係る不揮発性半導体記憶装置１００ａの具体的構成を説明する。図１６は、第２実施形態に係る不揮発性半導体記憶装置１００ａのロウ方向の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置１００ａは、第１実施形態と異なる突出層５０Ａ、及びメモリトランジスタ層３０Ａを有する。
突出層５０Ａは、台形状に形成されている。つまり、突出層５０Ａの下面は、突出層５０Ａの上面よりも大きく形成されている。突出層５０Ａは、台形状の柱状層５１Ａ、及びその側壁に形成された側壁層５２Ａを有する。柱状層５１Ａは、酸化シリコン（ＳｉＯ２）にて構成されている。側壁層５２Ａは、窒化シリコン（ＳｉＮ）にて構成されている。
メモリトランジスタ層３０Ａは、第１実施形態と異なる第１〜第４ワード線導電層３１ａａ〜３１ｄａ，及び第１〜第４ワード線間絶縁層３２ａａ〜３２ｄａ有する。第１〜第４ワード線導電層３１ａａ〜３１ｄａは、第１実施形態と同様の第１〜第４底部３１１ａ〜３１１ｄを有する。一方、第１〜第４ワード線導電層３１ａａ〜３１ｄａは、第１実施形態と異なる第１〜第４側部３１３ａ〜３１３ｄを有する。第１〜第４側部３１３ａ〜３１３ｄは、第１〜第４底部３１１ａ〜３１１ｄのロウ方向の端部にて突出層５０Ａに沿って半導体基板Ｂａに対して所定の角度をもって傾斜して上方に延びるように形成されている。第１〜第４ワード線間絶縁層３２ａａ〜３２ｄａは、上記形状を有する第１〜第４ワード線導電層３１ａａ〜３１ｄａの間に形成されている。
（第２実施形態に係る不揮発性半導体記憶装置１００ａの効果）
次に、第２実施形態に係る不揮発性半導体記憶装置１００ａの効果について説明する。第２実施形態に係る不揮発性半導体記憶装置１００ａは、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置１００ａは、第１実施形態と同様の効果を奏する。
さらに、第２実施形態に係る不揮発性半導体記憶装置１００ａにおいて、第１〜第４ワード線導電層３１ａａ〜３１ｄａは、第１実施形態と異なり、突出層５０Ａに沿って半導体基板Ｂａに対して所定の角度をもって傾斜して上方に延びる第１〜第４側部３１３ａ〜３１３ｄを有する。したがって、その第１〜第４側部３１３ａ〜３１３ｄの上面は、第１実施形態よりも広い面積を有する。これにより、第２実施形態に係る不揮発性半導体記憶装置１００ａにおいて、コンタクト層７２は、第１実施形態よりも容易に、第１〜第４ワード線導電層３１ａａ〜３１ｄａに接するように形成することができる。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置１００ｂの具体的構成）
次に、図１７Ａ〜図１７Ｄを参照して、第３実施形態に係る不揮発性半導体記憶装置１００ｂの具体的構成を説明する。図１７Ａは、第３実施形態に係る不揮発性半導体記憶装置１００ｂのメモリトランジスタ層３０Ｂの概略上面図である。図１７Ｂは、図１７ＡのＡ部拡大図である。図１７Ｃは、メモリトランジスタ層３０Ｂ、コンタクト層７２ａ、及び配線層７６ａを示す上面概略図である。図１７Ｄは、各第１〜第４ワード線導電層３１ａｂ〜３１ｄｂを示す上面概略図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１７Ａ〜図１７Ｄ示すように、第３実施形態に係る不揮発性半導体記憶装置１００ｂは、第１及び第２実施形態と異なるメモリトランジスタ層３０Ｂ、及び突出層５０Ｂを有する。
メモリトランジスタ層３０Ｂは、第１及び第２実施形態と異なる第１〜第４ワード線導電層３１ａｂ〜３１ｄｂ、及び第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂを有する。
突出層５０Ｂは、半径Ｒ５をもって円柱状に形成されている。突出層５０Ｂの直径（半径Ｒ５の２倍）は、突出層５０Ｂの積層方向の高さ以下である。すなわち、第１実施形態と同様に、ロウ方向の突出層５０Ｂの幅は、積層方向突出層５０Ｂの長さ以下である。
突出層５０Ｂは、円柱状の柱状層５１Ｂ、及び柱状層５１Ｂの側壁に形成された側壁層５２Ｂを有する。柱状層５１Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。側壁層５２Ｂは、窒化シリコン（ＳｉＮ）にて構成されている。突出層５０Ｂは、ロウ方向及びカラム方向にマトリクス状に形成されている。突出層５０Ｂは、第１〜第４ワード線導電層３１ａｂ〜３１ｄｂにて囲まれるように形成されている。
第１〜第４ワード線導電層３１ａｂ〜３１ｄｂは、突出層５０Ｂを取り囲むように形成されている。第１〜第４ワード線導電層３１ａｂ〜３１ｄｂは、上面に開口を有する帽子状に形成されている。第１〜第４ワード線導電層３１ａｂ〜３１ｄｂは、第１〜第４円筒部（第１〜第４側部）３１４ａ〜３１４ｄ、及び第１〜第４鍔部（第１〜第４底部）３１５ａ〜３１５ｄを有する。
第１〜第４円筒部３１４ａ〜３１４ｄは、円筒状に形成されている。第１〜第４円筒部３１４ａ〜３１４ｄは、第１〜第４鍔部３１５ａ〜３１５ｄの端部から突出層５０Ｂに沿って半導体基板Ｂａに対して直交方向上方に延びるように形成されている。第１〜第４円筒部３１４ａ〜３１４ｄは、それらの中心軸が突出層５０Ｂの中心と一致するように形成されている。第１円筒部３１４ａの内径Ｒ１１は、突出層５０Ｂの半径Ｒ５よりも大きくなるように形成されている。第２円筒部３１４ｂの内径Ｒ２１は、第１円筒部３１４ａの外径Ｒ１２よりも大きくなるように形成されている。第３円筒部３１４ｃの内径Ｒ３１は、第２円筒部３１４ｂの外径Ｒ２２よりも大きくなるように形成されている。第４円筒部３１４ｄの内径Ｒ４１は、第３円筒部３１４ｃの外径Ｒ３２よりも大きくなるように形成されている。第１〜第４円筒部３１４ａ〜３１４ｄの上面は、上方からみてドーナツ状に形成されている。第１〜第４円筒部３１４ａ〜３１４ｄの上面は、同一平面内に揃うように形成されている。
第１〜第４鍔部３１５ａ〜３１５ｄは、鍔状に形成されている。第１〜第４鍔部３１５ａ〜３１５ｄは、半導体基板Ｂａと平行に延びるように形成されている。第１〜第４鍔部３１５ａ〜３１５ｄは、上方からみてロウ方向に長手を有する略矩形板状に形成されている。また、第１〜第４鍔部３１５ａ〜３１５ｄは、第１〜第４円筒部３１４ａ〜３１４ｄと接する位置にその端部を有する。
第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂは、第１〜第４ワード線導電層３１ａｂ〜３１ａｄの間に設けられている。
また、不揮発性半導体記憶装置１００ｂは、第１及び第２実施形態と異なるンタクト層７２ａ、及び配線層７６ａを有する。コンタクト層７２ａは、上方からみて円形状（ドーナツ状）に形成された第１〜第４ワード線導電層３２ａｂ〜３２ｄｂの第１〜第４円筒部３１４ａ〜３１４ｄの上面に接するように形成されている。配線層７６ａは、各コンタクト層７２ａに接するようにカラム方向に延びるように形成されている。
（第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程）
次に、図１８〜図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程について説明する。ここで、図１８〜図２０は、第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程を示す上面図である。
先ず、第３実施形態に係る不揮発性半導体記憶装置１００ｂにおいては、第１実施形態の図８と同様の工程を行う。
続いて、図１８に示すように、ロウ方向及びカラム方向に所定間隔毎（マトリクス状）に且つ円柱状に酸化シリコン層８１が所定幅だけ残るように、エッチングを施す。そして、エッチング後の酸化シリコン層８１の側面に窒化シリコン（ＳｉＮ）を形成する。これら工程を経て、突出層５０Ｂが形成される。すなわち、エッチング後の酸化シリコン層８１は、円柱状の柱状層５１Ｂとなる。また、酸化シリコン層８１の側面に形成した窒化シリコンは、側壁層５２Ｂとなる。
次に、第１実施形態の図１０と同様の工程を経た後、図１９に示すように、突出層５０Ｂを取り囲むように第１〜第４ワード線導電層３１ａｂ〜３１ｄｂ、第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂ、及びメモリ分離絶縁層３３を形成する。
続いて、図２０に示すように、突出層５０Ｂの間にロウ方向に延びる第１の貫通溝８４Ａを形成する。また、突出層５０Ｂの間にカラム方向に延びる第２の貫通溝８４Ｂを形成する。第１の貫通溝８４Ａ、及び第２の貫通溝８４Ｂは、メモリ分離絶縁層３３、第１〜第４ワード線導電層３１ａｂ〜３１ｄｂ、第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂ、及びソース側選択トランジスタ層２０を貫通するように形成する。そして、第１の貫通溝８４Ａ、及び第２の貫通溝８４Ｂを埋めるように酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層８５Ａ、８５Ｂを形成する。図１９に示す工程の後、第１実施形態の図１３〜図１５と同様の工程を行い、図１７Ａ〜図１７Ｄに示す第４実施形態に係る不揮発性半導体記憶装置１００ｂを形成する。
上記製造工程により、突出層５０Ｂは、第１、第２の貫通孔８４Ａ、８４Ｂがつくる閉曲線の中に含まれることとなる。すなわち、突出層５０Ｂは、第１、第２の貫通孔８４Ａ、８４Ｂと交わらない。
（第３実施形態に係る不揮発性半導体記憶装置１００ｂの効果）
次に、第３実施形態に係る不揮発性半導体記憶装置１００ｂの効果について説明する。第３実施形態に係る不揮発性半導体記憶装置１００ｂは、第１実施形態と略同様の構成を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置１００ｂは、第１実施形態と同様の効果を奏する。
さらに、第３実施形態に係る不揮発性半導体記憶装置１００ｂは、第１実施形態と異なる円柱状の突出層５０Ｂ、及びその円柱状の突出層５０Ｂを囲むように形成された第１〜第４ワード線導電層３１ａｂ〜３１ｄｂを有する。ここで、第３実施形態の効果を説明するため、上述した第１実施形態と比較する。第１実施形態に係る不揮発性半導体記憶装置１００の製造工程において、突出層５０は、図１２に示すように、貫通溝８４を形成する際に削られる。第１実施形態において、貫通溝８４は、突出層５０を含む不均一な層に亘って形成される。つまり、貫通溝８４のエッチングの際、貫通溝８４となる底部では、第１〜第４ワード線導電層３１ａ〜３１ｄ、第１〜第４ワード線間絶縁層３２ａ〜３２ｄが、時間的に交互に現れる。これに対し、突出層５０では、第１〜第４ワード線導電層３１ａ〜３１ｄ、第１〜第４ワード線間絶縁層３２ａ〜３２ｄが、同時にエッチングされ続けることとなる。このような関係で、第１実施形態において、貫通溝８４の底部を均一な深さに形成することは、ＲＩＥ技術の高度な組み合わせが必要である。
一方、第３実施形態においては、上記図２０に示す製造工程に示したように、突出層５０Ｂは，第１の貫通溝８４Ａ、及び第２の貫通溝８４Ｂを形成する際に削られることはない。つまり、第３実施形態において、第１の貫通溝８４Ａ、及び第２の貫通溝８４Ｂは、第１実施形態よりも均一な層に亘って形成される。つまり、エッチングの際、時間的に交互に、第１〜第４ワード線導電層３１ａｂ〜３１ｄｂ、第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂが現れる。よって、ＲＩＥ技術としては、第１〜第４ワード線導電層３１ａｂ〜３１ｄｂ、第１〜第４ワード線間絶縁層３２ａｂ〜３２ｄｂの選択エッチングを交互に繰り返すことで、容易に均一な深さの第１、第２の貫通溝８４Ａ、８４Ｂを形成することが可能である。すなわち、第３実施形態に係る不揮発性半導体記憶装置１００ｂは、第１実施形態よりも容易に製造することができる。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置１００ｃの具体的構成）
次に、図２１を参照して、第４実施形態に係る不揮発性半導体記憶装置１００ｃの具体的構成を説明する。図２１は、第３実施形態における不揮発性半導体記憶装置１００ｂのロウ方向断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２１に示すように、第４実施形態に係る不揮発性半導体記憶装置１００ｃは、第１〜第３実施形態と異なるメモリトランジスタ層３０Ｃを有する。
メモリトランジスタ層３０Ｃは、第１〜第３実施形態と異なる第１〜第４ワード線導電層３１ａｃ〜３１ｄｃを有する。第１〜第４ワード線導電層３１ａｃ〜３１ｄｃは、金属（例えば、アルミニウム（Ａｌ））を含むように構成されている。なお、第１〜第４ワード線導電層３１ａｃ〜３１ｄｃは、第１実施形態と同様の形状をもつ第１〜第４底部３１１ａ’〜３１１ｄ’、及び第１〜第４側部３１２ａ’〜３１２ｄ’を有する。
（第４実施形態に係る不揮発性半導体記憶装置１００ｃの製造工程）
次に、図２２〜図２４を参照して、第４実施形態に係る不揮発性半導体記憶装置１００ｃの製造工程について説明する。
先ず、第１実施形態の図１５に示す工程まで行う。続いて、ドレイン側ホール４６の上方に位置する第１コンタクトホール７１ａ内を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させる。この工程により、ドレイン側柱状半導体層４７の上方にも、層間絶縁層６１が形成される。
続いて、図２２に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄの側部３１２ａ〜３１２ｄの上面を露出させるように溝８７を形成する。次に、図２３に示すように、溝８７内に、５ｎｍ程度のチタン（Ｔｉ）層８８、及びアルミニウム（Ａｌ）層８９を堆積させる。
続いて、図２４に示すように、熱処理することで、アルミニウム層８９からポリシリコンにて構成された第１〜第４ワード線導電層３１ａ〜３１ｄにアルミニウムを多量に含有させる。この工程により、第４実施形態に係る金属を含む第１〜第４ワード線導電層３１ａｃ〜３１ａｄが形成される。図２３に示す工程に続き、溝８７を酸化シリコン（ＳｉＯ２）にて埋めた後、第１実施形態と同様の工程を行なうことにより、図２１に示す第４実施形態に係る不揮発性半導体記憶装置１００ｃが形成される。
（第４実施形態に係る不揮発性半導体記憶装置１００ｃの効果）
次に、第４実施形態に係る不揮発性半導体記憶装置１００ｃの効果について説明する。第４実施形態に係る不揮発性半導体記憶装置１００ｃは、第１実施形態と略同様の構成を有する。したがって、第４実施形態に係る不揮発性半導体記憶装置１００ｃは、第１実施形態と同様の効果を奏する。
さらに、第４実施形態に係る不揮発性半導体記憶装置１００ｃにおいて、第１〜第４ワード線導電層３１ａｃ〜３１ｄｃは、金属（例えば、アルミニウム（Ａｌ））を含むように構成されている。したがって、第４実施形態に係る不揮発性半導体記憶装置１００ｃにおける第１〜第４ワード線導電層３１ａｃ〜３１ｄｃは、第１実施形態よりも低抵抗とすることができる。
また、第１〜第４ワード線導電層３１ａｃ〜３１ｄｃは、第１実施形態と同様に第１〜第４側部３１２ａ’〜３１２ｄ’を有する。したがって、図２２に示す工程のように、第４実施形態に係る不揮発性半導体記憶装置１００ｃは、第１〜第４側部３１２ａ’〜３１２ｄ’の上面にてアルミニウム層８９と第１〜第４ワード線導電層３１ａｃ〜３１ｄｃとを接触させることができる。
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置１００ｄの具体的構成）
次に、図２５及び図２６を参照して、第５実施形態に係る不揮発性半導体記憶装置１００ｄの具体的構成を説明する。図２５は、第５実施形態に係る不揮発性半導体記憶装置１００ｄの
ロウ方向断面図である。図２６は、図２５のＢ部拡大図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２５に示すように、第５実施形態に係る不揮発性半導体記憶装置１００ｄは、第１〜第４実施形態と異なる突出層５０Ｃ、及びメモリトランジスタ層３０Ｄを有する。
突出層５０Ｃは、階段状に、且つその突出層５０Ｃのロウ方向の幅が下層から上層へと大きくなるように形成されている。図２６に示すように、突出層５０Ｃは、第１突出層５０Ｃ１、及び第２突出層５０Ｃ２にて構成されている。第１突出層５０Ｃ１は、第１実施形態の突出層５０と同様の構成を有する。第２突出層５０Ｃ２は、第１突出層５０Ｃ１の上部に形成されている。ロウ方向の第２突出層５０Ｃ２の幅は、ロウ方向第１突出層５０Ｃ１の幅よりも大きくなるように形成されている。
メモリトランジスタ層３０Ｄは、第１実施形態と同様に、ソース側選択トランジスタ層２０の上面に、第１〜第４ワード線導電層３１ａ〜３１ｄ、第１〜第４ワード線間絶縁層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３の積層構造を有する。さらに、メモリトランジスタ層３０Ｄは、メモリ保護絶縁層３３上に、交互に積層された第５〜第８ワード線導電層３１ｅ〜３１ｈ、第５〜第８ワード線間絶縁層３２ｅ〜３２ｈ、及びメモリ分離絶縁層３３ａの積層構造を有する。
第１〜第４ワード線導電層３１ａ〜３１ｄ、第１〜第４ワード線間絶縁層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３は、第１実施形態と同様に構成されている。すなわち、例えば、第１〜第４ワード線導電層３１ａ〜３１ｄの第１〜第４側部３１２ａ〜３１２ｄは、第１突出層５０Ｃ１に沿って半導体基板Ｂａに対して直交上方に延びるように形成されている。
第５〜第８ワード線導電層３１ｅ〜３１ｈは、図２４に示す断面形状にて、上方に開口を向ける「コの字」状（凹型）となるように形成されている。第５〜第８ワード線導電層３１ｅ〜３１ｈは、第５〜第８底部３１１ｅ〜３１１ｈ、及び第５〜第８側部３１２ｅ〜３１２ｈを有する。
第５〜第８底部３１１ｅ〜３１１ｈは、半導体基板Ｂａに対して平行に延びるように形成されている。第５底部３１１ｅのロウ方向の幅は、第４底部３１１ｄのロウ方向の幅よりも短い。第６底部３１１ｆのロウ方向の幅は、第５底部３１１ｅのロウ方向の幅よりも短い。第７底部３１１ｇのロウ方向の幅は、第６底部３１１ｆのロウ方向の幅よりも短い。第８底部３１１ｈのロウ方向の幅は、第７底部３１１ｆのロウ方向の幅よりも短い。
第５〜第８側部３１２ｅ〜３１２ｈは、第５〜第８底部３１１ｅ〜３１１ｈのロウ方向の端部にて第２突出層５０Ｃ２に沿って半導体基板Ｂａに対して直交方向上方に延びるように形成されている。第５〜第８側部３１２ｅ〜３１２ｈの上面は、所定の高さで揃うように形成されている。
また、メモリトランジスタ層３０Ｄは、第１〜第４実施形態と異なるメモリホール３４’、メモリゲート絶縁層３５’、及びメモリ柱状半導体層３６’を有する。メモリホール３４’は、メモリ分離絶縁層３３ａ、メモリ分離絶縁層３３、第１〜第８ワード線導電層３１ａ〜３１ｈ、第１〜第８ワード線間絶縁層３２ａ〜３２ｈを貫通するように形成されている。メモリゲート絶縁層３５’は、このメモリホール３４’に面する側壁に形成されている。メモリ柱状半導体層３６’は、このメモリゲート絶縁層３５’に接してメモリホール３４’を埋めるように形成されている。
また、不揮発性半導体記憶装置１００ｄは、第１〜第４実施形態と異なる第１〜第１１コンタクトホール７１ａ’〜７１ｋ’を有する。
第１コンタクトホール７１ａ’は、ソース側導電層２２の上面に達するように形成されている。第１コンタクトホール７１ａ’は、層間絶縁層６１、層間絶縁層４４、ドレイン側第１絶縁層４１、第２突出層５０Ｃ２、第１突出層５０Ｃ１、ソース側分離絶縁層２４、及びソース側第２絶縁層２３を貫通するように形成されている。
第２〜第５コンタクトホール７１ｂ’〜 ７１ｅ’は、第１〜第４ワード線導電層３１ａ〜３１ｄの第１〜第４側部３１２ａ〜３１２ｄの上面に達するように形成されている。第２〜第５コンタクトホール７１ｂ’〜 ７１ｅ’は、層間絶縁層６１、層間絶縁層４４、ドレイン側第１絶縁層４１、及び第２突出層５０Ｃ２を貫通するように形成されている。
第６〜第９コンタクトホール７１ｆ’〜 ７１ｉ’は、第５〜第８ワード線導電層３１ｅ〜３１ｈの第５〜第８側部３１２ｅ〜３１２ｈの上面に達するように形成されている。第６〜第９コンタクトホール７１ｆ’〜 ７１ｉ’は、層間絶縁層６１、層間絶縁層４４、及びドレイン側第１絶縁層４１を貫通するように形成されている。
第１０コンタクトホール７１ｊ’は、ソース側導電層４２の上面に達するように形成されている。第１０コンタクトホール７１ｊ’は、層間絶縁層６１、及びドレイン側第２絶縁層４３を貫通するように形成されている。
第１１コンタクトホール７１ｋ’は、ドレイン側柱状半導体層４７の上面に達するように形成されている。第１１コンタクトホール７１ｋ’は、層間絶縁層６１を貫通するように形成されている。
第１〜第１１コンタクトホール７１ａ’〜７１ｋ’内には、コンタクト層７２’が形成されている。コンタクト層７２’は、バリアメタル層７３’、及びメタル層７４’を有する。バリアメタル層７３’は、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。メタル層７４’は、タングステン（Ｗ）にて構成されている。
また、不揮発性半導体記憶装置１００ｄは、第１〜第１１コンタクトホール７１ａ’〜７１ｋ’に整合する位置に設けられ且つ層間絶縁層６２を貫通するように形成された第１〜第１１溝７５ａ’〜７５ｋ’を有する。第１〜第１１溝７５ａ’〜７５ｋ’内には、配線層７６’が形成されている。
配線層７６’は、バリアメタル層７７’、及びメタル層７８’を有する。バリアメタル層７７’は、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。メタル層７８’は、タングステン（Ｗ）にて構成されている。
（第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程）
次に、図２７〜図２９を参照して、第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程について説明する。図２７〜図２９は、第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程を示すロウ方向断面図である。
先ず、第１実施形態の図８〜図１１Ａ及び図１１Ｂに示す工程を行う。なお、第１実施形態の図８〜図１１Ａ及び図１１Ｂに示す工程で形成される突出層５０は、第５実施形態の第１突出層５０Ｃ１として機能する。
続いて、図２７に示すように、第１突出層５０Ｃ１の上面に第２突出層５０Ｃ２を形成する。ここで、第２突出層５０Ｃ２のロウ方向の幅は、第１突出層５０Ｃ１のロウ方向の幅よりも長くなるように設定する。つまり、図２７に示す工程を経て、第１突出層５０Ｃ１、及び第２突出層５０Ｃ２にて、階段状に且つそのロウ方向の幅が下層から上層へと大きくなる突出層５０Ｃが形成される。
次に、図２８に示すように、メモリ分離絶縁層３３の上面、第２突出層５０Ｃ２の上面及び側面を覆うように、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を交互に積層させた後、窒化シリコン（ＳｉＮ）を堆積させる。この工程により、第５〜第８ポリシリコン層８２ｅ〜８２ｈ、第５〜第８酸化シリコン層８３ｅ〜８３ｈ、及び窒化シリコン層８４ａが形成される。
続いて、図２９に示すように、ＣＭＰにより第２突出層５０Ｃ２の上面まで、第５〜第８ポリシリコン層８２ｅ〜８２ｈ、第５〜第８酸化シリコン層８３ｅ〜８３ｈ、及び窒化シリコン層８４ａを研磨する。この工程を経て、第５〜第８ポリシリコン層８２ｅ〜８２ｈは、第５〜第８ワード線導電層３１ｅ〜３１ｈとなる。第５〜第８酸化シリコン層８３ｅ〜８３ｈは、第５〜第８ワード線間絶縁層３２ｅ〜３２ｈとなる。窒化シリコン層８４ａは、メモリ分離絶縁層３３ａとなる。なお、図２９に示すＣＭＰの工程において、第２突出層５０Ｃ２の側壁層５２Ｃ２（窒化シリコン）は、ＣＭＰのストッパーとして機能する。図２９に示す工程の後、第１実施形態と同様の工程を経て、図２５及び図２６に示す第５実施形態に係る不揮発性半導体記憶装置１００ｄが形成される。
（第５実施形態に係る不揮発性半導体記憶装置１００ｄの効果）
次に、第５実施形態に係る不揮発性半導体記憶装置１００ｄの効果を説明する。第５実施形態に係る不揮発性半導体記憶装置１００ｄは、第１実施形態と同様の構成を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置１００ｄは、第１実施形態と同様の効果を奏する。
第５実施形態に係る不揮発性半導体記憶装置１００ｄは、第１実施形態の第１〜第４ワード線導電層３１ａ〜３１ｄに加えて、第５〜第８ワード線導電層３１ｅ〜３１ｈを有する。したがって、第５実施形態に係る不揮発性半導体記憶装置１００ｄは、第１実施形態よりも高集積化された構造を有する。
［その他の実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、第５実施形態において、メモリトランジスタ層３０Ｄは、第１〜第８ワード線導電層３１ａ〜３１ｈを設けている。また、突出層５０Ｃは、階段状に、且つその突出層５０Ｃのロウ方向の幅が下層から上層へと大きくなるように形成されており、第１突出層５０Ｃ１、及び第２突出層５０Ｃ２にて構成されている（２段の階段状の構成）。しかしながら、本発明は、このような第５実施形態の構成に限られるものではない。メモリトランジスタ層は、さらに複数層（９以上の層）のワード線導電層を有するものであってもよい。突出層は、２段の階段状に限られず、さらに複数段（３段以上）の階段状に形成されていてもよい。
例えば、第３実施形態に係るメモリトランジスタ層３０Ｂ及び突出層５０Ｂの構成は、第２、第４、及び第５実施形態の構成にも適応可能である。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。 第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。 第１実施形態における一つのメモリストリングスＭＳの回路図である。 第１実施形態における不揮発性半導体記憶装置１００の断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００におけるソース側選択トランジスタ層２０に含まれる導電層、メモリトランジスタ層３０に含まれる導電層、及びドレイン側選択トランジスタ層４０に含まれる導電層の形成領域ＡＲを示す上面図である。 第１実施形態に係るメモリトランジスタ層３０及び突出層５０の概略上面図である。 図４の一部拡大図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程上面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程上面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程上面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。 第２実施形態における不揮発性半導体記憶装置１００ａの断面図である。 第３実施形態に係る不揮発性半導体記憶装置１００ｂのメモリトランジスタ層３０Ｂの概略上面図である。 図１７Ａの拡大図である。 メモリトランジスタ層３０Ｂ、コンタクト層７２ａ、及び配線層７６ａを示す上面概略図である。 各第１〜第４ワード線導電層３１ａｂ〜３１ｄｂを示す上面概略図である。 第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程上面図である。 第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程上面図である。 第３実施形態に係る不揮発性半導体記憶装置１００ｂの製造工程上面図である。 第４実施形態における不揮発性半導体記憶装置１００ｃの断面図である。 第４実施形態に係る不揮発性半導体記憶装置１００ｃの製造工程断面図である。 第４実施形態に係る不揮発性半導体記憶装置１００ｃの製造工程断面図である。 第４実施形態に係る不揮発性半導体記憶装置１００ｃの製造工程断面図である。 第５実施形態における不揮発性半導体記憶装置１００ｄの断面図である。 図２５のＢ部拡大図である。 第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程断面図である。 第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程断面図である。 第５実施形態に係る不揮発性半導体記憶装置１００ｄの製造工程断面図である。
符号の説明
１００、１００ａ〜１００ｄ…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０、３０Ａ〜３０Ｄ…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、５０、５０Ａ〜５０Ｃ…突出層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備える不揮発性半導体記憶装置であって、
    基板に対して上方に突出して形成された突出層を備え、
    前記メモリストリングスは、
    前記基板上に積層された複数の導電層と、
    当該複数の導電層を貫通するように形成された半導体層と、
    前記導電層と前記半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
    前記複数の導電層は、
    前記基板に対して平行に延びる底部と、
    当該底部の端部にて前記突出層に沿って前記基板に対して上方に延びる側部とを備え、
    前記基板に平行な第１方向の前記突出層の幅は、積層方向の前記突出層の長さ以下であり、
    前記複数の導電層は、前記突出層を取り囲むように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備える不揮発性半導体記憶装置であって、
    基板に対して上方に突出して形成された突出層を備え、
    前記メモリストリングスは、
    前記基板上に積層された複数の導電層と、
    当該複数の導電層を貫通するように形成された半導体層と、
    前記導電層と前記半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
    前記複数の導電層は、
    前記基板に対して平行に延びる底部と、
    当該底部の端部にて前記突出層に沿って前記基板に対して上方に延びる側部とを備え、
    前記基板に平行な第１方向の前記突出層の幅は、積層方向の前記突出層の長さ以下であり、
    前記突出層は、階段状に、且つ当該突出層の前記第１方向の幅が下層から上層へと大きくなるように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記突出層は、台形状に形成され、
    前記側部は、前記突出層に沿って前記基板に対して所定の角度をもって傾斜して上方に延びるように形成されている
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
    基板に平行な第１方向の幅が積層方向の長さ以下であり且つ前記基板に対して上方に突出する突出層を形成する工程と、
    前記基板上に前記突出層を覆うように複数の導電層を積層する工程と、
    積層した複数の前記導電層を前記突出層の上面まで平坦化する工程とを備え、
    前記複数の導電層を、前記突出層を取り囲むように形成する
    ことを特徴とする不揮発性半導体記憶装置の製造方法。
  5. 電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
    基板に平行な第１方向の幅が積層方向の長さ以下であり且つ前記基板に対して上方に突出する突出層を形成する工程と、
    前記基板上に前記突出層を覆うように複数の導電層を積層する工程と、
    積層した複数の前記導電層を前記突出層の上面まで平坦化する工程とを備え、
    前記突出層を、階段状に、且つ当該突出層の前記第１方向の幅が下層から上層へと大きくなるように形成する
    ことを特徴とする不揮発性半導体記憶装置の製造方法。
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