JP4445514B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に垂直方向に積層された複数のメモリセルを備えた半導体記憶装置に関する。
半導体素子の高密度化に伴い、半導体素子の微細化が進められている。しかし、半導体素子の製造工程における露光限界、及び加工限界に伴い、平面方向での高密度化が困難となり、垂直方向にメモリセルを積層して高密度化を図る試みがなされている。
ところが、メモリセルを垂直方向に積層することが可能であったとしても、周辺回路とメモリセルとを電気的に接続するコンタクトを如何に形成するかが問題である。その１つの解決手段としては、垂直方向に積層された複数のメモリセルに対して、１つずつビアホールを形成し、このビアホールにコンタクトを形成するという方法がある。
この方法は、コンタクトを形成する度に、露光・現像工程、及び加工工程を繰り返さなければならいため、歩留まりの低下、及び製造コストの増加を引き起こしてしまう。さらに、メモリセルの積層数が増えると、コンタクト数が増えるとともにビアホールの深さも深くなる。この結果、コンタクトの合わせずれにより、配線がショートしてしまう。
また、この種の関連技術として、垂直方向に積層された複数のメモリセルを備えた不揮発性半導体記憶装置において、非選択メモリセルへの誤書き込みを防ぐ技術が開示されている（特許文献１参照）。
特開２００５−８５９３８号公報
本発明は、メモリセルアレイの高密度化を図るとともに、メモリセルアレイと周辺回路との電気的接続が容易である半導体記憶装置を提供する。
本発明の一視点に係る半導体記憶装置は、メモリセルアレイ領域と周辺回路領域とを有する基板と、前記メモリセルアレイ領域に設けられ、かつ垂直方向に積層された複数のメモリセルを有するメモリセルアレイと、前記周辺回路領域に設けられ、かつ前記メモリセルアレイに電気信号を供給する周辺回路と、前記メモリセルアレイ領域に対応する基板上に設けられ、かつ前記メモリセルアレイに電気的に接続され、かつ絶縁層を介して積層された複数の配線層と、前記複数の配線層上にそれぞれ設けられ、かつ前記周辺回路に電気的に接続された複数のコンタクトとを具備する。前記複数の配線層の各々は、水平方向に延在する第１の部分と、前記第１の部分の一端から垂直方向に対して前記周辺回路に近づくように斜め方向に延在する第２の部分とを有する。前記メモリセルアレイの底面は、前記周辺回路の底面より低く設定される。
本発明によれば、メモリセルアレイの高密度化を図るとともに、メモリセルアレイと周辺回路との電気的接続が容易である半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
［１．ＮＡＮＤ型フラッシュメモリ１０の基本構成］
まず、ＮＡＮＤ型フラッシュメモリ１０の基本構成について説明する。図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。図３は、図１に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。
ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ領域、及び周辺回路領域を備えている。メモリセルアレイ領域には、複数のメモリセルトランジスタＣＴを含むメモリセルアレイ部１１が設けられている。メモリセルアレイ部１１の周囲に対応する周辺回路領域には、メモリセルトランジスタＣＴに書き込み電圧などを供給する周辺回路１２−１及び１２−２が設けられている。
メモリセルアレイ領域に対応する基板１３の表面領域には、Ｎ＋型拡散領域１４が設けられている。基板１３としては、例えば単結晶のシリコン（Ｓｉ）が用いられる。Ｎ＋型拡散領域１４は、基板１３に高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成される。Ｎ＋型拡散領域１４は、メモリセルアレイの共通ソース線となる。
Ｎ＋型拡散領域１４上には、Ｘ方向に細長いパターンをなして配列された複数のゲート配線積層体１５が設けられている。各ゲート配線積層体１５は、層間絶縁層１６により互いに電気的に分離された複数のゲート配線層１７を備えている。層間絶縁層１６としては、例えば酸化シリコンが用いられる。ゲート配線層１７としては、多結晶シリコン、金属（例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、或いは銅（Ｃｕ））、又はそれらのシリサイドが用いられる。
積層された複数のゲート配線層１７は、最下部及び最上部のものがそれぞれＮＡＮＤセルユニットの選択ゲートトランジスタのゲート配線である選択ゲート線ＳＧＳ，ＳＧＤであり、それら選択ゲート線の間に配置されたゲート配線層がメモリセルトランジスタＣＴの制御ゲート配線ＣＧを構成する。また、この制御ゲート配線ＣＧは、ワード線ＷＬに対応する。なお、本実施形態では、１ＮＡＮＤセルユニットが３本の制御ゲート配線を有する構成を示しているが、これに限定されるものではない。
選択ゲート線ＳＧＳ，ＳＧＤとなるゲート配線層１７の膜厚（ゲート長に対応する）は、これらに挟まれるメモリセルトランジスタＣＴの制御ゲート配線ＣＧのそれに比べて大きく設定される。これは、選択ゲートトランジスタのカットオフ特性を良好なものとするためである。
ゲート配線積層体１５のＹ方向の両側面にはそれぞれ、内部に絶縁性の電荷蓄積層を有するゲート絶縁膜１８が設けられている。これらのゲート絶縁膜１８を介してゲート配線積層体１５の両側面にそれぞれ対向するように、メモリセルトランジスタＣＴの活性層となる複数の半導体ピラー２２が設けられている。本実施形態では、例えば、ゲート配線積層体１５の一側面には、３つの半導体ピラー２２が設けられている。この３つの半導体ピラー２２は、Ｘ方向に所定ピッチで配置されている。各半導体ピラー２２は、ゲート配線積層体１５と同程度の高さを有している。
さらに、半導体ピラー２２は、下から順に、Ｎ＋型半導体層２２Ａ、Ｐ−型半導体層２２Ｂ、Ｎ−型半導体層２２Ｃ、Ｐ−型半導体層２２Ｄ、Ｎ＋型半導体層２２Ｅから構成されている。Ｐ−型半導体層２２Ｂ及び２２Ｄは、半導体ピラー２２に低濃度のＰ−型不純物（ホウ素（Ｂ）等）を導入して形成される。Ｎ−型半導体層２２Ｃは、半導体ピラー２２に低濃度のＮ−型不純物を導入して形成される。
Ｐ−型半導体層２２Ｂは、半導体ピラー２２のうち、選択ゲート線ＳＧＳに対向する部分に形成されており、選択ゲートトランジスタＳＴ２のチャネル領域として機能する。Ｐ−型半導体層２２Ｄは、選択ゲート線ＳＧＤに対向する部分に形成されており、選択ゲートトランジスタＳＴ１のチャネル領域として機能する。Ｎ＋型半導体層２２Ａは、Ｎ＋型拡散領域１４とＰ−型半導体層２２Ｂとの間に形成されており、選択ゲートトランジスタＳＴ２のソース領域として機能する。Ｎ＋型半導体層２２Ｅは、Ｐ−型半導体層２２Ｄ上に形成されており、選択ゲートトランジスタＳＴ１のドレイン領域として機能する。
Ｎ−型半導体層２２Ｃは、Ｐ−型半導体層２２Ｂと２２Ｄとの間に形成され、メモリセルトランジスタＣＴの制御ゲート配線ＣＧに対向する部分に形成されている。Ｎ−型半導体層２２Ｃは、メモリセルトランジスタＣＴの活性層として機能する。
図３に示したＮＡＮＤ型フラッシュメモリ１０において、１つの制御ゲート配線ＣＧと、これにゲート絶縁膜１８を挟んで対向するＮ−型半導体層２２Ｃとが、１つの電気的書き換え可能な不揮発性メモリセルとなる。すなわち、メモリセルは、制御ゲート配線ＣＧの膜厚をゲート長（チャネル長）とする縦型セルとなり、これが複数個縦積みされてＮＡＮＤセルユニットが構成される。
図４は、１つのメモリセルトランジスタＣＴの構成を示す断面図である。ゲート絶縁膜１８は、電荷を捕捉（trap）して蓄積する電荷蓄積層２０を備えた積層絶縁膜であり、積層絶縁膜の中間層が電荷蓄積層２０に対応する。電荷蓄積層２０としては、例えば窒化シリコンが用いられる。
絶縁膜２１は、電荷蓄積層２０にＮ−型半導体層２２Ｃから電荷を蓄積する際、又は電荷蓄積層２０に蓄積された電荷がＮ−型半導体層２２Ｃへ拡散する際に電位障壁となる。この絶縁膜２１としては、例えば酸化シリコンが用いられる。絶縁膜１９は、電荷蓄積層２０と制御ゲート配線ＣＧとの間に配置され、電荷蓄積層２０に蓄積された電荷のゲート配線への拡散を防止する。絶縁膜１９としては、例えば酸化シリコンが用いられる。
このように、ゲート絶縁膜１８としては、例えばＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層絶縁膜）が用いられる。但し、電荷蓄積層２０として窒化シリコン以外の絶縁膜を用いることも可能であるし、絶縁膜１９及び２１として酸化シリコンより誘電率の高い絶縁膜を用いることも可能である。
本実施形態のメモリセルトは、ゲート絶縁膜１８内にシリコン窒化膜からなる電荷蓄積層２０を備えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルである。このメモリセルでは、電荷蓄積層２０を含むゲート絶縁膜全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲートを分離するプロセスが必要ない。すなわち、ゲート絶縁膜１８は、ゲート配線積層体１５の側面全体に形成すればよく、パターニングの必要がない。これにより、容易に縦型メモリセルを複数個縦積みしたＮＡＮＤセルユニットを実現することが可能となる。
ＭＯＮＯＳ型メモリセルは、電荷蓄積層２０に電荷（電子）を捕捉し蓄積する。電荷を捕捉する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕捉することができる。
電荷蓄積層２０には、チャネル領域から電子が注入される。電荷蓄積層２０に注入された電子は、この電荷蓄積層２０のトラップに捕捉される。トラップに捕捉された電子は、簡単にはトラップから脱出することができず、そのまま安定することになる。そして、電荷蓄積層２０の電荷量に応じてメモリセルの閾値電圧が変化するため、この閾値電圧のレベルによってデータ“０”、データ“１”を判別することで、メモリセルにデータを記憶する。
ＮＡＮＤセルユニットの上部は、絶縁層（図示せず）で覆われ、この絶縁層上にＹ方向に延在するビット線ＢＬが設けられる。そして、ビット線ＢＬは、コンタクトを介して、半導体ピラー２２（具体的には、Ｎ＋型半導体層２２Ｅ）の上部に電気的に接続される。また、ビット線ＢＬは、周辺回路１２−２に接続されている。なお、本実施形態では、１つのゲート配線積層体１５の両側面に半導体ピラー２２が設けられており、１つのゲート配線積層体１５がＹ方向に隣接する２つのＮＡＮＤセルユニットで共用されている。このため、ビット線ＢＬ１とビット線ＢＬ２とは、Ｙ方向に配列された複数のＮＡＮＤセルユニットに交互に接続される。
図５は、図３に示したＮＡＮＤ型フラッシュメモリ１０の回路図である。１つのＮＡＮＤセルユニットは、直列に接続された複数のメモリセルトランジスタＣＴ（本実施形態では、３個のメモリセルトランジスタＣＴ）からなるメモリセル列と、一対の選択ゲートトランジスタＳＴ１，ＳＴ２とにより構成されている。選択ゲートトランジスタＳＴ１は、メモリセル列の一端（ドレイン側）に直列に接続されている。選択ゲートトランジスタＳＴ２は、メモリセル列の他端（ソース側）に直列に接続されている。
メモリセルトランジスタＣＴの制御ゲート配線は、行方向に延在するワード線ＷＬとして機能する。選択ゲートトランジスタＳＴ２のソース端子には、行方向に延在する共通ソース線ＳＬが接続されている。選択ゲート線ＳＧＤ，ＳＧＳは、選択ゲートトランジスタＳＴ１，ＳＴ２のオン／オフを制御するために設けられている。選択ゲートトランジスタＳＴ１，ＳＴ２は、データ書き込み及びデータ読み出しの際に、ユニット内のメモリセルトランジスタＣＴに所定の電位を供給するためのゲートとして機能する。このＮＡＮＤセルユニットが行列状に複数個配置されてメモリセルアレイが構成されている。
ところで、図２に示すように、メモリセルアレイ部１１は、基板１３のメモリセルアレイ領域を掘り下げて開口部２３を形成し、この開口部２３内に形成される。周辺回路１２−１及び１２−２は、周辺回路領域に対応する基板１３の上面に配置される。すなわち、周辺回路１２−１及び１２−２が配置される周辺回路領域の基板１３上面は、周辺回路１２−１及び１２−２の底面に対応する。或いは、周辺回路領域に対応する基板のみに半導体層を積層することで、基板上に半導体層に囲まれたメモリセルアレイ用の開口部を形成してもよい。この場合は、半導体層上に周辺回路が配置され、開口部内にメモリセルアレイ部１１が配置される。
従って、メモリセルアレイ部１１の底面は、周辺回路１２−１及び１２−２の底面より低く設定される。また、周辺回路領域に対応する基板１３上面は、ゲート配線積層体１５の上面とほぼ同じ位置に設定される。
ゲート配線積層体１５に含まれる複数のゲート配線層１７はそれぞれ、水平方向に延在する第１の配線部分１７Ａと、この第１の配線部分１７Ａの一端から垂直方向に延在し、かつ基板１３の上面まで延在する第２の配線部分１７Ｂとから構成されている。また、第１の配線部分１７Ａと第２の配線部分１７Ｂとは、同一の層で構成される。
ゲート配線積層体１５の上面（第２の配線部分１７Ｂの上端に対応する）には、ゲート配線層１７に対応する数のコンタクト３４が設けられている。コンタクト３４は、配線３５を介して周辺回路１２−１に電気的に接続される。
このように、ゲート配線層１７の上端は、同一の層構造を用いて基板１３上面まで引き出されている。また、周辺回路が形成される基板１３上面が、ゲート配線積層体１５の上面とほぼ同じ位置に配置される。従って、従来、ゲート配線積層体にビアホールを開口し、このビアホールに導電体を埋め込んで形成されていたコンタクトが不要となる。この結果、ゲート配線層１７と周辺回路１２−１との接続が容易となる。
［２．ＮＡＮＤ型フラッシュメモリ１０の動作］
次に、このように構成されたＮＡＮＤ型フラッシュメモリ１０のデータ書き込み動作、データ読み出し動作、及びデータ消去動作について説明する。
データ書き込み時には、選択されたメモリセル（選択メモリセル）のワード線ＷＬに正の書き込み電圧Ｖpgmを印加し、非選択メモリセルのワード線ＷＬに正の中間電圧Ｖpass（＜Ｖpgm）を印加する。そして、ドレイン側の選択ゲート線ＳＧＤに電源電圧ＶＣＣを印加して選択ゲートトランジスタＳＴ１をオン状態にし、ソース側の選択ゲート線ＳＧＳに接地電圧ＶＳＳ（０Ｖ）を印加して選択ゲートトランジスタＳＴ２をカットオフ状態にする。そして、選択ビット線ＢＬには、書き込むデータに応じて、０Ｖ或いはＶＣＣ（例えば３Ｖ）を印加する。
こうすることにより、選択ゲートトランジスタＳＴ１及びＮＡＮＤセルユニット内の非選択メモリセルが導通状態となり、選択メモリセルのチャネル領域にビット線電圧が伝達され、メモリセルの閾値電圧がシフトする。
例えば“０”を書き込む場合、ビット線ＢＬに０Ｖを印加する。すると、メモリセルのチャネル領域と制御ゲート配線ＣＧとの間に高電界が発生するため、電荷蓄積層２０に電子が注入され、閾値電圧は正方向にシフトする。
一方、“１”書き込みは、メモリセルの閾値電圧を変化させずに維持（消去状態を維持）する状態であり、メモリセルの制御ゲート配線ＣＧに正の高電圧Ｖpgmが印加されても電荷蓄積層２０に電子が注入されないようにする。このため、ビット線ＢＬに電源電圧ＶＣＣを印加する。そして、書き込みの初期にメモリセルのチャネル領域に電源電圧ＶＣＣが充電された後、選択ワード線ＷＬに書き込み電圧Ｖpgm、非選択ワード線ＷＬに中間電圧Ｖpassを印加する。
すると、制御ゲート配線ＣＧとチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線ＳＧＤはビット線ＢＬとともに電源電圧ＶＣＣであるため選択ゲートトランジスタＳＴ１がカットオフ状態となる。すなわち、選択メモリセルのチャネル領域は、フローティング状態となる。これにより、メモリセルに電子は注入されず、閾値電圧は変化しない。
データ読み出し時には、選択ゲート線ＳＧＤ，ＳＧＳに選択ゲートトランジスタＳＴ１，ＳＴ２をオン状態にする正電圧を印加し、選択ワード線ＷＬに例えば０Ｖを印加し、非選択ワード線ＷＬに選択メモリセルをオン状態にする読み出し電圧Ｖreadを印加する。ソース線ＳＬは、０Ｖである。例えばビット線ＢＬは、予め所定の電圧ＶＢＬにプリチャージした後、フローティング状態に保持する。
これにより、選択ゲートトランジスタＳＴ１，ＳＴ２及び非選択メモリセルは導通状態になるため、選択メモリセルの閾値電圧が正か負かでビット線ＢＬの電圧は決まり、この電圧を検知することでデータ読み出しが可能となる。
データ消去は、ブロック単位で行なわれる。データ消去時には、選択ゲート線ＳＧＤ，ＳＧＳ及びビット線ＢＬをフローティング状態にし、選択されたブロック内の全てのワード線ＷＬに０Ｖを印加し、ソース線ＳＬに正の消去電圧Ｖeraを印加する。これにより、選択ブロック内の電荷蓄積層２０が保持する電子がチャネル領域に放出される。この結果、これらのメモリセルの閾値電圧が負方向にシフトする。
一方、非選択ブロック内の全てのワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳ、及びビット線ＢＬは、フローティング状態にする。これにより、非選択ブロックでは、ワード線ＷＬがチャネル領域との容量結合により消去電圧Ｖera近くまで上昇するため、消去動作が行われない。
［３．ＮＡＮＤ型フラッシュメモリ１０の製造方法］
次に、ＮＡＮＤ型フラッシュメモリ１０の製造方法の一例について説明する。まず、図６に示すように、リソグラフィ工程及びＲＩＥ（Reactive Ion Etching）法を用いて、メモリセルアレイ領域に対応する基板１３内に、ゲート配線積層体１５の高さと同程度の深さを有する開口部２３を形成する。続いて、メモリセルアレイ領域に対応する基板１３内に、Ｎ＋型不純物を導入して、Ｎ＋型拡散領域１４を形成する。
続いて、図７に示すように、基板１３全面にストッパー層３１を堆積し、階段状のストッパー層３１を形成する。このストッパー層３１としては、例えば窒化シリコンが用いられる。ストッパー層３１は、周辺回路領域に堆積されたゲート配線積層体を除去する際のストッパーとして機能するとともに、Ｎ＋型拡散領域１４とゲート配線層１７とを電気的に分離する層間絶縁層１６として機能する。
続いて、図８に示すように、ストッパー層３１上に、ゲート配線層１７及び層間絶縁層１６を順に堆積する。同様に、この堆積工程を繰り返し、層間絶縁層１６により互いに電気的に分離された複数のゲート配線層１７を形成する。これにより、階段状のゲート配線積層体が形成される。
続いて、図９に示すように、最上層の層間絶縁層１６上に、ストッパー層３２を堆積し、階段状のストッパー層３２を形成する。このストッパー層３２としては、例えば窒化シリコンが用いられる。続いて、図１０に示すように、リソグラフィ工程及びＲＩＥ法を用いてストッパー層３２を選択的にエッチングし、周辺回路領域のストッパー層３２と、層間絶縁層１６の側面のストッパー層３２とを除去する。
続いて、図１１に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ストッパー層３１及び３２をストッパーとして装置全面を平坦化する。これにより、基板１３上面より高い位置にあるゲート配線積層体が除去され、周辺回路領域とメモリセルアレイ領域との上面が同じ位置になる。
続いて、図１２に示すように、リソグラフィ工程及びＲＩＥ法を用いてゲート配線積層体を垂直にエッチング加工し、Ｎ＋型拡散領域１４上にＸ方向に細長いパターンをなして配列された複数のゲート配線積層体１５を形成する。なお、図１２には、１つのゲート配線積層体１５のみ示している。
続いて、図１３に示すように、ゲート配線積層体１５のＹ方向の両側面にそれぞれ、ゲート絶縁膜１８を形成する。このゲート絶縁膜１８は、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層絶縁膜）から構成される。
続いて、図１４に示すように、エピタキシャル成長法を用いて、基板１３上に、ゲート配線積層体１５間を埋め込むように、半導体層（Ｎ＋型半導体層２２Ａ、Ｐ−型半導体層２２Ｂ、Ｎ−型半導体層２２Ｃ、Ｐ−型半導体層２２Ｄ、Ｎ＋型半導体層２２Ｅ）を形成する。具体的には、アモルファスシリコンの堆積と不純物の導入とを繰り返すことにより、Ｎ＋型半導体層２２Ａ、Ｐ−型半導体層２２Ｂ、Ｎ−型半導体層２２Ｃ、Ｐ−型半導体層２２Ｄ、Ｎ＋型半導体層２２Ｅを形成する。これにより、基板１３上に、基板１３と結晶軸の揃った半導体層が形成される。
続いて、リソグラフィ工程及びＲＩＥ法を用いて、半導体層を選択的にエッチングし、半導体層をＮＡＮＤセルユニット毎に分離する。これにより、ゲート絶縁膜１８を介してゲート配線積層体１５の両側面にそれぞれ対向する複数の半導体ピラー２２が形成される。
その後、ゲート配線層１７及び半導体ピラー２２に接続される配線を形成する。このようにして、図１乃至図３に示すＮＡＮＤ型フラッシュメモリ１０が形成される。このＮＡＮＤ型フラッシュメモリ１０は、アレイを積層した３次元構造であるので、２次元で配列されたものよりも、より高密度化を図ることが可能となる。
［４．コンタクト３４の配置例］
次に、ゲート配線積層体１５に含まれるゲート配線層１７と周辺回路１２−１とを電気的に接続するコンタクト３４の配置例について説明する。ゲート配線層１７は、その上端が周辺回路１２−１に接続される。このため、ゲート配線積層体１５の上面には、周辺回路１２−１に接続された配線３５とゲート配線層１７とを電気的に接続するコンタクト３４が設けられている。
図１５は、コンタクト３４の配置例を説明するためのゲート配線積層体１５の平面図である。本実施形態では、例えば、ゲート配線層１７の幅が３０ｍｍ、層間絶縁層１６の幅が７０ｍｍ、コンタクト径が１００ｍｍである。
図１５に示すように、複数のゲート配線層１７に接続される複数のコンタクト３４は、ジグザグに配置されている。また、コンタクト３４に接続される配線３５は、コンタクト３４からＹ方向に引き出された後、Ｘ方向に延在して周辺回路１２−１に接続されている。このようにコンタクト３４をジグザグに配置することで、ゲート配線積層体１５の幅Ｗ（Ｙ方向の長さ）を小さくすることができる。
図１６は、コンタクト３４の他の配置例を説明するためのゲート配線積層体１５の平面図である。複数のコンタクト３４は、Ｘ方向に対して斜めに配置されている。そして、コンタクト３４に接続される配線３５は、コンタクト３４からＸ方向に延在して周辺回路１２−１に接続されている。この配置例の場合、配線３５が直線であるため、配線の形成が容易である。
図１７は、配線３５の他の配置例を説明するためのゲート配線積層体１５の平面図である。複数のコンタクト３４は、図１５と同様に、ジグザグに配置されている。そして、コンタクト３４に接続される配線３５は、コンタクト３４からＹ方向に延在して周辺回路１２−１に接続されている。なお、この配置例の場合、周辺回路１２−１は、ゲート配線積層体１５に対してＹ方向に隣接するように配置される。
この配置例では、配線３５が直線であるため、配線の形成が容易である。また、コンタクト３４をジグザグに配置することで、ゲート配線積層体１５の幅Ｗ（Ｙ方向の長さ）を小さくすることができる。
メモリセルの高密度化のためには、ゲート配線層１７及び層間絶縁層１６を薄膜化した方が有利であるのは勿論である。本実施形態の構造を用いることで、層間絶縁層１６を薄くした場合でも、コンタクト３４を配置する際のゲート配線層１７との合わせずれによる短絡を抑制することができる。また、コンタクト径を小さくすることによっても、同様の効果を期待することができる。
［５．半導体ピラー２２の他の構成例］
次に、半導体ピラー２２の他の構成例について説明する。図１８は、半導体ピラー２２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。
図１８のＮＡＮＤ型フラッシュメモリ１０は、ゲート配線積層体１５と半導体ピラー２２とが１：１の関係である構成例である。ゲート配線積層体１５の一側面には、ゲート絶縁膜１８が設けられている。このゲート絶縁膜１８を介してゲート配線積層体１５の一側面に対向するように、半導体ピラー２２が設けられている。このように、ゲート配線積層体１５、ゲート絶縁膜１８、及び半導体ピラー２２をそれぞれ１つ用いて、１つのＮＡＮＤセルユニットが構成されている。
Ｙ方向に隣接するＮＡＮＤセルユニットは、絶縁層３３を介して配置されている。図１８の構成例の場合、Ｙ方向に隣接するＮＡＮＤセルユニットは、同一のビット線ＢＬに接続される。
図１９のＮＡＮＤ型フラッシュメモリ１０は、半導体ピラー２２とゲート絶縁膜１８とが１：１の関係である構成例である。ゲート配線積層体１５のＹ方向の両側面にはそれぞれ、ゲート絶縁膜１８が設けられている。これらのゲート絶縁膜１８を介してゲート配線積層体１５の両側面にそれぞれ対向するように、半導体ピラー２２が設けられている。さらに、Ｙ方向に隣接する半導体ピラー２２は、絶縁層３３を介して配置されている。
図１８及び図１９に示したＮＡＮＤ型フラッシュメモリ１０においても、ＩＩ−ＩＩ線に沿った断面図は、図２と同じである。従って、図１８及び図１９に示したＮＡＮＤ型フラッシュメモリ１０を用いた場合でも、前述した基本構成と同様の効果を得ることができる。
［６．選択ゲートトランジスタの他の構成例］
次に、選択ゲートトランジスタＳＴ１，ＳＴ２の他の構成例について説明する。図２０は、選択ゲートトランジスタＳＴ１，ＳＴ２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。
図３に示した選択ゲートトランジスタＳＴ１，ＳＴ２では、チャネル領域としてＰ−型半導体層２２Ｂ，２２Ｄを用いている。すなわち、図３に示した選択ゲートトランジスタＳＴ１，ＳＴ２は、エンハンスメント型ＦＥＴ（Field Effect Transistor）である。この選択ゲートトランジスタは、バイアスを印加しない時はオフ状態となり、正バイアスを印加するとＰ−型半導体層界面がＮ型に反転してオン状態となる。
一方、図２０に示した選択ゲートトランジスタＳＴ１，ＳＴ２では、チャネル領域としてＮ−型半導体層が用いられる。すなわち、図２０に示した半導体ピラー２２は、全体がＮ−型半導体層により構成されている。従って、図２０に示した選択ゲートトランジスタＳＴ１，ＳＴ２は、ディプレーション型ＦＥＴである。この選択ゲートトランジスタＳＴ１，ＳＴ２は、バイアスを印加しない時はオン状態となり、負バイアスを印加するとチャネル領域が空乏化することでピンチオフしてオフ状態となる。
よって、図２０に示した選択ゲートトランジスタＳＴ１，ＳＴ２を用いた場合でも、オン／オフ電圧を変えることで、図３に示したＮＡＮＤ型フラッシュメモリ１０と同じ動作を行うことが可能である。
図２１は、選択ゲートトランジスタＳＴ１，ＳＴ２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。
制御ゲート配線ＣＧの側面には、ＯＮＯ膜からなるゲート絶縁膜１８が設けられている。一方、選択ゲート線ＳＧＤ及びＳＧＳの側面には、単層のゲート絶縁膜２１（シリコン酸化膜）が設けられている。
図２１の構成例では、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート絶縁膜を薄くすることができる。さらに、このゲート絶縁膜は、窒化膜２０を含まない膜としているので、窒化膜への電荷トラップがなくなり、閾値変動を抑制することができる。これにより、選択ゲートトランジスタＳＴ１，ＳＴ２の動作特性を向上させることができる。
図２０及び図２１に示したＮＡＮＤ型フラッシュメモリ１０においても、ＩＩ−ＩＩ線に沿った断面図は、図２と同じである。従って、図２０及び図２１に示したＮＡＮＤ型フラッシュメモリ１０を用いた場合でも、前述した基本構成と同様の効果を得ることができる。
以上詳述したように本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルを積層した３次元構造を有しているため、２次元でメモリセルを配列したものに比べて、より高密度化を図ることが可能となる。
また、周辺回路領域に対応する基板１３上面と、ゲート配線層１７の上端との位置を同じにすることができるため、ゲート配線をメモリセルアレイの上面に引き出すためのコンタクトが必要ない。これにより、周辺回路１２−１とゲート配線層１７とを接続する配線の形成が容易である。すなわち、縦積みされたメモリセルの積層数に依存することなく、一回の加工でゲート配線積層体１５上に全てのコンタクトを形成することができる。この結果、歩留まりの低下を抑制でき、かつ、製造コストを低減することが可能となる。
また、周辺回路１２−１とゲート配線層１７とを接続するためのコンタクトは、ゲート配線積層体１５の上面に形成されるため、このコンタクトを一回の加工で自由に配置することができる。従って、例えば、コンタクトをジグザグに配置することで、ゲート配線積層体１５の幅を小さくすることができる。これにより、ＮＡＮＤ型フラッシュメモリ１０のＹ方向のサイズを縮小することができる。
（第２の実施形態）
第２の実施形態は、ゲート配線積層体１５の周辺回路１２−１側の側面を、上に向かって幅が大きくなるように斜めにすることで、ゲート配線層１７の上端の面積を大きくするようにしている。
図２２は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の断面図である。なお、図２２は、図１に示したＩＩ−ＩＩ線に沿って切断した断面図である。
ゲート配線積層体１５の周辺回路１２−１側の側面は、ゲート配線積層体１５の面積が上に向かって大きくなるように、垂直方向に対して傾いている。すなわち、ゲート配線層１７を構成する第１の配線部分１７Ａ及び第２の配線部分１７Ｂのうち、第１の配線部分１７Ａは、水平方向に延在しており、第２の配線部分１７Ｂは、第１の配線部分１７Ａの一端から周辺回路１２−１に近づくように、斜め方向に延在している。
ゲート配線積層体１５の断面形状を図２２のようにすることで、ゲート配線層１７の上部の面積を大きくすることができる。これにより、ゲート配線層１７の上部に形成されるコンタクト３４との接触面積が大きくなるため、コンタクト形成工程が容易になる。具体的には、コンタクト径を大きくすることができ、また、コンタクト形成工程での合わせずれに対するマージンを大きくすることができる。
（第３の実施形態）
第３の実施形態は、隣接する２つのゲート配線積層体を接続し、この２つのゲート配線積層体が配線を共有することで、配線の数を少なくするようにしている。
図２３は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図である。図２４は、図２３に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。図２５は、図２３に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。
Ｐ型半導体基板１３上には、ゲート配線積層体１５が設けられている。ゲート配線積層体１５は、その平面形状がＵ字形を有している。すなわち、ゲート配線積層体１５は、それぞれがＸ方向に延在する第１の積層体１５−１及び第２の積層体１５−２と、Ｙ方向に延在しかつ第１の積層体１５−１と第２の積層体１５−２とを接続する第３の積層体１５−３とから構成されている。
第１の積層体１５−１のＹ方向の両側面にはそれぞれ、ゲート絶縁膜１８が設けられている。これらのゲート絶縁膜１８を介してゲート配線積層体１５−１の両側面にそれぞれ対向するように、メモリセルトランジスタＣＴの活性層となる６個の半導体ピラー２２が設けられている。
同様に、第２の積層体１５−２のＹ方向の両側面にはそれぞれ、ゲート絶縁膜１８が設けられている。これらのゲート絶縁膜１８を介してゲート配線積層体１５−２の両側面にそれぞれ対向するように、メモリセルトランジスタＣＴの活性層となる６個の半導体ピラー２２が設けられている。Ｙ方向に隣接する半導体ピラー２２は、絶縁層３３を介して配置される。
本実施形態のＮＡＮＤ型フラッシュメモリ１０は、選択ゲートトランジスタＳＴが半導体ピラー２２の上部に１つだけ設けられている。すなわち、１つのＮＡＮＤセルユニットは、３つのメモリセルトランジスタＣＴと１つの選択ゲートトランジスタＳＴとにより構成されている。メモリセル列の両端に選択ゲートトランジスタＳＴ１及びＳＴ２が配置される場合、選択ゲートトランジスタＳＴ１及びＳＴ２は同時にオン状態、或いはオフ状態となる。従って、本実施形態のように、メモリセル列に対して１つの選択ゲートトランジスタＳＴを配置した場合でも、動作上問題はない。
なお、図２３に示すように、第１の積層体１５−１に含まれる選択ゲート線ＳＧと、第２の積層体１５−２に含まれる選択ゲート線ＳＧとは、電気的に分離されている。すなわち、第３の積層体１５−３には、選択ゲート線ＳＧは含まれていない。
図２３乃至図２５には、選択ゲート線ＳＧの下に単層のゲート絶縁膜２１が設けられる場合を例に示しているが、選択ゲート線ＳＧの下に設けられるゲート絶縁膜が積層膜からなるゲート絶縁膜１８であってもよい。
次に、ＮＡＮＤ型フラッシュメモリ１０の製造方法の一例について説明する。まず、図２６に示すように、リソグラフィ工程及びＲＩＥ法を用いて、メモリセルアレイ領域に対応する基板１３内に、ゲート配線積層体１５の高さと同程度の深さを有する開口部２３を形成する。
続いて、層間絶縁層１６とゲート配線層１７とを交互に複数層堆積する。この際、第１の実施形態と同様に、最下層と最上層とに、後の平坦化工程の際に使用するストッパー層（図示せず）を堆積する。続いて、例えばＣＭＰ法により、基板１３上面より高い位置にあるゲート配線積層体を除去する。これにより、周辺回路領域とメモリセルアレイ領域との上面が同じ位置になる。
続いて、図２７に示すように、リソグラフィ工程及びＲＩＥ法を用いてゲート配線積層体を垂直にエッチング加工し、Ｕ字形を有するゲート配線積層体１５を形成する。なお、このエッチング加工は、第１の積層体１５−１と第２の積層体１５−２とに電気的に分離された選択ゲート線ＳＧがそれぞれ含まれるようにするために、ゲート配線層１７（ＳＧ）を２つに分離するように行われる。すなわち、このエッチング加工により、積層体１５−３の側面には、ゲート配線層１７（ＳＧ）の下の層間絶縁層１６が露出される。
続いて、図２８に示すように、第１の積層体１５−１のＹ方向の両側面にそれぞれ、ゲート絶縁膜１８を形成する。同様に、第２の積層体１５−２のＹ方向の両側面にそれぞれ、ゲート絶縁膜１８を形成する。このゲート絶縁膜１８は、側面全体がＯＮＯ膜であってもよいし、制御ゲート配線ＣＧの側面がＯＮＯ膜からなるゲート絶縁膜１８で、かつ、選択ゲート線ＳＧの側面が単層のゲート絶縁膜２１であってもよい。
続いて、図２９に示すように、エピタキシャル成長法を用いて、Ｐ型半導体基板１３上に、積層体の間を埋め込むように、半導体層（Ｎ−型半導体層２２Ｃ、Ｐ−型半導体層２２Ｄ、Ｎ＋型半導体層２２Ｅ）を形成する。具体的には、アモルファスシリコンの堆積と不純物の導入とを繰り返すことにより、Ｎ−型半導体層２２Ｃ、Ｐ−型半導体層２２Ｄ、Ｎ＋型半導体層２２Ｅを形成する。これにより、基板１３上に、基板１３と結晶軸の揃った半導体層が形成される。
続いて、リソグラフィ工程及びＲＩＥ法を用いて、半導体層を選択的にエッチングし、半導体層をＮＡＮＤセルユニット毎に分離する。これにより、ゲート絶縁膜１８を介して第１の積層体１５−１の両側面にそれぞれ対向する複数の半導体ピラー２２が形成される。また、ゲート絶縁膜１８を介して第２の積層体１５−２の両側面にそれぞれ対向する複数の半導体ピラー２２が形成される。
続いて、半導体ピラー２２間に絶縁体を埋め込み、絶縁層３３（図示せず）を形成する。その後、ゲート配線層１７及び半導体ピラー２２に接続される配線を形成する。このようにして、図２３乃至図２５に示すＮＡＮＤ型フラッシュメモリ１０が形成される。
以上詳述したように本実施形態によれば、隣接する２つのゲート配線積層体１５−１及び１５−２が、ゲート配線層１７に接続される配線を共有することができる。これにより、ゲート配線積層体と周辺回路とを接続するために使用されるコンタクト及び配線の数を低減することができる。
（第４の実施形態）
第４の実施形態は、第３の実施形態の変形例であり、メモリセル列の両端に選択ゲートトランジスタＳＴ１，ＳＴ２が接続されたＮＡＮＤセルユニットの構成例である。
図３０は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図である。図３１は、図３０に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図である。なお、図３０に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図は、図２４と同じである。
メモリセルトランジスタＣＴ及び選択ゲートトランジスタＳＴ１，ＳＴ２の活性層となる半導体層４２は、Ｕ字形を有している。換言すると、第１の積層体１５−１と第２の積層体１５−２との間に形成された複数の半導体ピラーのうちＹ方向に隣接する２つの半導体ピラーの下部が接続されて、Ｕ字形の半導体層４２が形成されている。
さらに、半導体層４２は、Ｕ字形のＮ−型半導体層４２Ｃ、このＮ−型半導体層４２Ｃの上端にそれぞれ設けられた２つのＰ−型半導体層４２Ｂ，４２Ｄ、及びＰ−型半導体層４２Ｂ，４２Ｄ上にそれぞれ設けられたＮ＋型半導体層４２Ａ，４２Ｅから構成されている。
Ｎ−型半導体層４２Ｃは、メモリセルトランジスタＣＴの制御ゲート配線ＣＧに対向する部分に形成されており、メモリセルトランジスタＣＴの活性層として機能する。Ｐ−型半導体層４２Ｂは、選択ゲート線ＳＧＤに対向する部分に形成されており、選択ゲートトランジスタＳＴ１のチャネル領域として機能する。Ｐ−型半導体層４２Ｄは、選択ゲート線ＳＧＳに対向する部分に形成されており、選択ゲートトランジスタＳＴ２のチャネル領域として機能する。Ｎ＋型半導体層４２Ａは、選択ゲートトランジスタＳＴ１のドレイン領域として機能する。Ｎ＋型半導体層４２Ｅは、選択ゲートトランジスタＳＴ２のソース領域として機能する。
Ｐ型半導体基板１３内で半導体層４２の下には、Ｎ＋型拡散領域４１が設けられている。また、Ｎ＋型拡散領域４１は、半導体層４２に対応して設けられている。これにより、Ｘ方向に隣接する２つの半導体層４２は、電気的に分離されている。また、Ｕ字形の半導体層４２の内側には、絶縁層４４が設けられている。
Ｎ＋型半導体層４２Ａ上には、ビット線ＢＬが設けられている。Ｎ＋型半導体層４２Ｅ上には、ソース線ＳＬが設けられている。このようにして、１つのＮＡＮＤセルユニットが構成されている。
次に、ＮＡＮＤ型フラッシュメモリ１０の製造方法の一例について説明する。まず、第３の実施形態と同様に、Ｐ型半導体基板１３上に、Ｕ字形のゲート配線積層体１５を形成する。
続いて、図３２に示すように、第１の積層体１５−１のＹ方向の両側面にそれぞれ、シリコン酸化膜１９及びシリコン窒化膜２０を形成する。同様に、第２の積層体１５−２のＹ方向の両側面にそれぞれ、シリコン酸化膜１９及びシリコン窒化膜２０を形成する。
続いて、図３３に示すように、シリコン酸化膜１９及びシリコン窒化膜２０の上面の位置が最上層の制御ゲート配線ＣＧの上面とほぼ同じになるように、シリコン酸化膜１９及びシリコン窒化膜２０をエッチバックする。
続いて、図３４に示すように、シリコン窒化膜２０の側面、及び選択ゲート線ＳＧＤ，ＳＧＳの側面に、シリコン酸化膜２１を形成する。これにより、制御ゲート配線ＣＧの側面には、ＯＮＯ膜からなるゲート絶縁膜１８が形成される。一方、選択ゲート線ＳＧＤ及びＳＧＳの側面には、単層のゲート絶縁膜２１が形成される。
続いて、図３５に示すように、Ｐ型半導体基板１３上に、半導体層４２形成領域を露出するマスク層を形成し、このマスク層をマスクにしてＰ型半導体基板１３内にＮ＋型不純物を導入する。これにより、Ｐ型半導体基板１３内に、半導体層４２の数に対応する複数のＮ＋型拡散領域４１が形成される。その後、マスク層を除去する。
続いて、図３６に示すように、エピタキシャル成長法を用いて、Ｐ型半導体基板１３上に、第１の積層体１５−１と第２の積層体１５−２との間を埋め込むように、Ｎ−型半導体層４２−１、Ｐ−型半導体層４２−２、Ｎ＋型半導体層４２−３を順に形成する。具体的には、アモルファスシリコンの堆積と不純物の導入とを繰り返すことにより、Ｎ−型半導体層４２−１、Ｐ−型半導体層４２−２、及びＮ＋型半導体層４２−３を形成する。
続いて、図３７に示すように、リソグラフィ工程及びＲＩＥ法を用いて、半導体層４２（Ｎ−型半導体層４２−１、Ｐ−型半導体層４２−２、及びＮ＋型半導体層４２−３からなる）を選択的にエッチングし、半導体層４２をＮＡＮＤセルユニット毎に分離する。続いて、隣接する半導体層４２間に絶縁体を埋め込んで、Ｐ型半導体基板１３上で半導体層４２間に絶縁層を形成する。
続いて、図３８に示すように、リソグラフィ工程及びＲＩＥ法を用いて、各半導体層４２内に開口部４３を形成する。これにより、Ｕ字形を有する半導体層４２が形成される。続いて、図３９に示すように、開口部４３内に絶縁体を埋め込んで、Ｕ字形の半導体層４２の内側に絶縁層４４を形成する。その後、ゲート配線層１７及び半導体層４２に接続される配線を形成する。このようにして、図３０及び図３１に示すＮＡＮＤ型フラッシュメモリ１０が形成される。
以上詳述したように本実施形態によれば、メモリセル列の両端に選択ゲートトランジスタＳＴ１，ＳＴ２が接続されたＮＡＮＤセルユニットを構成することができる。さらに、ゲート配線積層体と周辺回路とを接続するために使用されるコンタクト及び配線の数を少なくすることができる。
なお、上記各実施形態に示したゲート配線積層体１５は、ＮＡＮＤ型フラッシュメモリ以外のメモリに用いることも可能であることは勿論である。具体的には、ＰＲＡＭ、或いはＲＲＡＭ等に適用することが可能である。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図。 図１に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 図１に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 メモリセルトランジスタＣＴの構成を示す断面図。 図３に示したＮＡＮＤ型フラッシュメモリ１０の回路図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図６に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図７に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図８に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図９に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図１０に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩ−ＩＩ線に沿った断面図。 図１１に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 図１２に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 図１３に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 コンタクト３４の配置例を説明するためのゲート配線積層体１５の平面図。 コンタクト３４の他の配置例を説明するためのゲート配線積層体１５の平面図。 コンタクト３４の他の配置例を説明するためのゲート配線積層体１５の平面図。 半導体ピラー２２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 半導体ピラー２２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 選択ゲートトランジスタＳＴ１，ＳＴ２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 選択ゲートトランジスタＳＴ１，ＳＴ２の他の構成例を説明するためのＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１０のＩＩ−ＩＩ線に沿った断面図。 本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図。 図２３に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 図２３に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 図２６に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 図２７に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 図２８に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す斜視図。 本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の平面図。 図３０に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリ１０の断面図。 第４の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３２に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３３に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３４に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３５に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３６に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示す平面図。 図３７に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。 図３８に続くＮＡＮＤ型フラッシュメモリ１０の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図。
符号の説明
ＣＴ…メモリセルトランジスタ、ＳＴ，ＳＴ１，ＳＴ２…選択ゲートトランジスタ、ＣＧ…制御ゲート配線、ＳＧ，ＳＧＤ，ＳＧＳ…選択ゲート線、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＧ…選択ゲート線、１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ部、１２…周辺回路、１３…基板、１４…Ｎ＋型拡散領域、１５，１５−１，１５−２，１５−３…ゲート配線積層体、１６…層間絶縁層、１７…ゲート配線層、１７Ａ…第１の配線部分、１７Ｂ…第２の配線部分、１８…ゲート絶縁膜、１９，２１…絶縁膜、２０…電荷蓄積層、２２…半導体ピラー、２２Ａ，２２Ｅ…Ｎ＋型半導体層、２２Ｂ，２２Ｄ…Ｐ−型半導体層、２２Ｃ…Ｎ−型半導体層、２３…開口部、３１，３２…ストッパー層、３３…絶縁層、３４…コンタクト、３５…配線、４１…Ｎ＋型拡散領域、４２…Ｕ字形半導体層、４２Ｃ…Ｎ−型半導体層、４２Ｂ，４２Ｄ…Ｐ−型半導体層、４２Ａ，４２Ｅ…Ｎ＋型半導体層、４２−１…Ｎ−型半導体層、４２−２…Ｐ−型半導体層、４２−３…Ｎ＋型半導体層、４３…開口部、４４…絶縁層。

Claims (5)

  1. メモリセルアレイ領域と周辺回路領域とを有する基板と、
    前記メモリセルアレイ領域に設けられ、かつ垂直方向に積層された複数のメモリセルを有するメモリセルアレイと、
    前記周辺回路領域に設けられ、かつ前記メモリセルアレイに電気信号を供給する周辺回路と、
    前記メモリセルアレイ領域に対応する基板上に設けられ、かつ前記メモリセルアレイに電気的に接続され、かつ絶縁層を介して積層された複数の配線層と、
    前記複数の配線層上にそれぞれ設けられ、かつ前記周辺回路に電気的に接続された複数のコンタクトと、
    を具備し、
    前記複数の配線層の各々は、水平方向に延在する第１の部分と、前記第１の部分の一端から垂直方向に対して前記周辺回路に近づくように斜め方向に延在する第２の部分とを有し、
    前記メモリセルアレイの底面は、前記周辺回路の底面より低いことを特徴とする半導体記憶装置。
  2. 前記第２の部分と前記コンタクトとが接触する面積は、前記第２部分を垂直方向に延在させた場合より広いことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記周辺回路領域に対応する基板の上面は、前記メモリセルアレイの上面と同じ位置であることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記メモリセルアレイは、前記基板に設けられた開口部に設けられることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記複数のコンタクトは、隣接するもの同士が前記配線層の幅方向にずれて配置されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
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