JPH1093083A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】基板表面に対して垂直方向に複数の縦型ＭＯＳ
トランジスタを直列接続してなる素子構造を容易に形成
することができる製造方法を提供すること。 【解決手段】ｎ型ソース・ドレイン拡散層４１が形成さ
れた基板４０上にシリコン酸化膜４２、ポリシリコン膜
４３、シリコン酸化膜４４、ポリシリコン膜４５、シリ
コン酸化膜４６、ポリシリコン膜４７を順次形成する。
次に積層膜４３〜４７を島状にパターニングする。次に
積層膜４３〜１４７に開口部５０を形成する。次に開口
部５０の側壁にゲート絶縁膜５１を形成した後、ポリシ
リコン膜５（シリコン柱）２１により開口部５０を埋め
る。次にポリシリコン膜２１の上部にｎ型ソース・ドレ
イン拡散層５３を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、縦型ＭＯＳトラン
ジスタを備えた半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来のメモリセルのスイッチング素子の
一つとしてＳＧＴ（Surrounding GateTransistor ）が
知られている。図１２に従来のＳＧＴの構成を示す。同
図（ａ）はＳＧＴの斜視図である。また、同図（ｂ）は
同図（ａ）のＳＧＴを点Ａ，Ａ´を含み、基板表面に垂
直な平面で切断した断面図である。

【０００３】このＳＧＴを製造工程に従って説明する。
まず、シリコン基板１２０の表面にｐ型ウェル１２１を
形成する。次にｐ型ウェル１２１に対して通常のトレン
チの形成と同様にＲＩＥ等の異方性エッチングを行なう
ことによって、シリコン柱１２２を形成する。

【０００４】次にゲート酸化膜１２３を全面に形成した
後、ゲート電極１２４となるポリシリコン膜を全面に堆
積し、このポリシリコン膜をＲＩＥ等によって異方性エ
ッチングすることによりＳｉ柱１２２の側面にゲート電
極１２４を形成する。

【０００５】最後に、イオン注入を用いて、基板表面お
よびシリコン柱上面にｎ型ソース，ドレインとなる拡散
層１２５を形成する。このようなＳＧＴを基板表面に垂
直な方向に直列接続することにより、垂直ＮＡＮＤメモ
リセルが得られる。これを実現するにはシリコン柱１２
２に互いに絶縁された複数のゲート電極１２４を形成す
る必要がある。

【０００６】しかしながら、このような構造を実現する
ためには、ゲート電極１２４となるポリシリコン膜を全
面に堆積した後、このポリシリコン膜の一部を除去して
複数のシリコン膜に分離し、さらに除去された部分に絶
縁膜を埋め込むという困難なプロセスが要求される。こ
のため、従来の製造方法では、垂直ＮＡＮＤメモリセル
を形成することは困難であるという問題があった。

【０００７】

【発明が解決しようとする課題】上述の如く、従来の製
造方法では、基板表面に対して垂直方向に複数のＳＧＴ
を直列接続してなる垂直ＮＡＮＤ型メモリセルを形成す
ることは困難であるという問題があった。

【０００８】本発明は上記事情を考慮してなされたもの
で、その目的は、基板表面に対して垂直方向に複数の縦
型ＭＯＳトランジスタを直列接続してなる素子構造を容
易に形成することができる半導体装置の製造方法を提供
することにある。

【０００９】

【課題を解決するための手段】

［構成］上記目的を達成するために、本発明に係る半導
体装置の製造方法は、半導体基板上に、ゲート電極とな
る導電膜の上下を絶縁膜で挟んでなる構造を含む積層膜
を少なくとも１つ以上形成する工程と、この積層膜を島
状に加工する工程と、前記積層膜の下側の基板表面に第
１の拡散領域を形成する工程と、前記積層膜の中央部を
基板表面が露出するまでエッチング除去して開口部を形
成する工程と、この開口部内の側壁にゲート絶縁膜を形
成した後、前記開口部内に活性層としての半導体膜を埋
め込む工程と、この半導体膜の上部に第２の拡散領域を
形成する工程とを有することを特徴とする。

【００１０】本発明の具体的な形態は以下の通りであ
る。 （１）積層膜に平面パターンが前記積層膜を分断しない
パターンを有する開口部を形成すると、ゲート電極が導
体膜の周囲を囲む構造の縦型ＭＯＳトランジスタ（ＳＧ
Ｔ）を形成できる。 （２）積層膜に平面パターンが前記積層膜を分断するパ
ターンを有する開口部を形成すると、開口部内の相対向
する側壁にそれぞれ縦型トランジスタを形成できる。言
い換えれば、積層膜の相対向する２つの面にそれぞれ縦
型ＭＯＳトランジスタを形成できる。 （３）ゲート絶縁膜として、シリコンリッチシリコン酸
化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の積層膜、シリコン窒化膜／シリコン酸化膜の積層膜
等の電荷をトラップできる絶縁膜を用い、電荷の有無で
しきい値電圧が異なることを利用することにより、ＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセルを形成できる。また、
ゲート絶縁膜として、強誘電体膜を用いても良い。この
場合、強誘電体膜の分極状態でしきい値電圧が異なるこ
とを利用する。

【００１１】（作用）従来の製造方法では、半導体柱を
形成した後に、その周囲に互いに絶縁膜により互いに分
離された複数のゲート電極を形成していた。

【００１２】これに対して本発明では、まず、ゲート電
極としての導電膜の上下を絶縁膜で挟んでなる構造を含
む積層膜を形成する。したがって、上記構造を複数含む
積層膜を形成した場合には、この段階で既に複数のゲー
ト電極は互いに絶縁膜により分離されていることにな
る。次に本発明では、上記積層膜を基板表面に達する開
口部を形成し、しかる後、この開口部内を半導体柱（活
性層）としての半導体膜で埋め込む。

【００１３】このように本願発明によれば、半導体柱の
側面に形成された複数のゲート電極となる導電膜の一部
を除去して、この除去した部分を絶縁膜で埋め込むとい
う困難なプロセスを用いずに済むので、基板表面に対し
て垂直方向に複数の縦型ＭＯＳトランジスタを直列接続
してなる素子構造を容易に形成できるようになる。

【００１４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１〜図３は、本発明の第１実施形
態に係るｎチャネル縦型トランジスタ（ＳＧＴ）の製造
方法を示す工程断面図である。

【００１５】本実施形態の製造方法の特徴は、従来方法
とは逆にゲート電極を形成した後に、シリコン柱（活性
層）を形成することにある。まず、シリコン基板１０上
にシリコン酸化膜１１，ゲート電極となるポリシリコン
膜１２，シリコン酸化膜１３を順次形成する。シリコン
酸化膜１１，１３は例えばＳｉＯ₂ 膜である。この後、
トランジスタのゲート領域、シリコン柱領域を規定する
パターンを有するフォトレジストパターン１４をシリコ
ン酸化膜１３上に形成する（図１（ａ））。ここでは、
フォトレジストパターン１４として平面パターンが矩形
のものを使用する。

【００１６】次にフォトレジストパターン１４をマスク
に用いて、積層膜１３〜１１をこの順に異方性エッチン
グし、フォトレジストパターン１４のパターンを積層膜
１３〜１１に転写する。この後、イオン注入法を用い
て、積層膜１３〜１１の下側のシリコン基板１０の表面
にｎ型拡散層１５を形成する（図１（ｂ））。 次に上
面がシリコン酸化膜１３より高く、積層膜１１〜１３を
覆う素子分離膜としてのシリコン窒化膜１６を全面に形
成する（図１（ｃ））。シリコン窒化膜１６は例えばＳ
ｉ₃ Ｎ₄ 膜である。

【００１７】次にＣＭＰ等の研磨またはエッチバックを
用いて、シリコン酸化膜１３の表面と同じ高さになるま
で、シリコン窒化膜１６の表面の後退させて、表面を平
坦化する（図１（ｄ））。

【００１８】次に積層膜１１〜１３の中央部を矩形状に
露出するためにフォトレジストパターン１７をシリコン
窒化膜１６およびシリコン酸化膜１６上に形成する（図
２（ｅ））。このフォトレジストパターン１７は、シリ
コン柱の領域（活性領域）を定義するものである。な
お、後で述べる第２の実施形態のようにストライプ状の
ものであっても良い。

【００１９】次にフォトレジストパターン１７をマスク
に用いて、基板表面が露出するまで積層膜１１〜１３を
エッチングする（図２（ｆ））。この結果、長方体若し
くは立方体状の開口部１８が形成される。

【００２０】次に全面にゲート絶縁膜１９を形成する。
このとき、開口部１８が埋め込まれないようにゲート絶
縁膜１９は薄く形成する（同図（ｆ））。具体的には６
〜５０ｎｍ程度である。ゲート絶縁膜１９の形成方法と
しては、例えば、全面にポリシリコン膜を堆積し、この
ポリシリコン膜を酸化する方法や、シリコン酸化物を堆
積して形成する方法があげられる。

【００２１】次に全面に直接ポリシリコンあるいはアモ
ルファスシリコン等からなる保護膜２０を形成する（図
３（ｇ））。このとき、開口部１８が埋め込まれないよ
うに保護膜２０は薄く形成する。この保護膜２０は、後
工程のエッチングの際に、開口部１８内のゲート絶縁膜
１９を保護するためのものである。

【００２２】次に異方性エッチング法を用いて、開口部
１８の底の保護膜２０およびその下のゲート絶縁膜１９
を除去する（図３（ｈ））。次に保護膜１８を除去した
後、トランジスタのシリコン柱（活性層）となるシリコ
ン膜２１を開口部１８内に埋め込む。このとき、シリコ
ン膜２１は全面を覆うように厚く形成する（図３
（ｉ））。

【００２３】ここで、保護膜１８は除去したが、残して
おいても良い。シリコン膜２１は、例えば、堆積法によ
り形成された多結晶膜あるいは非結晶シリコン膜、また
は選択エピタキシャル成長法によりシリコン基板１０上
に形成されたシリコン膜である。シリコン膜２１はアン
ドープ、ｎ型およびｐ型のいずれのタイプでも良いが、
ｎ型チャネルの場合は通常はｐ型である。

【００２４】最後に、イオン注入法を用いてシリコン膜
２１の上面に、ソ−ス，ドレインの一方となるｎ型拡散
層２２を形成する（同図（ｉ））。ここで、ｎ型拡散層
２２とポリシリコン膜１２との間の距離は６〜５０ｎｍ
程度とする。本素子をメモリセルに用いるときは、ｎ型
拡散層２２をパターニングしてビット線を形成する。

【００２５】なお、ｎ型拡散層１５とシリコン膜２１、
ｎ型拡散層２２とシリコン膜２１はそれぞれ物理的には
離れているが、ゲート絶縁膜の膜厚、ｎ型拡散層２２と
シリコン膜２１との間の距離はともに６〜５０ｎｍ程度
の小さいな値なので、しきい値電圧以上のゲート電圧を
印加した場合には、ｎ型拡散層１５とｎ型拡散層２２は
電気的につながる。なお、ｎ型拡散層２２をゲート電極
１２と重なる程度の深さに形成しても良い。

【００２６】また、このＳＧＴを不揮発性メモリセルと
して利用する場合には、ゲート絶縁膜１９として、第２
の実施形態で述べる性質を有する絶縁膜を使用する必要
がある。

【００２７】以上述べたように本実施形態によれば、ゲ
ート電極となる導電膜１２の上下を絶縁膜１１，１３で
挟んだ積層膜を形成し、しかる後に、この積層膜の中央
部を除去してシリコン膜１２を埋め込むという新規な方
法により、ＳＧＴを形成できるようになる。 （第２の実施形態）図４は、本発明の第２実施形態に係
る垂直ＮＡＮＤ型ＥＥＰＲＯＭのメモリアレイを示す図
である。図４（ａ）は平面図、４図（ｂ）は同図（ａ）
の矢視Ａ−Ａ´断面図である。ここでＮＡＮＤ型ＥＥＰ
ＲＯＭとは、酸化膜を窒化膜の積層膜、あるいは浮遊ゲ
ート等の電荷蓄積層を有するＦＥＴ型ＭＯＳメモリセル
を複数個直列に接続したものを１つのセルユニットとし
て、その一端がビット線に接続された構造のものであ
る。本実施形態では、メモリセルとして、３個の縦型Ｍ
ＯＳトランジスタを基板表面に対して垂直に直列接続さ
れた構成のものを用いている。

【００２８】図中、４０はシリコン基板を示しており、
このシリコン基板４０の表面には、ｎ型ソース・ドレイ
ン拡散層４１が複数本平行に配置形成されている。ｎ型
ソース・ドレイン拡散層４１の両端部上にはそれぞれシ
リコン酸化膜４２／ポリシリコン膜４３／シリコン酸化
膜４４／ポリシリコン膜４５／シリコン酸化膜４６／ポ
リシリコン膜４７の積層構造が形成されている。ポリシ
リコン膜４３，４５，４７はそれぞれ各トランジスタの
ゲート電極となる。以下、このようにポリシリコン膜
（ゲート電極）と絶縁膜が交互に積層された構造を積層
ゲート構造という。

【００２９】積層ゲート構造上には、スペーサとしての
シリコン窒化膜４９が形成されている。隣接する２つの
積層ゲート構造およびその上に形成されたシリコン窒化
膜４９で挟まれた領域のｎ型ソース・ドレイン拡散層４
１上には、これらの間を埋めるように、素子分離膜とし
てのシリコン窒化膜４８が形成されている。

【００３０】また、隣接する２つの積層ゲート構造およ
びその上に形成されたシリコン窒化膜４９で挟まれた領
域の開口部５０の側壁には、ゲート絶縁膜５０が形成さ
れている。開口部３０は、シリコン柱（活性層）として
のポリシリコン膜５２、ｎ型ソース・ドレイン拡散層５
３で埋め込まれている。ｎ型ソース・ドレイン拡散層５
３はビット線と一体形成されている。ビット線はｎ型ソ
ース・ドレイン拡散層４１と直交するように形成されて
いる。

【００３１】なお、シリコン酸化膜４２，４４，４６の
膜厚、ｎ型ソース・ドレイン拡散層５３とシリコン膜５
２との間の距離は、ともに６〜５０ｎｍ程度の小さな値
である。この程度の厚さであれば、ポリシリコン膜５２
にｎ型拡散層を形成しなくとも、ｎ型ソース・ドレイン
拡散層４１，５３間に電流が流れる。したがって、ｎ型
拡散層が無くても、縦型ＭＯＳトランジスタが直列に接
続された垂直ＮＡＮＤ型メモリセルは実現される。

【００３２】次にこのように構成されたメモリセルの製
造方法について説明する。図５〜図８は同半導体装置の
製造方法を示す工程断面図、図９は同半導体装置の製造
方法を示す工程平面図である。

【００３３】まず、シリコン基板４０上にシリコン酸化
膜４２、ポリシリコン膜４３、シリコン酸化膜４４、ポ
リシリコン膜４５、シリコン酸化膜４６、ポリシリコン
膜４７、シリコン酸化膜５４（積層ゲート構造）を順次
形成する（図５（ａ））。

【００３４】この段階で、ゲート電極としてのポリシリ
コン膜４３，４５，４７は、シリコン酸化膜４４，４６
によって互いに分離される。また、ポリシリコン膜４３
とシリコン基板４０はポリシリコン膜４２により分離さ
れる。

【００３５】次にトランジスタのゲート領域、シリコン
柱領域を規定するためのフォトレジストパターン５５を
シリコン酸化膜５４上に形成する（図５（ａ）、図９
（ａ））。ここでは、フォトレジストパターン５５のパ
ターンは、図５（ａ）に示すように、ストライプパター
ンである。

【００３６】次にフォトレジスト５５をマスクに用い
て、基板表面が露出するまで積層ゲート構造４２〜４
７，５４を異方性エッチングする。この結果、積層ゲー
ト構造４２〜４７，５４はストライプ状の開口部により
分断される。次に露出した基板表面にｎ型不純物をドー
プして、ｎ型ソース・ドレイン拡散層４１を形成する
（図５（ｂ））。この工程でエッチング除去されずに残
ったポリシリコン膜４３，４５，４７は、ゲート電極
（ワード線）となる。

【００３７】次に上面がシリコン酸化膜５４よりも高
く、積層ゲート構造４２〜４７，５４を覆う素子分離膜
としてのシリコン窒化膜４８を全面に形成する（図５
（ｃ））。

【００３８】次にＣＭＰ等の研磨またはエッチバックを
用いて、シリコン酸化膜５４の表面と同じ高さになるま
で、シリコン窒化膜５４の表面の後退させて、表面を平
坦化する（図５（ｄ））。

【００３９】次にシリコン酸化膜５４を除去（（図６
（ｅ））し、続いてスペーサ（エッチングマスク）とな
るシリコン窒化膜４９を全面に形成する（（図６
（ｆ））。次にトランジスタの活性領域を規定するため
のフォトレジストパターン６０をシリコン酸化膜５４上
に形成する（図９（ｂ））。図９（ａ）、図９（ｂ）か
らわかるように、フォトレジストパターン６０のパター
ンは、フォトレジストパターン５５に対して垂直に交わ
るストライプパターンである。

【００４０】次にフォトレジストパターン６０をマスク
に用いて、ポリシリコン膜４７が露出するまでシリコン
窒化膜４９を異方性エッチングする（図７（ｇ）、図９
（ｃ））。この結果、シリコン窒化膜４８の側壁にシリ
コン窒化膜４９からなるスペーサが形成される。

【００４１】次にシリコン窒化膜４９（スペーサ）およ
びシリコン窒化膜４８をマスクに用いて、基板表面が露
出するまで積層ゲート構造４２〜４７をエッチングする
（図７（ｈ））。この結果、ストライプ状の開口部５０
が自己整合的に形成される。なお、この図７（ｈ）の工
程で、ｎ型ソース・ドレイン拡散層４１が露出しないよ
うに、図６（ｆ）、図７（ｇ）の工程で、シリコン窒化
膜４９の膜厚やエッチング条件を選んでいる。

【００４２】また、第１の実施形態と同様のパターン、
つまり、積層ゲート構造の中央部が矩形状に露出するパ
ターンを有するフォトレジストパターンを用いて開口部
を形成しても良い。この場合、基板表面に対して垂直方
向に直列接続された３つのＳＧＴが得られる。

【００４３】次に全面に薄いゲート絶縁膜５１を形成す
る。ゲート絶縁膜１９は、例えば、シリコン酸化物を堆
積して形成する。また、開口部５０内のポリシリコン膜
４３，４５，４７の表面を酸化して形成しても良い。こ
の場合、ゲート絶縁膜５１は全面には形成されず、開口
部５０内のポリシリコン膜４３，４５，４７の表面のみ
に形成される。

【００４４】ここで、スタティックに情報を記憶できる
ためには、ゲート絶縁膜５１は電荷を蓄積する能力を持
たなければならない。蓄積される電荷の量によってトラ
ンジスタのしきい値を変化させ、トランジスタのしきい
値電圧の変化によって、２値のデータを区別する。

【００４５】電荷を蓄積する能力を有するゲート絶縁膜
としては、例えば、シリコンリッチシリコン酸化膜，シ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜、またはシリコン窒化膜／シリコン酸化膜の積層膜構
造があげられる。

【００４６】ゲート絶縁膜５１がシリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜や、シリコン窒化／シリコ
ン酸化膜の積層膜構造の場合、シリコン窒化とシリコン
酸化膜との界面に電子がトラップされてしきい値電圧が
変化するので、ＥＥＰＲＯＭ動作が可能になる。

【００４７】また、ゲート絶縁膜５１として強誘電体膜
を用いても良い。この場合、電荷を蓄積するのではな
く、ゲート電極に電圧を印加し、強誘電体膜を分極させ
てトランジスタのしきい値電圧を変化させる。ゲート電
圧にプラス電圧を印加すると、チャネル側がプラスに分
極する。この分極状態はゲート電圧の印加を解除した後
も保たれる。したがって、この状態ではチャネルの電子
密度が高くなるので、しきい値電圧は低下する。逆に、
ゲート電極にマイナス電圧を印加すると、チャネル側が
マイナスに分極し、チャネルの電子密度が低くなるの
で、しきい値電圧は高くなる。

【００４８】次に全面にポリシリコンまたはアモルファ
スシリコンからなる保護膜５６を全面に形成する（同図
（ｉ））。この保護膜５６は、後工程のエッチングの
際、開口部５０内のゲート絶縁膜５１がエッチングされ
ないように保護するためのものである。

【００４９】次に異方性エッチング法を用いて、開口部
５０の側壁以外の保護膜５６およびゲート絶縁膜５１を
除去する（図７（ｊ））。次に開口部５０をシリコン膜
５２により埋め込む（図８（ｋ））。このシリコン膜５
２の上部はｎ型ソース・ドレイン拡散層５３およびビッ
ト線となり、その下の部分はシリコン柱（活性層）とし
て用いられる。

【００５０】次にイオン注入を用いてシリコン膜５２の
表面にｎ型不純物をドープして、ｎ型ソース・ドレイン
拡散層５３を形成する（同図（ｋ））。ｎ型ソース・ド
レイン拡散層５３とポリシリコン膜（ゲート電極）４７
との間の距離は、上述したように６〜５０ｎｍ程度とす
る。なお、ｎ型ソース・ドレイン拡散層５３をゲート電
極４７と重なる程度の深さに形成しても良い。

【００５１】最後に、ｎ型不純物がドープされたポリシ
リコン膜５３をパターニングして、ゲート電極（ワード
線）の走る方向に直交するビット線ＢＬを形成する（図
９（ｄ））。図１１にこの段階の斜視図を示す。なお、
絶縁膜は省略してある。

【００５２】以上述べたように、本実施形態によれば、
積層ゲート構造を形成し、これをパターニングすること
により互いに絶縁膜により分離されたゲート電極４３，
４５，４７を形成した後、開口部５０内にシリコン膜
（シリコン柱）５２を形成することにより、基板表面に
対して垂直方向に３個の縦型ＭＯＳトランジスタを直列
接続してなるメモリセルを容易に形成できるようにな
る。

【００５３】さらに、本実施形態の場合、ゲート電極４
３，４５，４７はシリコン膜（シリコン柱）５２の周囲
全体を囲まない。ゲート電極４３，４５，４７はシリコ
ン膜５２の相対向する２面に形成される。この結果、１
本のポリシリコン膜（活性層）５２に電気的に分離され
た２個のＮＡＮＤ型メモリセルが形成される。したがっ
て、本実施形態によれば、高集積化に有利なメモリセル
を実現できるようになる。

【００５４】図１０に、比較例として、従来のＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルの断面図を示す。コントロ
ール・ゲートＣＧｉおよび浮遊ゲートＦＧｉ（ｉ＝１〜
４）の２重ゲート構造からなる４つのメモリトランジス
タが基板表面に対して水平な方向に直列に接続されてい
る。

【００５５】これら４つのメモリトランジスタは、ゲー
ト電極ＳＧｊ，ＳＧｊ´（ｊ＝１，２）からなる２つの
選択トランジスタに挟まれている。また、ｎ型シリコン
基板１００の表面に形成されたｐ型ウェル層１０１の表
面には上記トランジスタのｎ型ソース・ドレイン拡散層
ＳＤｋ（ｋ＝１〜７）が形成されている。なお、１０２
は絶縁膜、１０３はビット線を示している。

【００５６】メモリトランジスタおよび選択トランジス
タのゲート長がＬ（デザインルール）、隣接するトラン
ジスタ間の間隔がＬであるとすると、メモリセル長さは
１２Ｌである。なお、ここでは、ｎ型ソース・ドレイン
拡散層ＳＤ１のうちビット線コンタクト領域は考慮にい
れていない。

【００５７】また、メモリセルの活性領域の幅がＬで、
２つのＮＡＮＤセル間の素子分離領域の幅もＬであると
すると、メモリセルの幅は２Ｌである。したがって、１
メモリセルの占有する面積（セル面積）は１２Ｌ×２Ｌ
＝２４Ｌ² となる。

【００５８】これに対して、本施形態に従ったＮＡＮＤ
型ＥＥＰＲＯＭによれば、そのセル面積を以下の通りに
できる。ワード線の幅およびワード線間の分離領域の幅
をＬとし、ビット線の幅およびビット線の間隔もＬとす
る。このように設計することにより、セル面積を２Ｌ×
２Ｌ＝４Ｌ² にすることができる。すなわち、比較例の
セル面積の１／６で済み、高集積化に非常に有利であ
る。また、本実施形態では、メモリトランジスタとして
縦型ＭＯＳトランジスタを用いているので、上記セル面
積値は、メモリトランジスタの数に関係なく一定であ
る。

【００５９】比較例のような４ビット垂直ＮＡＮＤ型メ
モリセルを実現するには、積層ゲート構造として、（絶
縁膜／ポリシリコン膜）×６の積層膜を形成し、最上層
および最下層のポリシリコン膜を選択トランジスタのゲ
ート電極、他の４層のポリシリコン膜を４つのメモリト
ランジスタのゲート電極として使用すれば良い。

【００６０】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態ではｎ型チャネル
トランジスタの場合について説明したが、ソース・ドレ
イン拡散層等の導電型を逆にすることにより、ｐ型チャ
ネルトランジスタにも適用できる。

【００６１】また、上記実施形態ではＥＥＰＲＯＭの場
合について説明したが、ゲート絶縁膜として電荷蓄積能
力がない通常の絶縁膜を用いることにより、ＤＲＡＭに
も適用することも可能となる。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することが可能で
ある。

【００６２】

【発明の効果】以上詳説したように本発明によれば、絶
縁膜とゲート電極としての導電膜を交互に積層し、この
積層膜に開口部を形成し、この開口部内に半導体柱を形
成することにより、基板表面に対して垂直方向に複数の
縦型ＭＯＳトランジスタを直列接続してなる素子構造を
容易に実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る縦型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図

【図２】本発明の第１の実施形態に係る縦型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図

【図３】本発明の第１の実施形態に係る縦型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図

【図４】本発明の第２の実施形態に係る縦型ＭＯＳトラ
ンジスタを用いたＮＡＮＤセルの構成を示す図

【図５】本発明の第２実施形態に係る垂直ＮＡＮＤ型Ｅ
ＥＰＲＯＭのメモリアレイを示す図

【図６】図４のメモリセルアレイの製造方法を示す工程
断面図

【図７】図４のメモリセルアレイの製造方法を示す工程
断面図

【図８】図４のメモリセルアレイの製造方法を示す工程
断面図

【図９】図４のメモリセルアレイの製造方法を示す工程
平面図

【図１０】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイを示す断面図

【図１１】第２の実施形態のメモリセルアレイの斜視図

【図１２】従来のＳＧＴの構成を示す図

【符号の説明】

１０…シリコン基板 １１，１３…シリコン酸化膜 １２…ポリシリコン膜 １４…フォトレジストパターン １５…ｎ型拡散層（第１の拡散領域） １６…シリコン窒化膜 １７…フォトレジストパターン １８…開口部 １９…ゲート絶縁膜 ２０…保護膜 ２１…ｐ型ポリシリコン膜 ２２…ｎ型拡散層（第２の拡散領域） ４０…シリコン基板 ４１…ｎ型ソース・ドレイン拡散層（第１の拡散領域） ４２，４４，４６，５４…シリコン酸化膜 ４３，４５，４７…ポリシリコン膜 ４８…シリコン窒化膜（分離膜） ４９…シリコン窒化膜（スペーサ） ５０…開口部 ５１…ゲート絶縁膜 ５２…ｐ型ポリシリコン膜 ５３…ｎ型ソース・ドレイン拡散層（第２の拡散領域） ５５…フォトレジストパターン ５６…保護膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、ゲート電極となる導電膜
   の上下を絶縁膜で挟んでなる構造を含む積層膜を少なく
   とも１つ以上形成する工程と、 この積層膜を島状に加工する工程と、 前記積層膜の下側の基板表面に第１の拡散領域を形成す
   る工程と、 前記積層膜の中央部を基板表面が露出するまでエッチン
   グ除去して開口部を形成する工程と、 この開口部内の側壁にゲート絶縁膜を形成した後、前記
   開口部内に活性層としての半導体膜を埋め込む工程と、 この半導体膜の上部に第２の拡散領域を形成する工程と
   を有することを特徴とする半導体装置の製造方法。