JP2013042179A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】この不揮発性半導体記憶装置において、メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を含む第1の絶縁膜と、前記柱状部の側面及び前記第1の絶縁膜を覆うように形成された第1導電層と、前記連結部の周囲に形成される第2の絶縁膜と、前記連結部に前記ゲート絶縁膜を介して形成される第2導電層とを備える。
【選択図】図2
Description
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGSm)駆動回路14、ドレイン側選択ゲート線(SGDm)駆動回路15、センスアンプ16、ソース線駆動回路17、及びバックゲートトランジスタ駆動回路18を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLmに印加する電圧を制御する。ソース側選択ゲート線(SGSm)駆動回路14は、ソース側選択ゲート線SGSmに印加する電圧を制御する。ドレイン側選択ゲート線(SGDm)駆動回路15は、ドレイン側選択ゲート線(SGDm)に印加する電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路17は、ソース線SLnに印加する電圧を制御する。バックゲートトランジスタ駆動回路18は、バックゲート線BGに印加する電圧を制御する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLnに印加する電圧を制御するビット線駆動回路を有する。(図示略)。
次に、図5及び図6を参照して、第1実施形態に係る不揮発性半導体装置100の具体的構成について説明する。図5は、第1実施形態に係る不揮発性半導体装置100のメモリトランジスタ領域12の断面図であり、図6は、そのメモリトランジスタ領域12の終端及び周辺領域Phのロウ方向断面図である。また、図5(a)は、カラム方向の断面を示し、図5(b)は、ロウ方向の断面を示す。図5及び図6においては、上記図1〜図4とは異なり、16個のメモリトランジスタが直列接続したメモリストリングスを示している。
次に、再び図1〜図4を参照して、第1実施形態に係る不揮発性半導体装置100の動作を説明する。メモリトランジスタMTr1mn〜MTr8mnにおける「読み出し動作」、「書き込み動作」、「消去動作」について説明する。なお、「読み出し動作」、「書き込み動作」については、メモリトランジスタMTr4mnを読み出し、書き込みの対象とする場合を例として説明する。また、電荷蓄積層ECに電荷が蓄積されていない状態のメモリトランジスタMTrの閾値Vth(中性閾値)が0V付近にあるとして説明する。
メモリトランジスタMTr4mnからのデータ読み出し時、ビット線駆動回路は、ビット線BLnにビット線電圧Vblを印加する。ソース線駆動回路17は、ソース線SLnを0Vとする。ソース側選択ゲート線駆動回路14は、ソース側選択ゲート線SGSmに駆動電圧Vddを印加する。ドレイン側選択ゲート線駆動回路15は、ドレイン側選択ゲート線SGDmに駆動電圧Vddを印加する。バックゲート線駆動回路19は、バックゲート線BGに導通電圧Vjを印加する。つまり、ソース側選択トランジスタSSTrmn、ドレイン側選択トランジスタSSTrmn、及びバックゲートトランジスタBGTrmnをオン状態とする。
メモリトランジスタMTr4mnにデータ”0”を書き込む場合、即ち、メモリトランジスタMTr4mnの電荷蓄積層ECに電子を注入して、メモリトランジスタMTr4mnの閾値電圧Vthを上げる場合、ビット線駆動回路は、ビット線Blmを0Vとする。ソース線駆動回路17は、ソース線SLnに駆動電圧Vdd(例えば、3V)を印加する。ソース側選択ゲート線駆動回路14は、ソース側選択ゲート線SGSmにオフ電圧Voff(例えば、0V)を印加する。ドレイン側選択ゲート線駆動回路15は、ドレイン側選択ゲート線SGDmに駆動電圧Vddを印加する。バックゲート線駆動回路19は、バックゲート線BGに導通電圧Vjを印加する。
データの消去時には、複数のメモリストリングスMSからなるブロック単位でメモリトランジスタのデータの消去を行う。
次に、図7〜図46を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造方法を説明する。図7〜図45の奇数番の図は、メモリトランジスタ領域12を示す断面図である。図7〜図45の奇数番における図において、(a)は、ロウ方向の断面図であり、(b)は、カラム方向の断面図である。図8〜図46の偶数番の図は、メモリトランジスタ領域12の終端及び周辺領域Phを示すカラム方向の断面図である。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、ワード線WLmnの積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図47及び図48を参照して、第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図47は、第2実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図48は、メモリトランジスタ領域の断面図である。
次に、第2実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第2実施形態に係る不揮発性半導体記憶装置の製造工程においては、第1実施形態の図25及び図26に示す工程にて、カラム方向に隣接する各U字状半導体層63の間に、メモリ分離溝94を形成しない。換言すると、第2実施形態に係る不揮発性半導体記憶装置の製造工程においては、各U字状半導体層63のカラム方向の中心にのみにメモリ分離溝94を形成する。この後、第1実施形態と同様の工程を経て、第2実施形態に係る不揮発性半導体記憶装置は製造される。
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(第3実施形態に係る不揮発性半導体記憶装置の構成)
次に、図49及び図50を参照して、第3実施形態に係る不揮発性半導体記憶装置の構成について説明する。図49は、第3実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図50は、メモリトランジスタ領域の断面図である。
次に、第3実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態の図11及び図12に示す工程を経て、第1バックゲート導電層22aを形成する。続いて、第1犠牲層91を形成した後、第1犠牲層91上にポリシリコンを堆積させ、さらに第2バックゲート導電層22bを形成する。この後、第1実施形態の図13〜図46に示す工程を経て、図50に示す第3実施形態に係る不揮発性半導体記憶装置が製造される。
第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(第4実施形態に係る不揮発性半導体記憶装置の構成)
次に、図51を参照して、第4実施形態に係る不揮発性半導体記憶装置の構成について説明する。図51は、第4実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略上面図である。
第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
Claims (11)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部の側面を覆うように形成された電荷蓄積層を含む第1の絶縁膜と、
前記柱状部の側面及び前記第1の絶縁膜を取り囲むように形成された第1導電層と、
前記連結部の周囲に形成される第2の絶縁膜と、
前記連結部に前記第2の絶縁膜を介して形成される第2導電層と
を備える
ことを特徴とする不揮発性半導体記憶装置。 - 前記第2導電層は、前記連結部の底面及び側面を覆うことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記連結部の上面に前記第2の絶縁膜を介して形成される第3導電層を更に備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 各々の前記第1導電層は、第1方向に隣接する各前記柱状部毎に分割されている
ことを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置。 - 各々の前記第1導電層は、第1方向に隣接する前記半導体層を構成する複数の前記柱状部毎に分割されている
ことを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置。 - 各々の前記第1導電層は、第1方向に隣接する前記メモリストリングス毎に分離されていることを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置。
- 各々の前記第1導電層は、少なくとも1つの前記メモリストリングスを構成する一対の前記柱状部の間で分離されている請求項1乃至3に記載の不揮発性半導体記憶装置。
- 前記第2の絶縁膜は、前記第1の絶縁膜と同一の構造を有する請求項1記載の不揮発性半導体記憶装置。
- 前記柱状部の側面の上部を覆うように形成された第3の絶縁膜と、
前記第3の絶縁膜を覆うように形成された第4導電層と
を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第1導電層は、積層方向において複数積層されると共に、前記積層方向と垂直な第2方向においては1互いに噛み合う一対の櫛刃形状の導電層とされていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記一対の櫛刃形状の前記第1導電層は、前記櫛刃形状の部分とは反対側において階段形状に形成されていることを特徴とする請求項10記載の不揮発性半導体記憶装置。
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