JP2011187152A - 不揮発性メモリ装置とその消去方法、及びそれを含むメモリシステム - Google Patents

Abstract

【課題】向上された信頼性を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムが提供される。
【解決手段】不揮発性メモリ装置の消去方法が提供される。消去方法はメモリセルに各々連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、接地選択ラインに特定電圧を印加する段階の間にメモリストリングが形成される基板に消去電圧を印加する段階と、基板の電圧変化に応答して接地選択ラインをフローティングする段階とに構成される。
【選択図】 図９

Description

本発明は半導体メモリに係り、より詳細には、不揮発性メモリ装置とその消去方法、及びそれを含むメモリシステムに関する。

半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、砒化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、燐化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ）などと同一の半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（ＮｏｎＶｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。

揮発性メモリ装置は電源供給が遮断されると、保存していたデータが消滅するメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても保存していたデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。

韓国特許公開第２００９−００４８８７７号公報

本発明の目的は、向上された信頼性を有して３次元アレイ構造を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムを提供することである。

複数のメモリセル、ストリング選択トランジスタ、そして接地選択トランジスタを具備したメモリストリングを含み、上記目的を達成するための本発明による不揮発性メモリ装置の消去方法は、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、接地選択ラインに特定電圧を印加する段階の間にメモリセルストリングが形成された基板に消去電圧を印加する段階と、基板の電圧変化により接地選択ラインをフローティングする段階とを含む。

実施形態として、特定電圧を印加する段階は、接地選択ラインに接地電圧を印加する段階を含む。
実施形態として、接地選択ラインをフローティングする段階は基板の電圧レベルが目標電圧レベルに到達する時に行われる。
実施形態として、複数のメモリセルは基板と垂直な方向に積層される。

本発明による不揮発性メモリ装置は、基板上に提供された複数のメモリセルストリングを含むメモリセルアレイと、ビットラインを通じて複数のメモリセルストリングと連結され、ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードライン、ストリング選択ライン、そして接地選択ラインを通じて複数のメモリセルストリングに連結され、複数のワードライン及び選択ラインを駆動するように構成されるアドレスデコーダと、消去動作の時に、基板の電圧レベルをモニタするように構成される基板モニタ回路とを含み、消去動作の時に、アドレスデコーダはモニタ結果により接地選択ラインを駆動するように構成される。

実施形態として、消去動作の消去電圧が基板に印加されることが始まる時、アドレスデコーダは選択ラインを接地電圧に駆動するように構成される。
実施形態として、消去動作の時に、基板の電圧レベルが目標電圧レベルに到達する時、アドレスデコーダは接地選択ラインをフローティングするように構成される。

実施形態として、基板モニタ回路は、基板の電圧が提供される基板ノード及び接地ノードの間に連結される第１トリマ及び第２トリマと、第１トリマ及び第２トリマの間のノードの電圧と目標電圧とを比較しモニタ結果に出力する比較器とを含む。

本発明による不揮発性メモリ装置の消去方法は、基板に接触する第１導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと接地選択トランジスタとを含み、第１導電型の基板に垂直であるメモリストリングを含む不揮発性メモリ装置を提供する段階と、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに電圧を印加する段階と、基板に消去電圧を印加する段階と、基板の電圧変化に応答し、接地選択ラインをフローティングする段階とを含む。

本発明による不揮発性メモリ装置は、基板と、基板に接触する第１導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含むメモリセルストリングと、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、そして接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路と、基板の電圧変化を感知するように構成される基板モニタ回路とを含み、アドレスデコーダは基板の電圧変化に応答して接地選択ラインをフローティングする。

基板及び複数のメモリブロックを含み、複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、複数のメモリストリング各々はストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行各々は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結される本発明による不揮発性メモリ装置の消去方法は、複数のメモリブロックの中で消去するメモリブロックを選択する段階と、選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、少なくとも１つの非選択されたメモリブロックに電圧を印加しない段階と、基板に消去電圧を印加する段階と、基板の電圧変化により選択されたメモリブロックの接地選択ラインをフローティングする段階とを含む。

実施形態として、少なくとも１つの非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインはフローティングされる。
実施形態として、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに印加される電圧は、接地電圧である。

実施形態として、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに印加される電圧は消去電圧が閾値電圧に到達した後にフローティングされる。
実施形態として、基板の電圧をモニタし、基板の電圧が閾値電圧に到達する時に、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中断する段階をさらに含む。
実施形態として、複数のメモリブロック各々のストリング選択トランジスタに連結されたストリング選択ラインをフローティングする段階をさらに含む。

本発明による不揮発性メモリ装置は、基板と、複数のメモリブロックと、アドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路と、基板の電圧変化を感知するように構成される基板モニタ回路とを含み、複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、アドレスデコーダは複数のメモリブロックの中で消去するメモリブロックを選択し、選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、非選択されたメモリブロックに電圧を印加しないように構成され、アドレスデコーダは基板の電圧変化に応答して接地選択ラインをフローティングする。

実施形態として、アドレスデコーダは非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングする。
実施形態として、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに接地電圧を印加する。
実施形態として、アドレスデコーダは消去電圧が閾値電圧に到達した後に選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインの電圧をフローティングする。

実施形態として、基板の電圧をモニタし、基板の電圧が閾値電圧に到達する時に、接地イネーブル信号を発生するように構成される基板モニタ回路をさらに含み、アドレスデコーダは接地イネーブル信号に応答し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中止し、そして接地選択ラインをフローティングする。

実施形態として、基板モニタ回路は、接地ノード及び基板の消去電圧が供給される基板ノード間に連結された第１トリマ及び第２トリマと、目標電圧と第１トリマ及び第２トリマ間のノードの電圧を比較し、比較結果をアドレスデコーダに出力するように構成される比較器とを含む。

実施形態として、比較結果が基板の電圧が閾値電圧に到達したことを示す時、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中止する。
実施形態として、アドレスデコーダは複数のメモリブロック各々のストリング選択ラインをさらにフローティングする。

実施形態として、アドレスデコーダは、各々ブロック選択信号を発生するように構成される少なくとも２つのブロックワードライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、複数のメモリブロックの中で１つの接地選択ラインを駆動し、基板モニタ回路から接地イネーブル信号を受信するように構成される接地選択ライン駆動器と、ブロック選択信号に応答し、ストリング選択ライン駆動器とワードライン駆動器と、そして接地選択ライン駆動器とにより駆動される電圧を複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含む。

実施形態として、ブロック選択回路はワードライン各々、ストリング選択ライン各々、そして接地選択ライン各々を制御する複数のトランジスタを含む。
本発明による不揮発性メモリ装置は、基板上に提供された複数のメモリセルストリングを含むメモリセルアレイと、複数のビットラインを通じてメモリセルストリングに連結され、ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードラインとストリング選択ラインと接地選択ラインとを通じてメモリセルストリングに連結され、複数のワードラインと選択ラインを駆動するように構成されるアドレスデコーダとを含み、アドレスデコーダは基板に電圧を印加する前に遅延時間の間待機することにより消去動作時に接地選択ラインを駆動する。

実施形態として、消去動作の間に消去電圧が基板に印加されることが始まる時、アドレスデコーダは接地選択ラインを接地電圧に駆動するように構成される。
実施形態として、消去動作の間、アドレスデコーダは基板の電圧レベルが目標電圧レベルに到達する時、接地選択ラインをフローティングするように構成される。

本発明による不揮発性メモリ装置は、基板と、基板と接触する第１導電型のピラー活性ボディを使用するストリング選択トランジスタ、複数のメモリセル、そして接地選択トランジスタを含むメモリストリングと、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路とを含み、アドレスデコーダは基板の電圧変化に応答して遅延時間の間待機した後、接地選択ラインをフローティングする。

本発明による不揮発性メモリ装置は、基板と、複数のメモリブロックと、アドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路とを含み、複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行各々は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、アドレスデコーダは複数のメモリブロックの中で消去するメモリブロックを選択し、選択されたメモリブロックの複数のメモリセルには連結された複数のワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、そして非選択されたメモリブロックに電圧を印加せず、アドレスデコーダは基板の電圧変化に応答して遅延時間の間待機した後、接地選択ラインをフローティングする。

実施形態として、アドレスデコーダは非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングする。
実施形態として、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに接地電圧を印加する。

実施形態として、アドレスデコーダは消去電圧が閾値電圧に到達した後、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインの電圧をフローティングする。
実施形態として、アドレスデコーダは複数のメモリブロック各々のストリング選択ラインさらにフローティングする。

実施形態として、アドレスデコーダは各々ブロック選択信号を発生するように構成される少なくとも２つのワードライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、ブロック選択信号に応答し、複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、複数のメモリブロックの中で１つの接地選択ラインを駆動し、そして時間遅延信号を受信するように構成される接地選択ライン駆動器と、ブロック選択信号に応答し、ストリング選択ライン駆動器とワードライン駆動器と、そして接地選択ライン駆動器とにより駆動される電圧を複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含む。

実施形態として、ブロック選択回路はワードライン各々、ストリング選択ライン各々、そして接地選択ライン各々を制御する複数のトランジスタを含む。

本発明によれば、接地選択トランジスタの活性化による消去撹乱が防止できる。したがって、向上された信頼性を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムが提供される。

本発明の実施形態による不揮発性メモリ装置を示すブロック図。 図１のメモリセルアレイを示すブロック図。 図２のメモリブロックの中で１つのメモリブロックの実施形態を示す斜視図。 図３のメモリブロックのＩ−Ｉ’線に沿う断面図。 図４のトランジスタ構造を示す断面図。 図３乃至図５を参照して説明されたメモリブロックの等価回路を示す回路図。 図１の不揮発性メモリ装置の消去動作時の電圧条件の実施形態を示す表。 図３乃至図６を参照して説明されたメモリブロックのＮＡＮＤストリングの中で１つを示す断面図。 図１の不揮発性メモリ装置１００の消去方法を示す順序図。 図９の消去方法による消去電圧条件を示す表。 図９の消去方法及び図１０の電圧条件による電圧変化を示すタイミング図。 図１の基板モニタ回路を示すブロック図。 図１２のアップ−トリマを示す回路図。 図１の不揮発性メモリ装置のメモリセルアレイ及びアドレスデコーダを示すブロック図。 図１の不揮発性メモリ装置のメモリセルアレイ及びアドレスデコーダの他の例を示すブロック図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第１応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第２応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第３応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第４応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第５応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第６応用例を示す回路図。 図３乃至図５を参照して説明されたメモリブロックの等価回路の第７応用例を示す回路図。 図２のメモリブロックの他の実施形態を示すブロック図。 図１の不揮発性メモリ装置を含むメモリシステムを示す斜視図。 図２３のメモリシステムの応用例を示すブロック図。 図２４を参照して説明されたメモリシステムを含むコンピュータシステムを示すブロック図。

以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の実施形態を添付された図面を参照して説明する。同一の構成要素は同一の参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。

図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、本発明の実施形態による不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、基板モニタ回路１３０、読み出し及び書き込み回路１４０、制御ロジック１５０、そして基板バイアス回路１６０を含む。

メモリセルアレイ１１０はワードラインＷＬ、そしてストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを含む選択ラインを通じてアドレスデコーダ１２０に連結される。メモリセルアレイ１１０はビットラインＢＬを通じて読み出し及び書き込み回路１４０に連結される。メモリセルアレイ１１０は基板モニタ回路１３０に連結される。例えば、メモリセルアレイ１１０の基板（ｓｕｂｓｔｒａｔｅ）が基板モニタ回路１３０に連結される。メモリセルアレイ１１０は基板バイアス回路１６０に連結される。例えば、メモリセルアレイ１１０の基板が基板バイアス回路１６０に連結される。

メモリセルアレイ１１０は複数のメモリブロックを含む。各メモリブロックは複数のメモリセルストリングを含む。例えば、各メモリブロックは複数のＮＡＮＤストリングを含む。各メモリセルストリングは複数のメモリセル及び複数の選択トランジスタを含む。例えば、各メモリセルストリングは少なくとも１つのストリング選択トランジスタ及び少なくとも１つの接地選択トランジスタを含む。

例示的に、行方向に配列されるメモリセルはワードラインＷＬに連結される。列方向に配列されるメモリセルはビットラインＢＬに連結される。例えば、列方向に配列されるメモリセルは複数のセルグループ（例えば、ストリング）を形成することができる。そして、複数のセルグループがビットラインＢＬに各々連結されることができる。少なくとも１つのストリング選択トランジスタはストリング選択ラインＳＳＬに連結されることができる。少なくとも１つの接地選択トランジスタは接地選択ラインＧＳＬに連結されることができる。例示的に、メモリセルアレイ１１０は毎セル１つ、またはそれ以上のビットを保存することができるように構成される。

アドレスデコーダ１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、そして接地選択ラインＧＳＬを通じてメモリセルアレイ１１０に連結される。アドレスデコーダ１２０は制御ロジック１５０の制御に応答して動作するように構成される。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。

アドレスデコーダ１２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用し、アドレスデコーダ１２０はメモリセルアレイのメモリブロックを選択する。また、デコーディングされた行アドレスを利用し、アドレスデコーダ１２０は選択されたメモリブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、そして接地選択ラインＧＳＬを選択する。アドレスデコーダ１２０は伝えられたアドレスＡＤＤＲの中の列アドレスを追加的にデコーディングするように構成される。デコーディングされた列アドレスは読み出し及び書き込み回路１４０に伝達される。

例示的に、アドレスデコーダ１２０は基板モニタ回路１３０か接地活性信号ＧＥを受信するように構成される。受信された接地活性信号ＧＥに応答し、アドレスデコーダ１２０は出力電圧を調節するように構成される。例えば、アドレスデコーダ１２０は消去動作の時に接地活性信号ＧＥに応答して動作するように構成できる。

基板モニタ回路１３０はメモリセルアレイ１１０及びアドレスデコーダ１２０に連結される。基板モニタ回路１３０は制御ロジック１５０の制御に応答して動作するように構成される。基板モニタ回路１３０はメモリセルアレイ１１０の基板電圧Ｖｓｕｂをモニタするように構成される。メモリセルアレイ１１０の基板電圧Ｖｓｕｂのレベルに応答し、基板モニタ回路１３０は接地活性信号ＧＥを活性化または非活性化するよう構成される。接地活性信号ＧＥはアドレスデコーダ１２０に伝達される。例えば、基板モニタ回路１３０は消去動作の時に活性化できる。

読み出し及び書き込み回路１４０はビットラインＢＬを通じてメモリセルアレイ１１０に連結される。読み出し及び書き込み回路１４０は制御ロジック１５０の制御に応答して動作する。読み出し及び書き込み回路１４０はアドレスデコーダ１２０かデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用し、読み出し及び書き込み回路１４０はビットラインＢＬを選択する。

例示的に、読み出し及び書き込み回路１４０は外部からデータＤＡＴＡを受信し、受信されたデータＤＡＴＡをメモリセルアレイ１１０に書き込むように構成される。読み出し及び書き込み回路１４０はメモリセルアレイ１１０からデータＤＡＴＡを読み出し、読み出されたデータＤＡＴＡを外部に出力するように構成される。読み出し及び書き込み回路１４０はメモリセルアレイ１１０の第１保存領域からデータを読み出し、読み出されたデータをメモリセルアレイ１１０の第２保存領域に記入するように構成される。例えば、読み出し及び書き込み回路１４０はコピー−バック（ｃｏｐｙ−ｂａｃｋ）動作を行うように構成される。

例示的に、読み出し及び書き込み回路１４０はページバッファ（またはページレジスタ）や列選択回路などの構成要素を含む。他の例とし、読み出し及び書き込み回路１４０は感知増幅器、書き込みドライバ、列選択回路などの構成要素を含む。

制御ロジック１５０はアドレスデコーダ１２０、基板モニタ回路１３０、そして読み出し及び書き込み回路１４０に連結される。例えば、制御ロジック１５０は基板バイアス回路１６０に追加的に連結されることができる。制御ロジック１５０は不揮発性メモリ装置１００の諸般動作を制御するように構成される。制御ロジック１５０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。

基板バイアス回路１６０は制御ロジック１５０の制御に応答して動作する。基板バイアス回路１６０はメモリセルアレイ１１０の基板をバイアスするように構成される。例えば、消去動作の時に、基板バイアス回路１６０はメモリセルアレイ１１０の基板に消去電圧Ｖｅｒｓをバイアスするように構成できる。

他の例とし、基板モニタ回路１３０は省略できる。この例で、アドレスデコーダ１２０は消去動作の時にメモリセルアレイ１１０の基板に電圧を印加する前に特定遅延時間の間に待機することで接地選択ラインＧＳＬを駆動できる。この例において、遅延時間は予め設定され得る。遅延時間の長さは制御ロジック１５０又は外部装置によって提供できる。

図２は図１のメモリセルアレイ１１０を示すブロック図である。図２を参照すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（または垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１乃至第３方向に沿って伸張された構造物を含む。例えば、各メモリブロックＢＬＫは第２方向に沿って伸張されたＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供できる。

各ＮＡＮＤストリングＮＳはビットラインＢＬ、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、ワードラインＷＬ、そして共通ソースラインＣＳＬに連結される。すなわち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、そして複数の共通ソースラインＣＳＬに連結されることができる。メモリブロックＢＬＫ１〜ＢＬＫｚは図３を参照してより詳細に説明される。

メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示されたアドレスデコーダ１２０によって選択されることができる。例えば、アドレスデコーダ１２０はメモリブロックＢＬＫ１〜ＢＬＫｚの中でデコーディングされた行アドレスに対応する少なくとも１つのメモリブロックを選択するように構成されることができる。

図３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのＢＬＫｉの実施形態を示す斜視図である。図４は図３のメモリブロックＢＬＫｉのＩ−Ｉ’線に沿う断面図である。図３及び図４を参照すれば、メモリブロックＢＬＫｉは第１乃至第３方向に沿って伸張された構造物を含む。

まず、基板１１１が提供される。例示的に、基板１１１は第１タイプを有するＷＥＬ（ｗｅｌｌ）である。例えば、基板１１１は硼素（Ｂ、Ｂｏｒｏｎ）のような３族元素が注入されて形成されたＷＥＬであり得る。例えば、基板１１１はｎＷＥＬ内に提供されるポケットＷＥＬであり得る。以下で、基板１１１はＷＥＬに仮定する。しかし、基板１１１はＷＥＬに限定されない。

基板１１１上に、第１方向に沿って伸張されたドーピング領域３１１〜３１４が提供される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と異なる第２タイプを有することができる。例えば、複数のドーピング領域３１１〜３１４はｎタイプを有することができる。以下で、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することに仮定する。しかし、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することに限定されない。

第１及び第２ドーピング領域３１１、３１２間の基板１１１の領域上に、第１方向に沿って伸張される複数の絶縁物質１１２が第２方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２は第２方向に沿って特定距離ほど離隔されて提供できる。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含むことができる。

第１及び第２ドーピング領域３１１、３１２間の基板１１１の領域上に、第１方向に沿って順次的に配置されて第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。例示的に、複数のピラー１１３は絶縁物質１１２を貫通して基板１１１と連結されることができる。

例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプを有するシリコン物質を含むことができる。例えば、各ピラー１１３の表面層１１４は基板１１１と同一のタイプを有するシリコン物質を含むことができる。以下で、各ピラー１１３の表面層１１４はｐ−タイプシリコンを含むことと仮定する。しかし、各ピラー１１３の表面層１１４はｐ−タイプシリコンを含むことと限定されない。

各ピラー１１３の中で部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の中で部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含むことができる。例えば、各ピラー１１３の中で部層１１５はエアーギャップ（ａｉｒ ｇａｐ）を含むことができる。

第１及び第２ドーピング領域３１１、３１２間の領域で、絶縁物質１１２、ピラー１１３、そして基板１１１の露出された表面に沿って絶縁膜１１６が提供される。例示的に、第２方向に沿って提供される最後絶縁物質１１２の第２方向側の露出面に提供される絶縁膜１１６は除去できる。

例示的に、絶縁膜１１６の厚さは絶縁物質１１２間の距離の１／２より小さい。すなわち、絶縁物質１１２の中で第１絶縁物質の下部面に提供されている絶縁膜１１６、そして第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６間に絶縁物質１１２及び絶縁膜１１６以外の物質が配置されることができる領域が提供される。

第１及び第２ドーピング領域３１１、３１２間の領域で、絶縁膜１１６の露出された表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接する絶縁物質１１２及び基板１１１間に第１方向に沿って伸張される第１導電物質２１１が提供される。より詳細には、基板１１１に隣接する絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１間に、第１方向に伸張される第１導電物質２１１が提供される。

絶縁物質１１２の中で特定絶縁物質上部面の絶縁膜１１６及び特定絶縁物質上部に配置された絶縁物質の下部面の絶縁膜１１６間に、第１方向に沿って伸張される第１導電物質が提供される。例示的に、絶縁物質１１２間に、第１方向に伸張される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質であり得る。例示的に、第１導電物質２１１〜２９１はポーリシリコンなどと同一の導電物質であり得る。

第２ドーピング領域３１２及び第３ドーピング領域３１３間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供できる。例示的に、第２ドーピング領域３１２及び第３ドーピング領域３１３間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置されて第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、そして第１方向に沿って伸張される複数の第１導電物質２１２〜２９２が提供される。

第３ドーピング領域３１３及び第４ドーピング領域３１４間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供できる。例示的に、第３ドーピング領域３１３及び第４ドーピング領域３１４間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置されて第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、そして第１方向に沿って伸張される複数の第１導電物質２１３〜２９３が提供される。

複数のピラー１１３上にドレーン３２０が各々提供される。例示的に、ドレーン３２０は第２タイプにドーピングされた物質であり得る。例えば、ドレーン３２０はｎタイプにドーピングされた物質であり得る。以下で、ドレーン３２０はｎ−タイプシリコンを含むことと仮定する。しかし、ドレーン３２０はｎ−タイプシリコンを含むことと限定されない。例示的に、各ドレーン３２０の幅は対応するピラー１１３の幅より大きくあり得る。例えば、各ドレーン３２０は対応するピラー１１３の上部面にパッド形態に提供されることができる。

ドレーン３２０上に、第３方向に伸張された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は第１方向に沿って順次的に配置される。第２導電物質３３１〜３３３各々は対応する領域のドレーン３２０と連結される。例示的に、ドレーン３２０及び第３方向に伸張された第２導電物質（３３３）は各々コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結されることができる。例示的に、第２導電物質３３１〜３３３は金属物質であり得る。例示的に、第２導電物質３３１〜３３３はポーリシリコンなどと同一の導電物質であり得る。

以下で、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の高さが定義される。第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は基板１１１から順次的に第１乃至第９高さを有することと定義される。すなわち、基板１１１と隣接する第１導電物質２１１〜２１３は第１高さを有する。第２導電物質３３１〜３３３と隣接する第１導電物質２９１〜２９３は第９高さを有する。第１導電物質及び基板１１１間の距離が増加するほど、第１導電物質の高さは増加する。

図３及び図４で、各ピラー１１３は絶縁膜１１６の隣接する領域及び複数の第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６の隣接する領域及び第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスタ構造ＴＳを含む。トランジスタ構造ＴＳは図５を参照してより詳細に説明される。例示的に、特定ストリングの複数のトランジスタ構造ＴＳの部分集合はサブストリングであり得る。

図５は図４のトランジスタ構造ＴＳを示す断面図である。図３乃至図５を参照すれば、絶縁膜１１６は第１乃至第３サブ絶縁膜１１７、１１８、１１９を含む。
ピラー１１３のｐ−タイプシリコンを含む表面層１１４はボディ（ｂｏｄｙ）で動作することができる。ピラー１１３に隣接する第１サブ絶縁膜１１７はトンネルリング絶縁膜に動作することができる。例えば、ピラー１１３に隣接する第１サブ絶縁膜１１７は熱酸化膜を含むことができる。

第２サブ絶縁膜１１８は電荷保存膜に動作することができる。例えば、第２サブ絶縁膜１１８は電荷捕獲層に動作することができる。例えば、第２サブ絶縁膜１１８は窒化膜、または金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を含むことができる。

第１導電物質２３３に隣接する第３サブ絶縁膜１１９はブロッキング絶縁膜として動作することができる。例示的に、第１方向に伸張された第１導電物質２３３と隣接する第３サブ絶縁膜１１９は単一層、または多層に形成されることができる。第３サブ絶縁膜１１９は第１サブ絶縁膜１１７及び第２サブ絶縁膜１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。

第１導電物質２３３はゲート（または制御ゲート）で動作することができる。すなわち、ゲート（または制御ゲート）で動作する第１導電物質２３３、ブロッキング絶縁膜に動作する第３サブ絶縁膜１１９、電荷保存膜に動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜に動作する第１サブ絶縁膜１１７、そしてボディに動作するｐ−タイプシリコンを含む表面層１１４はトランジスタ（またはメモリセルトランジスタ構造）を形成することができる。例示的に、第１乃至第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成できる。以下で、ピラー１１３のｐ−タイプシリコンを含む表面層１１４を第２方向のボディと称する。例示的に、ピラー１１３、絶縁膜１１６、そして第１導電物質２３３間の各距離の角度は直覚、鋭角、または鈍角であり得る。

メモリブロックＢＬＫｉで、１つのピラー１１３は１つのＮＡＮＤストリングＮＳに対応する。メモリブロックＢＬＫｉは複数のピラー１１３を含む。すなわち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。より詳細には、メモリブロックＢＬＫｉは第２方向（または基板と垂直である方向）に伸張されたＮＡＮＤストリングＮＳを含む。

各ＮＡＮＤストリングＮＳは第２方向に沿って配置される複数のトランジスタ構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスタ構造ＴＳの中で少なくとも１つはストリング選択トランジスタＳＳＴで動作する。各ＮＡＮＤストリングＮＳの複数のトランジスタ構造ＴＳの中で少なくとも１つは接地選択トランジスタＧＳＴで動作する。

ゲート（または制御ゲート）は第１方向に伸張された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。すなわち、ゲート（または制御ゲート）は第１方向に伸張されてワードライン、そして少なくとも２つの選択ライン（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬ）を形成する。

第３方向に伸張された第２導電物質３３１〜３３３はＮＡＮＤストリングＮＳの一端に連結される。例示的に、第３方向に伸張された第２導電物質３３１〜３３３はビットラインＢＬで動作する。すなわち、１つのメモリブロックＢＬＫｉで、１つのビットラインＢＬに複数のＮＡＮＤストリングが連結される。

第１方向に伸張された第２タイプドーピング領域３１１〜３１４がＮＡＮＤストリングの他端に提供される。第１方向に伸張された第２タイプドーピング領域３１１〜３１４は共通ソースラインＣＳＬに動作する。
要約すれば、メモリブロックＢＬＫｉは基板１１１に垂直一方向（第２方向）に伸張されたＮＡＮＤストリングを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが連結されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲型）に動作する。

図３乃至図５で、第１方向に伸張される導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に提供されることと説明された。しかし、第１方向に伸張される導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に提供されることと限定されない。例えば、第１方向に伸張される導体ラインは８個の層、１６個の層、または複数の層に提供されることができる。すなわち、１つのＮＡＮＤストリングで、トランジスタは８個、１６個、または複数個であり得る。また、第１導電物質はメモリセルを構成する複数の層、そして選択トランジスタを構成する少なくとも２つの層に提供されることができる。例えば、第１導電物質はダミーメモリセルを構成する層に提供されることができる。

図３乃至図５で、１つのビットラインＢＬに３個のＮＡＮＤストリングＮＳが連結されることと説明された。しかし、１つのビットラインＢＬに３個のＮＡＮＤストリングＮＳが連結されることと限定されない。例示的に、メモリブロックＢＬＫｉで、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが連結されることができる。この時、１つのビットラインＢＬに連結されるＮＡＮＤストリングＮＳの数ほど、第１方向に伸張される第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースラインＣＳＬに動作するドーピング領域３１１〜３１４の数も調節できる。

図３乃至図５で、第１方向に伸張された１つの第１導電物質に３個のＮＡＮＤストリングＮＳが連結されることと説明された。しかし、１つの第１導電物質に３個のＮＡＮＤストリングＮＳが連結されることと限定されない。例えば、１つの第１導電物質に、ｎ個のＮＡＮＤストリングＮＳが連結されることができる。この時、１つの第１導電物質に連結されるＮＡＮＤストリングＮＳの数だけ、ビットライン３３１〜３３３の数もまた調節できる。

例示的に、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１と近いほど減少できる。例えば、工程上の特性または誤差によって、ピラー１１３の第１及び第３方向に沿う断面積が可変できる。
例示的に、ピラー１１３は蝕刻により形成されたホールにシリコン物質及び絶縁物質と同一の物質が提供されて形成される。深く蝕刻されるほど、蝕刻により形成されるホールの第１及び第３方向に沿う面積は減少できる。すなわち、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１に近いほど減少できる。

図６は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路を示す回路図である。図３乃至図６を参照すれば、第１ビットラインＢＬ１及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が提供される。第２ビットラインＢＬ２及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第３ビットラインＢＬ３及び共通ソースラインＣＳＬ間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。第１乃至第３ビットラインＢＬ１〜ＢＬ３は第３方向に伸張された第２導電物質３３１〜３３３に各々対応することができる。

各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴは対応するビットラインＢＬと連結される。各ＮＡＮＤストリングＮＳの接地選択トランジスタＧＳＴは共通ソースラインＣＳＬと連結される。各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴ間にメモリセルＭＣが提供される。

以下で、行及び列単位にＮＡＮＤストリングＮＳを定義する。１つのビットラインに共通に連結されたＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は第１列に対応することができる。第２ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は第２列に対応することができる。第３ビットラインＢＬ３に連結されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応することができる。

１つのストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングＮＳは１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。

各ＮＡＮＤストリングＮＳで、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳで、接地選択トランジスタＧＳＴの高さは１であると定義される。接地選択トランジスタＧＳＴに隣接するメモリセルＭＣ１の高さは２であると定義される。ストリング選択トランジスタＳＳＴの高さは９に定義される。ストリング選択トランジスタＳＳＴと隣接するメモリセルＭＣ７の高さは８に定義される。メモリセルＭＣ及び接地選択トランジスタＧＳＴ間の距離が増加するほど、メモリセルＭＣの高さは増加する。すなわち、第１乃至第７メモリセルＭＣ１〜ＭＣ７は各々第２乃至第８高さを有することと定義される。

同一の列のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。異なる列のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。第１高さを有する第１導電物質２１１〜２１３が互いに連結されて接地選択ラインＧＳＬを形成することができる。

同一の列のＮＡＮＤストリングＮＳの同一の高さのメモリセルＭＣはワードラインＷＬを共有する。同一の高さを有して異なる行に対応するＮＡＮＤストリングＮＳのワードラインＷＬは共通に連結される。すなわち、同一の高さのメモリセルＭＣはワードラインＷＬを共有する。

第２高さを有する第１導電物質２２１〜２２３が共通に連結されて第１ワードラインＷＬ１を形成する。第３高さを有する第１導電物質２３１〜２３３が共通に連結されて第２ワードラインＷＬ２を形成する。第４高さを有する第１導電物質２４１〜２４３が共通に連結されて第３ワードラインＷＬ３を形成する。第５高さを有する第１導電物質２５１〜２５３が共通に連結されて第４ワードラインＷＬ４を形成する。第６高さを有する第１導電物質２６１〜２６３が共通に連結されて第５ワードラインＷＬ５を形成する。第７高さを有する第１導電物質２７１〜２７３が共通に連結されて第６ワードラインＷＬ６を形成する。第８高さを有する第１導電物質２８１〜２８３が共通に連結されて第７ワードラインＷＬ７を形成する。

同一の列のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。異なる列のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に各々連結される。第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は各々第９高さを有する第１導電物質２９１〜２９３に対応することができる。

以下で、第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１に連結されたストリング選択トランジスタＳＳＴで定義される。第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２に連結されたストリング選択トランジスタＳＳＴで定義される。第３ストリング選択トランジスタＳＳＴ３は第３ストリング選択ラインＳＳＬ３に連結されたストリング選択トランジスタＳＳＴで定義される。

共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に連結される。例えば、基板１１１上の活性領域で、第１乃至第４ドーピング領域３１１〜３１４が互いに連結されて共通ソースラインＣＳＬを形成することができる。
図６に図示されたように、同一高さのワードラインＷＬは共通に連結されている。したがって、特定高さのワードラインＷＬが選択される時、選択されたワードラインＷＬに連結されたＮＡＮＤストリングＮＳが選択できる。異なる列のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬに連結されている。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、同一ワードラインＷＬに連結されたＮＡＮＤストリングＮＳの中で非選択列のＮＡＮＤストリングＮＳが対応するビットラインから分離され、そして選択列のＮＡＮＤストリングＮＳが対応するビットラインに連結されることができる。

すなわち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、ＮＡＮＤストリングＮＳの行単位に選択されることができる。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択列のＮＡＮＤストリングＮＳが列単位に選択されることができる。

例示的に、プログラム及び読み出し動作の時に、選択列の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Ｖｐｇｍ、または読み出し電圧Ｖｒｄであり得る。例えば、非選択電圧はパス電圧Ｖｐａｓｓ、または非選択読み出し電圧Ｖｒｅａｄであり得る。すなわち、プログラム及び読み出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の選択列のワードライン単位に行われる。

例示的に、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中で選択ラインに動作する第１導電物質とワードラインに動作する第１導電物質間の絶縁物質１１２の厚さは他の絶縁物質１１２の厚さより厚くあり得る。
図３乃至図６で、第１高さを有する第１導電物質２１１、２１２、２１３は接地選択ラインＧＳＬに動作し、第９高さを有する第１導電物質２９１、２９２、２９３はストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３で動作する。

この時、第１高さを有する第１導電物質２１１、２１２、２１３と第２高さを有する第１導電物質２２１、２２２、２２３との間の絶縁物質１１２の厚さは第２高さを有する第１導電物質２２１、２２２、２２３と第８高さを有する第１導電物質２８１、２８２、２８３と間の絶縁物質１１２より厚くあり得る。

同様に、第８高さを有する第１導電物質２８１、２８２、２８３と第９高さを有する第１導電物質２９１、２９２、２９３間の絶縁物質１１２の厚さは第２高さを有する第１導電物質２２１、２２２、２２３と第８高さを有する第１導電物質２８１、２８２、２８３間の絶縁物質１１２より厚くあり得る。

以下で、プログラムされるメモリセルに対応するビットラインを選択ビットラインと称する。そして、プログラム禁止されるメモリセルに対応するビットラインを非選択ビットラインと称する。
以下で、プログラム動作の時に、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の第１行単位に選択されることと仮定する。そして、第２ビットラインＢＬ２が選択されることと仮定する。また、第１及び第３ビットラインＢＬ１、ＢＬ３が非選択されることと仮定する。

図７は図１の不揮発性メモリ装置の消去動作時の電圧条件の実施形態を示す表である。例示的に、消去動作はメモリブロック単位に行われる。例示的に、図３乃至図６を参照して説明されたメモリブロックＢＬＫｉを参照し、消去動作が説明される。

消去動作の時に、ストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティングされる。ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加される。例えば、ワードライン消去電圧Ｖｗｅは接地電圧Ｖｓｓであり得る。接地選択ラインＧＳＬはフローティングされる。そして、基板１１１に消去電圧Ｖｅｒｓが印加される。

基板１１１及び第２方向のボディ１１４は同一のタイプのシリコン物質に構成される。したがって、基板１１１に印加される消去電圧Ｖｅｒｓは第２方向のボディ１１４で伝えられる。例示的に、消去電圧Ｖｅｒｓは高電圧であり得る。

接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティング状態である。したがって、第２方向のボディ１１４の電圧が変化する時、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ１〜ＳＳＬ３はカップリングの影響を受ける。すなわち、第２方向のボディ１１４の電圧が消去電圧Ｖｅｒｓに上昇する時、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ１〜ＳＳＬ３の電圧も上昇することができる。したがって、接地選択トランジスタＧＳＴ及びストリング選択トランジスタＧＳＴは消去防止できる。

ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加される。例示的に、ワードライン消去電圧Ｖｗｅは低電圧である。例えば、ワードライン消去電圧Ｖｗｅは接地電圧Ｖｓｓであり得る。第２方向のボディ１１４及びワードラインＷＬ１〜ＷＬ７間の電圧差によって、メモリセルＭＣ１〜ＭＣ７でファウラ-ノルトハイムトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）が発生することができる。したがって、メモリセルＭＣ１〜ＭＣ７は消去できる。

基板１１１に消去電圧Ｖｅｒｓが印加される時、基板１１１及び接地選択ラインＧＳＬ間にカップリングが発生できる。例えば、基板１１１の電圧が上昇する時、カップリングの影響によって接地選択ラインＧＳＬの電圧も上昇できる。接地選択ラインＧＳＬの電圧が上昇すれば、接地選択トランジスタＧＳＴがターン−オンできる。すなわち、第２方向のボディ１１４の中で接地選択トランジスタＧＳＴに対応する領域が反転できる。

図８は図３乃至図６を参照して説明されたメモリブロックＢＬＫｉのＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の中で１つであるＮＳ１２を示す断面図である。例示的に、消去動作の時に接地選択トランジスタＧＳＴがターン−オンできた場合を図８に示す。

図３乃至図８を参照すれば、基板１１１はｐ−タイプシリコンである。第２方向のボディ１１４の中でストリング選択トランジスタＳＳＴ及びメモリセルＭＣ１〜ＭＣ７に対応する領域はｐ−タイプを維持する。反面、第２方向のボディ１１４の中で接地選択トランジスタＧＳＴに対応する領域Ｎ１はｎ−タイプに反転される。すなわち、第２方向のボディ１１４の中でストリング選択トランジスタＳＳＴ及びメモリセルＭＣ１〜ＭＣ７に対応する領域と基板１１１は電気的に絶縁される。したがって、基板１１１に印加される消去電圧Ｖｅｒｓが第２方向のボディ１１４の中でメモリセルＭＣ１〜ＭＣ７に伝達できず、メモリセルＭＣ１〜ＭＣ７は消去できない。すなわち、消去撹乱が発生する。

このような問題を防止するために、本発明の実施形態による不揮発性メモリ装置はメモリセルアレイ１１０の基板の電圧レベルにより接地選択ラインを駆動するように構成される。

図９は図１の不揮発性メモリ装置１００の消去方法を示す順序図である。例示的に、メモリセルアレイ１１０のメモリブロックＢＬＫ１〜ＢＬＫｚの中で図３乃至図６を参照して説明されたメモリブロックＢＬＫｉが消去されることと仮定する。すなわち、アドレスデコーダ１２０のブロック選択回路１２１はメモリブロックＢＬＫｉを選択することと仮定する。

図１乃至図６、そして図９を参照すれば、Ｓ１１０段階で、ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加される。
例えば、ワードライン消去電圧Ｖｗｅは低電圧である。例えば、ワードライン消去電圧Ｖｗｅは接地電圧Ｖｓｓである。例えば、ワードライン消去電圧Ｖｗｅは接地電圧Ｖｓｓより低いレベルを有する。例えば、アドレスデコーダ１２０はワードラインＷＬ１〜ＷＬ７をワードライン消去電圧Ｖｗｅに駆動することができる。

Ｓ１２０段階で、接地選択ラインＧＳＬに予め設定された電圧Ｖｐｄが印加される。例えば、予め設定された電圧Ｖｐｄは接地選択トランジスタＧＳＴをターン−オフする電圧である。例えば、予め設定された電圧Ｖｐｄは接地選択トランジスタＧＳＴの閾値電圧より低いレベルを有する。例えば、予め設定された電圧Ｖｐｄは接地電圧Ｖｓｓである。例えば、予め設定された電圧Ｖｐｄは接地電圧Ｖｓｓより低いレベルを有する。例えば、アドレスデコーダ１２０は接地選択ラインＧＳＬを予め設定された電圧Ｖｐｄに駆動することができる。

Ｓ１３０段階で、基板１１１に消去電圧Ｖｅｒｓが印加される。例えば、消去電圧Ｖｅｒｓは高電圧である。例えば、基板バイアス回路１６０が基板１１１に消去電圧Ｖｅｒｓを提供することができる。
Ｓ１４０段階で、基板電圧の変化により接地選択ラインＧＳＬがフローティングされる。例えば、基板モニタ回路１３０はメモリセルアレイ１１０の基板１１１の電圧変化をモニタすることができる。基板１１１の電圧変化に基づいて、基板モニタ回路１３０は接地活性信号ＧＥを活性化、または非活性化することができる。接地活性信号ＧＥに応答し、アドレスデコーダ１２０は接地選択ラインＧＳＬに予め設定された電圧Ｖｄを印加するか、或いは接地選択ラインＧＳＬをフローティングすることができる。

例示的に、Ｓ１１０段階乃至Ｓ１３０段階は同時に行われる。例示的に、Ｓ１１０段階乃至Ｓ１３０段階は順次的に行われる。例示的に、Ｓ１１０段階乃至Ｓ１３０段階は逆順に行われる。例示的に、Ｓ１１０段階乃至Ｓ１３０段階が行われる間、ストリング選択ライン駆動器１２５はストリング選択ラインＳＳＬ１〜ＳＳＬ３がフローティングできるほど出力値を制御することができる。

図１０は図９の消去方法による消去電圧条件を示す表である。図１乃至図６、そして図９及び図１０を参照すれば、消去動作の時にストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティングされる。消去動作の時に、ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加される。消去動作が始まる時、接地選択ラインＧＳＬに予め設定された電圧Ｖｐｄが印加される。以後に、接地選択ラインＧＳＬはフローティングされる。消去動作の時に、基板１１１に消去電圧Ｖｅｒｓが印加される。

図１１は図９の消去方法及び図１０の電圧条件による電圧変化を示すタイミング図である。図１乃至図６、そして図９乃至図１１を参照すれば、第１時間ｔ１に基板１１１に消去電圧Ｖｅｒｓが印加される。すなわち、基板１１１の電圧は第１時間ｔ１から上昇する。

この時、接地選択ラインＧＳＬに予め設定された電圧Ｖｐｄが印加されている。例えば、接地選択ラインＧＳＬは接地電圧Ｖｓｓを維持している。したがって、接地選択トランジスタＧＳＴはターン−オフ状態を維持する。したがって、基板１１１の電圧は第２方向のボディ１１４に伝達される。すなわち、第２方向のボディ１１４の電圧も基板１１１の電圧とともに上昇する。

ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加されている。したがって、ワードラインＷＬ１〜ＷＬ７の電圧はワードライン消去電圧Ｖｗｅに維持される。
ストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティング状態である。第２方向のボディ１１４の電圧の変化はストリング選択ラインＳＳＬ１〜ＳＳＬ３にカップリング効果を有する。すなわち、第２方向のボディ１１４の電圧が基板１１１と共に上昇する時、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の電圧も上昇する。

第２時間ｔ２に、基板１１１の電圧レベルは目標電圧Ｖｔａｒレベルに到達する。この時、接地選択ラインＧＳＬはフローティングされる。例えば、接地選択ラインドライバ１２９は接地選択ラインＧＳＬをフローティングすることができる。例えば、接地選択ラインドライバ１２９は接地選択ラインＧＳＬをフローティングできるほど出力電圧を制御することができる。

第２時間ｔ２以後に、基板１１１の電圧は消去電圧Ｖｅｒｓのレベルまで上昇することができる。基板１１１の電圧が上昇するによって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の電圧も上昇することができる。例えば、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の電圧はストリング選択ライン電圧Ｖｓｓｌのレベルまで上昇することができる。

第２時間ｔ２に接地選択ラインＧＳＬがフローティングされるので、第２時間ｔ２以後に接地選択ラインＧＳＬの電圧もカップリングの影響によって上昇することができる。例えば、接地選択ラインＧＳＬの電圧は接地選択ライン電圧Ｖｇｓｌのレベルまで上昇することができる。
ワードラインＷＬ１〜ＷＬ７の電圧はワードライン消去電圧Ｖｗｅのレベルを維持する。例えば、ワードライン消去電圧Ｖｗｅは接地電圧Ｖｓｓであり得る。

第２方向のボディ１１４に消去電圧Ｖｅｒｓが印加され、ワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅが印加されている。第２方向のボディ１１４及びワードラインＷＬ１〜ＷＬ７の電圧差によって、メモリセルＭＣ１〜ＭＣ７でファウラ-ノルトハイムトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）が発生する。したがって、メモリセルＭＣ１〜ＭＣ７は消去される。

第２方向のボディ１１４に消去電圧Ｖｅｒｓが印加され、ストリング選択ラインＳＳＬ１〜ＳＳＬ３にストリング選択ライン電圧Ｖｓｓｌが印加されている。第２方向のボディ１１４及びストリング選択ラインＳＳＬ１〜ＳＳＬ３間の電圧差はファウラ-ノルトハイムトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）を誘発する程に大きくない。したがって、ストリング選択トランジスタＳＳＴは消去防止できる。

第２方向のボディ１１４に消去電圧Ｖｅｒｓが印加され、接地選択ラインＧＳＬに接地選択ライン電圧Ｖｇｓｌが印加されている。接地選択ラインＧＳＬの電圧は基板１１１の電圧が目標電圧Ｖｔａｒレベルに到達した後に上昇する。すなわち、接地選択ライン電圧Ｖｇｓｌのレベルは目標電圧Ｖｔａｒのレベルの影響を受ける。目標電圧Ｖｔａｒのレベルが制御になれば、接地選択ライン電圧Ｖｇｓｌのレベルも制御できる。

例示的に、消去電圧Ｖｅｒｓ及び接地選択ライン電圧Ｖｇｓｌの差がファウラ-ノルトハイムトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）を誘発しないように、目標電圧Ｖｔａｒのレベルが制御できる。例えば、接地選択ライン電圧Ｖｇｓｌのレベルが消去電圧Ｖｅｒｓのレベルの１／２になるように、目標電圧Ｖｔａｒのレベルが制御できる。したがって、接地選択トランジスタＧＳＴは消去防止できる。

上述したように、本発明の実施形態による消去方法によれば、接地選択ラインＧＳＬの電圧は基板１１１の電圧レベルにより制御される。消去動作が始まる時、接地選択ラインＧＳＬの電圧は予め設定された電圧に維持される。予め設定された電圧は接地選択トランジスタＧＳＴをターン−オフする電圧である。基板１１１の電圧レベルが目標電圧Ｖｔａｒレベルに到達する時、接地選択ラインＧＳＬはフローティングされる。すなわち、メモリセルＭＣ１〜ＭＣ７の消去撹乱が防止され、接地選択トランジスタＧＳＴが消去防止できる。したがって、不揮発性メモリ装置１００の信頼性が向上する。

図１２は図１の基板モニタ回路１３０を示すブロック図である。図１２を参照すれば、基板モニタ回路１３０はアップ−トリマ１３１、ダウン−トリマ１３３、そして比較器１３５を含む。
アップ−トリマ１３１に基板電圧Ｖｓｕｂが提供される。ダウン−トリマ１３３は接地端子に連結される。アップ−トリマ１３１及びダウン−トリマ１３３間の中間ノードＣは比較器１３５に連結される。アップ−トリマ１３１及びダウン−トリマ１３３は基板電圧Ｖｓｕｂを分配することができる。例えば、アップ−トリマ１３１及びダウン−トリマ１３３は抵抗値を有するように構成できる。すなわち、アップ−トリマ１３１及びダウン−トリマ１３３により分配された基板電圧Ｖｓｕｂが比較器１３５に提供される。

例示的に、アップ−トリマ１３１及びダウントリマ１３３は可変可能な抵抗値を有するように構成される。例えば、アップ−トリマ１３１は第１コード信号ＣＯＤＥ１に応答して抵抗値を調節するように構成される。ダウン−トリマ１３３は第２コード信号ＣＯＤＥ２に応答して抵抗値を調節するように構成される。

比較器１３５は中間ノードＣの電圧及び基準電圧Ｖｒｅｆを比較する。比較結果によって、比較器１３５は接地活性信号ＧＥを活性化、または非活性化する。接地活性信号ＧＥはアドレスデコーダ１２０に伝達される。アドレスデコーダ１２０は接地活性信号ＧＥに応答して選択メモリブロック（例えば、ＢＬＫｉ）の接地選択ラインＧＳＬを駆動する。例えば、アドレスデコーダ１２０は図９乃至図１１を参照して説明されたように接地選択ラインＧＳＬを駆動することができる。すなわち、アップ−トリマ１３１及びダウン−トリマ１３３の分配比及び基準電圧Ｖｒｅｆのレベルによって、目標電圧Ｖｔａｒのレベルが設定できる。

また、アップ−トリマ１３１及びダウン−トリマ１３３の分配比はコード信号ＣＯＤＥ１、コード信号ＣＯＤＥ２により制御される。したがって、コード信号ＣＯＤＥ１、コード信号ＣＯＤＥ２に基づいて目標電圧Ｖｔａｒのレベルが可変できる。
図１２で、比較器１３５の出力が接地活性信号ＧＥで提供されることと説明された。しかし、比較器１３５の出力を調節して接地活性信号ＧＥで出力するロジックブロックが追加的に提供されることができる。

図１３は図１２のアップ−トリマ１３１を示す回路図である。図１３を参照すれば、アップ−トリマ１３１は第１乃至第ｎ抵抗Ｒ１〜Ｒｎ及び第１乃至第ｎスイッチＴ１〜Ｔｎを含む。例示的に、第１乃至第ｎスイッチＴ１〜Ｔｎはトランジスタであると示す。しかし、第１乃至第ｎスイッチＴ１〜Ｔｎはトランジスタに限定されない。

第１乃至第ｎ抵抗Ｒ１〜Ｒｎは直列連結される。第１乃至第ｎ抵抗Ｒ１〜Ｒｎ及び第１乃至第ｎトランジスタＴ１〜Ｔｎは各々並列連結される。第１乃至第ｎトランジスタＴ１〜Ｔｎは第１コード信号ＣＯＤＥ１に応答して動作する。例示的に、第１トランジスタＴ１がターン−オンされれば、第１抵抗Ｒ１を迂回する経路が第１トランジスタＴ１により提供される。したがって、アップ−トリマ１３１の抵抗値は減少する。第１トランジスタＴ１がターン−オフされれば、第１抵抗Ｒ１を迂回する経路は提供されていない。したがって、第１抵抗Ｒ１の抵抗値はアップ−トリマ１３１の抵抗値に反映される。

第２コード信号ＣＯＤＥ２が提供されるのを除外すれば、図１２のダウン−トリマ１３３はアップ−トリマ１３１と同一のように構成できる。したがって、ダウン−トリマ１３３の詳細な説明は省略される。
上述したように、第１コード信号ＣＯＤＥ１に基づいて制御することによって、アップ−トリマ１３１の抵抗値を調節できる。また、第２コード信号ＣＯＤＥ２を制御することによりダウン−トリマ１３３の抵抗値が調節できる。したがって、第１コード信号ＣＯＤＥ１及び第２コード信号ＣＯＤＥ２を制御することにより目標電圧Ｖｔａｒのレベルが可変できる。

図１４Ａは図１の不揮発性メモリ装置のメモリセルアレイ１１０及びアドレスデコーダ１２０を示すブロック図である。例示的に、メモリセルアレイ１１０の１つのメモリブロックＢＬＫｉを示す。
図１４Ａを参照すれば、アドレスデコーダ１２０はブロック選択回路１２１、ブロックワードライン駆動器１２３、ストリング選択ライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９を含む。

ブロック選択回路１２１はメモリセルアレイ１１０のメモリブロックＢＬＫ１〜ＢＬＫｉの中で１つを選択するように構成される。ブロック選択回路１２１は複数のスイッチを含む。例示的に、ブロック選択回路１２１は複数のトランジスタを含むことができる。例示的に、ブロック選択回路１２１は複数の高電圧トランジスタを含むことができる。

ブロック選択回路１２１のトランジスタのゲートはブロックワードラインＢＬＫＷＬに共通に連結される。ブロック選択回路１２１のトランジスタの中で一部はストリング選択ラインＳＳＬ１〜ＳＳＬ３及び選択ラインＳＳ１〜ＳＳ３間に各々連結される。ブロック選択回路１２１のトランジスタの中で一部はワードラインＷＬ１〜ＷＬ７及び選択ラインＳ１〜Ｓ７の間に各々連結される。ブロック選択回路１２１のトランジスタの中で一部は接地選択ラインＧＳＬ及び選択ラインＧＳの間に連結される。すなわち、ブロックワードラインＢＬＫＷＬの電圧レベルに応答し、ブロック選択回路１２１はストリング選択ラインＳＳＬ１〜ＳＳＬ３、ワードラインＷＬ１〜ＷＬ７、そして接地選択ラインＧＳＬを各々ストリング選択ライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９に連結される。

ブロックワードライン駆動器１２３はブロックワードラインＢＬＫＷＬを駆動するように構成される。例えば、メモリブロックＢＬＫｉが選択される時、ブロックワードライン駆動器１２３はブロックワードラインＢＬＫＷＬに選択電圧を印加することができる。例示的に、プログラム動作及び読み出し動作の時に、ブロックワードライン駆動器１２３はブロックワードラインＢＬＫＷＬに高電圧Ｖを印加することができる。例示的に、消去動作の時に、ブロックワードライン駆動器１２３はブロックワードラインＢＬＫＷＬに電源電圧Ｖｃｃを印加することができる。

ストリング選択ライン駆動器１２５は選択ラインＳＳ１〜ＳＳ３に連結される。選択ラインＳＳ１〜ＳＳ３はブロック選択回路１２１を通じてストリング選択ラインＳＳＬ１〜ＳＳＬ３に連結される。すなわち、ストリング選択ライン駆動器１２５はブロック選択回路１２１を通じてストリング選択ラインＳＳＬ１〜ＳＳＬ３を駆動するように構成される。例えば、消去動作の時に、ストリング選択ライン駆動器１２５はストリング選択ラインＳＳＬ１〜ＳＳＬ３をフローティングするように構成される。

ワードライン駆動器１２７は選択ラインＳ１〜Ｓ７に連結される。選択ラインＳ１〜Ｓ７はブロック選択回路１２１を通じてワードラインＷＬ１〜ＷＬ７に連結される。すなわち、ワードライン駆動器１２７はブロック選択回路１２１を通じてワードラインＷＬ１〜ＷＬ７を駆動するように構成される。例示的に、消去動作の時に、ワードライン駆動器１２７はワードラインＷＬ１〜ＷＬ７にワードライン消去電圧Ｖｗｅを印加するように構成される。

接地選択ライン駆動器１２９は選択ラインＧＳに連結される。選択ラインＧＳはブロック選択回路１２１を通じて接地選択ラインＧＳＬに連結される。すなわち、接地選択ライン駆動器１２９はブロック選択回路１２１を通じて接地選択ラインＧＳＬを駆動するように構成される。

消去動作の時に、接地選択ライン駆動器１２９は接地活性信号ＧＥに応答して動作するように構成される。例示的に、消去動作が始まる時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬに予め設定された電圧Ｖｐｄを印加するように構成される。予め設定された電圧Ｖｐｄは接地選択ラインＧＳＬに連結された接地選択トランジスタＧＳＴをターン−オフする電圧であり得る。接地活性信号ＧＥの論理値が遷移する時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬをフローティングするように構成される。

例えば、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬがフローティングできるほど出力を制御する。例えば、接地活性信号ＧＥはブロックワードラインＢＬＫＷＬの電圧レベルと同一のレベルを有する電圧を出力することができる。例えば、消去動作の時にブロックワードラインＢＬＫＷＬに電源電圧Ｖｃｃが印加されると、接地活性信号ＧＥの遷移に応答して接地選択ライン駆動器１２９は電源電圧Ｖｃｃを出力することができる。この時、接地選択ラインＧＳＬに対応するブロック選択回路１２１のトランジスタのゲート電圧及びドレーン（またはソース）電圧が同一になる。したがって、接地選択ラインＧＳＬに対応するブロック選択回路１２１のトランジスタがターン−オフされ得る。すなわち、接地選択ラインＧＳＬがフローティングされ得る。

接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９はブロックワードラインＢＬＫＷＬの電圧レベルと同一のレベルを有する電圧を出力することと限定されない。また、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は電源電圧Ｖｃｃを出力することと限定されない。例示的に、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は、接地選択ラインＧＳＬに対応するブロック選択回路１２１のトランジスタがターン−オフされる電圧を出力するように構成できる。例示的に、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は出力ノードをフローティングするように構成されることができる。

上述したように、本発明の実施形態による不揮発性メモリ装置１００は消去動作の時にメモリセルアレイ１１０の基板電圧の変化により接地選択ラインＧＳＬを駆動するように構成される。したがって、メモリセルＭＣ１〜ＭＣ７の消去撹乱が防止され、接地選択トランジスタＧＳＴの消去が防止できる。すなわち、不揮発性メモリ装置１００の信頼性が向上する。

上述したように、本発明の実施形態による不揮発性メモリ装置１００はメモリセルアレイ１１０の各メモリブロックＢＬＫｉに対応するブロック選択回路１２１、ブロックワードライン駆動器１２３、ストリング選択ライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９を含む。不揮発性メモリ装置は消去動作の時にメモリセルアレイ１１０の基板電圧の変化により接地選択ラインＧＳＬを駆動する。したがって、メモリセルＭＣ１〜ＭＣ７の消去撹乱が防止され、接地選択トランジスタＧＳＴが消去されることが防止できる。すなわち、不揮発性メモリ装置１００の信頼性が向上する。

図１４Ｂは図１の不揮発性メモリ装置１００のメモリセルアレイ１１０及びアドレスデコーダ１２０の他の例を示すブロック図である。例示的に、メモリセルアレイ１１０のメモリブロックＢＬＫ０、ＢＬＫ１を示す。
図１４Ｂを参照すれば、図１４Ａに図示されたアドレスデコーダ１２０とは異なり、アドレスデコーダ１２０’は各メモリブロックＢＬＫ０、ＢＬＫ１に対応するブロック選択回路１２１_０、１２１_１とブロックワードライン駆動器１２３_０、１２３_１、全てのメモリブロックＢＬＫｎに対応する１つの共通ソースライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９を含む。

ブロック選択回路１２１_ｎは対応するブロックワードライン駆動器１２３_ｎから転送されるブロックワードライン信号ＢＬＫＷＬに応答し、ストリング選択ライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９からの電圧を伝達する。ブロック選択回路１２１_ｎは複数のスイッチを含む。例示的に、ブロック選択回路１２１_ｎは複数のトランジスタを含むことができる。例示的に、ブロック選択回路１２１_ｎは複数の高電圧トランジスタを含むことができる。

ブロック選択回路１２１_ｎのトランジスタのゲートはブロックワードラインＢＬＫＷＬに共通に連結される。ブロック選択回路１２１_ｎのトランジスタの中で一部はストリング選択ラインＳＳＬ０〜ＳＳＬ２と選択ラインＳＳ０〜ＳＳ２との間に各々連結される。ブロック選択回路１２１_ｎのトランジスタの中で一部はワードラインＷＬ０〜ＷＬ１５と選択ラインＳ０〜Ｓ１５との間に各々連結される。ブロック選択回路１２１_ｎのトランジスタの中で一部は接地選択ラインＧＳＬ０、ＧＳＬ１と選択ラインＧＳ０、ＧＳ１との間に連結される。すなわち、ブロックワードラインＢＬＫＷＬの電圧レベルに応答し、ブロック選択回路１２１_ｎはストリング選択ラインＳＳＬ０〜ＳＳＬ２、ワードラインＷＬ０〜ＷＬ１５、そして接地選択ラインＧＳＬ０、ＧＳＬ１を各々ストリング選択ライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９に連結される。

ブロックワードライン駆動器１２３_ｎはブロックワードラインＢＬＫＷＬを駆動するように構成される。例えば、メモリブロックＢＬＫ０が選択される時、ブロックワードライン駆動器１２３_０はブロックワードラインＢＬＫＷＬに選択電圧を印加することができる。例示的に、プログラム動作及び読み出し動作の時に、ブロックワードライン駆動器１２３_０はブロックワードラインＢＬＫＷＬに高電圧Ｖを印加することができる。例示的に、消去動作の時に、ブロックワードライン駆動器１２３_０はブロックワードラインＢＬＫＷＬに電源電圧Ｖｃｃを印加することができる。

ストリング選択ライン駆動器１２５は選択ラインＳＳ１〜ＳＳ３に連結される。選択ラインＳＳ０〜ＳＳ２はブロック選択回路１２１_ｎを通じてストリング選択ラインＳＳＬ０〜ＳＳＬ２に連結される。すなわち、ストリング選択ライン駆動器１２５はブロック選択回路１２１ｎを通じてストリング選択ラインＳＳＬ０〜ＳＳＬ２を駆動するように構成される。例えば、消去動作の時に、ストリング選択ライン駆動器１２５はストリング選択ラインＳＳＬ０〜ＳＳＬ２をフローティングするように構成される。

ワードライン駆動器１２７は選択ラインＳ０〜Ｓ１５に連結される。選択ラインＳ０〜Ｓ１５はブロック選択回路１２１_ｎを通じてワードラインＷＬ０〜ＷＬ１５に連結される。すなわち、ワードライン駆動器１２７はブロック選択回路１２１_ｎを通じてワードラインＷＬ０〜ＷＬ１５を駆動するように構成される。例示的に、消去動作の時に、ワードライン駆動器１２７はワードラインＷＬ０〜ＷＬ１５にワードライン消去電圧Ｖｗｅを印加するように構成される。

接地選択ライン駆動器１２９は接地選択ラインＧＳ０、ＧＳ１に連結される。選択ラインＧＳ０、ＧＳ１はブロック選択回路１２１ｎを通じて接地選択ラインＧＳＬ０、ＧＳＬ１に連結される。すなわち、接地選択ライン駆動器１２９はブロック選択回路１２１_ｎを通じて接地選択ラインＧＳＬ０、ＧＳＬ１を駆動するように構成される。

消去動作の時に、接地選択ライン駆動器１２９は接地活性信号ＧＥに応答して動作するように構成される。例示的に、消去動作が始まる時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬ０、ＧＳＬ１に予め設定された電圧Ｖｐｄを印加するように構成される。予め設定された電圧Ｖｐｄは接地選択ラインＧＳＬ０、ＧＳＬ１に連結された接地選択トランジスタＧＳＴをターン−オフする電圧であり得る。接地活性信号ＧＥの論理値が遷移する時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬ０、ＧＳＬ１をフローティングするように構成される。

例えば、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は接地選択ラインＧＳＬ０、ＧＳＬ１をフローティングできるほど出力を制御する。例えば、接地活性信号ＧＥはブロックワードラインＢＬＫＷＬの電圧レベルと同一のレベルを有する電圧を出力することができる。例えば、消去動作の時にブロックワードラインＢＬＫＷＬに電源電圧Ｖｃｃが印加されると、接地活性信号ＧＥの遷移に応答して接地選択ライン駆動器１２９は電源電圧Ｖｃｃを出力することができる。この時、接地選択ラインＧＳＬ０、ＧＳＬ１に対応するブロック選択回路１２１_ｎのトランジスタのゲート電圧及びドレーン（またはソース）電圧が同一になるはずである。したがって、接地選択ラインＧＳＬ０、ＧＳＬ１に対応するブロック選択回路１２１_ｎのトランジスタがターン−オフされ得る。すなわち、接地選択ラインＧＳＬ０、ＧＳＬ１がフローティングされ得る。

接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９はブロックワードラインＢＬＫＷＬの電圧レベルを有したレベルを有する電圧を出力することと限定されない。また、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は電源電圧Ｖｃｃを出力することと限定されない。例示的に、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は、接地選択ラインＧＳＬ０、ＧＳＬ１に対応するブロック選択回路１２１のトランジスタがターン−オフされる電圧を出力するように構成できる。例示的に、接地活性信号ＧＥが遷移する時、接地選択ライン駆動器１２９は出力ノードをフローティングするように構成されることができる。

上述したように、アドレスデコーダ１２０’は各メモリブロックＢＬＫ０、ＢＬＫ１に対応するブロック選択回路１２１_０、１２１_１とブロックワードライン駆動器１２３_０、１２３_１、そして全てのメモリブロックＢＬＫｎに対応する１つの共通ソースライン駆動器１２５、ワードライン駆動器１２７、そして接地選択ライン駆動器１２９を含む。上述したように、本発明の実施形態による不揮発性メモリ装置１００は消去動作の時にメモリセルアレイ１１０の基板電圧の変化により接地選択ラインＧＳＬ０、ＧＳＬ１を駆動するように構成される。したがって、メモリセルＭＣの消去撹乱が防止され、接地選択トランジスタＧＳＴの消去が防止できる。すなわち、不揮発性メモリ装置１００の信頼性が向上する。

図１５は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第１応用例を示す回路図である。図６を参照して説明された等価回路と比較すると、メモリブロックＢＬＫｉ＿１の各ＮＡＮＤストリングＮＳに側面トランジスタＬＴＲが追加的に提供される。側面トランジスタＬＴＲは接地選択トランジスタＧＳＴ及び共通ソースライン間ＣＳＬに連結される。側面トランジスタＬＴＲのゲート（または制御ゲート）は接地選択トランジスタＧＳＴのゲート（または制御ゲート）と一緒に接地選択ラインＧＳＬに連結される。

図３乃至図６に図示されたように、基板１１１に隣接する第１導電物質２１１、２１２、２１３は接地選択ラインＧＳＬに対応する。第１導電物質２１１、２１２、２１３に予め設定された電圧が印加されると、第２方向のボディ１１４の中で第１導電物質２１１、２１２、２１３に対応する領域にチャンネルが形成される。また、第１導電物質２１１、２１２、２１３に予め設定された電圧が印加されると、基板１１１で第１導電物質２１１、２１２、２１３に隣接する領域にチャンネルが形成される。

第１ドーピング領域３１１は第１導電物質２１１の電圧により形成された基板１１１のパネルに連結される。第１導電物質２１１の電圧により形成された基板１１１のチャンネルは第１導電物質２１１の電圧により第２方向のボディに動作する表面層１１４に形成されたチャンネルと連結される。

同様に、第１導電物質２１１、２１２、２１３の電圧により形成された基板１１１にチャンネルが形成される。第１乃至第４ドーピング領域３１１〜３１４は各々第１導電物質２１１、２１２、２１３の電圧により基板１１１に形成されたチャンネルを通じて第２方向のボディに動作する表面層１１４に連結される。

図３乃至図６を参照して説明されたように、第１乃至第４ドーピング領域３１１〜３１４は共通ソースラインＣＳＬを構成する。共通ソースラインＣＳＬメモリセルＭＣ１〜ＭＣ７のチャンネルは接地選択ラインＧＳＬの電圧により形成される基板に垂直したチャンネル及び基板に平行したチャンネルを通じて電気的に連結される。

すなわち、共通ソースラインＣＳＬ及び第１メモリセルＭＣ１間に、接地選択ラインＧＳＬにより駆動され、基板に垂直したトランジスタ及び基板と平行したトランジスタが動作する。基板に垂直したトランジスタは図１５に図示された接地選択トランジスタＧＳＴであり、基板に平行したトランジスタは図１５に図示された側面トランジスタＬＴＲである。

図１６は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第２応用例を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ６と共通ソースラインＣＳＬ間に第１及び第２接地選択トランジスタＧＳＴ１、ＧＳＴ２が提供される。すなわち、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中で接地選択ラインＧＳＬ１、接地選択ラインＧＳＬ２及び接地選択トランジスタＧＳＴで使われる導電物質の数が可変できる。

同一の高さの接地選択トランジスタＧＳＴ１、またはＧＳＴ２に対応する接地選択ラインＧＳＬ１、接地選択ラインＧＳＬ２は共通に連結されることができる。同一のＮＡＮＤストリングＮＳに対応する接地選択ラインＧＳＬ１、接地選択ラインＧＳＬ２は共通に連結されることができる。また、異なる高さの接地選択ラインＧＳＬ１、接地選択ラインＧＳＬ２は共通に連結されることができる。

図１７は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第３応用例を示す回路図である。図１６のメモリブロックＢＬＫｉ＿２と比較すると、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ５及びビットラインＢＬ間に第１ストリング選択トランジスタＳＳＴ１及び第２ストリング選択トランジスタＳＳＴ２が提供される。すなわち、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中でストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴで使われる導電物質の数が可変できる。

図１８は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第４応用例を示す回路図である。図１７のメモリブロックＢＬＫｉ＿３と比較すると、メモリブロックＢＬＫｉ＿４の同一のＮＡＮＤストリングＮＳに対応するストリング選択ラインＳＳＬは共通に連結される。

上述したように、メモリブロックＢＬＫｉの各ＮＡＮＤストリングＮＳに少なくとも１つの接地選択トランジスタＧＳＴ及び少なくとも１つのストリング選択トランジスタＳＳＴが提供されることができる。少なくとも１つの接地選択トランジスタＧＳＴは少なくとも１つの接地選択ラインＧＳＬに連結され、少なくとも１つのストリング選択トランジスタＳＳＴは少なくとも１つのストリング選択ラインＳＳＬに連結されることができる。

同一の高さの接地選択ラインＧＳＬは共通に連結されることができる。また、異なる高さの接地選択ラインＧＳＬは共通に連結されることができる。そして、異なる高さのストリング選択ラインＳＳＬは共通に連結されることができる。
図１９は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第５応用例ＢＬＫｉ＿５を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ＿５の各ＮＡＮＤストリングＮＳでストリング選択トランジスタＳＳＴとダミーメモリセルＤＭＣが提供される。ダミーメモリセルＤＭＣはストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３と隣接するダミーワードラインＤＷＬに共通に連結される。すなわち、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中でダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣで使われる第１導電物質の数が可変できる。

図２０は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第６応用例を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ＿６の各ＮＡＮＤストリングＮＳで接地選択トランジスタＧＳＴと隣接するダミーメモリセルＤＭＣが提供される。ダミーメモリセルＤＭＣは接地選択ラインＧＳＬと隣接するダミーワードラインＤＷＬに共通に連結される。すなわち、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中でダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣで使われる第１導電物質の数が可変できる。

図２１は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの等価回路の第７応用例ＢＬＫｉ＿７を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ＿７の各ＮＡＮＤストリングＮＳで接地選択トランジスタＧＳＴと隣接するダミーメモリセルＤＭＣ１、そしてストリング選択トランジスタＳＳＴと隣接するダミーメモリセルＤＭＣ２が提供される。

接地選択トランジスタＧＳＴと隣接するダミーメモリセルＤＭＣ１は接地選択ラインＧＳＬと隣接するダミーワードラインＤＷＬ１に共通に連結される。ストリング選択トランジスタＳＳＴと隣接するダミーメモリセルＤＭＣ２はストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３と隣接するダミーワードラインＤＷＬ２に共通に連結される。すなわち、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の中でダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣで使われる第１導電物質の数が可変できる。

上述したように、メモリブロックＢＬＫｉの各ＮＡＮＤストリングＮＳに接地選択トランジスタＧＳＴと隣接する少なくとも１つのダミーメモリセルＤＭＣが提供されることができる。そして、メモリブロックＢＬＫｉの各ＮＡＮＤストリングＮＳにストリング選択トランジスタＳＳＴと隣接する少なくとも１つのダミーメモリセルＤＭＣが提供されることができる。ダミーメモリセルＤＭＣはダミーワードラインＤＷＬに連結される。同一の高さのダミーワードラインＤＷＬは共通に連結されることができる。

図２２は図２のメモリブロックＢＬＫｉの他の実施形態を示すブロック図である。図３のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ’で、ピラー１１３’は四角柱の形態に提供できる。また、第１方向に沿って配置されたピラー１１３’の間に、絶縁物質１０１が提供される。

例示的に、絶縁物質１０１は第２方向に沿って伸張され、基板１１１に連結されることができる。また、絶縁物質１０１はピラー１１３’が提供される領域を除外した領域で第１方向に沿って伸張されるはずである。すなわち、図３を参照して説明された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は絶縁物質１０１により第１部分２１１ａ〜２９１ａ、２１２ａ〜２９２ａ、２１３ａ〜２９３ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂで分離され得る。

第１及び第２ドーピング領域３１１、３１２上の領域で、各ピラー１１３’は第１導電物質の第１部分２１１ａ〜２９１ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１１ｂ〜２９１ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成することができる。
第２ドーピング領域３１２及び第３ドーピング領域３１３上の領域で、各ピラー１１３’は第１導電物質の第１部分２１２ａ〜２９２ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１２ｂ〜２９２ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成することができる。

第３ドーピング領域３１３及び第４ドーピング領域３１４上の領域で、各ピラー１１３’は第１導電物質の第１部分２１３ａ〜２９３ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１３ｂ〜２９３ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成することができる。

すなわち、絶縁物質１０１を利用して各ピラー１１３’の両側面に提供される第１導電物質の第１及び第２部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂを分離することによって、各ピラー１１３’は２つのＮＡＮＤストリングＮＳを形成できる。
図２２を参照して説明されたメモリブロックＢＬＫｉ’のＩ−Ｉ’線に沿う断面図は図４と同一である。したがって、メモリブロックＢＬＫｉ’の断面図に対する図面及び詳細な説明は省略される。

図２３は図１の不揮発性メモリ装置１００を含むメモリシステム１０００を示すブロック図である。図２３を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
不揮発性メモリ装置１１００は図１乃至図２２を参照して説明されたように動作するように構成される。例えば、消去動作の時に、不揮発性メモリ装置１１００は接地選択ラインＧＳＬに予め設定された電圧を印加する。不揮発性メモリ装置１１００の基板１１１の電圧変化によって、不揮発性メモリ装置１１００は接地選択ラインＧＳＬをフローティングするように構成される。したがって、消去撹乱が防止され不揮発性メモリ装置１１００及び不揮発性メモリ装置１１００を含むメモリシステム１０００の信頼性が向上する。

コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホストからの要請に応答し、コントローラ１２００は不揮発性メモリ装置１１００にアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読み出し、書き込み、消去、そして背景動作を制御するように構成される。コントローラ１２００は不揮発性メモリ装置１１００及びホストの間にインターフェースを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。

例示的に、コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（Ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、そしてメモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素をさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置１１００及びホストの間のバッファメモリの中で少なくとも１つとして利用される。プロセシングユニットはコントローラ１２００の諸般動作を制御する。

ホストインターフェースはホスト及びコントローラ１２００の間のデータ交換を行うためのプロトコルを含む。例示的に、ホストインターフェースはＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（Ｐｅｒｉｈｅｒａｌ ｃｏｍｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＣＩ−Ｅ（ＣＩ−ｅｘｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどと同一の多様なインターフェースプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。

メモリシステム１０００はエラー訂正ブロックを追加的に含むように構成されることができる。エラー訂正ブロックはエラー訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み出されたデータのエラーを検出し、訂正するように構成される。例示的に、エラー訂正ブロックはコントローラ１２００の構成要素として提供される。エラー訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供されることができる。

コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置で集積できる。例示的に、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置で集積され、メモリカードを構成する。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置で集積されＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍpｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパックフラッシュカード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーザルフラッシュ記憶装置（ＵＦＳ）などと同一のメモリカードを構成する。

コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置で集積され半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成する。半導体ドライブは半導体メモリにデータを保存するように構成される保存装置を含む。メモリシステム１０００が半導体ドライブで利用される場合、メモリシステム１０００に連結されたホストの動作速度は画期的に改善される。

他の例とし、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルホン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートホン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム器、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、デジタル音声録音器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動映像録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動映像再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクシネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、またはコンピュータシステムを構成する多様な構成要素の中で１つなど、電子装置の多様な構成要素の中の１つとして提供される。

例示的に、不揮発性メモリ装置１１００、またはメモリシステム１０００は多様な形態のパッケージに実装できる。例えば、不揮発性メモリ装置１１００、またはメモリシステム１０００はＰｏＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎ Ｐｅａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、ＭｕｌｔｉＣｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などと同一の方式にパッケージ化されて実装される。

図２４は図２３のメモリシステム１０００の応用例を示すブロック図である。図２４を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。図２４で、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信することを示す。

各不揮発性メモリチップは図１乃至図２２を参照して説明された不揮発性メモリ装置１００と同一のように構成される。すなわち、消去動作の時に、不揮発性メモリチップは接地選択ラインＧＳＬに予め設定された電圧を印加するように構成される。以後、基板の電圧変化によって、不揮発性メモリチップは接地選択ラインＧＳＬをフローティングするように構成される。したがって、メモリシステム２０００の信頼性が向上することができる。

図２４で、１つのチャンネルに複数の不揮発性メモリチップが連結されることと説明された。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形できることが理解できる。
図２５は図２４を参照して説明されたメモリシステム２０００を含むコンピュータシステム３０００を示すブロック図である。図２５を参照すれば、コンピュータシステム３０００は中央処理装置３１００、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ３２００、ユーザインターフェース３３００、電源３４００、そしてメモリシステム２０００を含む。

メモリシステム３０００はシステムバス３５００を通じ、中央処理装置３１００、ＲＡＭ３２００、ユーザインターフェース３３００、そして電源３４００に電気的に連結される。ユーザインターフェース３３００を通じて提供され、中央処理装置３１００により処理されたデータはメモリシステム２０００に保存される。

図２５で、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に連結されることを示す。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接連結されるように構成されることができる。この時、不揮発性メモリ装置２１００の読み出し及び消去動作は中央処理処置３１００により制御できる。そして、不揮発性メモリ装置２１００のリフレッシュ（ｒｅｆｒｅｓｈ）は中央処理装置３１００により制御される。

図２５で、図２４を参照して説明されたメモリシステム２０００が提供されることを示す。しかし、メモリシステム２０００は図２３を参照して説明されたメモリシステム１０００に代替できる。
例示的に、コンピュータシステム３０００は図２３及び図２４を参照して説明されたメモリシステム１０００、メモリシステム２０００を全て含むように構成されることができる。

本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲、または技術的思想を逸脱しない限度内で様々な変形が可能である。したがって本発明の範囲は上述した実施形態に限定せず、後述する特許請求の範囲及びその均等なものにより決定される。

１００ 不揮発性メモリ装置
１３０ 基板モニタ回路
１２９ 接地選択ライン駆動器

Claims (37)

1. 複数のメモリセル、ストリング選択トランジスタ、そして接地選択トランジスタを具備したメモリストリングを含む不揮発性メモリ装置の消去方法において、
   前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、
   前記接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、
   前記接地選択ラインに前記特定電圧を印加する段階の間に前記メモリセルストリングが形成された基板に消去電圧を印加する段階と、
   前記基板の電圧変化により前記接地選択ラインをフローティングする段階とを含むことを特徴とする不揮発性メモリ装置の消去方法。
2. 前記特定電圧を印加する段階は、前記接地選択ラインに接地電圧を印加する段階を含むことを特徴とする請求項１に記載の消去方法。
3. 前記接地選択ラインをフローティングする段階は前記基板の電圧レベルが目標電圧レベルに到達する時に行われることを特徴とする請求項１に記載の消去方法。
4. 前記複数のメモリセルは前記基板と垂直な方向に積層されることを特徴とする請求項１に記載の消去方法。
5. 基板上に提供される複数のメモリセルストリングを含むメモリセルアレイと、
   ビットラインを通じて前記複数のメモリセルストリングと連結され、前記ビットラインを駆動するように構成される読み出し及び書き込み回路と、
   複数のワードライン、ストリング選択ライン、そして接地選択ラインを通じて前記複数のメモリセルストリングに連結され、前記複数のワードライン及び前記選択ラインを駆動するように構成されるアドレスデコーダと、
   消去動作の時に、前記基板の電圧レベルをモニタするように構成される基板モニタ回路とを含み、
   消去動作の時に、前記アドレスデコーダは前記モニタ結果により前記接地選択ラインを駆動するように構成されることを特徴とする不揮発性メモリ装置。
6. 前記消去動作の消去電圧が前記基板に印加されることが始まる時、前記アドレスデコーダは前記選択ラインを接地電圧に駆動するように構成されることを特徴とする請求項５に記載の不揮発性メモリ装置。
7. 前記消去動作の時に、前記基板の電圧レベルが目標電圧レベルに到達する時、前記アドレスデコーダは前記接地選択ラインをフローティングするように構成されることを特徴とする請求項６に記載の不揮発性メモリ装置。
8. 前記基板モニタ回路は
   前記基板の電圧が提供される基板ノード及び接地ノードの間に連結される第１トリマ及び第２トリマと、
   前記第１トリマと第２トリマとの間のノードの電圧及び目標電圧を比較し、前記モニタ結果に出力する比較器とを含むことを特徴とする請求項５に記載の不揮発性メモリ装置。
9. 不揮発性メモリ装置の消去方法において、
   第１導電型の基板に垂直し、前記基板に接触する前記第１導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセル、そして接地選択トランジスタを含むメモリストリングを含む不揮発性メモリ装置を提供する段階と、
   前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、
   前記接地選択トランジスタに連結された接地選択ラインに電圧を印加する段階と、
   前記基板に消去電圧を印加する段階と、
   前記基板の電圧変化に応答し、前記接地選択ラインをフローティングする段階とを含むことを特徴とする消去方法。
10. 基板と、
    前記基板に接触する第１導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと、接地選択トランジスタとを含むメモリセルストリングと、
    前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、そして前記接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、
    前記基板に消去電圧を印加するように構成される基板バイアス回路と、
    前記基板の電圧変化を感知するように構成される基板モニタ回路とを含み、
    前記アドレスデコーダは前記基板の電圧変化に応答して前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。
11. 基板及び複数のメモリブロックを含み、前記複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、前記複数のメモリストリング各々はストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行各々は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結される不揮発性メモリ装置の消去方法において、
    前記複数のメモリブロックの中で消去するメモリブロックを選択する段階と、
    前記選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、
    前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、少なくとも１つの非選択されたメモリブロックに前記電圧を印加しない段階と、
    前記基板に消去電圧を印加する段階と、
    前記基板の電圧変化により前記選択されたメモリブロックの前記接地選択ラインをフローティングする段階とを含むことを特徴とする消去方法。
12. 前記少なくとも１つの非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインはフローティングされることを特徴とする請求項１１に記載の消去方法。
13. 前記選択
    されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに印加される前記電圧は、接地電圧であることを特徴とする請求項１１に記載の消去方法。
14. 前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに印加される前記電圧は前記消去電圧が閾値電圧に到達した後にフローティングされることを特徴とする請求項１１に記載の消去方法。
15. 前記基板の電圧をモニタし、前記基板の電圧が閾値電圧に到達する時に、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中断する段階をさらに含むことを特徴とする請求項１１に記載の消去方法。
16. 前記複数のメモリブロック各々のストリング選択トランジスタに連結されたストリング選択ラインをフローティングする段階をさらに含むことを特徴とする請求項１１に記載の消去方法。
17. 基板と、
    複数のメモリブロックと、
    アドレスデコーダと、
    前記基板に消去電圧を印加するように構成される基板バイアス回路と、
    前記基板の電圧変化を感知するように構成される基板モニタ回路とを含み、
    前記複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと接地選択トランジスタを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、
    前記アドレスデコーダは前記複数のメモリブロックの中で消去するメモリブロックを選択し、前記選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、非選択されたメモリブロックに前記電圧を印加しないように構成され、
    前記アドレスデコーダは前記基板の電圧変化に応答して前記接地選択ラインをフローティングする不揮発性メモリ装置。
18. 前記アドレスデコーダは前記非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングすることを特徴とする請求項１７に記載の不揮発性メモリ装置。
19. 前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに接地電圧を印加することを特徴とする請求項１７に記載の不揮発性メモリ装置。
20. 前記アドレスデコーダは前記消去電圧が閾値電圧に到達した後に前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインの電圧をフローティングすることを特徴とする請求項１７に記載の不揮発性メモリ装置。
21. 前記基板の電圧をモニタし、前記基板の電圧が閾値電圧に到達する時に、接地イネーブル信号を発生するように構成される基板モニタ回路をさらに含み、
    前記アドレスデコーダは前記接地イネーブル信号に応答し、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中止し、そして前記接地選択ラインをフローティングすることを特徴とする請求項１７に記載の不揮発性メモリ装置。
22. 前記基板モニタ回路は、
    接地ノード及び前記基板の前記消去電圧が供給される基板ノード間に連結された第１トリマ及び第２トリマと、
    目標電圧と前記第１トリマ及び第２トリマ間のノードの電圧を比較し、比較結果を前記アドレスデコーダに出力するように構成される比較器とを含むことを特徴とする請求項２１に記載の不揮発性メモリ装置。
23. 前記比較結果が、前記基板の電圧が前記閾値電圧に到達したことを示す時、前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中止することを特徴とする請求項２２に記載の不揮発性メモリ装置。
24. 前記アドレスデコーダは前記複数のメモリブロック各々のストリング選択ラインをさらにフローティングすることを特徴とする請求項１７に記載の不揮発性メモリ装置。
25. 前記アドレスデコーダは、
    各々ブロック選択信号を発生するように構成される少なくとも２つのブロックワードライン駆動器と、
    前記ブロック選択信号に応答して前記複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、
    前記ブロック選択信号に応答して前記複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、
    前記複数のメモリブロックの中で１つの接地選択ラインを駆動し、前記基板モニタ回路から前記接地イネーブル信号を受信するように構成される接地選択ライン駆動器と、
    前記ブロック選択信号に応答し、前記ストリング選択ライン駆動器と前記ワードライン駆動器と、そして前記接地選択ライン駆動器とにより駆動される電圧を前記複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含むことを特徴とする請求項２１に記載の不揮発性メモリ装置。
26. 前記ブロック選択回路は前記ワードライン各々、前記ストリング選択ライン各々、そして前記接地選択ライン各々を制御する複数のトランジスタを含むことを特徴とする請求項２５に記載の不揮発性メモリ装置。
27. 基板上に提供される複数のメモリセルストリングを含むメモリセルアレイと、
    複数のビットラインを通じて前記メモリセルストリングに連結され、前記ビットラインを駆動するように構成される読み出し及び書き込み回路と、
    複数のワードラインとストリング選択ラインと接地選択ラインとを通じて前記メモリセルストリングに連結され、前記複数のワードラインと選択ラインを駆動するように構成されるアドレスデコーダを含み、
    前記アドレスデコーダは前記基板に電圧を印加する前に遅延時間の間待機することにより消去動作時に前記接地選択ラインを駆動することを特徴とする不揮発性メモリ装置。
28. 前記消去動作の間に消去電圧が前記基板に印加されることが始まる時、前記アドレスデコーダは前記接地選択ラインを接地電圧に駆動するように構成されることを特徴とする請求項２７に記載の不揮発性メモリ装置。
29. 前記消去動作の間、前記アドレスデコーダは前記基板の電圧レベルが目標電圧レベルに到達する時、前記接地選択ラインをフローティングするように構成されることを特徴とする請求項２７に記載の不揮発性メモリ装置。
30. 基板と、
    前記基板と接触する第１導電型のピラー活性ボディを使用するストリング選択トランジスタ、複数のメモリセル、そして接地選択トランジスタを含むメモリストリングと、
    前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、前記接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、
    前記基板に消去電圧を印加するように構成される基板バイアス回路を含み、
    前記アドレスデコーダは前記基板の電圧変化に応答して遅延時間の間待機した後、前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。
31. 基板と、
    複数のメモリブロックと、
    アドレスデコーダと、
    前記基板に消去電圧を印加するように構成される基板バイアス回路とを含み、
    前記複数のメモリブロック各々は２次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと、接地選択トランジスタとを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行各々は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、
    前記アドレスデコーダは前記複数のメモリブロックの中で消去するメモリブロックを選択し、前記選択されたメモリブロックの複数のメモリセルには連結された複数のワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、そして非選択されたメモリブロックに前記電圧を印加せず、
    前記アドレスデコーダは前記基板の電圧変化に応答して遅延時間の間待機した後、前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。
32. 前記アドレスデコーダは前記非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングすることを特徴とする請求項３１に記載の不揮発性メモリ装置。
33. 前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに接地電圧を印加することを特徴とする請求項３１に記載の不揮発性メモリ装置。
34. 前記アドレスデコーダは前記消去電圧が閾値電圧に到達した後、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインの電圧をフローティングすることを特徴とする請求項３１に記載の不揮発性メモリ装置。
35. 前記アドレスデコーダは前記複数のメモリブロック各々のストリング選択ラインをさらにフローティングすることを特徴とする請求項３１に記載の不揮発性メモリ装置。
36. 前記アドレスデコーダは
    各々ブロック選択信号を発生するように構成される少なくとも２つのワードライン駆動器と、
    前記ブロック選択信号に応答して前記複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、
    前記ブロック選択信号に応答し、前記複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、
    前記複数のメモリブロックの中で１つの接地選択ラインを駆動し、そして時間遅延信号を受信するように構成される接地選択ライン駆動器と、
    前記ブロック選択信号に応答し、前記ストリング選択ライン駆動器と前記ワードライン駆動器と、前記接地選択ライン駆動器とにより駆動される電圧を前記複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含むことを特徴とする請求項３１に記載の不揮発性メモリ装置。
37. 前記ブロック選択回路は前記ワードライン各々、前記ストリング選択ライン各々、そして前記接地選択ライン各々を制御する複数のトランジスタを含むことを特徴とする請求項３６に記載の不揮発性メモリ装置。

Images