KR20230049982A - 멀티 레벨 신호 수신을 위한 파이프라인 방식의 수신기 및 이를 포함하는 메모리 장치 - Google Patents

멀티 레벨 신호 수신을 위한 파이프라인 방식의 수신기 및 이를 포함하는 메모리 장치 Download PDF

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윤창수
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Abstract

멀티 레벨 신호를 수신하는 수신기는 샘플 앤 홀드 회로, 제1 및 제2 아날로그-디지털 변환 회로들 및 디지털-아날로그 변환 회로를 포함한다. 샘플 앤 홀드 회로는 입력 데이터 신호를 샘플링 및 홀딩하여 샘플 데이터 신호를 생성한다. 제1 아날로그-디지털 변환 회로는 입력 데이터 신호 및 복수의 기준 전압들 중 제1 선택 기준 전압에 기초하여 출력 데이터의 제1 비트를 생성한다. 디지털-아날로그 변환 회로는 출력 데이터의 제1 비트에 기초하여 복수의 기준 전압들 중 제1 선택 기준 전압과 다른 적어도 하나의 추가 선택 기준 전압을 선택한다. 제2 아날로그-디지털 변환 회로는 샘플 데이터 신호 및 적어도 하나의 추가 선택 기준 전압에 기초하여 출력 데이터의 제1 비트를 제외한 적어도 하나의 추가 비트를 생성한다.

Description

멀티 레벨 신호 수신을 위한 파이프라인 방식의 수신기 및 이를 포함하는 메모리 장치{RECEIVER WITH PIPELINE STRUCTURE FOR RECEIVING MULTI-LEVEL SIGNAL AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호를 수신하기 위한 파이프라인 방식의 수신기, 및 상기 수신기를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식의 신호를 수신하면서, 파워 소모 및 면적이 감소될 수 있는 파이프라인 방식의 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신기를 포함하는 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기는 샘플 앤 홀드 회로, 제1 아날로그-디지털 변환 회로, 디지털-아날로그 변환 회로 및 제2 아날로그-디지털 변환 회로를 포함한다. 상기 샘플 앤 홀드 회로는 상기 멀티 레벨 신호인 입력 데이터 신호를 샘플링(sampling) 및 홀딩(holding)하여 샘플 데이터 신호를 생성한다. 상기 제1 아날로그-디지털 변환 회로는 상기 입력 데이터 신호 및 복수의 기준 전압들 중 제1 선택 기준 전압에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터의 제1 비트를 생성한다. 상기 디지털-아날로그 변환 회로는 상기 출력 데이터의 상기 제1 비트에 기초하여 상기 복수의 기준 전압들 중 상기 제1 선택 기준 전압과 다른 적어도 하나의 추가 선택 기준 전압을 선택한다. 상기 제2 아날로그-디지털 변환 회로는 상기 샘플 데이터 신호 및 상기 적어도 하나의 추가 선택 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 제외한 적어도 하나의 추가 비트를 생성한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 수신기 및 메모리 셀 어레이를 포함한다. 상기 수신기는 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행한다. 상기 수신기는 샘플 앤 홀드 회로, 제1 아날로그-디지털 변환 회로, 디지털-아날로그 변환 회로 및 제2 아날로그-디지털 변환 회로를 포함한다. 상기 샘플 앤 홀드 회로는 상기 입력 데이터 신호를 샘플링(sampling) 및 홀딩(holding)하여 샘플 데이터 신호를 생성한다. 상기 제1 아날로그-디지털 변환 회로는 상기 입력 데이터 신호 및 복수의 기준 전압들 중 제1 선택 기준 전압에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터의 제1 비트를 생성한다. 상기 디지털-아날로그 변환 회로는 상기 출력 데이터의 상기 제1 비트에 기초하여 상기 복수의 기준 전압들 중 상기 제1 선택 기준 전압과 다른 적어도 하나의 추가 선택 기준 전압을 선택한다. 상기 제2 아날로그-디지털 변환 회로는 상기 샘플 데이터 신호 및 상기 적어도 하나의 추가 선택 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 제외한 적어도 하나의 추가 비트를 생성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 제1 전압 레벨, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨, 상기 제2 전압 레벨보다 낮은 제3 전압 레벨, 및 상기 제3 전압 레벨보다 낮은 제4 전압 레벨 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기는 샘플 앤 홀드 회로, 제1 센스 앰플리파이어, 멀티플렉서 및 제2 센스 앰플리파이어를 포함한다. 상기 샘플 앤 홀드 회로는 상기 멀티 레벨 신호인 입력 데이터 신호를 제1 구간 동안 샘플링(sampling)하고 상기 제1 구간 이후의 제2 구간 동안 홀딩(holding)하여 샘플 데이터 신호를 생성한다. 상기 제1 센스 앰플리파이어는 상기 제2 구간 내의 제1 서브 구간 동안, 상기 입력 데이터 신호 및 상기 제2 및 제3 전압 레벨들 사이의 전압 레벨을 가지는 제1 기준 전압에 기초하여 출력 데이터의 MSB(most significant bit)를 생성한다. 상기 멀티플렉서는 상기 출력 데이터의 상기 MSB에 기초하여, 상기 제1 및 제2 전압 레벨들 사이의 전압 레벨을 가지는 제2 기준 전압, 및 상기 제3 및 제4 전압 레벨들 사이의 전압 레벨을 가지는 제3 기준 전압 중 하나를 선택한다. 상기 제2 센스 앰플리파이어는 상기 제2 구간 내의 상기 제1 서브 구간 이후의 제2 서브 구간 동안, 상기 샘플 데이터 신호 및 상기 멀티플렉서로부터 출력된 상기 제2 및 제3 기준 전압들 중 하나에 기초하여 상기 출력 데이터의 LSB(least significant bit)를 생성한다. 상기 입력 데이터 신호의 전압 레벨이 상기 제1 기준 전압의 전압 레벨보다 높아 상기 출력 데이터의 상기 MSB가 제1 논리 레벨을 가지는 경우에, 상기 멀티플렉서는 상기 제2 기준 전압을 선택하여 출력한다. 상기 입력 데이터 신호의 전압 레벨이 상기 제1 기준 전압의 전압 레벨보다 낮아 상기 출력 데이터의 상기 MSB가 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 경우에, 상기 멀티플렉서는 상기 제3 기준 전압을 선택하여 출력한다.
상기와 같은 본 발명의 실시예들에 따른 수신기 및 메모리 장치에서는, 출력 데이터의 비트들을 서로 다른 타이밍에서 판정하는 파이프라인 방식으로 동작할 수 있다. 이를 위해, 수신기는 샘플 앤 홀드 회로 및 아날로그-디지털 변환 회로들을 포함하여 구현되며, 수신기에 포함되는 센스 앰플리파이어들의 개수가 감소될 수 있다. 따라서, 입력단에서 수신기 내부를 바라보는 커패시턴스가 감소될 수 있고, 수신기의 성능 열화 없이 파워 소모 및 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면들이다.
도 3은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 4 및 5는 도 3의 수신기의 동작을 설명하기 위한 도면들이다.
도 6, 7 및 8은 도 3의 수신기에 포함되는 샘플 앤 홀드 회로의 예들을 나타내는 도면들이다.
도 9는 도 1의 수신기의 다른 예를 나타내는 블록도이다.
도 10, 11 및 12는 도 9의 수신기의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면이다.
도 14는 도 1의 수신기의 또 다른 예를 나타내는 블록도이다.
도 15는 도 14의 수신기의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 18a 및 18b는 도 17의 메모리 시스템의 예를 나타내는 블록도들이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 20a 및 20b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 21은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 1을 참조하면, 수신기(1000)는 샘플 앤 홀드 회로(1100), 제1 아날로그-디지털 변환 회로(1200), 디지털-아날로그 변환 회로(1300) 및 제2 아날로그-디지털 변환 회로(1400)를 포함한다. 수신기(1000)는 데이터 입력 패드(1010)를 더 포함할 수 있다.
수신기(1000)는 멀티 레벨 신호인 입력 데이터 신호(DS)를 수신하여 멀티 비트 데이터인 출력 데이터(ODAT)를 생성하도록 구현된다. 예를 들어, 상기 멀티 레벨 신호는 하나의 단위 구간(unit interval) 동안에 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지며, 상기 멀티 비트 데이터는 서로 다른 2개 이상의 비트들을 포함할 수 있다. 수신기(1000)는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 후술하는 메모리 장치 및/또는 메모리 시스템에 포함될 수 있다.
데이터 입력 패드(1010)는 샘플 앤 홀드 회로(1100) 및 제1 아날로그-디지털 변환 회로(1200)와 연결되며, 입력 데이터 신호(DS)를 수신한다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
샘플 앤 홀드 회로(1100)는 상기 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 상기 멀티 레벨 신호인 입력 데이터 신호(DS)를 샘플링(sampling) 및 홀딩(holding)하여 샘플 데이터 신호(SDS)를 생성한다. 샘플 앤 홀드 회로(1100)의 구체적인 구성은 후술하도록 한다.
제1 아날로그-디지털 변환 회로(1200)는 입력 데이터 신호(DS) 및 복수의 기준 전압들(VREF) 중 제1 선택 기준 전압(VREF_S1)에 기초하여 상기 서로 다른 2개 이상의 비트들을 포함하는 상기 멀티 비트 데이터인 출력 데이터(ODAT)의 제1 비트(B1)를 생성한다. 예를 들어, 복수의 기준 전압들(VREF)은 및 서로 다른 전압 레벨들(또는 기준 레벨들)을 가질 수 있다.
일 실시예에서, 제1 아날로그-디지털 변환 회로(1200)는 하나의 센스 앰플리파이어(sense amplifier)를 포함할 수 있다. 예를 들어, 제1 비트(B1)는 출력 데이터(ODAT)의 MSB(most significant bit)이고, 제1 선택 기준 전압(VREF_S1)은 복수의 기준 전압들(VREF) 중 중앙 값(median)에 대응하는 기준 전압이며, 제1 아날로그-디지털 변환 회로(1200)에 포함되는 상기 센스 앰플리파이어는 출력 데이터(ODAT)의 MSB를 판별하는데 이용될 수 있다.
디지털-아날로그 변환 회로(1300)는 출력 데이터(ODAT)의 제1 비트(B1)에 기초하여 복수의 기준 전압들(VREF) 중 제1 선택 기준 전압(VREF_S1)과 다른 적어도 하나의 추가 선택 기준 전압(VREF_SA)을 선택한다. 예를 들어, 디지털-아날로그 변환 회로(1300)는 복수의 기준 전압들(VREF) 중 제1 선택 기준 전압(VREF_S1)을 제외한 나머지 기준 전압들(VREF_R)을 수신하고, 나머지 기준 전압들(VREF_R) 중 적어도 하나의 추가 선택 기준 전압(VREF_SA)을 선택할 수 있다.
제2 아날로그-디지털 변환 회로(1400)는 샘플 데이터 신호(SDS) 및 적어도 하나의 추가 선택 기준 전압(VREF_SA)에 기초하여 출력 데이터(ODAT)의 제1 비트(B1)를 제외한 적어도 하나의 추가 비트(BA)를 생성한다.
일 실시예에서, 디지털-아날로그 변환 회로(1300)는 하나 이상의 멀티플렉서를 포함하고, 제2 아날로그-디지털 변환 회로(1400)는 하나 이상의 센스 앰플리파이어를 포함할 수 있다.
일 실시예에서, 디지털-아날로그 변환 회로(1300)에 포함되는 멀티플렉서의 개수 및 제2 아날로그-디지털 변환 회로(1400)에 포함되는 센스 앰플리파이어의 개수는 출력 데이터(ODAT)의 비트 수에 기초하여 결정될 수 있다. 예를 들어, 출력 데이터(ODAT)의 비트 수가 X(X는 2 이상의 자연수)인 경우에, 적어도 하나의 추가 비트(BA)의 개수는 (X-1)이며, 디지털-아날로그 변환 회로(1300) 및 제2 아날로그-디지털 변환 회로(1400)는 각각 (X-1)개의 멀티플렉서 및 (X-1)개의 센스 앰플리파이어를 포함할 수 있다. 이에 따라, 수신기(1000)는 총 X개의 센스 앰플리파이어들을 포함하며, 복수의 기준 전압들(VREF)의 개수보다 적은 개수의 센스 앰플리파이어들을 포함할 수 있다.
일 실시예에서, 제1 및 제2 아날로그-디지털 변환 회로들(1200, 1400)은 각각 슬라이서(slicer) 회로, 판정 회로 등으로 지칭될 수도 있다.
일 실시예에서, 제1 및 제2 아날로그-디지털 변환 회로들(1200, 1400)이 출력 데이터(ODAT)의 비트들(B1, BA)을 직접 생성하며, 따라서 제1 및 제2 아날로그-디지털 변환 회로들(1200, 1400)의 출력을 디코딩하는 디코더 회로가 생략될 수 있다.
일 실시예에서, 수신기(1000)는 파이프라인(pipeline) 방식으로 출력 데이터(ODAT)의 비트들(B1, BA)을 순차적으로 생성할 수 있다. 다시 말하면, 제1 아날로그-디지털 변환 회로(1200)가 출력 데이터(ODAT)의 제1 비트(B1)를 생성하는 타이밍과 제2 아날로그-디지털 변환 회로(1400)가 출력 데이터(ODAT)의 적어도 하나의 추가 비트(BA)를 생성하는 타이밍은 서로 다를 수 있다.
구체적으로, 샘플 앤 홀드 회로(1100)는 제1 구간 동안 입력 데이터 신호(DS)를 샘플링하고 상기 제1 구간 이후의 제2 구간 동안 입력 데이터 신호(DS)를 홀딩할 수 있다. 상기 제1 및 제2 구간들은 각각 샘플링 구간 및 홀딩 구간으로 지칭될 수도 있다. 제1 아날로그-디지털 변환 회로(1200)는 상기 제2 구간 내의 제1 서브 구간 동안 출력 데이터(ODAT)의 제1 비트(B1)를 생성할 수 있다. 제2 아날로그-디지털 변환 회로(1400)는 상기 제2 구간 내의 상기 제1 서브 구간 이후의 제2 서브 구간 동안 출력 데이터(ODAT)의 적어도 하나의 추가 비트(BA)를 생성할 수 있다. 수신기(1000)의 구체적인 동작은 후술하도록 한다.
일 실시예에서, 입력 데이터 신호(DS)는 싱글 엔디드(single-ended) 신호일 수 있다. 수신기(1000)는 싱글 엔디드 신호인 입력 데이터 신호(DS) 및 서로 다른 복수의 기준 전압들(VREF)에 기초하여 의사 차동(pseudo differential) 방식으로 동작할 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 생성된 입력 데이터 신호(DS)를 수신한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
본 발명의 실시예들에 따른 수신기(1000)는, 출력 데이터(ODAT)의 비트들(B1, BA)을 서로 다른 타이밍에서 판정하는 파이프라인 방식으로 동작할 수 있다. 이를 위해, 수신기(1000)는 샘플 앤 홀드 회로(1100) 및 아날로그-디지털 변환 회로들(1200, 1400)을 포함하여 구현되며, 수신기(1000)에 포함되는 센스 앰플리파이어들의 개수가 감소될 수 있다. 따라서, 입력단에서 수신기(1000) 내부를 바라보는 커패시턴스(예를 들어, Cio)가 감소될 수 있고, 수신기(1000)의 성능 열화 없이 파워 소모 및 면적을 감소시킬 수 있다.
도 2a 및 2b는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면들이다.
도 2a는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 일 예로서 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 2b는 도 2a의 아이 다이어그램을 단순하게 나타낸 도면이다.
도 2a를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '11', '10')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다. 예를 들어, 일반적인 이진 코드(binary code)를 이용하는 경우에, 도 2a에 도시된 것처럼 전압 레벨들(VL11, VL21, VL31, VL41)은 각각 '11', '10', '01', '00'으로 맵핑될 수 있다. 다른 예에서, 그레이 코드(Gray code)를 이용하는 경우에, 도시하지는 않았으나 전압 레벨들(VL11, VL21, VL31, VL41)은 각각 '10', '11', '01', '00'으로 맵핑될 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI(electromagnetic interference), 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11~VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내고, 측정된 신호의 전압 레벨들(VL11~VL41)을 구별하기 위한 전압 마진과 관련될 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련될 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타낼 수 있다.
도 2b를 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11~VL41), 및 서로 다른 제1, 제2 및 제3 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)을 예시하고 있다. 예를 들어, 기준 레벨들의 개수는 데이터 신호의 전압 레벨들의 개수보다 1개 적을 수 있다.
제1 전압 레벨(VL11)은 가장 높은 전압 레벨이고, 제2 전압 레벨(VL21)은 제1 전압 레벨(VL11)보다 낮고, 제3 전압 레벨(VL31)은 제2 전압 레벨(VL21)보다 낮으며, 제4 전압 레벨(VL41)은 제3 전압 레벨(VL31)보다 낮고 가장 낮은 전압 레벨일 수 있다. 또한, 제1 기준 레벨(VLREF_H)은 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 레벨이고, 제2 기준 레벨(VLREF_M)은 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 레벨이며, 제3 기준 레벨(VLREF_L)은 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 레벨일 수 있다. 데이터 신호와 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)의 비교 결과에 기초하여 데이터 신호의 전압 레벨(즉, 심볼)이 결정될 수 있다.
이하에서는 PAM4 방식(또는 PAM8 방식)에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다. 다만 본 발명은 이에 한정되지 않으며, 임의의 PAM(K)(K는 3 이상의 자연수) 방식에도 적용될 수 있다.
도 3은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 수신기(1000a)는 샘플 앤 홀드 회로(1100), 제1 아날로그-디지털 변환 회로(1200a), 디지털-아날로그 변환 회로(1300a) 및 제2 아날로그-디지털 변환 회로(1400a)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다. 예를 들어, 수신기(1000a)는 PAM4 방식의 입력 데이터 신호(DS1)를 수신하는 PAM4 수신기일 수 있다.
데이터 입력 패드(1010)는 제1 내지 제4 전압 레벨들(도 2a, 2b의 VL11~VL41)을 가지는 입력 데이터 신호(DS1)를 수신할 수 있다.
샘플 앤 홀드 회로(1100)는 도 1의 샘플 앤 홀드 회로(1100)와 실질적으로 동일할 수 있다. 샘플 앤 홀드 회로(1100)는 샘플 제어 신호(SCS)에 기초하여 입력 데이터 신호(DS1)를 샘플링하고, 홀드 제어 신호(HCS)에 기초하여 입력 데이터 신호(DS1)를 홀딩하며, 샘플 데이터 신호(SDS1)를 출력할 수 있다.
제1 아날로그-디지털 변환 회로(1200a)는 제1 센스 앰플리파이어(1210)를 포함할 수 있다. 디지털-아날로그 변환 회로(1300a)는 멀티플렉서(1310)를 포함할 수 있다. 제2 아날로그-디지털 변환 회로(1400a)는 제2 센스 앰플리파이어(1410)를 포함할 수 있다.
제1 센스 앰플리파이어(1210)는 클럭 신호(CLK), 입력 데이터 신호(DS1) 및 제2 기준 레벨(도 2b의 VLREF_M)을 가지는 제2 기준 전압(VREF_M)에 기초하여 출력 데이터(ODAT1)의 제1 비트(MSB1)를 생성할 수 있다. 도 3의 예에서는 제2 기준 전압(VREF_M)이 제1 선택 기준 전압(VREF_S1)으로 결정 및 제공될 수 있다. 제1 비트(MSB1)는 출력 데이터(ODAT1)의 MSB일 수 있다.
멀티플렉서(1310)는 출력 데이터(ODAT1)의 제1 비트(MSB1)에 기초하여 제1 기준 레벨(도 2b의 VLREF_H)을 가지는 제1 기준 전압(VREF_H) 및 제3 기준 레벨(도 2b의 VLREF_L)을 가지는 제3 기준 전압(VREF_L) 중 하나를 적어도 하나의 추가 선택 기준 전압(VREF_SA)에 포함되는 제2 선택 기준 전압(VREF_S2)으로 출력할 수 있다. 다시 말하면, 제1 및 제3 기준 전압들(VREF_H, VREF_L) 중 하나가 제2 선택 기준 전압(VREF_S2)으로 결정 및 제공될 수 있다.
일 실시예에서, 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 높은 경우에, 제1 기준 전압(VREF_H)이 제2 선택 기준 전압(VREF_S2)으로 결정 및 제공될 수 있다. 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 낮은 경우에, 제3 기준 전압(VREF_L)이 제2 선택 기준 전압(VREF_S2)으로 결정 및 제공될 수 있다.
제2 센스 앰플리파이어(1410)는 클럭 신호(CLK)가 반전된 반전 클럭 신호(/CLK), 입력 데이터 신호(DS1) 및 제2 선택 기준 전압(VREF_S2)(즉, 제1 및 제3 기준 전압들(VREF_H, VREF_L) 중 하나)에 기초하여 출력 데이터(ODAT1)의 제2 비트(LSB1)를 생성할 수 있다. 제2 비트(LSB1)는 출력 데이터(ODAT1)의 LSB일 수 있다.
일 실시예에서, 도시하지는 않았으나, 제1 아날로그-디지털 변환 회로(1200a)는 제1 센스 앰플리파이어(1210)의 앞 단에 배치되는 제1 프리 앰플리파이어(pre-amplifier)를 더 포함하고, 제2 아날로그-디지털 변환 회로(1400a)는 제2 센스 앰플리파이어(1410)의 앞 단에 배치되는 제2 프리 앰플리파이어를 더 포함할 수 있다.
일 실시예에서, 제1 및 제2 센스 앰플리파이어들(1210, 1410) 각각은 복수의 트랜지스터들을 포함하여 구현될 수 있다.
종래에는 PAM4 방식의 데이터 신호를 수신하기 위해 3(=22-1)개의 센스 앰플리파이어들을 이용하였으나, 본 발명의 실시예들에 따른 수신기(1000a)는 2개의 센스 앰플리파이어들(1210, 1410) 및 1개의 샘플 앤 홀드 회로(1100)를 이용하고 파이프라인 방식으로 동작할 수 있다. 따라서, 내부 커패시턴스, 파워 및 면적 측면에서 보다 유리할 수 있다.
도 4 및 5는 도 3의 수신기의 동작을 설명하기 위한 도면들이다.
도 4를 참조하면, 수신기(1000a)에 제공되는 클럭 신호(CLK), 반전 클럭 신호(/CLK), 샘플 제어 신호(SCS) 및 홀드 제어 신호(HCS)의 동작 타이밍을 나타낸다.
도 4에서, TS1, TS2는 샘플링 동작을 수행하는 샘플링 구간들(즉, 도 1의 상기 제1 구간)을 나타내고, TH0, TH1, TH2는 홀딩 동작을 수행하는 홀딩 구간들(즉, 도 1의 상기 제2 구간)을 나타내며, SA1 및 SA2는 각각 도 3의 제1 센스 앰플리파이어(1210) 및 제2 센스 앰플리파이어(1410)의 동작을 나타낸다. 예를 들어, 제1 센스 앰플리파이어(1210) 및 제2 센스 앰플리파이어(1410)는 각각 클럭 신호(CLK)의 상승 에지(rising edge) 및 반전 클럭 신호(/CLK)의 상승 에지에 응답하여 동작할 수 있다.
수신기(1000a)의 동작 시에, 샘플링 구간들(TS1, TS2) 및 홀딩 구간들(TH0, TH1, TH2)이 교번적으로 배치되어 샘플링 동작 및 홀딩 동작이 교번적으로 수행되고, 하나의 샘플링 구간(예를 들어, TS1) 및 하나의 홀딩 구간(예를 들어, TH1)이 하나의 데이터 출력 구간을 형성할 수 있다. 또한, 복수의 데이터 출력 구간들이 반복적으로 배치되며, 하나의 데이터 출력 구간 동안 출력 데이터(ODAT1)의 하나의 값이 생성 및 출력될 수 있다. 하나의 데이터 출력 구간은 도 2a의 샘플 주기(SP)에 대응할 수 있다.
이하에서는 제1 샘플링 구간(TS1) 및 제1 홀딩 구간(TH1)을 포함하는 제1 데이터 출력 구간에서의 동작을 상세하게 설명하도록 한다.
클럭 신호(CLK)의 상승 에지 전에, 시간 t1에서 샘플 제어 신호(SCS)가 활성화되어 제1 샘플링 구간(TS1)에 진입할 수 있다. 제1 샘플링 구간(TS1)에서, 샘플 앤 홀드 회로(도 3의 1100)는 클럭 신호(CLK)의 상승 에지에서 제1 센스 앰플리파이어(SA1)에 입력되는 데이터와 동일한 데이터를 샘플링할 수 있다.
이후에, 시간 t2에서 클럭 신호(CLK)의 상승 에지가 입력되고, 샘플 제어 신호(SCS)가 비활성화되어 제1 샘플링 구간(TS1)이 종료되며, 홀드 제어 신호(HCS)가 활성화되어 제1 홀딩 구간(TH1)에 진입할 수 있다. 제1 홀딩 구간(TH1)에서, 샘플 앤 홀드 회로(1100)는 제1 샘플링 구간(TS1) 동안에 샘플링된 데이터를 홀딩하여 출력할 수 있다.
또한, 시간 t2에서 t3 사이의 제1 서브 구간(TH11)에서, 제1 센스 앰플리파이어(SA1)는 클럭 신호(CLK)의 상승 에지에 응답하여 출력 데이터(ODAT1)의 제1 비트(MSB1)를 판정 및 생성할 수 있다. 제1 비트(MSB1)의 값은 제1 홀딩 구간(TH1) 동안에 유지되며, 멀티플렉서(도 3의 1310)는 제1 비트(MSB1)에 기초하여 제2 센스 앰플리파이어(SA2)가 사용할 기준 전압을 결정 및 제공할 수 있다.
이후에, 시간 t4에서 클럭 신호(CLK)의 하강 에지가 입력될 수 있다. 시간 t4에서 t5 사이의 제2 서브 구간(TH12)에서, 제2 센스 앰플리파이어(SA2)는 클럭 신호(CLK)의 하강 에지에 응답하여(즉, 반전 클럭 신호(/CLK)의 상승 에지에 응답하여) 출력 데이터(ODAT1)의 제2 비트(LSB1)를 판정 및 생성할 수 있다.
이후에, 시간 t6에서 홀드 제어 신호(HCS)가 비활성화되어 제1 홀딩 구간(TH1)이 종료될 수 있다.
또한, 시간 t6에서 샘플 제어 신호(SCS)가 활성화되어 제2 샘플링 구간(TS2)에 진입할 수 있으며, 제2 샘플링 구간(TS2) 및 제2 홀딩 구간(TH2)을 포함하는 제2 데이터 출력 구간에서의 동작이 상술한 방식으로 수행될 수 있다.
도 5를 참조하면, 수신기(1000a)가 수신하는 입력 데이터 신호(DS1)의 전압 레벨들(VL11, VL21, VL31, VL41)이 각각 '11', '10', '01', '00'으로 맵핑된 경우를 나타낸다.
제1 서브 구간(도 4의 TH11)에서, 제1 센스 앰플리파이어(SA1)는 제2 기준 레벨(VLREF_M)을 가지는 제2 기준 전압(VREF_M)에 기초하여 출력 데이터(ODAT1)의 제1 비트(MSB1)를 판정할 수 있다. 예를 들어, 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 높은 경우에, 제1 논리 레벨(예를 들어, '1')을 가지는 제1 비트(MSB1)를 생성할 수 있다. 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 낮은 경우에, 제2 논리 레벨(예를 들어, '0')을 가지는 제1 비트(MSB1)를 생성할 수 있다.
제2 서브 구간(도 4의 TH12)에서, 제2 센스 앰플리파이어(SA2)는 제1 기준 레벨(VLREF_H)을 가지는 제1 기준 전압(VREF_H) 또는 제3 기준 레벨(VLREF_L)을 가지는 제3 기준 전압(VREF_L)에 기초하여 출력 데이터(ODAT1)의 제2 비트(LSB1)를 판정할 수 있다. 예를 들어, 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 높은 경우에 제1 기준 전압(VREF_H)을 이용할 수 있다. 입력 데이터 신호(DS1)의 전압 레벨이 제1 기준 레벨(VLREF_H)보다 높은 경우에 상기 제1 논리 레벨을 가지는 제2 비트(LSB1)를 생성하고, 입력 데이터 신호(DS1)의 전압 레벨이 제1 기준 레벨(VLREF_H)보다 낮은 경우에 상기 제2 논리 레벨을 가지는 제2 비트(LSB1)를 생성할 수 있다. 예를 들어, 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 낮은 경우에 제3 기준 전압(VREF_L)을 이용할 수 있다. 입력 데이터 신호(DS1)의 전압 레벨이 제3 기준 레벨(VLREF_L)보다 높은 경우에 상기 제1 논리 레벨을 가지는 제2 비트(LSB1)를 생성하고, 입력 데이터 신호(DS1)의 전압 레벨이 제3 기준 레벨(VLREF_L)보다 낮은 경우에 상기 제2 논리 레벨을 가지는 제2 비트(LSB1)를 생성할 수 있다.
도 6, 7 및 8은 도 3의 수신기에 포함되는 샘플 앤 홀드 회로의 예들을 나타내는 도면들이다.
도 6을 참조하면, 샘플 앤 홀드 회로(1100a)는 제1 스위치(SW11), 커패시터(C1) 및 제2 스위치(SW12)를 포함할 수 있다.
제1 스위치(SW11)는 입력 데이터 신호(DS1)를 수신하는 제1 노드(N11)와 제2 노드(N12) 사이에 연결되고, 샘플 제어 신호(SCS)에 기초하여 온/오프될 수 있다. 커패시터(C1)는 제2 노드(N12)와 접지 전압 사이에 연결될 수 있다. 제2 스위치(SW12)는 제2 노드(N12)와 샘플 데이터 신호(SDS1)를 출력하는 제3 노드(N13) 사이에 연결되고, 홀드 제어 신호(HCS)에 기초하여 온/오프될 수 있다.
도 7을 참조하면, 샘플 앤 홀드 회로(1100b)는 제1 증폭기(AMP21), 스위치(SW2), 커패시터(C2) 및 제2 증폭기(AMP22)를 포함할 수 있다.
제1 증폭기(AMP21)는 입력 데이터 신호(DS1)를 수신하는 제1 입력 단자(예를 들어, + 단자), 및 서로 연결되는 제2 입력 단자(예를 들어, - 단자) 및 출력 단자를 포함할 수 있다. 스위치(SW2)는 제1 증폭기(AMP21)의 출력 단자와 제1 노드(N2) 사이에 연결되고, 샘플 제어 신호(SCS)에 기초하여 온/오프될 수 있다. 커패시터(C2)는 제1 노드(N2)와 접지 전압 사이에 연결될 수 있다. 제2 증폭기(AMP22)는 제1 노드(N2)와 연결되는 제1 입력 단자(예를 들어, + 단자), 및 서로 연결되는 제2 입력 단자(예를 들어, - 단자) 및 출력 단자를 포함하고, 샘플 데이터 신호(SDS1)를 출력할 수 있다.
도 7의 예에서, 제1 및 제2 증폭기들(AMP21, AMP22)은 각각 아날로그 버퍼(예를 들어, unity gain buffer)로서 동작할 수 있다. 샘플 앤 홀드 회로(1100b)는 아날로그 버퍼를 포함함으로써, 클럭 피드스루(clock feedthrough)를 방지할 수 있다. 또한, 도 7의 예에서는 홀드 제어 신호(HCS)가 생략될 수 있다.
도 8을 참조하면, 샘플 앤 홀드 회로(1100c)는 제1 스위치(SW31), 커패시터(C3), 전압 생성기(VG3), 증폭기(AMP3), 제2 스위치(SW32) 및 제3 스위치(SW33)를 포함할 수 있다.
제1 스위치(SW31)는 입력 데이터 신호(DS1)를 수신하는 제1 노드(N31)와 제2 노드(N32) 사이에 연결되고, 샘플 제어 신호(SCS)에 기초하여 온/오프될 수 있다. 커패시터(C3)는 제2 노드(N32)와 제3 노드(N33) 사이에 연결될 수 있다. 전압 생성기(VG3)는 오프셋 전압을 생성할 수 있다. 증폭기(AMP3)는 상기 오프셋 전압을 수신하는 제1 입력 단자(예를 들어, + 단자), 제3 노드(N33)와 연결되는 제2 입력 단자(예를 들어, - 단자), 및 샘플 데이터 신호(SDS1)를 출력하는 출력 단자를 포함할 수 있다. 제2 스위치(SW32)는 제3 노드(N33)와 증폭기(AMP3)의 상기 출력 단자 사이에 연결되고, 샘플 제어 신호(SCS)에 기초하여 온/오프될 수 있다. 제3 스위치(SW33)는 제2 노드(N32)와 증폭기(AMP3)의 상기 출력 단자 사이에 연결되고, 홀드 제어 신호(HCS)에 기초하여 온/오프될 수 있다.
도 8의 예에서, 입력 데이터 신호(DS1)의 전압을 Vin이라 하고 상기 오프셋 전압을 Vos라고 하면, 커패시터(C3)에는 (Vin-Vos)의 전압이 저장될 수 있다. 샘플 앤 홀드 회로(1100c)는 상기 오프셋 전압만큼 감소된 전압에 기초하여 샘플 데이터 신호(SDS1)를 생성하는 오프셋 제거(offset cancellation) 구조를 가질 수 있다.
다만 본 발명은 이에 한정되지 않으며, 샘플 앤 홀드 회로(1100)는 고속 동작을 위한 다양한 구조 및 고속 동작을 방해할 수 있는 요소를 해결하기 위한 다양한 구조를 가지도록 구현될 수 있다.
도 9는 도 1의 수신기의 다른 예를 나타내는 블록도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 9를 참조하면, 수신기(1000b)는 제1 스테이지(RCV_I), 제2 스테이지(RCV_Q), 제3 스테이지(RCV_IB) 및 제4 스테이지(RCV_QB)를 포함하는 멀티 스테이지(multi-stage) 구조로 구현될 수 있다. 예를 들어, 앞 단의 부담을 줄여주기 위해, 및/또는 fine bit을 보다 정확하게 판정하기 위해, 멀티 스테이지 구조를 이용하여 판정을 수행할 수 있다.
제1 내지 제4 스테이지들(RCV_I, RCV_Q, RCV_IB, RCV_QB)은 각각 도 3의 수신기(1000a)와 실질적으로 동일한 구성을 가질 수 있다.
구체적으로, 제1 스테이지(RCV_I)는 샘플 앤 홀드 회로(SH1), 제1 및 제2 센스 앰플리파이어들(SA11, SA21) 및 멀티플렉서(MUX1)를 포함할 수 있다. 샘플 앤 홀드 회로(SH1), 제1 및 제2 센스 앰플리파이어들(SA11, SA21) 및 멀티플렉서(MUX1)는 각각 도 3의 샘플 앤 홀드 회로(1100), 제1 및 제2 센스 앰플리파이어들(1210, 1410) 및 멀티플렉서(1310)에 대응하며, 클럭 신호들(CLK_I, CLK_IB) 및 비트들(MSB11, LSB11)은 각각 도 3의 클럭 신호들(CLK, /CLK) 및 비트들(MSB1, LSB1)에 대응할 수 있다.
한편, 상세하게 도시하지는 않았으나, 제2 내지 제4 스테이지들(RCV_Q, RCV_IB, RCV_QB)은 제1 스테이지(RCV_I)와 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제2 스테이지(RCV_Q)는 샘플 앤 홀드 회로, 제1 및 제2 센스 앰플리파이어들(예를 들어, 도 10의 SA12, SA22) 및 멀티플렉서를 포함하고, 제3 스테이지(RCV_IB)는 샘플 앤 홀드 회로, 제1 및 제2 센스 앰플리파이어들(예를 들어, 도 10의 SA13, SA23) 및 멀티플렉서를 포함하며, 제4 스테이지(RCV_QB)는 샘플 앤 홀드 회로, 제1 및 제2 센스 앰플리파이어들(예를 들어, 도 10의 SA14, SA24) 및 멀티플렉서를 포함할 수 있다.
종래에는 4개의 스테이지들을 이용하여 PAM4 방식의 데이터 신호를 수신하기 위해 총 12개의 센스 앰플리파이어들을 이용하였으나, 본 발명의 실시예들에 따른 수신기(1000b)는 8개의 센스 앰플리파이어들 및 4개의 샘플 앤 홀드 회로들을 이용하고 파이프라인 방식으로 동작할 수 있다.
도 10, 11 및 12는 도 9의 수신기의 동작을 설명하기 위한 도면들이다.
도 10을 참조하면, 수신기(1000b)에 제공되는 클럭 신호들(CLK_I, CLK_Q, CLK_IB, CLK_QB)의 동작 타이밍을 나타낸다. 이하 도 4 및 5와 중복되는 설명은 생략한다.
수신기(1000b)는 멀티 페이즈(multi-phase) 클럭인 클럭 신호들(CLK_I, CLK_Q, CLK_IB, CLK_QB)에 기초하여 동작할 수 있다. 클럭 신호들(CLK_I, CLK_Q, CLK_IB, CLK_QB)은 적어도 일부 위상이 중첩할 수 있다.
구체적으로, 제1 스테이지(RCV_I)의 제1 및 제2 센스 앰플리파이어들(SA11, SA21)은 각각 서로 반대 위상인 클럭 신호들(CLK_I, CLK_IB)에 기초하여 동작할 수 있다. 제2 스테이지(RCV_Q)의 제1 및 제2 센스 앰플리파이어들(SA12, SA22)은 각각 서로 반대 위상인 클럭 신호들(CLK_Q, CLK_QB)에 기초하여 동작할 수 있다. 제3 스테이지(RCV_IB)의 제1 및 제2 센스 앰플리파이어들(SA13, SA23)은 각각 클럭 신호들(CLK_IB, CLK_I)에 기초하여 동작할 수 있다. 제4 스테이지(RCV_QB)의 제1 및 제2 센스 앰플리파이어들(SA14, SA24)은 각각 클럭 신호들(CLK_QB, CLK_Q)에 기초하여 동작할 수 있다.
각 스테이지의 동작은 도 4 및 5를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 도시의 편의상, 제1 스테이지(RCV_I)의 제1 및 제2 센스 앰플리파이어들(SA11, SA21)의 동작을 클럭 신호(CLK_I) 상에 도시하였고, 제2 스테이지(RCV_Q)의 제1 및 제2 센스 앰플리파이어들(SA12, SA22)의 동작을 클럭 신호(CLK_Q) 상에 도시하였고, 제3 스테이지(RCV_IB)의 제1 및 제2 센스 앰플리파이어들(SA13, SA23)의 동작을 클럭 신호(CLK_IB) 상에 도시하였으며, 제4 스테이지(RCV_QB)의 제1 및 제2 센스 앰플리파이어들(SA14, SA24)의 동작을 클럭 신호(CLK_QB) 상에 도시하였다.
도 11 및 12를 참조하면, 제1 스테이지(RCV_I)에 포함되는 샘플 앤 홀드 회로(SH1)에 제공되는 샘플 제어 신호(SCS_I) 및 홀드 제어 신호(HCS_I)를 생성하는 예들을 나타낸다.
일 실시예에서, 도 11에 도시된 것처럼, OR 게이트(OR1)는 클럭 신호들(도 10의 CLK_IB, CLK_QB)에 대한 OR 연산을 수행하여 샘플 제어 신호(SCS_I)를 생성할 수 있다. NOR 게이트(NOR1)는 클럭 신호들(CLK_IB, CLK_QB)에 대한 NOR 연산을 수행하여 홀드 제어 신호(HCS_I)를 생성할 수 있다.
다른 실시예에서, 도 12에 도시된 것처럼, NOR 게이트(NOR2)는 클럭 신호들(CLK_I, CLK_Q)에 대한 NOR 연산을 수행하여 샘플 제어 신호(SCS_I)를 생성할 수 있다. OR 게이트(OR2)는 클럭 신호들(CLK_I, CLK_Q)에 대한 OR 연산을 수행하여 홀드 제어 신호(HCS_I)를 생성할 수 있다.
따라서, 수신기(1000b)는 샘플 제어 신호 및 홀드 제어 신호를 생성하기 위한 별도의 클럭 생성 회로 및/또는 클럭 분주 회로가 필요하지 않을 수 있다.
한편, 도시하지는 않았으나, 제2 내지 제4 스테이지들(RCV_Q, RCV_IB, RCV_QB)에 포함되는 샘플 앤 홀드 회로들에 제공되는 샘플 제어 신호 및 홀드 제어 신호 또한 상술한 것과 유사하게 생성될 수 있다.
도 13은 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면이다. 도 13은 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 아이 다이어그램을 단순하게 나타낸 도면이다. 이하 도 2a 및 2b와 중복되는 설명은 생략한다.
도 13을 참조하면, PAM8 방식의 데이터 신호의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82), 및 서로 다른 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 레벨들(VLREF_A, VLREF_B, VLREF_C, VLREF_D, VLREF_E, VLREF_F, VLREF_G)을 예시하고 있다.
제1 전압 레벨(VL12)은 가장 높은 전압 레벨이고, 제2 전압 레벨(VL22)은 제1 전압 레벨(VL12)보다 낮고, 제3 전압 레벨(VL32)은 제2 전압 레벨(VL22)보다 낮고, 제4 전압 레벨(VL42)은 제3 전압 레벨(VL32)보다 낮고, 제5 전압 레벨(VL52)은 제4 전압 레벨(VL42)보다 낮고, 제6 전압 레벨(VL62)은 제5 전압 레벨(VL52)보다 낮고, 제7 전압 레벨(VL72)은 제6 전압 레벨(VL62)보다 낮으며, 제8 전압 레벨(VL82)은 제7 전압 레벨(VL72)보다 낮고 가장 낮은 전압 레벨일 수 있다. 제1 기준 레벨(VLREF_A)은 제1 및 제2 전압 레벨들(VL12, VL22) 사이의 레벨이고, 제2 기준 레벨(VLREF_B)은 제2 및 제3 전압 레벨들(VL22, VL32) 사이의 레벨이고, 제3 기준 레벨(VLREF_C)은 제3 및 제4 전압 레벨들(VL32, VL42) 사이의 레벨이고, 제4 기준 레벨(VLREF_D)은 제4 및 제5 전압 레벨들(VL42, VL52) 사이의 레벨이고, 제5 기준 레벨(VLREF_E)은 제5 및 제6 전압 레벨들(VL52, VL62) 사이의 레벨이고, 제6 기준 레벨(VLREF_F)은 제6 및 제7 전압 레벨들(VL62, VL72) 사이의 레벨이며, 제7 기준 레벨(VLREF_G)은 제7 및 제8 전압 레벨들(VL72, VL82) 사이의 레벨일 수 있다.
도 14는 도 1의 수신기의 또 다른 예를 나타내는 블록도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 14를 참조하면, 수신기(1000c)는 샘플 앤 홀드 회로(1100), 제1 아날로그-디지털 변환 회로(1200c), 디지털-아날로그 변환 회로(1300c) 및 제2 아날로그-디지털 변환 회로(1400c)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다. 예를 들어, 수신기(1000c)는 PAM8 방식의 입력 데이터 신호(DS2)를 수신하는 PAM8 수신기일 수 있다.
데이터 입력 패드(1010)는 제1 내지 제8 전압 레벨들(도 13의 VL12~VL82)을 가지는 입력 데이터 신호(DS2)를 수신할 수 있다.
샘플 앤 홀드 회로(1100)는 도 1 및 3의 샘플 앤 홀드 회로(1100)와 실질적으로 동일하며, 샘플 데이터 신호(SDS2)를 출력할 수 있다. 샘플 앤 홀드 회로(1100)는 도 6, 7 및 8을 참조하여 상술한 것처럼 구현될 수 있다.
제1 아날로그-디지털 변환 회로(1200c)는 제1 센스 앰플리파이어(1220)를 포함할 수 있다. 디지털-아날로그 변환 회로(1300c)는 제1 멀티플렉서(1320) 및 제2 멀티플렉서(1330)를 포함할 수 있다. 제2 아날로그-디지털 변환 회로(1400c)는 제2 센스 앰플리파이어(1420) 및 제3 센스 앰플리파이어(1430)를 포함할 수 있다.
제1 센스 앰플리파이어(1220)는 제1 클럭 신호(CLK1), 입력 데이터 신호(DS2) 및 제4 기준 레벨(도 13의 VLREF_D)을 가지는 제4 기준 전압(VREF_D)에 기초하여 출력 데이터(ODAT2)의 제1 비트(MSB2)를 생성할 수 있다. 도 14의 예에서는 제4 기준 전압(VREF_D)이 제1 선택 기준 전압(VREF_S1)으로 결정 및 제공될 수 있다. 제1 비트(MSB2)는 출력 데이터(ODAT2)의 MSB일 수 있다.
제1 멀티플렉서(1320)는 출력 데이터(ODAT2)의 제1 비트(MSB2)에 기초하여 제2 기준 레벨(도 13의 VLREF_B)을 가지는 제2 기준 전압(VREF_B) 및 제6 기준 레벨(도 13의 VLREF_F)을 가지는 제6 기준 전압(VREF_F) 중 하나를 적어도 하나의 추가 선택 기준 전압(VREF_SA)에 포함되는 제2 선택 기준 전압(VREF_S2)으로 출력할 수 있다.
일 실시예에서, 입력 데이터 신호(DS2)의 전압 레벨이 제4 기준 레벨(VLREF_D)보다 높은 경우에, 제2 기준 전압(VREF_B)이 제2 선택 기준 전압(VREF_S2)으로 결정 및 제공될 수 있다. 입력 데이터 신호(DS2)의 전압 레벨이 제4 기준 레벨(VLREF_D)보다 낮은 경우에, 제6 기준 전압(VREF_F)이 제2 선택 기준 전압(VREF_S2)으로 결정 및 제공될 수 있다.
제2 센스 앰플리파이어(1420)는 제2 클럭 신호(CLK2), 입력 데이터 신호(DS2) 및 제2 선택 기준 전압(VREF_S2)(즉, 제2 및 제6 기준 전압들(VREF_B, VREF_F) 중 하나)에 기초하여 출력 데이터(ODAT2)의 제2 비트(CSB2)를 생성할 수 있다. 제2 비트(CSB2)는 출력 데이터(ODAT2)의 CSB(central significant bit)일 수 있다.
제2 멀티플렉서(1330)는 출력 데이터(ODAT2)의 제1 및 제2 비트들(MSB2, CSB2)에 기초하여 제1 기준 레벨(도 13의 VLREF_A)을 가지는 제1 기준 전압(VREF_A), 제3 기준 레벨(도 13의 VLREF_C)을 가지는 제3 기준 전압(VREF_C), 제5 기준 레벨(도 13의 VLREF_E)을 가지는 제5 기준 전압(VREF_E), 및 제7 기준 레벨(도 13의 VLREF_G)을 가지는 제7 기준 전압(VREF_G) 중 하나를 적어도 하나의 추가 선택 기준 전압(VREF_SA)에 포함되는 제3 선택 기준 전압(VREF_S3)으로 출력할 수 있다.
일 실시예에서, 입력 데이터 신호(DS2)의 전압 레벨이 제2 기준 레벨(VLREF_B)보다 높은 경우에, 제1 기준 전압(VREF_A)이 제3 선택 기준 전압(VREF_S3)으로 결정 및 제공될 수 있다. 입력 데이터 신호(DS2)의 전압 레벨이 제2 및 제4 기준 레벨들(VLREF_B, VLREF_D) 사이인 경우에, 제3 기준 전압(VREF_C)이 제3 선택 기준 전압(VREF_S3)으로 결정 및 제공될 수 있다. 입력 데이터 신호(DS2)의 전압 레벨이 제4 및 제6 기준 레벨들(VLREF_D, VLREF_F) 사이인 경우에, 제5 기준 전압(VREF_E)이 제3 선택 기준 전압(VREF_S3)으로 결정 및 제공될 수 있다. 입력 데이터 신호(DS2)의 전압 레벨이 제6 기준 레벨(VLREF_F)보다 낮은 경우에, 제7 기준 전압(VREF_G)이 제3 선택 기준 전압(VREF_S3)으로 결정 및 제공될 수 있다.
제3 센스 앰플리파이어(1430)는 제3 클럭 신호(CLK3), 입력 데이터 신호(DS2) 및 제3 선택 기준 전압(VREF_S3)(즉, 제1, 제3, 제5 및 제7 기준 전압들(VREF_A, VREF_C, VREF_E, VREF_G) 중 하나)에 기초하여 출력 데이터(ODAT2)의 제3 비트(LSB2)를 생성할 수 있다. 제3 비트(LSB2)는 출력 데이터(ODAT2)의 LSB일 수 있다.
종래에는 PAM8 방식의 데이터 신호를 수신하기 위해 7(=23-1)개의 센스 앰플리파이어들을 이용하였으나, 본 발명의 실시예들에 따른 수신기(1000c)는 3개의 센스 앰플리파이어들(1220, 1420, 1430) 및 1개의 샘플 앤 홀드 회로(1100)를 이용하고 파이프라인 방식으로 동작할 수 있다.
도 15는 도 14의 수신기의 동작을 설명하기 위한 도면이다. 이하 도 4 및 5와 중복되는 설명은 생략한다.
도 15를 참조하면, 수신기(1000c)가 수신하는 입력 데이터 신호(DS2)의 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82)이 각각 '111', '110', '101', '100', '011', '010', '001', '000'으로 맵핑된 경우를 나타낸다.
도 4를 참조하여 상술한 것과 유사하게, 수신기(1000c)의 동작 시에 샘플링 구간 및 홀딩 구간이 교번적으로 배치되며, 홀딩 구간 내의 제1 서브 구간, 제2 서브 구간 및 제3 서브 구간에서 파이프라인 방식으로 출력 데이터(ODAT2)의 제1 비트(MSB2), 제2 비트(CSB2) 및 제3 비트(LSB3)를 순차적으로 판정 및 생성할 수 있다.
구체적으로, 상기 제1 서브 구간에서, 제1 센스 앰플리파이어(SAA)는 제4 기준 레벨(VLREF_D)을 가지는 제4 기준 전압(VREF_D)에 기초하여 출력 데이터(ODAT2)의 제1 비트(MSB2)를 판정할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨과 제4 기준 레벨(VLREF_D)을 비교하여 제1 논리 레벨(예를 들어, '1') 또는 제2 논리 레벨(예를 들어, '0')을 가지는 제1 비트(MSB2)를 생성할 수 있다.
상기 제2 서브 구간에서, 제2 센스 앰플리파이어(SAB)는 제2 기준 레벨(VLREF_B)을 가지는 제2 기준 전압(VREF_B) 또는 제6 기준 레벨(VLREF_F)을 가지는 제6 기준 전압(VREF_F)에 기초하여 출력 데이터(ODAT2)의 제2 비트(CSB2)를 판정할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제4 기준 레벨(VLREF_D)보다 높은 경우에 제2 기준 전압(VREF_B)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제2 기준 레벨(VLREF_B)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제2 비트(CSB2)를 생성할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제4 기준 레벨(VLREF_D)보다 낮은 경우에 제6 기준 전압(VREF_F)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제6 기준 레벨(VLREF_F)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제2 비트(CSB2)를 생성할 수 있다.
상기 제3 서브 구간에서, 제3 센스 앰플리파이어(SAC)는 제1 기준 레벨(VLREF_A)을 가지는 제1 기준 전압(VREF_A), 제3 기준 레벨(VLREF_C)을 가지는 제3 기준 전압(VREF_C), 제5 기준 레벨(VLREF_E)을 가지는 제5 기준 전압(VREF_E), 또는 제7 기준 레벨(VLREF_G)을 가지는 제7 기준 전압(VREF_G)에 기초하여 출력 데이터(ODAT2)의 제3 비트(LSB2)를 판정할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제2 기준 레벨(VLREF_B)보다 높은 경우에 제1 기준 전압(VREF_A)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제1 기준 레벨(VLREF_A)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제3 비트(LSB2)를 생성할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제2 및 제4 기준 레벨들(VLREF_B, VLREF_D) 사이인 경우에 제3 기준 전압(VREF_C)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제3 기준 레벨(VLREF_C)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제3 비트(LSB2)를 생성할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제4 및 제6 기준 레벨들(VLREF_D, VLREF_F) 사이인 경우에 제5 기준 전압(VREF_E)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제5 기준 레벨(VLREF_E)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제3 비트(LSB2)를 생성할 수 있다. 예를 들어, 입력 데이터 신호(DS2)의 전압 레벨이 제6 기준 레벨(VLREF_F)보다 낮은 경우에 제7 기준 전압(VREF_G)을 이용하며, 입력 데이터 신호(DS2)의 전압 레벨과 제7 기준 레벨(VLREF_G)을 비교하여 상기 제1 논리 레벨 또는 상기 제2 논리 레벨을 가지는 제3 비트(LSB2)를 생성할 수 있다.
일 실시예에서, 도 14의 수신기(1000c) 또한 도 9를 참조하여 상술한 멀티 스테이지 구조로 구현될 수 있다.
한편, PAM4 및 PAM8 방식에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 종래 방식과 같이 (2X-1)개의 센스 앰플리파이어들을 이용하여 수신기를 구현하는 대신에, 본 발명의 실시예들과 같이 X개의 센스 앰플리파이어들 및 1개의 샘플 앤 홀드 회로를 이용하여 파이프라인 방식으로 수신기를 구현할 수 있다.
도 16은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 1 및 16을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 샘플 앤 홀드 회로(1100)는 제1 구간(예를 들어, 샘플링 구간) 동안 멀티 레벨 신호인 입력 데이터 신호(DS)를 샘플링하고(단계 S100), 상기 제1 구간 이후의 제2 구간(예를 들어, 홀딩 구간) 동안 입력 데이터 신호(DS)를 홀딩하여 샘플 데이터 신호(SDS)를 생성한다(단계 S200).
제1 아날로그-디지털 변환 회로(1200)는 상기 제2 구간 내의 제1 서브 구간 동안 입력 데이터 신호(DS) 및 복수의 기준 전압들(VREF) 중 제1 선택 기준 전압(VREF_S1)에 기초하여 멀티 비트 데이터인 출력 데이터(ODAT)의 제1 비트(B1)를 생성한다(단계 S300).
디지털-아날로그 변환 회로(1300)는 출력 데이터(ODAT)의 제1 비트(B1)에 기초하여 복수의 기준 전압들(VREF) 중 제1 선택 기준 전압(VREF_S1)과 다른 적어도 하나의 추가 선택 기준 전압(VREF_SA)을 선택한다(단계 S400).
제2 아날로그-디지털 변환 회로(1400)는 상기 제2 구간 내의 상기 제1 서브 구간 이후의 제2 서브 구간 동안 샘플 데이터 신호(SDS) 및 적어도 하나의 추가 선택 기준 전압(VREF_SA)에 기초하여 출력 데이터(ODAT)의 제1 비트(B1)를 제외한 적어도 하나의 추가 비트(BA)를 생성한다(단계 S500).
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 수신되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 18a 및 18b는 도 17의 메모리 시스템의 예를 나타내는 블록도들이다.
도 18a 및 18b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a~25c, 45a~45c) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a~27c, 47a~47c) 각각은 상기 멀티 레벨 신호를 수신하고, 본 발명의 실시예들에 따른 수신기일 수 있다. 예를 들어, 복수의 수신기들(27a~27c, 47a~47c) 각각은 도 1 내지 15를 참조하여 상술한 수신기일 수 있다.
복수의 데이터 입출력 패드들(29a~29c, 49a~49c) 각각은 복수의 송신기들(25a~25c, 45a~45c) 중 하나 및 복수의 수신기들(27a~27c, 47a~47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a~31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a~31c) 각각은 복수의 데이터 입출력 패드들(29a~29c) 중 하나를 통해 복수의 송신기들(25a~25c) 중 하나 및 복수의 수신기들(27a~27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a~49c) 중 하나를 통해 복수의 송신기들(45a~45c) 중 하나 및 복수의 수신기들(47a~47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a~31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 18a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS11)를 생성하고, 데이터 신호(DS11)는 채널(31a)을 통해 전송되며, 수신기(47a)는 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 출력 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS21)를 생성하고, 수신기(47b)는 데이터 신호(DS21)를 수신하여 출력 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN1)를 생성하고, 수신기(47c)는 데이터 신호(DSN1)를 수신하여 출력 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터이고, 이 때 기입 커맨드 및 기입 어드레스가 메모리 장치(41)에 함께 제공될 수 있다.
도 18b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS12)를 생성하고, 데이터 신호(DS12)는 채널(31a)을 통해 전송되며, 수신기(27a)는 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 출력 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS22)를 생성하고, 수신기(27b)는 데이터 신호(DS22)를 수신하여 출력 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN2)를 생성하고, 수신기(27c)는 데이터 신호(DSN2)를 수신하여 출력 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터이고, 이 때 독출 커맨드 및 독출 어드레스가 메모리 장치(41)에 제공될 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 19를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 17의 40)와 신호 및 데이터를 교환할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 18a의 25a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 18a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 20a 및 20b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 20a를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치이고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 17의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a~280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a~280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a~280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 상기 메모리 컨트롤러에 제공될 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 18a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 18a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 커맨드 디코더(211) 및 모드 레지스터(212)를 포함할 수 있다.
도 20b를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 페이지 버퍼 회로(330), 데이터 입출력 회로(340), 전압 생성기(350) 및 제어 회로(360)를 포함한다. 예를 들어, 메모리 장치(300)는 비휘발성 메모리 장치이고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(320)와 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(330)와 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함하며, 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(310)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(360)는 외부(예를 들어, 도 17의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(300)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다. 예를 들어, 제어 회로(360)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제어 신호들(CON, PBC), 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다.
어드레스 디코더(320)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(310)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(300)의 동작에 필요한 전압들(VS)을 생성할 수 있다. 전압들(VS)은 어드레스 디코더(320)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 생성할 수 있다.
페이지 버퍼 회로(330)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(330)는 메모리 셀 어레이(310)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다.
데이터 입출력 회로(340)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 데이터 입출력 회로(340)는 데이터(DAT)를 페이지 버퍼 회로(330)를 거쳐서 메모리 셀 어레이(310)에 제공하거나 메모리 셀 어레이(310)로부터 출력되는 데이터(DAT)를 외부에 제공할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 18a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 18a의 47a)는 데이터 입출력 회로(340)에 포함될 수 있다.
한편, DRAM 및 NAND 플래시 메모리에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 SRAM, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 다른 휘발성/비휘발성 메모리 장치일 수도 있다.
도 21은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함하며, 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.
메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 수신기를 포함할 수 있다.
프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.
도 22는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 22를 참조하면, 통신 시스템(5000)은 제1 통신 장치(5100), 제2 통신 장치(5200) 및 채널(5300)을 포함한다.
제1 통신 장치(5100)는 제1 송신기(5110) 및 제1 수신기(5120)를 포함한다. 제2 통신 장치(5200)는 제2 송신기(5210) 및 제2 수신기(5220)를 포함한다. 제1 송신기(5110) 및 제1 수신기(5120)와 제2 송신기(5210) 및 제2 수신기(5220)는 채널(5300)을 통해 연결된다. 수신기들(5120, 5220)은 본 발명의 실시예들에 따른 수신기일 수 있다. 실시예에 따라서, 제1 및 제2 통신 장치들(5100, 5200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기로서,
    상기 멀티 레벨 신호인 입력 데이터 신호를 샘플링(sampling) 및 홀딩(holding)하여 샘플 데이터 신호를 생성하는 샘플 앤 홀드 회로;
    상기 입력 데이터 신호 및 복수의 기준 전압들 중 제1 선택 기준 전압에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터의 제1 비트를 생성하는 제1 아날로그-디지털 변환 회로;
    상기 출력 데이터의 상기 제1 비트에 기초하여 상기 복수의 기준 전압들 중 상기 제1 선택 기준 전압과 다른 적어도 하나의 추가 선택 기준 전압을 선택하는 디지털-아날로그 변환 회로; 및
    상기 샘플 데이터 신호 및 상기 적어도 하나의 추가 선택 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 제외한 적어도 하나의 추가 비트를 생성하는 제2 아날로그-디지털 변환 회로를 포함하는 수신기.
  2. 제 1 항에 있어서,
    상기 샘플 앤 홀드 회로는 제1 구간 동안 상기 입력 데이터 신호를 샘플링하고 상기 제1 구간 이후의 제2 구간 동안 상기 입력 데이터 신호를 홀딩하며,
    상기 제1 아날로그-디지털 변환 회로는 상기 제2 구간 내의 제1 서브 구간 동안 상기 출력 데이터의 상기 제1 비트를 생성하고,
    상기 제2 아날로그-디지털 변환 회로는 상기 제2 구간 내의 상기 제1 서브 구간 이후의 제2 서브 구간 동안 상기 출력 데이터의 상기 적어도 하나의 추가 비트를 생성하는 것을 특징으로 하는 수신기.
  3. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들은 제1 전압 레벨, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨, 상기 제2 전압 레벨보다 낮은 제3 전압 레벨, 및 상기 제3 전압 레벨보다 낮은 제4 전압 레벨을 포함하고,
    상기 복수의 기준 전압들은 상기 제1 및 제2 전압 레벨들 사이의 제1 기준 레벨을 가지는 제1 기준 전압, 상기 제2 및 제3 전압 레벨들 사이의 제2 기준 레벨을 가지는 제2 기준 전압, 및 상기 제3 및 제4 전압 레벨들 사이의 제3 기준 레벨을 가지는 제3 기준 전압을 포함하며,
    상기 2개 이상의 비트들은 서로 다른 상기 제1 비트 및 제2 비트를 포함하는 것을 특징으로 하는 수신기.
  4. 제 3 항에 있어서,
    상기 제2 기준 전압이 상기 제1 선택 기준 전압으로 결정되고,
    상기 제1 및 제3 기준 전압들 중 하나가 상기 적어도 하나의 추가 선택 기준 전압에 포함되는 제2 선택 기준 전압으로 결정되는 것을 특징으로 하는 수신기.
  5. 제 4 항에 있어서,
    상기 입력 데이터 신호의 전압 레벨이 상기 제2 기준 레벨보다 높은 경우에, 상기 제1 기준 전압이 상기 제2 선택 기준 전압으로 결정되고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제2 기준 레벨보다 낮은 경우에, 상기 제3 기준 전압이 상기 제2 선택 기준 전압으로 결정되는 것을 특징으로 하는 수신기.
  6. 제 4 항에 있어서, 상기 제1 아날로그-디지털 변환 회로는,
    클럭 신호, 상기 입력 데이터 신호 및 상기 제2 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 생성하는 제1 센스 앰플리파이어를 포함하는 것을 특징으로 하는 수신기.
  7. 제 6 항에 있어서, 상기 제2 아날로그-디지털 변환 회로는,
    상기 클럭 신호가 반전된 반전 클럭 신호, 상기 입력 데이터 신호 및 상기 제1 및 제3 기준 전압들 중 하나에 기초하여 상기 출력 데이터의 상기 제2 비트를 생성하는 제2 센스 앰플리파이어를 포함하는 것을 특징으로 하는 수신기.
  8. 제 4 항에 있어서, 상기 디지털-아날로그 변환 회로는,
    상기 출력 데이터의 상기 제1 비트에 기초하여 상기 제1 및 제3 기준 전압들 중 하나를 상기 제2 선택 기준 전압으로 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 수신기.
  9. 제 3 항에 있어서, 상기 샘플 앤 홀드 회로는,
    상기 입력 데이터 신호를 수신하는 제1 노드와 제2 노드 사이에 연결되고, 샘플 제어 신호에 기초하여 온/오프되는 제1 스위치;
    상기 제2 노드와 접지 전압 사이에 연결되는 커패시터; 및
    상기 제2 노드와 상기 샘플 데이터 신호를 출력하는 제3 노드 사이에 연결되고, 홀드 제어 신호에 기초하여 온/오프되는 제2 스위치를 포함하는 것을 특징으로 하는 수신기.
  10. 제 3 항에 있어서, 상기 샘플 앤 홀드 회로는,
    상기 입력 데이터 신호를 수신하는 제1 입력 단자, 및 서로 연결되는 제2 입력 단자 및 출력 단자를 포함하는 제1 증폭기;
    상기 제1 증폭기의 출력 단자와 제1 노드 사이에 연결되고, 샘플 제어 신호에 기초하여 온/오프되는 스위치;
    상기 제1 노드와 접지 전압 사이에 연결되는 커패시터; 및
    상기 제1 노드와 연결되는 제1 입력 단자, 및 서로 연결되는 제2 입력 단자 및 출력 단자를 포함하고, 상기 샘플 데이터 신호를 출력하는 제2 증폭기를 포함하는 것을 특징으로 하는 수신기.
  11. 제 3 항에 있어서, 상기 샘플 앤 홀드 회로는,
    상기 입력 데이터 신호를 수신하는 제1 노드와 제2 노드 사이에 연결되고, 샘플 제어 신호에 기초하여 온/오프되는 제1 스위치;
    상기 제2 노드와 제3 노드 사이에 연결되는 커패시터;
    오프셋 전압을 수신하는 제1 입력 단자, 상기 제3 노드와 연결되는 제2 입력 단자, 및 상기 샘플 데이터 신호를 출력하는 출력 단자를 포함하는 증폭기;
    상기 제3 노드와 상기 증폭기의 상기 출력 단자 사이에 연결되고, 상기 샘플 제어 신호에 기초하여 온/오프되는 제2 스위치; 및
    상기 제2 노드와 상기 증폭기의 상기 출력 단자 사이에 연결되고, 홀드 제어 신호에 기초하여 온/오프되는 제3 스위치를 포함하는 것을 특징으로 하는 수신기.
  12. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들은 제1 전압 레벨, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨, 상기 제2 전압 레벨보다 낮은 제3 전압 레벨, 상기 제3 전압 레벨보다 낮은 제4 전압 레벨, 상기 제4 전압 레벨보다 낮은 제5 전압 레벨, 상기 제5 전압 레벨보다 낮은 제6 전압 레벨, 상기 제6 전압 레벨보다 낮은 제7 전압 레벨, 및 상기 제7 전압 레벨보다 낮은 제8 전압 레벨을 포함하고,
    상기 복수의 기준 전압들은 상기 제1 및 제2 전압 레벨들 사이의 제1 기준 레벨을 가지는 제1 기준 전압, 상기 제2 및 제3 전압 레벨들 사이의 제2 기준 레벨을 가지는 제2 기준 전압, 상기 제3 및 제4 전압 레벨들 사이의 제3 기준 레벨을 가지는 제3 기준 전압, 상기 제4 및 제5 전압 레벨들 사이의 제4 기준 레벨을 가지는 제4 기준 전압, 상기 제5 및 제6 전압 레벨들 사이의 제5 기준 레벨을 가지는 제5 기준 전압, 상기 제6 및 제7 전압 레벨들 사이의 제6 기준 레벨을 가지는 제6 기준 전압, 및 상기 제7 및 제8 전압 레벨들 사이의 제7 기준 레벨을 가지는 제7 기준 전압을 포함하며,
    상기 2개 이상의 비트들은 서로 다른 상기 제1 비트, 제2 비트 및 제3 비트를 포함하는 것을 특징으로 하는 수신기.
  13. 제 12 항에 있어서,
    상기 제4 기준 전압이 상기 제1 선택 기준 전압으로 결정되고,
    상기 제2 및 제6 기준 전압들 중 하나가 상기 적어도 하나의 추가 선택 기준 전압에 포함되는 제2 선택 기준 전압으로 결정되며,
    상기 제1, 제3, 제5 및 제7 기준 전압들 중 하나가 상기 적어도 하나의 추가 선택 기준 전압에 포함되는 제3 선택 기준 전압으로 결정되는 것을 특징으로 하는 수신기.
  14. 제 13 항에 있어서,
    상기 입력 데이터 신호의 전압 레벨이 상기 제4 기준 레벨보다 높은 경우에, 상기 제2 기준 전압이 상기 제2 선택 기준 전압으로 결정되고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제4 기준 레벨보다 낮은 경우에, 상기 제6 기준 전압이 상기 제2 선택 기준 전압으로 결정되고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제2 기준 레벨보다 높은 경우에, 상기 제1 기준 전압이 상기 제3 선택 기준 전압으로 결정되고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제2 및 제4 기준 레벨들 사이인 경우에, 상기 제3 기준 전압이 상기 제3 선택 기준 전압으로 결정되고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제4 및 제6 기준 레벨들 사이인 경우에, 상기 제5 기준 전압이 상기 제3 선택 기준 전압으로 결정되며,
    상기 입력 데이터 신호의 전압 레벨이 상기 제6 기준 레벨보다 낮은 경우에, 상기 제7 기준 전압이 상기 제3 선택 기준 전압으로 결정되는 것을 특징으로 하는 수신기.
  15. 제 12 항에 있어서, 상기 제1 아날로그-디지털 변환 회로는,
    제1 클럭 신호, 상기 입력 데이터 신호 및 상기 제4 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 생성하는 제1 센스 앰플리파이어를 포함하는 것을 특징으로 하는 수신기.
  16. 제 15 항에 있어서, 상기 제2 아날로그-디지털 변환 회로는,
    제2 클럭 신호, 상기 입력 데이터 신호 및 상기 제2 및 제6 기준 전압들 중 하나에 기초하여 상기 출력 데이터의 상기 제2 비트를 생성하는 제2 센스 앰플리파이어; 및
    제3 클럭 신호, 상기 입력 데이터 신호 및 상기 제1, 제3, 제5 및 제7 기준 전압들 중 하나에 기초하여 상기 출력 데이터의 상기 제3 비트를 생성하는 제3 센스 앰플리파이어를 포함하는 것을 특징으로 하는 수신기.
  17. 제 12 항에 있어서, 상기 디지털-아날로그 변환 회로는,
    상기 출력 데이터의 상기 제1 비트에 기초하여 상기 제2 및 제6 기준 전압들 중 하나를 상기 제2 선택 기준 전압으로 출력하는 제1 멀티플렉서; 및
    상기 출력 데이터의 상기 제1 및 제2 비트들에 기초하여 상기 제1, 제3, 제5 및 제7 기준 전압들 중 하나를 상기 제3 선택 기준 전압으로 출력하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 수신기.
  18. 제 1 항에 있어서,
    상기 입력 데이터 신호는 싱글 엔디드(single-ended) 신호인 것을 특징으로 하는 수신기.
  19. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신하는 수신기; 및
    상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행하는 메모리 셀 어레이를 포함하고,
    상기 수신기는,
    상기 입력 데이터 신호를 샘플링(sampling) 및 홀딩(holding)하여 샘플 데이터 신호를 생성하는 샘플 앤 홀드 회로;
    상기 입력 데이터 신호 및 복수의 기준 전압들 중 제1 선택 기준 전압에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터의 제1 비트를 생성하는 제1 아날로그-디지털 변환 회로;
    상기 출력 데이터의 상기 제1 비트에 기초하여 상기 복수의 기준 전압들 중 상기 제1 선택 기준 전압과 다른 적어도 하나의 추가 선택 기준 전압을 선택하는 디지털-아날로그 변환 회로; 및
    상기 샘플 데이터 신호 및 상기 적어도 하나의 추가 선택 기준 전압에 기초하여 상기 출력 데이터의 상기 제1 비트를 제외한 적어도 하나의 추가 비트를 생성하는 제2 아날로그-디지털 변환 회로를 포함하는 메모리 장치.
  20. 제1 전압 레벨, 상기 제1 전압 레벨보다 낮은 제2 전압 레벨, 상기 제2 전압 레벨보다 낮은 제3 전압 레벨, 및 상기 제3 전압 레벨보다 낮은 제4 전압 레벨 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기로서,
    상기 멀티 레벨 신호인 입력 데이터 신호를 제1 구간 동안 샘플링(sampling)하고 상기 제1 구간 이후의 제2 구간 동안 홀딩(holding)하여 샘플 데이터 신호를 생성하는 샘플 앤 홀드 회로;
    상기 제2 구간 내의 제1 서브 구간 동안, 상기 입력 데이터 신호 및 상기 제2 및 제3 전압 레벨들 사이의 전압 레벨을 가지는 제1 기준 전압에 기초하여 출력 데이터의 MSB(most significant bit)를 생성하는 제1 센스 앰플리파이어;
    상기 출력 데이터의 상기 MSB에 기초하여, 상기 제1 및 제2 전압 레벨들 사이의 전압 레벨을 가지는 제2 기준 전압, 및 상기 제3 및 제4 전압 레벨들 사이의 전압 레벨을 가지는 제3 기준 전압 중 하나를 선택하는 멀티플렉서; 및
    상기 제2 구간 내의 상기 제1 서브 구간 이후의 제2 서브 구간 동안, 상기 샘플 데이터 신호 및 상기 멀티플렉서로부터 출력된 상기 제2 및 제3 기준 전압들 중 하나에 기초하여 상기 출력 데이터의 LSB(least significant bit)를 생성하는 제2 센스 앰플리파이어를 포함하고,
    상기 입력 데이터 신호의 전압 레벨이 상기 제1 기준 전압의 전압 레벨보다 높아 상기 출력 데이터의 상기 MSB가 제1 논리 레벨을 가지는 경우에, 상기 멀티플렉서는 상기 제2 기준 전압을 선택하여 출력하며,
    상기 입력 데이터 신호의 전압 레벨이 상기 제1 기준 전압의 전압 레벨보다 낮아 상기 출력 데이터의 상기 MSB가 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 경우에, 상기 멀티플렉서는 상기 제3 기준 전압을 선택하여 출력하는 수신기.
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