KR20220073924A - 백그라운드 트레이닝을 수행하는 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법 - Google Patents

백그라운드 트레이닝을 수행하는 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법 Download PDF

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KR20220073924A
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Abstract

메모리 장치에 포함되는 수신기는 플래그 생성기, 등화 회로 및 등화 제어 회로를 포함한다. 플래그 생성기는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 등화 회로는 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하고, 등화 계수를 기초로 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 등화 제어 회로는 정상 동작 모드에서 플래그 신호, 등화 신호 및 데이터 샘플 신호에 기초하여 등화 계수의 변화량을 결정하고, 등화 계수의 변화량에 기초하여 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행한다.

Description

백그라운드 트레이닝을 수행하는 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법{RECEIVER PERFORMING BACKGROUND TRAINING, MEMORY DEVICE INCLUDING THE SAME AND METHOD OF RECEIVING DATA USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 백그라운드 트레이닝을 수행하는 수신기, 상기 수신기를 포함하는 메모리 장치 및 상기 수신기를 이용한 데이터 수신 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 교환되는 데이터/신호의 양이 증가하며, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있다. 이 때 표면 효과(Skin Effect), 유전 손실(Dielectric Loss) 등과 같은 다양한 요인에 의해 채널을 통해 전달되는 신호들의 왜곡이 발생할 수 있고, 고속으로 전달되는 신호들의 품질이 저하될 수 있다.
본 발명의 일 목적은 백그라운드 트레이닝을 수행하여 신호 특성을 효과적으로 향상시킬 수 있는 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신기를 포함하는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 수신기를 이용한 데이터 수신 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치에 포함되는 수신기는 플래그 생성기, 등화 회로 및 등화 제어 회로를 포함한다. 상기 플래그 생성기는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 상기 등화 회로는 상기 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하고, 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 상기 등화 제어 회로는 상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정하고, 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 수신기 및 메모리 셀 어레이를 포함한다. 상기 수신기는 입력 데이터 신호를 수신한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행한다. 상기 수신기는 플래그 생성기, 등화 회로 및 등화 제어 회로를 포함한다. 상기 플래그 생성기는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 상기 등화 회로는 상기 정상 동작 모드에서 채널을 통해 상기 입력 데이터 신호를 수신하고, 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 상기 등화 제어 회로는 상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정하고, 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 수신 방법에서, 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신한다. 상기 정상 동작 모드에서 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하고, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 상기 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정한다. 상기 정상 동작 모드에서 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트한다.
상기와 같은 본 발명의 실시예들에 따른 수신기, 메모리 장치 및 데이터 수신 방법에서는, 등화 계수를 최적화하고자 하는 경우에 별도의 트레이닝 시퀀스를 수행하거나 별도의 트레이닝 모드로 진입하지 않을 수 있다. 정상 동작 모드에서 정상 기입 데이터에 기초하여 수행되고, 외부의 메모리 컨트롤러의 제어 없이 자체적으로 수행되며, 외부의 메모리 컨트롤러에 대하여 숨겨진 백그라운드 셀프 트레이닝 동작을 수행하여 등화 계수를 실시간으로 업데이트할 수 있다. 따라서, 시스템 성능의 저하를 최소화하면서 최적의 등화 계수를 효과적으로 설정할 수 있다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5a 및 5b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 6은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 7a 및 7b는 도 6의 수신기에 포함되는 플래그 생성기의 예들을 나타내는 블록도들이다.
도 8a 및 8b는 도 6의 수신기에 포함되는 등화 회로의 예들을 나타내는 블록도들이다.
도 9는 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다.
도 10 및 11은 도 9의 플래그 신호를 생성하는 단계의 예들을 나타내는 순서도들이다.
도 12는 도 9의 등화 계수의 변화량을 결정하는 단계의 일 예를 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다.
도 14는 도 13의 초기 트레이닝 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 1을 참조하면, 수신기(1000)는 플래그 생성기(1100), 등화 회로(1200) 및 등화 제어 회로(1300)를 포함한다. 수신기(1000)는 데이터 입력 패드(또는 핀)(1010)를 더 포함할 수 있다.
수신기(1000)는 입력 데이터 신호(DS)를 수신하여 복수의 데이터 비트들을 생성하도록 구현된다. 예를 들어, 입력 데이터 신호(DS)는 서로 다른 2개의 전압 레벨들 중 하나를 가지는 NRZ(Non-Return-to-Zero) 방식의 신호일 수 있다. 수신기(1000)는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 메모리 장치 및/또는 메모리 시스템에 포함될 수 있다. 수신기(1000)를 포함하는 상기 메모리 장치 및/또는 상기 메모리 시스템의 구조에 대해서는 상세하게 후술하도록 한다.
플래그 생성기(1100)는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호(FLG)를 생성한다. 다시 말하면, 플래그 신호(FLG)는 외부 제어 없이 플래그 생성기(1100)에 의해 자체적으로 생성된다. 예를 들어, 플래그 생성기(1100)는 적어도 하나의 센서 및/또는 센싱 회로를 포함할 수 있다. 플래그 생성기(1100)의 구체적인 구조는 도 7a 및 7b를 참조하여 후술하도록 한다.
등화 회로(1200)는 상기 정상 동작 모드에서 채널을 통해 입력 데이터 신호(DS)를 수신하고, 등화 계수(CEQ)를 기초로 입력 데이터 신호(DS)를 등화하여 등화 신호(ES)를 생성하며, 등화 신호(ES)에 기초하여 상기 복수의 데이터 비트들을 포함하는 데이터 샘플 신호(DSS)를 생성한다. 예를 들어, 등화 회로(1200)는 DFE(Decision Feedback Equalizer)를 포함할 수 있다. 등화 회로(1200)의 구체적인 구조는 도 6, 8a 및 8b를 참조하여 후술하도록 한다.
일 실시예에서, 수신기(1000)가 상기 메모리 장치에 포함되는 경우에, 상기 정상 동작 모드는 외부의 메모리 컨트롤러로부터 제공되는 정상 기입 데이터를 수신하여 데이터 기입 동작을 수행하는 기입 모드일 수 있다. 다시 말하면, 입력 데이터 신호(DS) 및 데이터 샘플 신호(DSS)는 상기 정상 기입 데이터에 대응할 수 있다. 상기 메모리 장치는 데이터 샘플 신호(DSS)에 포함되는 상기 복수의 데이터 비트들에 기초하여 상기 데이터 기입 동작을 수행할 수 있다.
일 실시예에서, 수신기(1000)가 상기 메모리 장치에 포함되는 경우에, 플래그 생성기(1100)는 상기 정상 동작 모드에서 상기 외부의 메모리 컨트롤러로부터 제공되는 상기 외부 커맨드 없이 플래그 신호(FLG)를 자체적으로 생성할 수 있다.
등화 제어 회로(1300)는 상기 정상 동작 모드에서 플래그 신호(FLG), 등화 신호(ES) 및 데이터 샘플 신호(DSS)에 기초하여 등화 계수(CEQ)의 변화량을 결정하고, 상기 등화 계수(CEQ)의 변화량에 기초하여 등화 계수(CEQ)를 실시간으로 업데이트한다. 예를 들어, 등화 제어 회로(1300)는 CMA(Constant Modulus Algorithm)에 기초하여 등화 계수(CEQ)를 설정, 결정, 변경 및/또는 업데이트할 수 있다. 등화 제어 회로(1300)의 구체적인 구조는 도 6을 참조하여 후술하도록 한다.
일 실시예에서, 수신기(1000)가 상기 메모리 장치에 포함되는 경우에, 등화 제어 회로(1300)에 의해 수행되는 상기 트레이닝 동작은 백그라운드(background) 셀프 트레이닝(self-training) 동작일 수 있다. 상기 백그라운드 셀프 트레이닝 동작이란, 상기 트레이닝 동작이 상기 정상 동작 모드에서 상기 정상 기입 데이터에 기초하여 수행되고, 상기 외부의 메모리 컨트롤러의 제어 없이 자체적으로 수행되며, 상기 외부의 메모리 컨트롤러에 대하여 숨겨진(hidden) 동작임을 나타낼 수 있다.
데이터 입력 패드(1010)는 등화 회로(1200)와 연결되며, 입력 데이터 신호(DS)를 수신한다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
메모리 입출력 인터페이스에서 데이터 신호는 채널을 통해 수신기로 전달된다. 최근 데이터 레이트(data rate)가 증가함에 따라 채널 영향에 의한 간섭 신호가 증가하여 신호 품질의 저하가 문제되고 있다. 이러한 문제를 개선하기 위해, 간섭 신호를 상쇄하여 수신 신호를 복원하는 이퀄라이징(또는 등화)(equalization) 기법을 사용하고 있다. 데이터 레이트의 증가로 간섭 신호 영향이 커짐에 따라 더 높은 수준의 이퀄라이징이 요구되고 있다. 적절한 이퀄라이징을 위해 간섭 신호 수준에 최적화된 등화 계수(equalization coefficient)를 적용하는 것이 중요하며, 따라서 트레이닝을 수행하여 최적화된 등화 계수를 결정할 필요가 있다.
본 발명의 실시예들에 따른 수신기(1000)는, 수신기(1000)에서 이용되는 등화 계수(CEQ)를 최적화하고자 하는 경우에, 별도의 트레이닝 시퀀스(sequence)를 수행하거나 별도의 트레이닝 모드로 진입하지 않을 수 있다. 수신기(1000)는 상기 정상 동작 모드에서 상기 정상 기입 데이터에 대응하는 입력 데이터 신호(DS)에 기초하여 수행되고, 상기 외부의 메모리 컨트롤러의 제어 없이 자체적으로 수행되며, 상기 외부의 메모리 컨트롤러에 대하여 숨겨진 백그라운드 셀프 트레이닝 동작을 수행하여 등화 계수(CEQ)를 실시간으로 업데이트할 수 있다. 따라서, 시스템 성능의 저하를 최소화하면서 최적의 등화 계수(CEQ)를 효과적으로 설정할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입(즉, 프로그램)하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(DAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 제어 신호(CTRL)는 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등을 포함할 수 있다.
도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다. 상기 DQS 신호는 메모리 컨트롤러(20)와 메모리 장치(40) 사이에 교환되는 데이터의 논리값을 결정하기 위한 기준 시점을 제공하기 위한 신호일 수 있다. 다만, 도 2에 도시된 것처럼, 상기 DQS 신호는 생략될 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(DAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 3a 및 3b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 데이터 신호를 생성할 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 데이터 신호를 수신하고, 본 발명의 실시예들에 따른 수신기일 수 있다. 예를 들어, 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 도 1을 참조하여 상술한 수신기이고 도 6 내지 14를 참조하여 후술하는 것처럼 구현될 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 데이터 신호가 전송될 수 있다.
도 3a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 데이터 신호(DS11)를 생성하고, 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(21)로부터 메모리 장치(41)로 전송되며, 수신기(47a)는 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 출력 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 데이터 신호(DS21)를 생성하고, 데이터 신호(DS21)는 채널(31b)을 통해 메모리 장치(41)로 전송되며, 수신기(47b)는 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 출력 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 데이터 신호(DSN1)를 생성하고, 데이터 신호(DSN1)는 채널(31c)을 통해 메모리 장치(41)로 전송되며, 수신기(47c)는 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 출력 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1) 및 출력 데이터들(ODAT11, ODAT21, ODATN1)은 메모리 장치(41)에 저장하고자 하는 기입 데이터이고, 수신기들(47a, 47b, 47c)은 상기 기입 데이터를 메모리 장치(41)에 저장하는 기입 모드에서 상술한 백그라운드 셀프 트레이닝 동작을 수행할 수 있다. 도시하지는 않았으나, 기입 커맨드 및 기입 어드레스가 메모리 장치(41)에 함께 제공될 수 있다. 데이터 입출력 패드들(49a, 49b, 49c)이 수신기들(47a, 47b, 47c)의 데이터 입력 패드로서 역할을 할 수 있다.
도 3b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 데이터 신호(DS12)를 생성하고, 데이터 신호(DS12)는 채널(31a)을 통해 메모리 장치(41)로부터 메모리 컨트롤러(21)로 전송되며, 수신기(27a)는 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 출력 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 데이터 신호(DS22)를 생성하고, 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27b)는 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 출력 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 데이터 신호(DSN2)를 생성하고, 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27c)는 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 출력 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2) 및 출력 데이터들(ODAT12, ODAT22, ODATN2)은 메모리 장치(41)로부터 획득되는 독출 데이터이고, 수신기들(27a, 27b, 27c)은 상기 독출 데이터를 메모리 장치(41)로부터 획득하는 독출 모드에서 상술한 백그라운드 셀프 트레이닝 동작을 수행할 수 있다. 도시하지는 않았으나, 독출 커맨드 및 독출 어드레스가 메모리 장치(41)에 제공될 수 있다. 데이터 입출력 패드들(29a, 29b, 29c)이 수신기들(27a, 27b, 27c)의 데이터 입력 패드로서 역할을 할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM(Static Random Access Memory), 캐시(cache) 메모리 등과 같은 상대적으로 작은 용량 및 빠른 속도를 가지는 휘발성 메모리로 구현될 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다. 일 실시예에서, 호스트 장치(200)의 버스 포맷은 SCSI(Small Computer System Interface) 또는 SAS(Serial Attached Small Computer System)일 수 있다. 다른 실시예에서, 호스트 장치(200)의 버스 포맷은 USB(Universal Serial Bus), PCIe(Peripheral Component Interconnect express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), NVMe(Non-Volatile Memory express) 등일 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드, LDPC(Low Density Parity Check) 코드, 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 콘볼루션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 2의 40)와 신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(150)는 커맨드 및 어드레스를 상기 메모리 장치에 전송할 수 있고, 상기 메모리 장치에 데이터를 전송하거나 상기 메모리 장치로부터 독출된 데이터를 수신할 수 있다. 데이터 신호를 생성하는 송신기(예를 들어, 도 3a의 25a, 25b, 25c) 및 본 발명의 실시예들에 따른 상기 데이터 신호를 수신하는 수신기(예를 들어, 도 3a의 27a, 27b, 27c)는 메모리 인터페이스(150)에 포함될 수 있다.
도 5a 및 5b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 5a를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM(Dynamic Random Access Memory)일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 5a에는 네 개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라서, 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 2의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변경시키는 리프레쉬 카운터를 포함할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 패드(299)를 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다. 데이터 신호를 생성하는 송신기(예를 들어, 도 3a의 45a, 45b, 45c) 및 본 발명의 실시예들에 따른 상기 데이터 신호를 수신하는 수신기(예를 들어, 도 3a의 47a, 47b, 47c)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 5b를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 페이지 버퍼 회로(330), 데이터 입출력 회로(340), 전압 생성기(350) 및 제어 회로(360)를 포함한다. 예를 들어, 메모리 장치(300)는 비휘발성 메모리 장치일 수 있고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(320)와 연결된다. 또한, 메모리 셀 어레이(310)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(330)와 연결된다. 메모리 셀 어레이(310)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(310)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다. 또한, 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(310)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(360)는 외부(예를 들어, 도 2의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(300)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(360)는 커맨드(CMD)에 기초하여 전압 생성기(350)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(330)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(360)는 로우 어드레스(R_ADDR)를 어드레스 디코더(320)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(340)에 제공할 수 있다.
어드레스 디코더(320)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(310)와 연결된다.
예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(300)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 어드레스 디코더(320)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
예를 들어, 소거 동작 시에, 전압 생성기(350)는 메모리 블록들(BLK1~BLKz)의 공통 소스 라인 및/또는 비트 라인(BL)에 소거 전압(VERS)을 인가하고, 어드레스 디코더(320)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 생성기(350)는 어드레스 디코더(320)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 동시에 인가하거나 워드 라인 단위로 순차적으로 인가할 수 있다.
예를 들어, 프로그램 동작 시에, 전압 생성기(350)는 어드레스 디코더(320)를 통해 상기 선택 워드 라인에 프로그램 전압을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 전압 생성기(350)는 어드레스 디코더(320)를 통해 상기 선택 워드 라인에 프로그램 검증 전압을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시에, 전압 생성기(350)는 어드레스 디코더(320)를 통해 상기 선택 워드 라인에 독출 전압을 인가하고, 상기 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작 시에, 전압 생성기(350)는 어드레스 디코더(320)를 통해 상기 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 상기 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(330)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(330)는 메모리 셀 어레이(310)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(330)는 메모리 장치(300)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(340)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 데이터 입출력 회로(340)는 컬럼 어드레스(C_ADDR)에 응답하여, 데이터(DAT)를 페이지 버퍼 회로(330)를 거쳐서 메모리 셀 어레이(310)에 제공하거나 메모리 셀 어레이(310)로부터 페이지 버퍼 회로(330)를 거쳐서 출력되는 데이터(DAT)를 외부에 제공할 수 있다. 데이터 신호를 생성하는 송신기(예를 들어, 도 3a의 45a, 45b, 45c) 및 본 발명의 실시예들에 따른 상기 데이터 신호를 수신하는 수신기(예를 들어, 도 3a의 47a, 47b, 47c)는 데이터 입출력 회로(340)에 포함될 수 있다.
도 6은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 수신기(1000a)는 플래그 생성기(1100), 등화 회로(1200a) 및 등화 제어 회로(1300a)를 포함한다.
플래그 생성기(1100)는 상기 정상 동작 모드에서 외부 커맨드 없이 플래그 신호(FLG)를 생성한다. 플래그 생성기(1100)는 도 1의 플래그 생성기(1100)와 실질적으로 동일할 수 있다.
등화 회로(1200a)는 상기 정상 동작 모드에서 등화 계수(CEQ)를 기초로 입력 데이터 신호(DS)를 등화하여 등화 신호(ES)를 생성하며, 등화 신호(ES)에 기초하여 상기 복수의 데이터 비트들을 포함하는 데이터 샘플 신호(DSS)를 생성한다. 등화 회로(1200a)는 피드백 필터(1210), 가산기(1220) 및 샘플링 회로(1230)를 포함할 수 있다.
피드백 필터(1210)는 등화 계수(CEQ) 및 데이터 샘플 신호(DSS)에 기초하여 피드백 신호(FS)를 생성할 수 있다. 도 8a 및 8b를 참조하여 후술하는 것처럼, 피드백 필터(1210)는 적어도 하나의 지연 소자 및 적어도 하나의 곱셈기를 포함하여 구현될 수 있다.
가산기(1220)는 입력 데이터 신호(DS)와 피드백 신호(FS)를 합산하여 등화 신호(ES)를 생성할 수 있다.
샘플링 회로(1230)는 가산기(1220)의 출력인 등화 신호(ES) 및 기준 전압(VREF)에 기초하여 데이터 샘플 신호(DSS)를 생성할 수 있다. 기준 전압(VREF)은 입력 데이터 신호(DS)의 레벨을 판단하기 위한 전압일 수 있다. 도 8a 및 8b를 참조하여 후술하는 것처럼, 샘플링 회로(1230)는 결정 회로(decision circuit)를 포함하여 구현될 수 있다.
등화 제어 회로(1300a)는 상기 정상 동작 모드에서 플래그 신호(FLG), 등화 신호(ES) 및 데이터 샘플 신호(DSS)에 기초하여 등화 계수(CEQ)의 변화량을 결정하고, 상기 등화 계수(CEQ)의 변화량에 기초하여 등화 계수(CEQ)를 실시간으로 업데이트한다. 등화 제어 회로(1300a)는 기준 전압 생성기(1310), 프로세싱 회로(1320) 및 등화 계수 컨트롤러(1330)를 포함하며, 메모리 레지스터(1340)를 더 포함할 수 있다.
기준 전압 생성기(1310)는 플래그 신호(FLG)에 기초하여 기준 전압(VR)을 생성할 수 있다. 예를 들어, 플래그 신호(FLG)가 활성화된 경우에, 기준 전압 생성기(1310)는 미리 정해진 DC(direct current) 레벨을 가지는 기준 전압(VR)을 생성할 수 있다. 실시예에 따라서, 기준 전압(VR)의 레벨은 기준 전압(VREF)의 레벨과 동일할 수도 있고 서로 다를 수도 있다.
프로세싱 회로(1320)는 플래그 신호(FLG), 기준 전압(VR), 등화 신호(ES) 및 데이터 샘플 신호(DSS)에 기초하여 등화 계수(CEQ)가 최적화된 상태인지 판단하고, 등화 계수(CEQ)가 최적화되지 않은 경우에 등화 계수(CEQ)를 최적화하기 위한 등화 계수(CEQ)의 변화량을 결정하며, 상기 등화 계수(CEQ)의 변화량을 나타내는 제어 신호(CCON)를 출력할 수 있다. 다시 말하면, 프로세싱 회로(1320)는 등화 계수(CEQ)를 최적화하도록 등화 계수(CEQ)의 증감 방향을 결정할 수 있다.
일 실시예에서, 프로세싱 회로(1320)는 FIFO(First In First Out) 회로(1322)를 포함할 수 있다. 예를 들어, FIFO 회로(1322)는 데이터 샘플 신호(DSS)를 순차적으로 저장 및 출력할 수 있다.
일 실시예에서, 프로세싱 회로(1320)는 CMA에 기초하여 등화 계수(CEQ)를 설정, 결정, 변경 및/또는 업데이트할 수 있다. 상세하게 도시하지는 않았으나, 프로세싱 회로(1320)는 CMA를 수행하기 위한 비교기, XNOR 등의 로직을 포함하여 구현될 수 있다. 기준 전압(VR)은 CMA를 수행하는데 이용되는 전압일 수 있다.
등화 계수 컨트롤러(1330)는 상기 등화 계수(CEQ)의 변화량에 기초하여, 즉 제어 신호(CCON)에 기초하여 등화 계수(CEQ)를 실시간으로 업데이트할 수 있다. 등화 계수(CEQ)는 등화 회로(1200a)에 제공될 수 있다.
메모리 레지스터(1340)는 등화 계수(CEQ)를 저장할 수 있다. 메모리 레지스터(1340)는 저장된 등화 계수(SCEQ)를 등화 계수 컨트롤러(1330)에 제공할 수 있고, 등화 계수 컨트롤러(1330)로부터 업데이트된 등화 계수(UCEQ)를 수신하여 저장할 수 있다. 상기 백그라운드 셀프 트레이닝 동작이 수행되지 않는 경우에는 메모리 레지스터(1340)로부터 제공되는 저장된 등화 계수(SCEQ)가 등화 계수(CEQ)로서 등화 회로(1200a)에 제공되며, 상기 백그라운드 셀프 트레이닝 동작이 수행되는 동안 및 수행된 이후에는 업데이트된 등화 계수(UCEQ)가 등화 계수(CEQ)로서 등화 회로(1200a)에 제공될 수 있다.
실시예에 따라서, 프로세싱 회로(1320) 및/또는 등화 계수 컨트롤러(1330)의 일부 또는 전부는 하드웨어의 형태로 구현될 수도 있고, 소프트웨어, 예를 들어 명령어 코드들 또는 프로그램 루틴들의 형태로 구현될 수도 있다.
도 7a 및 7b는 도 6의 수신기에 포함되는 플래그 생성기의 예들을 나타내는 블록도들이다.
도 7a를 참조하면, 플래그 생성기(1102)는 환경 센서(1110)를 포함할 수 있다.
환경 센서(1110)는 수신기(1000a)의 동작 환경, 즉 수신기(1000a)를 포함하는 메모리 장치 및/또는 메모리 시스템의 동작 환경의 변화를 감지하여 플래그 신호(FLG)를 생성할 수 있다. 예를 들어, 환경 센서(1110)는 상기 동작 환경이 미리 정해진 기준 범위를 벗어나도록 변화하는 경우에 플래그 신호(FLG)를 활성화시킬 수 있다.
일 실시예에서, 환경 센서(1110)는 온도 센서, 습도 센서, 압력 센서, 움직임 센서, 시간 센서, 공간 센서, 조도 센서, 가속도 센서, 진동 센서, 외부 힘(mechanical stress) 센서, 충격(shock) 센서 중 적어도 하나를 포함할 수 있다. 다시 말하면, 상기 동작 환경은 온도, 습도, 압력, 움직임, 시간, 공간, 조도, 가속도, 진동, 외부 힘, 충격 중 적어도 하나를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 환경 센서(1110)는 방사선(radiation) 센서, 먼지(dust) 센서, 전기적 스트레스(electrical stress) 센서 등과 같이 다양한 환경 정보를 수집하는 적어도 하나의 센서를 더 포함할 수 있다.
도 7b를 참조하면, 플래그 생성기(1104)는 센싱 회로(1120)를 포함할 수 있다.
센싱 회로(1120)는 수신기(1000a)를 포함하는 메모리 장치 및/또는 메모리 시스템의 동작과 관련된 상태 신호(SS)의 변화를 감지하여 플래그 신호(FLG)를 생성할 수 있다. 예를 들어, 센싱 회로(1120)는 상태 신호(SS)가 미리 정해진 기준 범위를 벗어나도록 변화하는 경우에 플래그 신호(FLG)를 활성화시킬 수 있다.
일 실시예에서, 상태 신호(SS)는 상기 메모리 장치의 데이터 에러율을 나타내는 에러율 신호, 상기 메모리 장치의 구동 주파수를 나타내는 주파수 신호, 상기 메모리 장치의 구동 전압의 레벨을 나타내는 전압 신호 중 적어도 하나를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상태 신호(SS)는 상기 메모리 장치의 다양한 동작 상태를 나타내는 신호를 더 포함할 수 있다.
한편 도시하지는 않았으나, 플래그 생성기(1104)는 별도의 센싱 동작 없이 플래그 신호(FLG)를 생성할 수 있다. 예를 들어, 플래그 생성기(1104)는 미리 정해진 주기마다 규칙적으로 플래그 신호(FLG)를 활성화시킬 수 있으며, 이를 위해 타이머를 포함하여 구현될 수 있다.
다만 본 발명은 상술한 실시예들에 한정되지 않으며, 플래그 생성기(1104)는 외부 커맨드 없이 플래그 신호(FLG)를 생성하도록 다양한 방식으로 구현될 수 있다.
도 8a 및 8b는 도 6의 수신기에 포함되는 등화 회로의 예들을 나타내는 블록도들이다.
도 8a를 참조하면, 등화 회로(1202)는 피드백 필터(1212), 가산기(1222) 및 판정 회로(1232)를 포함할 수 있다. 예를 들어, 등화 회로(1202)는 DFE이며, n-탭(n-tap)(n은 자연수) DFE일 수 있다.
도 8a의 예에서, DQ는 원본 데이터, 즉 도 6a의 입력 데이터 신호(DS)를 나타내고, IHk는 도 6a의 등화 신호(ES)를 나타내며, ITk는 도 6a의 데이터 샘플 신호(DSS)를 나타낼 수 있다. 또한, Ck1, Ck2, ..., Ckn은 도 6a의 등화 계수(CEQ)에 포함되는 복수의(예를 들어, n개의) 등화 계수들을 나타낼 수 있다.
피드백 필터(1212)는 복수의(예를 들어, n개의) 지연 소자들(1214a, 1214b, ..., 1214n) 및 복수의(예를 들어, n개의) 곱셈기들(1216a, 1216b, ..., 1216n)을 포함할 수 있다.
복수의 지연 소자들(1214a, 1214b, ..., 1214n)은 데이터 샘플 신호(ITk)를 순차적으로 지연시킬 수 있다. 예를 들어, 지연 소자(1214a)는 데이터 샘플 신호(ITk)를 지연시키고, 지연 소자(1214b)는 지연 소자(1214a)의 출력을 지연시키며, 지연 소자(1214n)는 이전 스테이지의 지연 소자의 출력을 지연시킬 수 있다.
복수의 곱셈기들(1216a, 1216b, ..., 1216n)은 복수의 지연 소자들(1214a, 1214b, ..., 1214n)의 출력과 복수의 등화 계수들(Ck1, Ck2, ..., Ckn)을 곱할 수 있다. 예를 들어, 곱셈기(1216a)는 지연 소자(1214a)의 출력과 등화 계수(Ck1)를 곱하고, 곱셈기(1216b)는 지연 소자(1214b)의 출력과 등화 계수(Ck2)를 곱하며, 곱셈기(1216n)는 지연 소자(1214n)의 출력과 등화 계수(Ckn)를 곱할 수 있다.
가산기(1222)는 입력 데이터 신호(DQ)와 피드백 필터(1212)의 출력들, 즉 복수의 곱셈기들(1216a, 1216b, ..., 1216n)의 출력을 더하여 등화 신호(IHk)를 생성할 수 있다.
판정 회로(1232)는 등화 신호(IHk) 및 기준 전압(VREF)에 기초하여 데이터 샘플 신호(ITk)를 생성할 수 있다. 실시예에 따라서, 판정 회로(1232)는 슬라이서(slicer)라고 부를 수 있으며, 데이터 샘플 신호(ITk)는 슬라이서 출력 신호라고 부를 수 있다.
도 8b를 참조하면, 등화 회로(1204)는 피드백 필터(1212), 가산기(1224), 판정 회로(1234) 및 VGA(Variable Gain Amplifier)(1244)를 포함할 수 있다. 이하 도 8a와 중복되는 설명은 생략한다.
피드백 필터(1212)는 도 8a의 피드백 필터(1212)와 실질적으로 동일할 수 있다. VGA(1244)는 입력 데이터 신호(DQ) 및 기준 전압(VREF)을 수신할 수 있다. 가산기(1224)는 VGA(1244)의 출력과 피드백 필터(1212)의 출력들, 즉 복수의 곱셈기들(1216a, 1216b, ..., 1216n)의 출력을 더하여 등화 신호(IHk)를 생성할 수 있다. 판정 회로(1232)는 등화 신호(IHk)에 기초하여 데이터 샘플 신호(ITk)를 생성할 수 있다.
도 8a 및 8b에 도시된 것처럼 등화 회로(1202, 1204)가 n-탭 DFE인 경우에, 프로세싱 회로(도 6의 1320)는 하기의 [수학식 1]에 기초하여 계수 최적화 동작, 즉 본 발명의 실시예들에 따른 상기 백그라운드 셀프 트레이닝 동작을 수행할 수 있다.
[수학식 1]
Figure pat00001
상기의 [수학식 1]에서, Ck는 현재 탭 계수(또는 등화 계수)를 나타내고, Ck+1은 업데이트된 탭 계수를 나타내며, 각각 복수의 등화 계수들(Ck1, Ck2, ..., Ckn)에 대응할 수 있다. 또한,
Figure pat00002
는 등화 신호(IHk)를 나타내고,
Figure pat00003
는 데이터 샘플 신호(ITk)를 나타내고, Δ는 미리 정해진 상수를 나타내고, R1은 기준 전압 생성기(도 6의 1310)에서 생성되는 기준 전압(VR)을 나타내며, sgn은 부호 함수(sign function)를 나타낸다. DQ는 아날로그(analog) 값 및 스칼라(scalar) 값이고,
Figure pat00004
는 아날로그 값 및 스칼라 값이고,
Figure pat00005
는 디지털(digital) 값 및 벡터(vector) 값이며, Ck는 디지털 값 및 벡터 값일 수 있다.
상기의 [수학식 1]에서,
Figure pat00006
및 Ck가 벡터 값이라는 것은, 예를 들어 3-tap DFE인 경우에, 각 변수는 3개의 요소(element)들을 가지는 벡터(즉, 1*3 벡터)로 구성되며, 벡터 값을 갖는 각 변수의 요소들은 각 탭(tap)에 해당하는 값임을 나타낼 수 있다. 예를 들어, C1은 첫번째 탭 계수, C2는 두번째 탭 계수, C3은 세번째 탭 계수를 나타내며, IT1은 1 UI(unit interval) 이전의 데이터, IT2는 2 UI 이전의 데이터, IT3은 3 UI 이전의 데이터를 나타낼 수 있다.
한편, 도 8a 및 8b에 도시된 데이터 샘플 신호(ITk)는 판정 회로(1232, 1234), 즉 DFE의 슬라이서로 판단한 데이터이며, 따라서 디지털 값이면서 스칼라 값(즉, 1개의 값만 존재)일 수 있다. 이에 비하여, 상기의 [수학식 1]의
Figure pat00007
는 데이터 샘플 신호(ITk)들의 집합, 즉 3-tap DFE인 경우에 1 UI 이전의 데이터인 IT1, 2 UI 이전의 데이터인 IT2 및 3 UI 이전의 데이터인 IT3을 프로세싱 회로(1320) 내의 FIFO 회로(1322)에 저장하여 획득된 벡터 값(즉, 복수의 요소들을 포함하는 변수)일 수 있다. 상기의 [수학식 1]에서는 벡터 값인
Figure pat00008
를 이용하여 계수 최적화 동작을 수행할 수 있다.
프로세싱 회로(1320)는 상기의 [수학식 1]을 기초로 등화 신호(IHk) 및 데이터 샘플 신호(ITk)를 처리하여 등화 계수들의 증감 방향을 결정하며, 등화 계수 컨트롤러(1330)는 상기 증감 방향에 따라 등화 계수들을 변경/업데이트할 수 있다.
일 실시예에서, 동작 초기에 외부 커맨드를 기초로 트레이닝 모드에서 상기 등화 계수의 초기 값을 설정하는 초기 트레이닝 동작을 수행할 수 있다. 상기 초기 트레이닝 동작에 대해서는 도 13 및 14를 참조하여 후술하도록 한다.
도 9는 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다.
도 1 및 9를 참조하면, 본 발명의 실시예들에 따른 데이터 수신 방법은, 본 발명의 실시예들에 따른 백그라운드 트레이닝을 수행하는 수신기(1000)에 의해 수행된다. 예를 들어, 수신기(1000)는 도 1 내지 8을 참조하여 상술한 것처럼 구현될 수 있다.
본 발명의 실시예들에 따른 데이터 수신 방법에서, 정상 동작 모드에서 채널을 통해 입력 데이터 신호(DS)를 수신하며(단계 S100), 상기 정상 동작 모드에서 등화 계수(CEQ)를 기초로 입력 데이터 신호(DS)를 등화하여 등화 신호(ES)를 생성하고, 등화 신호(ES)에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호(DSS)를 생성한다(단계 S200). 예를 들어, 단계 S100 및 S200은 등화 회로(1200)에 의해 수행될 수 있다. 예를 들어, 상기 정상 동작 모드는 기입 모드이며, 단계 S100 및 S200에 의해 생성된 데이터 샘플 신호(DSS)에 기초하여 데이터 기입 동작이 수행될 수 있다.
상기 정상 동작 모드에서 외부 커맨드 없이 플래그 신호(FLG)를 생성한다(단계 S300). 예를 들어, 단계 S300은 플래그 생성기(1100)에 의해 수행될 수 있다. 단계 S300에 대해서는 도 10 및 11을 참조하여 후술하도록 한다.
상기 정상 동작 모드에서 플래그 신호(FLG), 등화 신호(ES) 및 데이터 샘플 신호(DSS)에 기초하여 등화 계수(CEQ)의 변화량을 결정하고(단계 S400), 상기 정상 동작 모드에서 상기 등화 계수(CEQ)의 변화량에 기초하여 등화 계수(CEQ)를 실시간으로 업데이트한다(단계 S500). 예를 들어, 단계 S400 및 S500은 등화 제어 회로(1300)에 의해 수행될 수 있다. 예를 들어, 단계 S400 및 S500에 의해 수행되는 상기 트레이닝 동작은 백그라운드 셀프 트레이닝 동작일 수 있다. 단계 S400에 대해서는 도 12를 참조하여 후술하도록 한다.
도 10 및 11은 도 9의 플래그 신호를 생성하는 단계의 예들을 나타내는 순서도들이다.
도 7a, 9 및 10을 참조하면, 플래그 신호(FLG)를 생성하는데 있어서(단계 S300), 단계 S100 및 S200에 의해 생성된 데이터 샘플 신호(DSS)에 기초하여 정상 동작을 수행할 수 있다(단계 S250). 예를 들어, 상기 정상 동작은 외부의 메모리 컨트롤러로부터 제공되는 정상 기입 데이터를 수신하여 저장하는 상기 데이터 기입 동작일 수 있다.
환경 센서(1110)를 이용하여 동작 환경이 미리 정해진 기준 범위를 벗어나도록 변화하는지 판단할 수 있다(단계 S310). 상기 동작 환경이 상기 기준 범위를 벗어나도록 변화한 것으로 판단된 경우에(단계 S310: 예), 플래그 신호(FLG)를 활성화시킬 수 있다(단계 S330). 상기 동작 환경이 상기 기준 범위 이내인 것으로 판단된 경우에(단계 S310: 아니오), 단계 S250 및 S310을 반복할 수 있다.
도 7b, 9 및 11을 참조하면, 플래그 신호(FLG)를 생성하는데 있어서(단계 S300), 단계 S250은 도 10의 단계 S250과 실질적으로 동일할 수 있다.
센싱 회로(1120)를 이용하여 상기 메모리 장치의 동작과 관련된 상태 신호(SS)가 미리 정해진 기준 범위를 벗어나도록 변화하는지 판단할 수 있다(단계 S320). 상태 신호(SS)가 상기 기준 범위를 벗어나도록 변화한 것으로 판단된 경우에(단계 S320: 예), 플래그 신호(FLG)를 활성화시킬 수 있다(단계 S330). 상태 신호(SS)가 상기 기준 범위 이내인 것으로 판단된 경우에(단계 S320: 아니오), 단계 S250 및 S320을 반복할 수 있다.
도 12는 도 9의 등화 계수의 변화량을 결정하는 단계의 일 예를 나타내는 순서도이다.
도 6, 9 및 12를 참조하면, 상기 등화 계수(CEQ)의 변화량을 결정하는데 있어서(단계 S400), 플래그 신호(FLG)에 기초하여 기준 전압(VR)을 생성할 수 있다(단계 S410). 예를 들어, 단계 S410은 기준 전압 생성기(1310)에 의해 수행될 수 있다.
플래그 신호(FLG), 기준 전압(VR), 등화 신호(ES) 및 데이터 샘플 신호(DSS)에 기초하여 연산(또는 프로세싱)을 수행하고(단계 S420), 상기 연산 결과에 따라 등화 계수(CEQ)가 최적화된 상태인지 판단할 수 있다(단계 S430). 예를 들어, 상기 연산은 CMA에 기초하여 수행되며, 상기의 [수학식 1]에 기초하여 수행될 수 있다. 예를 들어, 단계 S420 및 S430은 프로세싱 회로(1320)에 의해 수행될 수 있다.
등화 계수(CEQ)가 최적화되지 않은 경우에(단계 S430: 아니오), 등화 계수(CEQ)를 변경하고(단계 S440), 변경된 등화 계수(CEQ)에 기초하여 단계 S420 및 S430을 반복할 수 있다. 예를 들어, CMA 및 상기의 [수학식 1]에 기초하여 등화 계수(CEQ)의 증감 방향을 결정하고, 이에 따라 등화 계수(CEQ)를 변경할 수 있다. 예를 들어, 단계 S440은 프로세싱 회로(1320)에 의해 수행될 수 있다.
등화 계수(CEQ)가 최적화된 경우에(단계 S430: 예), 단계 S440의 수행에 의한 상기 등화 계수(CEQ)의 변화량을 결정하여 출력할 수 있다(단계 S450). 예를 들어, 상기 등화 계수(CEQ)의 변화량은 플래그 신호(FLG)가 활성화되기 이전의 제1 등화 계수와 단계 S420, S430 및 S440에 의해 최적화된 제2 등화 계수의 차이를 나타낼 수 있다. 예를 들어, 단계 S450은 프로세싱 회로(1320)에 의해 수행되며, 프로세싱 회로(1320)는 상기 등화 계수(CEQ)의 변화량을 나타내는 제어 신호(CCON)를 출력할 수 있다.
일 실시예에서, 상기 제1 등화 계수 및 상기 제2 등화 계수가 동일한 경우에, 즉 상기 제1 등화 계수가 최적화된 상태에 대응하여 단계 S440이 수행되지 않은 경우에, 상기 등화 계수(CEQ)의 변화량은 0일 수 있다. 다른 실시예에서, 상기 제1 등화 계수 및 상기 제2 등화 계수가 서로 다른 경우에, 즉 상기 제1 등화 계수가 최적화된 상태에 대응하지 않아 단계 S440이 1회 이상 수행된 경우에, 상기 등화 계수(CEQ)의 변화량은 0이 아닐 수 있다. 이에 따라, 단계 S430, S440 및 S450은 등화 계수(CEQ)가 최적화되지 않은 경우에 등화 계수(CEQ)를 최적화하기 위한 상기 등화 계수(CEQ)의 변화량을 결정하여 출력하는 동작으로 설명될 수 있다.
도시하지는 않았으나, 도 9에서 등화 계수(CEQ)를 실시간으로 업데이트하는데 있어서(단계 S500), 상기 등화 계수(CEQ)의 변화량에 기초하여 등화 계수(CEQ)를 업데이트 및 저장할 수 있다. 예를 들어, 단계 S500은 등화 계수 컨트롤러(1330) 및 메모리 레지스터(1340)에 의해 수행될 수 있다.
한편, 단계 S500이 완료된 이후에, 즉 상기 트레이닝 동작이 완료된 이후에, 플래그 신호(FLG)는 비활성화될 수 있다.
도 13은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다. 이하 도 9와 중복되는 설명은 생략한다.
도 1 및 13을 참조하면, 본 발명의 실시예들에 따른 데이터 수신 방법에서, 외부 커맨드를 기초로 트레이닝 모드에서 등화 계수(CEQ)의 초기 값을 설정하는 초기 트레이닝 동작을 수행한다(단계 S600). 예를 들어, 수신기(1000)가 파워 온 되는 경우에, 즉 수신기(1000)를 포함하는 상기 메모리 장치가 파워 온 되는 경우에, 상기 트레이닝 모드로 진입하여 상기 초기 트레이닝 동작이 수행될 수 있다. 예를 들어, 단계 S600은 등화 제어 회로(1300)에 의해 수행될 수 있다. 단계 S600에 대해서는 도 14를 참조하여 후술하도록 한다.
단계 S600 이후에 단계 S100, S200, S300, S400 및 S500이 순차적으로 수행된다. 다시 말하면, 상기 초기 트레이닝 동작이 완료된 이후에 상기 정상 동작 모드로 진입하고, 상기 정상 동작 모드 동안에 상기 트레이닝 동작이 수행될 수 있다. 단계 S100, S200, S300, S400 및 S500은 도 9의 단계 S100, S200, S300, S400 및 S500과 각각 실질적으로 동일할 수 있다.
도 14는 도 13의 초기 트레이닝 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 13 및 14를 참조하면, 상기 초기 트레이닝 동작을 수행하는데 있어서(단계 S600), 수신기(1000) 및 상기 메모리 장치가 파워 온 되고(단계 S610), 상기 트레이닝 모드로 진입하여 상기 트레이닝 모드에서 등화 계수(CEQ)가 최적화되도록 설정하며(단계 S620), 최적화된 등화 계수(CEQ)를 저장할 수 있다(단계 S630). 예를 들어, 단계 S620 및 S630은 상기 트레이닝 모드에서 수행되는 점을 제외하면 단계 S400 및 S500과 유사하게 수행될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함한다. 컴퓨팅 시스템(4000)은 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.
메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 수신기를 포함할 수 있다.
프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.
도 16은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 16을 참조하면, 통신 시스템(5000)은 제1 통신 장치(5100), 제2 통신 장치(5200) 및 채널(5300)을 포함한다.
제1 통신 장치(5100)는 제1 송신기(5110) 및 제1 수신기(5120)를 포함한다. 제2 통신 장치(5200)는 제2 송신기(5210) 및 제2 수신기(5220)를 포함한다. 제1 송신기(5110) 및 제1 수신기(5120)와 제2 송신기(5210) 및 제2 수신기(5220)는 채널(5300)을 통해 연결된다. 수신기들(5120, 5220)은 본 발명의 실시예들에 따른 수신기일 수 있다. 실시예에 따라서, 제1 및 제2 통신 장치들(5100, 5200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 메모리 장치에 포함되는 수신기로서,
    정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성하는 플래그 생성기;
    상기 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하고, 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성하는 등화 회로; 및
    상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정하고, 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행하는 등화 제어 회로를 포함하는 수신기.
  2. 제 1 항에 있어서,
    상기 입력 데이터 신호는 상기 정상 동작 모드에서 외부의 메모리 컨트롤러로부터 제공되는 정상 기입 데이터이며,
    상기 트레이닝 동작은 상기 정상 동작 모드에서 상기 정상 기입 데이터에 기초하여 수행되고 상기 메모리 컨트롤러의 제어 없이 자체적으로 수행되며 상기 메모리 컨트롤러에 대하여 숨겨진 백그라운드(background) 셀프 트레이닝(self-training) 동작인 것을 특징으로 하는 수신기.
  3. 제 1 항에 있어서, 상기 등화 제어 회로는,
    상기 플래그 신호에 기초하여 기준 전압을 생성하는 기준 전압 생성기;
    상기 플래그 신호, 상기 기준 전압, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수가 최적화된 상태인지 판단하고, 상기 등화 계수가 최적화되지 않은 경우에 상기 등화 계수를 최적화하기 위한 상기 등화 계수의 변화량을 결정하여 출력하는 프로세싱 회로; 및
    상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 등화 계수 컨트롤러를 포함하는 것을 특징으로 하는 수신기.
  4. 제 3 항에 있어서, 상기 등화 제어 회로는,
    상기 등화 계수를 저장하는 메모리 레지스터를 더 포함하는 것을 특징으로 하는 수신기.
  5. 제 1 항에 있어서, 상기 플래그 생성기는,
    동작 환경의 변화를 감지하여 상기 플래그 신호를 생성하는 환경 센서를 포함하는 것을 특징으로 하는 수신기.
  6. 제 5 항에 있어서, 상기 환경 센서는,
    상기 동작 환경이 미리 정해진 기준 범위를 벗어나도록 변화하는 경우에 상기 플래그 신호를 활성화시키는 것을 특징으로 하는 수신기.
  7. 제 5 항에 있어서, 상기 환경 센서는,
    온도 센서, 습도 센서, 압력 센서, 움직임 센서, 시간 센서, 공간 센서, 조도 센서, 가속도 센서, 진동 센서, 외부 힘(mechanical stress) 센서, 충격(shock) 센서 중 적어도 하나를 포함하는 것을 특징으로 하는 수신기.
  8. 제 1 항에 있어서, 상기 플래그 생성기는,
    상기 메모리 장치의 동작과 관련된 상태 신호의 변화를 감지하여 상기 플래그 신호를 생성하는 센싱 회로를 포함하는 것을 특징으로 하는 수신기.
  9. 제 8 항에 있어서, 상기 센싱 회로는,
    상기 상태 신호가 미리 정해진 기준 범위를 벗어나도록 변화하는 경우에 상기 플래그 신호를 활성화시키는 것을 특징으로 하는 수신기.
  10. 제 8 항에 있어서, 상기 상태 신호는,
    상기 메모리 장치의 데이터 에러율을 나타내는 에러율 신호, 상기 메모리 장치의 구동 주파수를 나타내는 주파수 신호, 상기 메모리 장치의 구동 전압의 레벨을 나타내는 전압 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 수신기.
  11. 제 1 항에 있어서, 상기 등화 회로는,
    상기 등화 계수 및 상기 데이터 샘플 신호에 기초하여 피드백 신호를 생성하는 피드백 필터;
    상기 입력 데이터 신호와 상기 피드백 신호를 합산하는 가산기; 및
    상기 가산기의 출력 및 기준 전압에 기초하여 상기 데이터 샘플 신호를 생성하는 샘플링 회로를 포함하는 것을 특징으로 하는 수신기.
  12. 제 11 항에 있어서, 상기 피드백 필터는,
    상기 데이터 샘플 신호를 지연시키는 적어도 하나의 지연 소자; 및
    상기 지연 소자의 출력과 상기 등화 계수를 곱하는 적어도 하나의 곱셈기를 포함하는 것을 특징으로 하는 수신기.
  13. 제 1 항에 있어서,
    상기 외부 커맨드를 기초로 트레이닝 모드에서 상기 등화 계수의 초기 값을 설정하는 초기 트레이닝 동작을 수행하는 것을 특징으로 하는 수신기.
  14. 제 13 항에 있어서,
    상기 메모리 장치가 파워 온 되는 경우에 상기 트레이닝 모드로 진입하여 상기 초기 트레이닝 동작이 수행되고,
    상기 초기 트레이닝 동작이 완료된 이후에 상기 정상 동작 모드로 진입하고 상기 정상 동작 모드 동안에 상기 트레이닝 동작이 수행되는 것을 특징으로 하는 수신기.
  15. 입력 데이터 신호를 수신하는 수신기; 및
    상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행하는 메모리 셀 어레이를 포함하고,
    상기 수신기는,
    정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성하는 플래그 생성기;
    상기 정상 동작 모드에서 채널을 통해 상기 입력 데이터 신호를 수신하고, 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성하는 등화 회로; 및
    상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정하고, 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행하는 등화 제어 회로를 포함하는 메모리 장치.
  16. 메모리 장치의 데이터 수신 방법으로서,
    정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하는 단계;
    상기 정상 동작 모드에서 등화 계수를 기초로 상기 입력 데이터 신호를 등화하여 등화 신호를 생성하고, 상기 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성하는 단계;
    상기 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성하는 단계;
    상기 정상 동작 모드에서 상기 플래그 신호, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수의 변화량을 결정하는 단계; 및
    상기 정상 동작 모드에서 상기 등화 계수의 변화량에 기초하여 상기 등화 계수를 실시간으로 업데이트하는 단계를 포함하는 데이터 수신 방법.
  17. 제 16 항에 있어서, 상기 등화 계수의 변화량을 결정하는 단계는,
    상기 플래그 신호에 기초하여 기준 전압을 생성하는 단계;
    상기 플래그 신호, 상기 기준 전압, 상기 등화 신호 및 상기 데이터 샘플 신호에 기초하여 상기 등화 계수가 최적화된 상태인지 판단하는 단계; 및
    상기 등화 계수가 최적화되지 않은 경우에, 상기 등화 계수를 최적화하기 위한 상기 등화 계수의 변화량을 결정하여 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
  18. 제 16 항에 있어서, 상기 플래그 신호를 생성하는 단계는,
    환경 센서를 이용하여 동작 환경이 미리 정해진 기준 범위를 벗어나도록 변화한 것으로 판단된 경우에, 상기 플래그 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
  19. 제 16 항에 있어서, 상기 플래그 신호를 생성하는 단계는,
    센싱 회로를 이용하여 상기 메모리 장치의 동작과 관련된 상태 신호가 미리 정해진 기준 범위를 벗어나도록 변화한 것으로 판단된 경우에, 상기 플래그 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
  20. 제 16 항에 있어서,
    상기 외부 커맨드를 기초로 트레이닝 모드에서 상기 등화 계수의 초기 값을 설정하는 초기 트레이닝 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 데이터 수신 방법.
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