CN114078554A - 生成多电平信号的方法和基于多电平信号发送数据的方法 - Google Patents

生成多电平信号的方法和基于多电平信号发送数据的方法 Download PDF

Info

Publication number
CN114078554A
CN114078554A CN202110891702.3A CN202110891702A CN114078554A CN 114078554 A CN114078554 A CN 114078554A CN 202110891702 A CN202110891702 A CN 202110891702A CN 114078554 A CN114078554 A CN 114078554A
Authority
CN
China
Prior art keywords
voltage level
output data
data signal
signal
drive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110891702.3A
Other languages
English (en)
Inventor
朴俊容
孙永训
赵泫润
崔荣暾
崔桢焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114078554A publication Critical patent/CN114078554A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/069—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by detecting edges or zero crossings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03356—Baseband transmission
    • H04L2025/03363—Multilevel

Abstract

提供了生成多电平信号的方法和基于多电平信号发送数据的方法。在生成具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号的方法中，包括两个或更多个位的输入数据被接收。两个或更多个驱动路径中的至少一个驱动路径的驱动强度基于所述两个或更多个位被改变，使得输出数据信号在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变。作为多电平信号的输出数据信号被生成，使得输出数据信号的第一转变时间被改变，并且输出数据信号在其期间从第一电压电平被转变为与第二电压电平不同的第三电压电平的第二转变时间被保持。

Description

生成多电平信号的方法和基于多电平信号发送数据的方法
本申请要求于2020年8月21日在韩国知识产权局(KIPO)提交的第10-2020-0105470号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的示例性实施例总体上涉及半导体集成电路，更具体地，涉及生成多电平信号的方法以及使用生成多电平信号(multi-level signal)的方法来发送数据的方法。
背景技术
根据半导体存储器装置在从电源断开时是否保留存储的数据，半导体存储器装置通常可以被划分为两种类别。这些类别包括易失性存储器装置和非易失性存储器装置，易失性存储器装置在从电源断开时丢失存储的数据，非易失性存储器装置在从电源断开时保留存储的数据。易失性存储器装置可以以高的速度执行读取操作和写入操作，而存储在其中的内容可在断电时丢失。非易失性存储器装置即使在断电时也可以保留存储在其中的内容，这意味着非易失性存储器装置可以用于存储必须保留而与它们是否被供电无关的数据。
近来，随着半导体存储器装置的性能已经提高，存储器控制器与半导体存储器装置之间的通信速度(或P接口速度)也已经增大。因此，已经研究了在一个单位时间间隔(UI)期间发送多个位(bit)的多电平信令(multi-level signaling)。
发明内容
根据发明构思的示例性实施例，在生成具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号的方法中，包括两个或更多个位的输入数据被接收。两个或更多个驱动路径中的至少一个驱动路径的驱动强度基于所述两个或更多个位被改变，使得第一转变时间被改变，在第一转变时间期间输出数据信号从第一电压电平被转变为第二电压电平。作为多电平信号的输出数据信号被生成，使得输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间输出数据信号从第一电压电平被转变为与第二电压电平不同的第三电压电平。
根据发明构思的示例性实施例，在基于具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号来发送数据的方法中，作为多电平信号的第一输出数据信号基于第一输入数据被生成。作为多电平信号的第二输出数据信号基于第二输入数据被生成。第一输出数据信号和第二输出数据信号分别通过彼此不同的第一通道和第二通道被发送。当生成第一输出数据信号时，包括两个或更多个位的第一输入数据被接收。两个或更多个驱动路径中的至少一个驱动路径的驱动强度基于包括在第一输入数据中的所述两个或更多个位被改变，使得第一转变时间被改变，在第一转变时间期间，第一输出数据信号从第一电压电平被转变为第二电压电平。第一输出数据信号被生成，使得第一输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间，第一输出数据信号从第一电压电平被转变为与第二电压电平不同的第三电压电平。
根据发明构思的示例性实施例，在生成具有彼此不同的第一电压电平、第二电压电平、第三电压电平和第四电压电平中的一个电压电平的多电平信号的方法中，包括彼此不同的第一位和第二位的输入数据被接收。输入数据被划分为第一位和第二位。基于第一位和第二位，确定输出数据信号从第一电压电平被转变为第二电压电平所处于的第一边沿是否被检测到。当第一边沿被检测到时，第一预加重控制信号和第二预加重控制信号中的至少一个预加重控制信号被激活。第一预加重控制信号被施加到基于第一位进行操作的第一驱动路径，并且第二预加重控制信号被施加到基于第二位进行操作的第二驱动路径。第一驱动路径和第二驱动路径中的至少一个驱动路径的驱动强度基于第一预加重控制信号和第二预加重控制信号中的激活的至少一个预加重控制信号而增大，使得第一转变时间减少，在第一转变时间期间输出数据信号从第一电压电平被转变为第二电压电平。作为多电平信号的输出数据信号基于第一驱动路径和第二驱动路径被生成，使得输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间输出数据信号从第一电压电平被转变为第三电压电平。
附图说明
通过参照附图详细地描述发明构思的示例性实施例，将更清楚地理解发明构思的以上和其他特征。
图1是示出根据发明构思的示例性实施例的生成多电平信号的方法的流程图。
图2是示出根据发明构思的示例性实施例的图1中的改变两个或更多个驱动路径中的至少一个的驱动强度的示例的流程图。
图3是示出根据发明构思的示例性实施例的存储器系统的框图。
图4A和图4B是示出根据发明构思的示例性实施例的存储器系统的框图。
图5是示出根据发明构思的示例性实施例的包括在存储器系统中的存储器控制器的框图。
图6是示出根据发明构思的示例性实施例的包括在存储器系统中的存储器装置的框图。
图7A、图7B和图7C是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法而生成的数据信号的示图。
图8是示出根据发明构思的示例性实施例的发送器的框图。
图9是示出根据发明构思的示例性实施例的包括在图8的发送器中的边沿检测逻辑的框图。
图10A和图10B是示出根据发明构思的示例性实施例的包括在图9的边沿检测逻辑中的边沿检测电路的框图。
图11A、图11B、图11C、图11D、图11E和图12是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法和发送器来执行的操作的示图。
图13是示出根据发明构思的示例性实施例的图1中的改变两个或更多个驱动路径中的至少一个的驱动强度的示例的流程图。
图14是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法而生成的数据信号的示图。
图15是示出根据发明构思的示例性实施例的发送器的框图。
图16和图17是示出根据发明构思的示例性实施例的发送数据的方法的流程图。
图18A和图18B是示出根据发明构思的示例性实施例的存储器系统的框图。
图19是示出根据发明构思的示例性实施例的计算系统的框图。
图20是示出根据发明构思的示例性实施例的通信系统的框图。
具体实施方式
发明构思的示例性实施例提供了在信号基于多电平信令被生成时使用选择性均衡化来生成能够具有提高的或增强的信号特性的多电平信号(multi-level signal，又称为多级信号)的方法。
发明构思的示例性实施例还提供了使用生成多电平信号的方法来发送数据的方法。
发明构思的示例性实施例还分别提供了执行发送数据的方法和生成多电平信号的方法的发送器和存储器系统。
在下文中将参照附图更充分地描述发明构思的示例性实施例。贯穿本申请，同样的参考标号可以指同样的元件。
图1是示出根据发明构思的示例性实施例的生成多电平信号的方法的流程图。
参照图1，根据发明构思的示例性实施例的生成多电平信号的方法被执行以在一个单位时间间隔(UI)期间发送或发出具有三个或更多个不同的电压电平之一的多电平信号，并且由生成或发送多电平信号的发送器执行。发送器可以被包括在各种通信系统和/或信号发送系统中，并且可以被包括在例如存储器系统中。稍后将详细地描述发送器、存储器系统和多电平信号的配置。
在根据发明构思的示例性实施例的生成多电平信号的方法中，接收包括两个或更多个位的输入数据(操作S100)。例如，输入数据可以是用于生成多电平信号的多位数据。
基于包括在输入数据中的两个或更多个位来改变两个或更多个驱动路径(或数据路径)中的至少一个的驱动强度(操作S200)。例如，两个或更多个驱动路径可以被包括在发送器中，并且两个或更多个驱动路径中的每个可以基于两个或更多个位中的相应的位进行操作。例如，两个或更多个驱动路径中的至少一个的驱动强度可以被改变，使得输出数据信号在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变(例如，使得输出数据信号以其从第一电压电平被转变为第二电压电平的第一斜率被改变)。第一转变时间可以表示用于将输出数据信号从第一电压电平转变为第二电压电平的时间间隔。改变驱动强度的操作可以被称为均衡化操作或均衡化。将参照图2和图13描述操作S200。
基于输入数据和操作S200来生成作为多电平信号的输出数据信号(操作S300)。例如，当生成输出数据信号时，用于从第一电压电平转变为第二电压电平的第一转变时间可以被改变(例如，第一斜率可以被改变)，并且输出数据信号在其期间从第一电压电平被转变为第三电压电平(不同于第二电压电平)的第二转变时间可以被保持或不改变(例如，输出数据信号以其从第一电压电平被转变为第三电压电平的第二斜率可以被保持)。第二转变时间可以表示用于将输出数据信号从第一电压电平转变为第三电压电平的时间间隔。换言之，当输出数据信号从第一电压电平被转变为第二电压电平时，均衡化操作可以被执行，并且当输出数据信号从第一电压电平被转变为第三电压电平时，均衡化操作可以不被执行。
在根据发明构思的示例性实施例的方法中，输出数据信号基于多电平信令方案被生成。多电平信令方案可以用作压缩带宽以按给定的位速率(bit rate，或比特率)发送数据的方法。在简单的二进制方案中，两个单一符号(通常地，两个电压电平)可以用于表示“1”和“0”，因此，符号速率可以等于位速率。相比之下，多电平信令方案的原理可以是使用m个符号的较大符号系统(alphabet)来表示数据，使得每个符号可以表示多于一位的数据。结果，需要被发送的符号的数量可以小于位的数量(例如，符号速率可以小于位速率)，因此，带宽可以被压缩。符号的符号系统可以由多个不同的电压电平构成。例如，在四电平方案中，两个数据位的组可以被映射到四个符号中的一个。针对每对数据位，仅一个符号需要被发送，因此，符号速率可以是位速率的一半。
换言之，多电平信令方案可以用于增大数据发送(或传送)速率而不增大数据发送的频率和/或传递的数据的发送功率。一种类型的多电平信令方案的示例可以是其中多电平信号的唯一符号可表示多个位的数据的脉幅调制(pulse-amplitude modulation，PAM)方案。数字PAM方案中的可行的脉幅的数量可以是2的某个幂。例如，在4电平PAM中(例如，在PAM4中)可以存在22个可行的离散脉幅，在8电平PAM中(例如，在PAM8中)可以存在23个可行的离散脉幅，并且在16电平PAM中(例如，在PAM16中)可以存在24个可行的离散脉幅。然而，发明构思不限于此，并且发明构思的示例性实施例可以应用于或被采用为具有K个可行的脉幅的K电平PAM(例如，PAM(K))，其中，K是大于或等于3的自然数。
在根据发明构思的示例性实施例的生成多电平信号的方法中，选择性的或适应性的均衡化方案可以被实施。在选择性均衡化方案中，现有的或常规的驱动路径可以按原样被使用，并且均衡化操作可以仅当在输出数据信号上发生特定电平转变时被执行。换言之，均衡化操作可以仅对能够发生在多电平信号上的一些电平转变执行。因此，与均衡化操作对所有的电平转变执行的示例相比，可以降低功耗，并且可以有效地提高或增强信号特性。
图2是示出根据发明构思的示例性实施例的图1中的改变两个或更多个驱动路径中的至少一个的驱动强度的示例的流程图。
参照图1和图2，当改变两个或更多个驱动路径中的至少一个的驱动强度(图1的操作S200)时，可以将输入数据划分为两个或更多个位(操作S210)。可以基于两个或更多个位来确定输出数据信号从第一电压电平被转变为第二电压电平所处于的第一边沿是否被检测到(操作S220)。
根据发明构思的示例性实施例，第一电压电平可以对应于最低电压电平，第二电压电平可以对应于最高电压电平。然而，发明构思不限于此。例如，第一电压电平可以不对应于最低电压电平，或者第二电压电平可以不对应于最高电压电平。
当检测到第一边沿(操作S220：是)时，可以激活两个或更多个预加重控制信号中的至少一个(操作S230)，并且可以基于激活的预加重控制信号而增大两个或更多个驱动路径中的所述至少一个的驱动强度，使得减少输出数据信号的第一转变时间(例如，使得增大输出数据信号的第一斜率)(操作S240)。换言之，均衡化操作可以对第一边沿执行。
在发明构思的示例性实施例中，如将参照图8所述，两个或更多个驱动路径中的每个可以包括两个或更多个预加重驱动器电路中的相应的预加重驱动器电路，两个或更多个预加重驱动器电路可以基于两个或更多个预加重控制信号中的相应的预加重控制信号进行操作。当特定的预加重控制信号被激活时，对应的预加重驱动器电路可以被启用，驱动强度可以通过启用的预加重驱动器电路而增大。例如，驱动强度的递增量(例如，第一转变时间的递减量和/或第一斜率的递增量)可以基于激活的预加重控制信号的数量和类型而被确定。
当未检测到第一边沿(操作S220：否)时(例如，当检测到输出数据信号从第一电压电平被转变为第三电压电平所处于的第二边沿时)，可以对两个或更多个预加重控制信号中的全部进行去激活，并且可以保持两个或更多个驱动路径中的全部的驱动强度，使得保持输出数据信号的第二转变时间(例如，使得保持输出数据信号的第二斜率)(操作S250)。换言之，均衡化操作可以不对第二边沿执行。
如上所述，当均衡化操作对第一边沿执行时，与当均衡化操作不对第一边沿执行时相比，第一转变时间可以减小，第一斜率可以增大。此外，当均衡化操作不对第二边沿执行时，第二转变时间和第二斜率可以被保持。因此，如将参照图11A所述，当选择性均衡化方案根据发明构思的示例性实施例被执行时，第一转变时间和第二转变时间可以变得彼此不同。
尽管图2示出了选择性均衡化方案仅对单个边沿(例如，对第一边沿)执行的示例，但发明构思不限于此，并且如将参照图13所述，选择性均衡化方案可以对两个或更多个边沿执行。
图3是示出根据发明构思的示例性实施例的存储器系统的框图。
参照图3，存储器系统10包括存储器控制器20和存储器装置40。存储器系统10还可以包括将存储器控制器20与存储器装置40电连接的多条信号线30。
存储器装置40由存储器控制器20控制。例如，基于来自主机的请求，存储器控制器20可以将数据存储(例如，写入或编程)到存储器装置40中，或者可以从存储器装置40获取(例如，读取或感测)数据。
多条信号线30可以包括控制线、命令线、地址线、数据输入/输出(I/O)线和电源线。存储器控制器20可以分别经由命令线、地址线和控制线将命令CMD、地址ADDR和控制信号CTRL发送到存储器装置40，可以经由数据I/O线与存储器装置40交换数据信号MLDAT，并且可以经由电源线将电源电压PWR传输到存储器装置40。例如，数据信号MLDAT可以是根据发明构思的示例性实施例而生成和发送的多电平信号。多条信号线30还可以包括用于发送数据选通信号(DQS)的DQS线。
在发明构思的示例性实施例中，信号线30中的至少一部分或全部可以被称为通道。如在此使用的术语“通道”可以表示包括用于发送数据信号MLDAT的数据I/O线的信号线。然而，发明构思不限于此，并且通道还可以包括用于发送命令CMD的命令线和/或用于发送地址ADDR的地址线。
图4A和图4B是示出根据发明构思的示例性实施例的存储器系统的框图。
参照图4A和图4B，存储器系统11包括存储器控制器21、存储器装置41以及多个通道31a、31b和31c。例如，通道31a、31b和31c的数量可以为N，其中，N是大于或等于2的自然数。
存储器控制器21可以包括多个发送器25a、25b和25c、多个接收器27a、27b和27c以及多个数据I/O垫29a、29b和29c。存储器装置41可以包括多个发送器45a、45b和45c、多个接收器47a、47b和47c以及多个数据I/O垫49a、49b和49c。
多个发送器25a、25b、25c、45a、45b和45c中的每个可以生成多电平信号，可以执行参照图1描述的根据发明构思的示例性实施例的生成多电平信号的方法，并且可以是将参照图8和图15描述的根据发明构思的示例性实施例的发送器。多个接收器27a、27b、27c、47a、47b和47c中的每个可以接收多电平信号。多个发送器25a、25b、25c、45a、45b和45c以及多个接收器27a、27b、27c、47a、47b和47c可以通过多个通道31a、31b和31c执行将参照图16和图17描述的根据发明构思的示例性实施例的发送数据的方法。
多个数据I/O垫29a、29b、29c、49a、49b和49c中的每个可以连接到多个发送器25a、25b、25c、45a、45b和45c中的相应的发送器以及多个接收器27a、27b、27c、47a、47b和47c中的相应的接收器。
多个通道31a、31b和31c可以将存储器控制器21与存储器装置41连接。多个通道31a、31b和31c中的每个可以通过多个数据I/O垫29a、29b和29c中的相应的数据I/O垫，连接到多个发送器25a、25b和25c中的相应的发送器以及多个接收器27a、27b和27c中的相应的接收器。此外，多个通道31a、31b和31c中的每个可以通过多个数据I/O垫49a、49b和49c中的相应的数据I/O垫，连接到多个发送器45a、45b和45c中的相应发送器以及多个接收器47a、47b和47c中的相应的接收器。多电平信号可以通过多个通道31a、31b和31c中的每个被发送。
图4A示出了将数据从存储器控制器21传送到存储器装置41的操作。例如，发送器25a可以基于输入数据DAT11生成作为多电平信号的输出数据信号DS11，输出数据信号DS11可以通过通道31a从存储器控制器21被发送到存储器装置41，接收器47a可以接收输出数据信号DS11以获得与输入数据DAT11对应的数据ODAT11。相似地，发送器25b可以基于输入数据DAT21生成作为多电平信号的输出数据信号DS21，输出数据信号DS21可以通过通道31b被发送到存储器装置41，接收器47b可以接收输出数据信号DS21以获得与输入数据DAT21对应的数据ODAT21。发送器25c可以基于输入数据DATN1生成作为多电平信号的输出数据信号DSN1，输出数据信号DSN1可以通过通道31c被发送到存储器装置41，接收器47c可以接收输出数据信号DSN1以获得与输入数据DATN1对应的数据ODATN1。例如，输入数据DAT11、DAT21和DATN1可以是将要写入存储器装置41中的写入数据。
图4B示出了将数据从存储器装置41传送到存储器控制器21的操作。例如，发送器45a可以基于输入数据DAT12生成作为多电平信号的输出数据信号DS12，输出数据信号DS12可以通过通道31a从存储器装置41被发送到存储器控制器21，接收器27a可以接收输出数据信号DS12以获得与输入数据DAT12对应的数据ODAT12。相似地，发送器45b可以基于输入数据DAT22生成作为多电平信号的输出数据信号DS22，输出数据信号DS22可以通过通道31b被发送到存储器控制器21，接收器27b可以接收输出数据信号DS22以获得与输入数据DAT22对应的数据ODAT22。发送器45c可以基于输入数据DATN2生成作为多电平信号的输出数据信号DSN2，输出数据信号DSN2可以通过通道31c被发送到存储器控制器21，接收器27c可以接收输出数据信号DSN2以获得与输入数据DATN2对应的数据ODATN2。例如，输入数据DAT12、DAT22和DATN2可以是从存储器装置41获取的读取数据。
图5是示出根据发明构思的示例性实施例的包括在存储器系统中的存储器控制器的框图。
参照图5，存储器控制器100可以包括至少一个处理器110、缓冲存储器120、主机接口(I/F)130、纠错码(ECC)(块)140和存储器接口(I/F)150。
处理器110可以响应于经由主机接口130从外部主机接收的命令和/或请求，控制存储器控制器100的操作。例如，处理器110可以通过采用用于操作存储器装置(例如，图3中的存储器装置40)的固件，来控制相应的组件。
缓冲存储器120可以存储由处理器110运行和处理的指令和数据。例如，缓冲存储器120可以利用易失性存储器装置(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、高速缓冲存储器等)被实现。
主机接口130可以提供外部主机与存储器控制器100之间的物理连接。主机接口130可以针对外部主机与存储器控制器100之间的通信而提供与外部主机的总线格式对应的接口。在发明构思的示例性实施例中，外部主机的总线格式可以是小型计算机系统接口(SCSI)或串行连接SCSI(SAS)接口。在发明构思的示例性实施例中，外部主机的总线格式可以是通用串行总线(USB)、外围组件互连(PCI)快速(PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、非易失性存储器(NVM)快速(NVMe)等格式。
用于纠错的ECC块140可以使用Bose-Chaudhuri-Hocquenghem(BCH)码、低密度奇偶校验(LDPC)码、turbo码、Reed-Solomon码、卷积码、递归系统卷积码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等来执行编码调制，或者可以使用上述码或其他纠错码来执行ECC编码和ECC解码。
存储器接口150可以与存储器装置交换数据。存储器接口150可以将命令和地址发送到存储器装置，并且可以将数据发送到存储器装置或接收从存储器装置读取的数据。例如，根据发明构思的示例性实施例的生成多电平信号的发送器(例如，图4A中的发送器25a)和接收多电平信号的接收器(例如，图4A中的接收器27a)可以被包括在存储器接口150中。
图6是示出根据发明构思的示例性实施例的包括在存储器系统中的存储器装置的框图。
参照图6，存储器装置200包括控制逻辑210、刷新控制电路215、地址寄存器220、存储体控制逻辑230、行地址复用器240、列地址锁存器250、行解码器、列解码器、存储器单元阵列、感测放大器单元、输入/输出(I/O)门控电路290、数据I/O缓冲器295、片上端接(on-die termination，ODT)电路297和数据I/O垫299。在发明构思的示例性实施例中，存储器装置200可以是例如易失性存储器装置。例如，存储器装置200可以是诸如动态随机存取存储器(DRAM)的各种易失性存储器装置之一。
存储器单元阵列可以包括多个存储器单元。存储器单元阵列可以包括多个存储体阵列，例如，第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d。行解码器可以包括多个存储体行解码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体行解码器260a、第二存储体行解码器260b、第三存储体行解码器260c和第四存储体行解码器260d。列解码器可以包括多个存储体列解码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体列解码器270a、第二存储体列解码器270b、第三存储体列解码器270c和第四存储体列解码器270d。感测放大器单元可以包括多个存储体感测放大器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体感测放大器285a、第二存储体感测放大器285b、第三存储体感测放大器285c和第四存储体感测放大器285d。
第一存储体阵列280a至第四存储体阵列280d、第一存储体行解码器260a至第四存储体行解码器260d、第一存储体列解码器270a至第四存储体列解码器270d以及第一存储体感测放大器285a至第四存储体感测放大器285d可以分别形成第一存储体至第四存储体。例如，第一存储体阵列280a、第一存储体行解码器260a、第一存储体列解码器270a和第一存储体感测放大器285a可以形成第一存储体；第二存储体阵列280b、第二存储体行解码器260b、第二存储体列解码器270b和第二存储体感测放大器285b可以形成第二存储体；第三存储体阵列280c、第三存储体行解码器260c、第三存储体列解码器270c和第三存储体感测放大器285c可以形成第三存储体；第四存储体阵列280d、第四存储体行解码器260d、第四存储体列解码器270d和第四存储体感测放大器285d可以形成第四存储体。
地址寄存器220可以从存储器控制器(例如，图3中的存储器控制器20)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收的存储体地址BANK_ADDR提供到存储体控制逻辑230，可以将接收的行地址ROW_ADDR提供到行地址复用器240，并且可以将接收的列地址COL_ADDR提供到列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR的接收，生成存储体控制信号。第一存储体行解码器260a至第四存储体行解码器260d中的与接收的存储体地址BANK_ADDR对应的存储体行解码器可以响应于由存储体控制逻辑230生成的存储体控制信号而被激活，第一存储体列解码器270a至第四存储体列解码器270d中的与接收的存储体地址BANK_ADDR对应的存储体列解码器可以响应于由存储体控制逻辑230生成的存储体控制信号而被激活。
刷新控制电路215可以响应于刷新命令的接收或任何自刷新模式的进入，生成刷新地址REF_ADDR。例如，刷新控制电路215可以包括刷新计数器，刷新计数器被配置为将刷新地址REF_ADDR从存储器单元阵列的第一地址顺序地改变到存储器单元阵列的最后的地址。刷新控制电路215可以从控制逻辑210接收控制信号。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新控制电路215接收刷新地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新地址REF_ADDR。从行地址复用器240输出的行地址(例如，行地址ROW_ADDR或刷新地址REF_ADDR)可以被施加到第一存储体行解码器260a至第四存储体行解码器260d。
第一存储体行解码器260a至第四存储体行解码器260d中的激活的存储体行解码器可以对从行地址复用器240输出的行地址进行解码，并且可以激活与行地址对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。列地址锁存器250可以将临时存储的或接收的列地址COL_ADDR施加到第一存储体列解码器270a至第四存储体列解码器270d。
第一存储体列解码器270a至第四存储体列解码器270d中的激活的存储体列解码器可以对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可以控制I/O门控电路290输出与列地址COL_ADDR对应的数据。
I/O门控电路290可以包括用于对I/O数据进行门控的电路。例如，I/O门控电路290可以包括输入数据掩码逻辑、用于存储从第一存储体阵列280a至第四存储体阵列280d输出的数据的读取数据锁存器以及用于将数据写入第一存储体阵列280a至第四存储体阵列280d的写入驱动器。
将要从第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列读取的数据DQ可以通过结合到所述一个存储体阵列的感测放大器被感测，并且可以被存储在读取数据锁存器中。存储在读取数据锁存器中的数据DQ可以经由数据I/O缓冲器295和数据I/O垫299被提供到存储器控制器。经由数据I/O垫299接收的将要写入第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列的数据DQ可以从存储器控制器被提供到数据I/O缓冲器295。经由数据I/O垫299接收且提供到数据I/O缓冲器295的数据DQ可以经由I/O门控电路290中的写入驱动器被写入所述一个存储体阵列。例如，根据发明构思的示例性实施例的生成多电平信号的发送器(例如，图4A中的发送器45a)和接收多电平信号的接收器(例如，图4A中的接收器47a)可以被包括在数据I/O缓冲器295中。
控制逻辑210可以控制存储器装置200的操作。例如，控制逻辑210可以生成用于存储器装置200的控制信号，以执行数据写入操作或数据读取操作。控制逻辑210可以包括命令解码器211和模式寄存器212，命令解码器211对从存储器控制器接收的命令CMD进行解码，模式寄存器212设置存储器装置200的操作模式。
ODT电路297可以连接到数据I/O垫299和数据I/O缓冲器295。当ODT电路297被启用时，ODT操作可以被执行。ODT操作可以通过使用端接电阻器(termination resistor)来减少(和/或防止)信号被反射，以提高信号完整性。
尽管根据发明构思的示例性实施例的包括在存储器系统中的存储器装置基于DRAM被描述，但存储器装置可以是任何易失性存储器装置和/或任何非易失性存储器装置，例如，闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等。
在下文中，将基于多电平信令方案(例如，PAM方案)的各种示例和根据多电平信令方案的发送器的各种示例来详细地描述发明构思的示例性实施例。
图7A、图7B和图7C是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法而生成的数据信号的示图。
图7A示出了基于4电平方案(例如，PAM4方案)生成的数据信号(例如，PAM4信号)的理想眼图。图7B是示出图7A的眼图的简化图。图7C是示出根据发明构思的一个示例性实施例的选择性均衡化方案的示图。
参照图7A，眼图可以用于指示高速发送中的信号的质量。例如，眼图可以表示信号的四个符号(例如，“00”、“01”、“10”和“11”)，四个符号中的每个可以由不同的电压电平(例如，电压振幅)VL11、VL21、VL31和VL41中的相应的电压电平表示。眼图可以用于提供信号完整性的健康度(health)的视觉指示，并且可以指示数据信号的噪声裕度。
为了生成眼图，示波器或其他计算装置可以根据采样周期SP(例如，单位时间间隔或位周期)对数字信号进行采样。采样周期SP可以由与测量的信号的发送相关联的时钟定义。示波器或其他计算装置可以在采样周期SP期间测量信号的电压电平，以形成多条迹线(trace)TRC。与测量的信号相关联的各种特性可以通过使多条迹线TRC重叠而被确定。
眼图可以用于确认通信信号的多个特性(诸如，抖动、串扰、电磁干扰(EMI)、信号损失、信噪比(SNR)、其他特性或它们的组合)。
例如，眼图中的眼的宽度W可以用于指示测量的信号的时序同步或测量的信号的抖动效应。例如，眼图可以指示眼开度OP，眼开度OP表示各种电压电平VL11、VL21、VL31和VL41之间的峰到峰(peak-to-peak)电压差。眼开度OP可以与用于在测量的信号的不同的电压电平VL11、VL21、VL31和VL41之间进行区别的电压裕度相关。例如，眼图可以用于确认从第一振幅到第二振幅的转变的上升时间RT和/或下降时间FT。上升时间RT或下降时间FT可以指示用于从一个电压电平转变为另一电压电平的时间，可以分别与上升沿和下降沿相关或相关联，并且可以与参照图1描述的第一转变时间和第二转变时间对应。在其他方面之中，迹线TRC在上升时间RT或下降时间FT期间的斜率可以指示信号对时序误差的敏感度。
例如，眼图可以用于确认测量的信号中的抖动JT的量。抖动JT可以指由上升时间和下降时间的未对齐导致的时序误差。当在与由数据时钟定义的理想时间不同的时间出现上升沿或下降沿时，可发生抖动JT。抖动JT可由信号反射、符号间干扰(intersymbolinterference)、串扰、工艺-电压-温度(PVT)变化、随机抖动、加性噪声(additive noise)或它们的组合导致。
参照图7B，示出了作为PAM4信号的数据信号的不同的第一电压电平VL11、第二电压电平VL21、第三电压电平VL31和第四电压电平VL41，并且示出了数据信号的第一眼EYE11、第二眼EYE21和第三眼EYE31。由粗实线示出的部分表示眼EYE11、EYE21和EYE31的尺寸。
第一电压电平VL11可以比第二电压电平VL21低，第二电压电平VL21可以比第三电压电平VL31低，第三电压电平VL31可以比第四电压电平VL41低。此外，第一眼EYE11可以位于第一电压电平VL11与第二电压电平VL21之间，第二眼EYE21可以位于第二电压电平VL21与第三电压电平VL31之间，第三眼EYE31可以位于第三电压电平VL31与第四电压电平VL41之间。
并非所有的边沿都可影响眼EYE11、EYE21和EYE31的特性。换言之，仅一些边沿可影响眼EYE11、EYE21和EYE31的特性。例如，第一眼EYE11的特性可以通过从第四电压电平VL41到第一电压电平VL11的下降沿(例如，“11”->“00”)、从第一电压电平VL11到第二电压电平VL21的上升沿(例如，“00”->“01”)、从第一电压电平VL11到第四电压电平VL41的上升沿(例如，“00”->“11”)以及从第二电压电平VL21到第一电压电平VL11的下降沿(例如，“01”->“00”)而被确定。相似地，第二眼EYE21的特性可以通过第二电压电平VL21与第四电压电平VL41之间的上升沿和下降沿(例如，“01”<->“11”)以及第一电压电平VL11与第三电压电平VL31之间的上升沿和下降沿(例如，“00”<->“10”)而被确定。第三眼EYE31的特性可以通过第三电压电平VL31与第四电压电平VL41之间的上升沿和下降沿(例如，“10”<->“11”)以及第一电压电平VL11与第四电压电平VL41之间的上升沿和下降沿(例如，“00”<->“11”)而被确定。
当均衡化操作对所有的边沿(例如，所有的电平转变)执行时，均衡化操作还可对不影响眼特性的边沿执行。不适合于眼特性的均衡化操作可导致不必要的功耗，并且在一些情况下可使眼特性退化或劣化。另一方面，当根据发明构思的示例性实施例仅对一些边沿(例如，一些电平转变)执行均衡化操作时，可以降低功耗，并且可以有效地提高或增强信号特性。
参照图7C，根据均衡化操作的次数的功耗和抖动量的变化被示出为曲线图。水平轴表示均衡化操作(EQL)被执行的次数或其中均衡化操作被执行的电平转变的数量。竖直轴表示功耗(PWR_C)和抖动量(JT_A)。
随着均衡化操作被执行的次数增加，功耗可增大，并且抖动量可减少以提高抖动特性。均衡化操作的目标和数量可以考虑数据信号被发送所通过的通道的功耗和特性而设置，因此，选择性均衡化方案可以针对最优性能而被实现。
图8是示出根据发明构思的示例性实施例的发送器的框图。
参照图8，发送器500包括复用器(MUX)510、边沿检测逻辑520以及两个或更多个驱动路径540和550。发送器500还可以包括数据I/O垫580。根据发明构思的示例性实施例，边沿检测逻辑520可以是电路。
复用器510接收包括两个或更多个位D0和D1的输入数据DAT1，并且将输入数据DAT1划分为两个或更多个位D0和D1。边沿检测逻辑520基于两个或更多个位D0和D1检测第一边沿，并且在第一边沿被检测到时激活两个或更多个预加重控制信号PECS1和PECS2中的至少一个。第一边沿表示输出数据信号DS1从第一电压电平被转变为第二电压电平所处于的边沿。两个或更多个驱动路径540和550基于两个或更多个位D0和D1以及两个或更多个预加重控制信号PECS1和PECS2，生成作为多电平信号的输出数据信号DS1。数据I/O垫580可以输出输出数据信号DS1。
当第一边沿被检测到时，输出数据信号DS1通过以下步骤被生成：改变两个或更多个驱动路径540和550中的至少一个的驱动强度，使得输出数据信号DS1在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变。输出数据信号DS1在其期间从第一电压电平被转变为与第二电压电平不同的第三电压电平的第二转变时间被保持。换言之，发送器500可以执行根据发明构思的示例性实施例的生成多电平信号的方法。
边沿检测逻辑520可以被设置为基于多个边沿检测启用信号EDEN来检测包括在输出数据信号DS1中的多个边沿之中的第一边沿。换言之，第一电压电平和第二电压电平可以基于多个边沿检测启用信号EDEN被确定。在发明构思的示例性实施例中，多个边沿检测启用信号EDEN可以被预设(或被预先地设置)，第一电压电平和第二电压电平可以基于发送输出数据信号DS1的通道的特性而被预确定(或被预先地确定)。在发明构思的示例性实施例中，多个边沿检测启用信号EDEN可以被实时地设置(或在运行时期间被设置)，第一电压电平和第二电压电平可以基于表示发送输出数据信号DS1的通道的特性且从外部接收的特性数据而被实时地确定。例如，如将参照图18A和图18B所述，特性数据可以从包括在接收输出数据信号DS1的接收器中的眼监测器电路被提供。
在图8的示例中，输入数据DAT1可以包括彼此不同的第一位D0和第二位D1，复用器510可以基于四相位时钟信号CK_4P将输入数据DAT1划分为第一位D0和第二位D1。两个或更多个驱动路径540和550可以包括第一驱动路径540和第二驱动路径550，第一驱动路径540基于第一位D0和第一预加重控制信号PECS1进行操作，第二驱动路径550基于第二位D1和第二预加重控制信号PECS2进行操作。输出数据信号DS1可以与图7A和图7B中示出的数据信号对应，并且可以在一个单位时间间隔期间具有彼此不同的第一电压电平VL11、第二电压电平VL21、第三电压电平VL31和第四电压电平VL41中的一个。
在发明构思的示例性实施例中，第一位D0可以是输入数据DAT1的最低有效位(LSB)，第二位D1可以是输入数据DAT1的最高有效位(MSB)。第一驱动路径540可以是针对LSB的数据路径，第二驱动路径550可以是针对MSB的数据路径。
第一驱动路径540可以包括数据缓冲器(例如，第一数据缓冲器)541、驱动器电路(例如，第一驱动器电路)543和预加重驱动器电路(例如，第一预加重驱动器电路)545。第一数据缓冲器541可以临时存储第一位D0。第一驱动器电路543可以基于第一数据缓冲器541的输出，生成用于生成输出数据信号DS1的第一驱动电流I1。第一预加重驱动器电路545可以基于第一预加重控制信号PECS1，生成用于使第一驱动路径540的第一驱动强度增大的第一电流IP1。
第二驱动路径550可以包括数据缓冲器(例如，第二数据缓冲器)551、驱动器电路(例如，第二驱动器电路)553、驱动器电路(例如，第三驱动器电路)555和预加重驱动器电路(例如，第二预加重驱动器电路)557。第二数据缓冲器551可以临时存储第二位D1。第二驱动器电路553可以基于第二数据缓冲器551的输出，生成用于生成输出数据信号DS1的第二驱动电流I2。第三驱动器电路555可以基于第二数据缓冲器551的输出，生成用于生成输出数据信号DS1的第三驱动电流I3。第二预加重驱动器电路557可以基于第二预加重控制信号PECS2，生成用于使第二驱动路径550的第二驱动强度增大的第二电流IP2。
第二驱动器电路553和第三驱动器电路555可以基于第二数据缓冲器551的输出而被基本同时地启用或禁用。作为针对MSB的数据路径的第二驱动路径550应具有比作为针对LSB的数据路径的第一驱动路径540的驱动能力大的驱动能力。因此，第二驱动路径550可以包括比第一驱动路径540的驱动器电路多的驱动器电路，例如，基本同时地启用/禁用的两个驱动器电路553和555。
因此，第一驱动路径540和第二驱动路径550基于由驱动器电路(例如，543、553和555)生成的驱动电流(例如，I1、I2和I3)以及由第一预加重驱动器电路和第二预加重驱动器电路(例如，545和557)生成的第一电流和第二电流(例如，IP1和IP2)，生成作为多电平信号的输出数据信号DS1。
通过激活施加到第一驱动路径540的第一预加重控制信号PECS1以增大第一驱动路径540的第一驱动强度，和/或通过激活施加到第二驱动路径550的第二预加重控制信号PECS2以增大第二驱动路径550的第二驱动强度，第一驱动路径540和第二驱动路径550中的至少一个的驱动强度被改变。
“预加重”是一种类型的均衡化操作。对信号进行预加重可以包括对信号的高频分量进行提高以补偿在通道中发生的衰减。通常，“预加重”指在信号的转变之后将信号振幅增大。在该上下文中的预加重可以通过放大信号的高频分量(例如，增大高频分量的能含量(energy content)以补偿那些分量的由于通道损失而引起的劣化)而被实现，这增大了信号的总振幅。此外，信号的驱动强度指示信号的电压或电流，例如，当预加重被执行时，信号的驱动强度可以增大。尽管基于预加重描述了根据发明构思的示例性实施例的均衡化操作，但均衡化操作不限于此。
在发明构思的示例性实施例中，至少一个预驱动器电路可以设置在数据缓冲器541和551与驱动器电路543、553和555之间以及/或者在边沿检测逻辑520与预加重驱动器电路545和557之间。预驱动器电路可以在将接收的信号传递到下一级之前影响或修改接收的信号(例如，预驱动器可以修改接收的信号以提高通信信号的特性或质量)。预驱动器电路可以附加地或可选地用作选择器。
尽管图8示出了用于增大驱动强度的配置530包括第一驱动路径540中所包括的一个预加重驱动器电路545和第二驱动路径550中所包括的一个预加重驱动器电路557，但发明构思不限于此，并且预加重驱动器电路的数量可以被改变。相似地，驱动器电路543、553和555的数量也可以被改变，并且驱动器电路543、553和555的数量与预加重驱动器电路545和557的数量可以彼此相等或不同。
图9是示出根据发明构思的示例性实施例的包括在图8的发送器中的边沿检测逻辑的框图。
参照图9，边沿检测逻辑520可以包括多个边沿检测电路521、522、523、524、525、526、531、532、533、534、535和536。
边沿检测电路521、522、523、524、525和526可以分别基于边沿检测启用信号EDEN_R1、EDEN_R2、EDEN_R3、EDEN_R4、EDEN_R5和EDEN_R6而被选择性地启用。当边沿检测电路521、522、523、524、525和526中的每个被启用时，边沿检测电路521、522、523、524、525和526中的每个可以基于第一位D0和第二位D1检测输出数据信号DS1的相应的上升沿，以激活预加重控制信号PECS1和PECS2中的至少一个。例如，边沿检测电路521可以基于边沿检测启用信号EDEN_R1而被启用。例如，当边沿检测电路521被启用时，边沿检测电路521可以检测其中输出数据信号DS1从作为最低电压电平的第一电压电平VL11被转变为作为最高电压电平的第四电压电平VL41所处于的第一上升沿(例如，“00”->“11”)。例如，当第一上升沿由边沿检测电路521检测到时，边沿检测电路521可以激活预加重控制信号PECS1和PECS2两者。
边沿检测电路531、532、533、534、535和536可以分别基于边沿检测启用信号EDEN_F1、EDEN_F2、EDEN_F3、EDEN_F4、EDEN_F5和EDEN_F6而被选择性地启用。当边沿检测电路531、532、533、534、535和536中的每个被启用时，边沿检测电路531、532、533、534、535和536中的每个可以基于第一位D0和第二位D1检测输出数据信号DS1的相应的下降沿，以激活预加重控制信号PECS1和PECS2中的至少一个。例如，边沿检测电路531可以基于边沿检测启用信号EDEN_F1而被启用。例如，当边沿检测电路531被启用时，边沿检测电路531可以检测输出数据信号DS1从第四电压电平VL41被转变为第一电压电平VL11所处于的第一下降沿(例如，“11”->“00”)。例如，当第一下降沿被边沿检测电路531检测到时，边沿检测电路531可以激活预加重控制信号PECS1和PECS2两者。
在发明构思的示例性实施例中，当输出数据信号DS1从最低电压电平(例如，第一电压电平VL11)和最高电压电平(例如，第四电压电平VL41)中的一个被转变为最低电压电平和最高电压电平中的另一个时，两个预加重控制信号PECS1和PECS2中的两者可以被激活。在其他情况下，预加重控制信号PECS1和PECS2中的仅一个可以被激活。
图10A和图10B是示出根据发明构思的示例性实施例的包括在图9的边沿检测逻辑中的边沿检测电路的框图。
参照图10A，边沿检测电路521可以包括NOR(或非)门611、AND(与)门613、延迟电路615和复用器617。
NOR门611可以对第一位D0和第二位D1执行NOR运算。AND门613可以对第一位D0和二位D1执行AND运算。延迟电路615可以延迟NOR门611的输出。复用器617可以基于边沿检测启用信号EDEN_R1，输出延迟电路615的输出和AND门613的输出中的一个作为第一预加重控制信号PECS1和第二预加重控制信号PECS2。例如，复用器617可以在边沿检测启用信号EDEN_R1被激活时输出延迟电路615的输出，并且可以在边沿检测启用信号EDEN_R1被去激活时输出AND门613的输出。此外，当边沿检测启用信号EDEN_R1被激活时并且当输出数据信号DS1从第一电压电平VL11被转变为第四电压电平VL41所处于的第一上升沿被检测到时，复用器617可以输出激活的第一预加重控制信号PECS1和第二预加重控制信号PECS2。
参照图10B，边沿检测电路524可以包括NOR门621、AND门623、延迟电路625和复用器627。将省略已经参照图10A描述的元件的描述。
NOR门621和延迟电路625可以分别与图10A中的NOR门611和延迟电路615基本相同。AND门623可以对第一位D0的反转位和第二位D1执行AND运算。复用器627可以基于边沿检测启用信号EDEN_R4，输出延迟电路625的输出和AND门623的输出中的一个作为第二预加重控制信号PECS2。例如，当边沿检测启用信号EDEN_R4被激活时并且当输出数据信号DS1从第二电压电平VL21被转变为第四电压电平VL41所处于的第四上升沿被检测到时，复用器627可以输出激活的第二预加重控制信号PECS2。在边沿检测电路524中，第一预加重控制信号PECS1可以不被生成或者可以始终被去激活。
剩余的边沿检测电路522、523、525、526、531、532、533、534、535和536也可以被实现为检测对应的边沿，并且可以具有与图10A和图10B的配置相似的配置。
图11A、图11B、图11C、图11D、图11E和图12是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法和发送器来执行的操作的示图。
图11A、图11B、图11C、图11D和图11E是图7B中的部分“A”的放大图。在图11A、图11B、图11C、图11D和图11E中，左侧的曲线图示出了未应用根据发明构思的示例性实施例的选择性均衡化方案的情况，右侧的曲线图示出了应用了根据发明构思的示例性实施例的选择性均衡化方案的情况。
参照图11A，在左侧的情况下，所有的边沿可以具有相同的转变时间TT1和TT2。在右侧的情况下，边沿检测电路521可以被启用，从第一电压电平VL11转变为第四电压电平VL41的第一上升沿(例如，“00”->“11”)的斜率可以增大，第一上升沿的转变时间可以从TT1减少到TT11。因此，眼EYE31的抖动特性可以从JT_H0被提高到JT_H1。
参照图11B，与图11A中的右侧的情况相比，在图11B中的右侧的情况下，边沿检测电路527可以被附加地启用，从第四电压电平VL41转变为第一电压电平VL11的第一下降沿(例如，“11”->“00”)的斜率可以进一步增大，第一下降沿的转变时间可以进一步减少。因此，眼EYE11的抖动特性可以从JT_L0被进一步提高到JT_L2。
参照图11C，与图11B中的右侧的情况相比，在图11C中的右侧的情况下，边沿检测电路522和532可以被附加地启用。如此，从第一电压电平VL11转变为第三电压电平VL31的第二上升沿(例如，“00”->“10”)的斜率和从第四电压电平VL41转变为第二电压电平VL21的第二下降沿(例如，“11”->“01”)的斜率可以进一步增大，第二上升沿的转变时间和第二下降沿的转变时间可以进一步减少。因此，眼EYE21的抖动特性可以从JT_M0被进一步提高到JT_M3。
参照图11D，与图11C中的右侧的情况相比，在图11D中的右侧的情况下，边沿检测电路523、524、525、533、534和535可以被附加地启用。如此，从第一电压电平VL11转变为第二电压电平VL21的第三上升沿(例如，“00”->“01”)的斜率、从第二电压电平VL21转变为第四电压电平VL41的第四上升沿(例如，“01”->“11”)的斜率、从第二电压电平VL21转变为第三电压电平VL31的第五上升沿(例如，“01”->“10”)的斜率、从第四电压电平VL41转变为第三电压电平VL31的第三下降沿(例如，“11”->“10”)的斜率、从第三电压电平VL31转变为第一电压电平VL11的第四下降沿(例如，“01”->“01”)的斜率以及从第三电压电平VL31转变为第二电压电平VL21的第五下降沿(例如，“01”->“01”)的斜率可以进一步增大，并且第三上升沿的转变时间、第四上升沿的转变时间、第五上升沿的转变时间、第三下降沿的转变时间、第四下降沿的转变时间和第五下降沿的转变时间可以进一步减少。因此，眼EYE11的抖动特性可以被进一步提高到JT_L4，眼EYE31的抖动特性可以被进一步提高到JT_H4。
参照图11E，在右侧的情况下，所有的边沿检测电路521、522、523、524、525、526、531、532、533、534、535和536可以被启用，所有的上升沿和下降沿的斜率可以增大，所有的上升沿和下降沿的转变时间可以减少。因此，所有的眼EYE11、EYE21和EYE31的抖动特性可以从JT0被提高到JT5。
参照图12，图11A、图11B、图11C、图11D和图11E中的右侧的情况在图7C的曲线图中分别被表示为情况1、情况2、情况3、情况4和情况5。如上所述，均衡化操作的目标和数量可以考虑通道的功耗和特性而设置。
图13是示出根据发明构思的示例性实施例的图1中的改变两个或更多个驱动路径中的至少一个的驱动强度的示例的流程图。将省略已经参照图2描述的元件的描述。
参照图1和图13，当改变两个或更多个驱动路径中的至少一个的驱动强度(图1的操作S200)时，图13中的操作S210、操作S230、操作S240和操作S250可以分别与图2中的操作S210、操作S230、操作S240和操作S250基本相同。
当检测到输出数据信号上的两个或更多个目标边沿中的一个(操作S225：是)时，可以激活两个或更多个预加重控制信号中的至少一个(操作S230)，并且可以基于激活的预加重控制信号而增大两个或更多个驱动路径中的至少一个的驱动强度，使得减少输出数据信号的针对检测到的目标边沿的转变时间(操作S240)。
图2的示例可以与仅对一个边沿执行均衡化操作的图11A对应，图13的示例可以与对两个或更多个边沿执行均衡化操作的图11B、图11C、图11D和图11E对应。
图14是用于描述根据发明构思的示例性实施例的通过生成多电平信号的方法而生成的数据信号的示图。将省略已经参照图7B描述的元件的描述。
参照图14，示出了基于8电平方案(例如，PAM8方案)生成的数据信号(例如，PAM8信号)的不同的第一电压电平VL12、第二电压电平VL22、第三电压电平VL32、第四电压电平VL42、第五电压电平VL52、第六电压电平VL62、第七电压电平VL72和第八电压电平VL82，并且示出了数据信号的第一眼EYE12、第二眼EYE22、第三眼EYE32、第四眼EYE42、第五眼EYE52、第六眼EYE62和第七眼EYE72。如上所述，均衡化操作可以仅对影响眼特性的一些边沿选择性地执行。
图15是示出根据发明构思的示例性实施例的发送器的框图。将省略已经参照图8描述的元件的描述。
参照图15，发送器700包括复用器(MUX)710、边沿检测逻辑720以及两个或更多个驱动路径740、750和760。发送器700还可以包括数据I/O垫780。复用器710、边沿检测逻辑720、驱动路径740、750和760以及数据I/O垫780可以分别与图8中的复用器510、边沿检测逻辑520、驱动路径540和550以及数据I/O垫580对应。
在图15的示例中，输入数据DAT2可以包括彼此不同的第一位D0、第二位D1和第三位D2，复用器710可以基于八相位时钟信号CK_8P将输入数据DAT2划分为第一位D0、第二位D1和第三位D2。两个或更多个驱动路径740、750和760可以包括第一驱动路径740、第二驱动路径750和第三驱动路径760，第一驱动路径740基于第一位D0和第一预加重控制信号PECS1进行操作，第二驱动路径750基于第二位D1和第二预加重控制信号PECS2进行操作，第三驱动路径760基于第三位D2和第三预加重控制信号PECS3进行操作。输出数据信号DS2可以与图14中示出的数据信号对应，并且可以在一个单位时间间隔期间具有彼此不同的第一电压电平VL12、第二电压电平VL22、第三电压电平VL32、第四电压电平VL42、第五电压电平VL52、第六电压电平VL62、第七电压电平VL72和第八电压电平VL82中的一个。
在发明构思的示例性实施例中，第一位D0可以是输入数据DAT2的LSB，第二位D1可以是输入数据DAT2的中心有效位(CSB)，第三位D2可以是输入数据DAT2的MSB。
第一驱动路径740可以包括数据缓冲器(例如，第一数据缓冲器)741、驱动器电路(例如，第一驱动器电路)743和预加重驱动器电路(例如，第一预加重驱动器电路)745。第二驱动路径750可以包括数据缓冲器(例如，第二数据缓冲器)751、驱动器电路(例如，第二驱动器电路)753、驱动器电路(例如，第三驱动器电路)755和预加重驱动器电路(例如，第二预加重驱动器电路)757。第三驱动路径760可以包括数据缓冲器(例如，第三数据缓冲器)761、驱动器电路(例如，第四驱动器电路)763、驱动器电路(例如，第五驱动器电路)765、驱动器电路(例如，第六驱动器电路)767、驱动器电路(例如，第七驱动器电路)769和预加重驱动器电路(例如，第三预加重驱动器电路)771。数据缓冲器741、751和761的操作、分别生成驱动电流I1、I2、I3、I4、I5、I6和I7的驱动器电路743、753、755、763、765、767和769的操作以及生成电流IP1、IP2和IP3的预加重驱动器电路745、757和771的操作可以与参照图8描述的操作基本相同。
尽管图15示出了用于增大驱动强度的配置730包括驱动路径740、750和760中所包括的预加重驱动器电路745、757和771，但发明构思不限于此。
图16和图17是示出根据发明构思的示例性实施例的发送数据的方法的流程图。
参照图16，在根据发明构思的示例性实施例的发送数据的方法中，基于第一输入数据生成作为多电平信号的第一输出数据信号(操作S1100)。基于第二输入数据生成作为多电平信号的第二输出数据信号(操作S1200)。分别通过第一通道和第二通道发送第一输出数据信号和第二输出数据信号(操作S1300)。
参照图17，在根据发明构思的示例性实施例的发送数据的方法中，图17中的操作S1100和操作S1200可以分别与图16中的操作S1100和操作S1200基本相同。基于第N输入数据生成作为多电平信号的第N输出数据信号(操作S1400)。分别通过第一通道至第N通道发送第一输出数据信号至第N输出数据信号(操作S1500)。
操作S1100、操作S1200和操作S1400中的每个可以基于参照图1至图15描述的根据发明构思的示例性实施例的生成多电平信号的方法而被执行。
例如，如上所述，两个或更多个驱动路径中的至少一个的驱动强度可以基于包括在第一输入数据中的两个或更多个位被改变，使得第一输出数据信号在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变。第一输出数据信号可以被生成，使得第一输出数据信号的第一转变时间被改变，并且第一输出数据信号在其期间从第一电压电平被转变为与第二电压电平不同的第三电压电平的第二转变时间被保持。
相似地，两个或更多个驱动路径中的至少一个的驱动强度可以基于包括在第二输入数据中的两个或更多个位被改变，使得第二输出数据信号在其期间从第一电压电平被转变为第二电压电平的第三转变时间被改变。第二输出数据信号被生成，使得第二输出数据信号的第三转变时间被改变，并且第二输出数据信号在其期间从第一电压电平被转变为第三电压电平的第四转变时间被保持。
作为另一示例，两个或更多个驱动路径中的至少一个的驱动强度可以基于包括在第二输入数据中的两个或更多个位被改变，使得第二输出数据信号在其期间从与第一电压电平不同的第四电压电平被转变为第二电压电平的第三转变时间被改变。第二输出数据信号可以被生成，使得第二输出数据信号的第三转变时间被改变，并且第二输出数据信号在其期间从第四电压电平被转变为第三电压电平的第四转变时间被保持。
在发明构思的示例性实施例中，图16中的第一通道和第二通道的特性可以彼此基本相同，图17中的第一通道至第N通道的特性可以彼此基本相同。例如，所有的输出数据信号可以具有基本相同的波形(例如，图11A至图11E中的波形之一)。
在发明构思的示例性实施例中，图16中的第一通道和第二通道的特性可以彼此不同，图17中的第一通道至第N通道的特性可以彼此不同。例如，考虑到通道的特性，输出数据信号可以具有不同的波形(例如，图11A至图11E中的波形之中的不同的波形)。
在发明构思的示例性实施例中，图16和图17的发送数据的方法可以由根据发明构思的示例性实施例的存储器系统执行。例如，如参照图4A所述，输出数据信号可以由存储器控制器21(例如，由发送器25a、25b和25c)生成。作为另一示例，如参照图4B所描述，输出数据信号可以由存储器装置41(例如，由发送器45a、45b和45c)生成。
图18A和图18B是示出根据发明构思的示例性实施例的存储器系统的框图。将省略已经参照图4A和图4B描述的元件的描述。
参照图18A，存储器系统12包括存储器控制器22、存储器装置42以及多个通道31a、31b和31c。
除了存储器装置42还包括眼监测器电路51a并且存储器控制器22还包括启用信号生成电路53a之外，存储器系统12可以与图4A的存储器系统11基本相同。
眼监测器电路51a可以连接到多个通道31a、31b和31c，并且可以基于接收的输出数据信号DS11、DS21和DS31来生成表示通道31a、31b和31c的特性的特性数据CDAT1。启用信号生成电路53a可以基于特性数据CDAT1生成边沿检测启用信号EDEN。基于通道31a、31b和31c的特性，可以实时地确定均衡化操作将要对哪个边沿执行。
参照图18B，存储器系统13包括存储器控制器23、存储器装置43以及多个通道31a、31b和31c。
除了存储器控制器23还包括生成特性数据CDAT2的眼监测器电路51b并且存储器装置43还包括启用信号生成电路53b之外，存储器系统13可以与图4B的存储器系统11基本相同。眼监测器电路51b和启用信号生成电路53b可以分别与图18A中的眼监测器电路51a和启用信号生成电路53a基本相同。
在发明构思的示例性实施例中，眼监测器电路51a和51b以及启用信号生成电路53a和53b可以针对每个通道被提供和/或可以设置在存储器控制器和存储器装置外部。
图19是示出根据发明构思的示例性实施例的计算系统的框图。
参照图19，计算系统1300包括处理器1310、系统控制器1320和存储器系统1330。计算系统1300还可以包括输入装置1350、输出装置1360和存储装置1370。
存储器系统1330包括多个存储器装置1334以及用于控制存储器装置1334的存储器控制器1332。存储器控制器1332可以被包括在系统控制器1320中。存储器系统1330可以是根据发明构思的示例性实施例的存储器系统，并且可以执行根据发明构思的示例性实施例的生成多电平信号的方法和发送数据的方法。
处理器1310可以执行各种计算功能，诸如，运行用于执行特定计算或任务的特定软件指令。处理器1310可以经由处理器总线连接到系统控制器1320。系统控制器1320可以经由扩展总线连接到输入装置1350、输出装置1360和存储装置1370。如此，处理器1310可以使用系统控制器1320来控制输入装置1350、输出装置1360和存储装置1370。
图20是示出根据发明构思的示例性实施例的通信系统的框图。
参照图20，通信系统2000包括第一通信装置(例如，通信装置1)2100、第二通信装置(例如，通信装置2)2200和通道2300。
第一通信装置2100包括第一发送器2110和第一接收器2120。第二通信装置2200包括第二发送器2210和第二接收器2220。第一发送器2110和第一接收器2120通过通道2300连接到第二发送器2210和第二接收器2220。在发明构思的示例性实施例中，第一通信装置2100和第二通信装置2200中的每个可以包括多个发送器和多个接收器，通信系统2000可以包括用于将多个发送器和多个接收器连接的多个通道。
发送器2110和2210可以是根据发明构思的示例性实施例的发送器，并且可以执行根据发明构思的示例性实施例的生成多电平信号的方法和发送数据的方法。
发明构思可以应用于包括存储器装置和存储器系统的各种装置和系统。例如，发明构思可以应用于诸如以下的系统：个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄录像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等。
在根据发明构思的示例性实施例的生成多电平信号的方法、发送数据的方法以及发送器和存储器系统中，选择性的或适应性的均衡化方案可以被实现。在选择性均衡化方案中，现有的或常规的驱动路径可以按原样被使用，均衡化操作可以仅当在输出数据信号上发生特定电平转变时被执行。换言之，均衡化操作可以仅对能够在多电平信号上发生的一些电平转变执行。因此，与均衡化操作对所有的电平转变执行的情况相比，可以降低功耗，并且可以有效地提高或增强信号特性。
尽管已经参照发明构思的示例性实施例示出和描述了发明构思，但对本领域普通技术人员而言将清楚的是，在不脱离如由所附权利要求阐述的发明构思的精神和范围的情况下，可以对其作出形式上和细节上的各种修改。

Claims (20)

1.一种生成多电平信号的方法，所述多电平信号具有彼此不同的三个或更多个电压电平中的一个电压电平，所述方法包括：
接收包括两个或更多个位的输入数据；
基于所述两个或更多个位，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度，使得第一转变时间被改变，在第一转变时间期间输出数据信号从第一电压电平被转变为第二电压电平；以及
生成作为多电平信号的输出数据信号，使得输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间输出数据信号从第一电压电平被转变为与第二电压电平不同的第三电压电平。
2.根据权利要求1所述的方法，其中，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度的步骤包括：
将输入数据划分为所述两个或更多个位；
基于所述两个或更多个位，确定输出数据信号从第一电压电平被转变为第二电压电平所处于的第一边沿是否被检测到；以及
当第一边沿被检测到时，增大所述两个或更多个驱动路径中的所述至少一个驱动路径的驱动强度，使得第一转变时间减少。
3.根据权利要求2所述的方法，其中，所述两个或更多个驱动路径中的每个驱动路径包括预加重驱动器电路，预加重驱动器电路基于两个或更多个预加重控制信号中的相应的预加重控制信号进行操作，并且
其中，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度的步骤还包括：
激活所述两个或更多个预加重控制信号中的至少一个预加重控制信号。
4.根据权利要求2所述的方法，其中，随着第一转变时间减少，第一转变时间和第二转变时间变得彼此不同。
5.根据权利要求1所述的方法，其中：
所述两个或更多个位包括彼此不同的第一位和第二位，
所述两个或更多个驱动路径包括第一驱动路径和第二驱动路径，第一驱动路径基于第一位进行操作，第二驱动路径基于第二位进行操作，并且
输出数据信号具有彼此不同的第一电压电平、第二电压电平、第三电压电平和第四电压电平中的一个电压电平。
6.根据权利要求5所述的方法，其中：
第一电压电平对应于最低电压电平，且第二电压电平对应于最高电压电平，并且
所述两个或更多个驱动路径中的所述至少一个驱动路径的驱动强度通过以下步骤被改变：激活施加到第一驱动路径的第一预加重控制信号以增大第一驱动路径的第一驱动强度，和/或激活施加到第二驱动路径的第二预加重控制信号以增大第二驱动路径的第二驱动强度。
7.根据权利要求5所述的方法，其中：
第一电压电平不对应于最低电压电平或第二电压电平不对应于最高电压电平，并且
所述两个或更多个驱动路径中的所述至少一个驱动路径的驱动强度通过以下步骤被改变：激活施加到第一驱动路径的第一预加重控制信号以增大第一驱动路径的第一驱动强度，和/或激活施加到第二驱动路径的第二预加重控制信号以增大第二驱动路径的第二驱动强度。
8.根据权利要求5所述的方法，其中，第一位是输入数据的最低有效位，并且第二位是输入数据的最高有效位。
9.根据权利要求1所述的方法，其中：
所述两个或更多个位包括彼此不同的第一位、第二位和第三位，
所述两个或更多个驱动路径包括第一驱动路径、第二驱动路径和第三驱动路径，第一驱动路径基于第一位进行操作，第二驱动路径基于第二位进行操作，第三驱动路径基于第三位进行操作，并且
输出数据信号具有彼此不同的第一电压电平、第二电压电平、第三电压电平、第四电压电平、第五电压电平、第六电压电平、第七电压电平和第八电压电平中的一个电压电平。
10.根据权利要求1所述的方法，其中，第三转变时间被改变，在第三转变时间期间输出数据信号从第一电压电平被转变为与第二电压电平和第三电压电平不同的第四电压电平。
11.根据权利要求1至10中的任一项所述的方法，其中，第一电压电平和第二电压电平基于发送输出数据信号的通道的特性而被预确定。
12.根据权利要求1至10中的任一项所述的方法，其中：
第一电压电平和第二电压电平基于特性数据被实时地确定，并且
特性数据表示发送输出数据信号的通道的特性。
13.一种基于多电平信号发送数据的方法，所述多电平信号具有彼此不同的三个或更多个电压电平中的一个电压电平，所述方法包括：
基于第一输入数据，生成作为多电平信号的第一输出数据信号；
基于第二输入数据，生成作为多电平信号的第二输出数据信号；以及
分别通过彼此不同的第一通道和第二通道发送第一输出数据信号和第二输出数据信号，
其中，生成第一输出数据信号的步骤包括：
接收包括两个或更多个位的第一输入数据；
基于包括在第一输入数据中的所述两个或更多个位，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度，使得第一转变时间被改变，在第一转变时间期间，第一输出数据信号从第一电压电平被转变为第二电压电平；以及
生成第一输出数据信号，使得第一输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间，第一输出数据信号从第一电压电平被转变为与第二电压电平不同的第三电压电平。
14.根据权利要求13所述的方法，其中，生成第二输出数据信号的步骤包括：
接收包括两个或更多个的位的第二输入数据；
基于包括在第二输入数据中的所述两个或更多个位，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度，使得第三转变时间被改变，在第三转变时间期间，第二输出数据信号从第一电压电平被转变为第二电压电平；以及
生成第二输出数据信号，使得第二输出数据信号的第三转变时间被改变并且第四转变时间被保持，在第四转变时间期间，第二输出数据信号从第一电压电平被转变为第三电压电平。
15.根据权利要求14所述的方法，其中，第一通道的特性和第二通道的特性彼此相同。
16.根据权利要求13所述的方法，其中，生成第二输出数据信号的步骤包括：
接收包括两个或更多个位的第二输入数据；
基于包括在第二输入数据中的所述两个或更多个位，改变两个或更多个驱动路径中的至少一个驱动路径的驱动强度，使得第三转变时间被改变，在第三转变时间期间，第二输出数据信号从与第一电压电平不同的第四电压电平被转变为第二电压电平；以及
生成第二输出数据信号，使得第二输出数据信号的第三转变时间被改变并且第四转变时间被保持，在第四转变时间期间，第二输出数据信号从第四电压电平被转变为第三电压电平。
17.根据权利要求16所述的方法，其中，第一通道的特性和第二通道的特性彼此不同。
18.根据权利要求13至17中的任一项所述的方法，其中：
所述方法由包括存储器控制器和存储器装置的存储器系统执行，并且
第一输出数据信号和第二输出数据信号由存储器控制器生成。
19.根据权利要求13至17中的任一项所述的方法，其中：
所述方法由包括存储器控制器和存储器装置的存储器系统执行，并且
第一输出数据信号和第二输出数据信号由存储器装置生成。
20.一种生成多电平信号的方法，所述多电平信号具有彼此不同的第一电压电平、第二电压电平、第三电压电平和第四电压电平中的一个电压电平，所述方法包括：
接收包括彼此不同的第一位和第二位的输入数据；
将输入数据划分为第一位和第二位；
基于第一位和第二位，确定输出数据信号从第一电压电平被转变为第二电压电平所处于的第一边沿是否被检测到；
当第一边沿被检测到时，激活第一预加重控制信号和第二预加重控制信号中的至少一个预加重控制信号，其中，第一预加重控制信号被施加到基于第一位进行操作的第一驱动路径，并且第二预加重控制信号被施加到基于第二位进行操作的第二驱动路径；
基于第一预加重控制信号和第二预加重控制信号中的所述至少一个预加重控制信号，增大第一驱动路径和第二驱动路径中的至少一个驱动路径的驱动强度，使得第一转变时间减少，在第一转变时间期间输出数据信号从第一电压电平被转变为第二电压电平；以及
基于第一驱动路径和第二驱动路径，生成作为多电平信号的输出数据信号，使得输出数据信号的第一转变时间被改变并且第二转变时间被保持，在第二转变时间期间输出数据信号从第一电压电平被转变为第三电压电平。
CN202110891702.3A 2020-08-21 2021-08-04 生成多电平信号的方法和基于多电平信号发送数据的方法 Pending CN114078554A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200105470A KR20220023567A (ko) 2020-08-21 2020-08-21 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템
KR10-2020-0105470 2020-08-21

Publications (1)

Publication Number Publication Date
CN114078554A true CN114078554A (zh) 2022-02-22

Family

ID=75870504

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110891702.3A Pending CN114078554A (zh) 2020-08-21 2021-08-04 生成多电平信号的方法和基于多电平信号发送数据的方法

Country Status (4)

Country Link
US (2) US20220059156A1 (zh)
EP (1) EP3958260A1 (zh)
KR (1) KR20220023567A (zh)
CN (1) CN114078554A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220086948A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 기준 전압 트레이닝을 수행하는 수신기 및 이를 포함하는 메모리 시스템
KR20220086904A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 데이터 전송 방법 및 데이터 전송 장치
US11394589B1 (en) * 2021-05-17 2022-07-19 Micron Technology, Inc. Techniques for communicating multi-level signals

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10289600B2 (en) * 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9049075B2 (en) * 2013-08-21 2015-06-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Adaptive modal PAM2/PAM4 in-phase (I) quadrature (Q) phase detector for a receiver
US10530617B2 (en) * 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10887137B2 (en) * 2019-03-15 2021-01-05 Rambus Inc. Edge enhancement for signal transmitter

Also Published As

Publication number Publication date
US20230395133A1 (en) 2023-12-07
KR20220023567A (ko) 2022-03-02
EP3958260A1 (en) 2022-02-23
US20220059156A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
US20240071475A1 (en) Memory device and operation method thereof
KR102449725B1 (ko) 판정 궤환 등화기
EP3958260A1 (en) Method of generating a multi-level signal using selective equalization and method of transmitting data using the same
US11495271B2 (en) Receiver receiving multi-level signal, memory device including the same and method of receiving data using ihe same
US11501805B2 (en) Receivers for performing reference voltage training and memory systems including the same
US11651799B2 (en) Method of generating a multi-level signal using a selective level change, a method of transmitting data using the same, and a transmitter and memory system performing the same
US11587609B2 (en) Multi-level signal receivers and memory systems including the same
US20220076715A1 (en) Memory devices configured to generate pulse amplitude modulation-based dq signals, memory controllers, and memory systems including the memory devices and the memory controllers
US11587598B2 (en) Memory device for generating pulse amplitude modulation-based DQ signal and memory system including the same
US20220050621A1 (en) Memory system, method of operating the same and storage device using the same
US11615833B2 (en) Multi-level signal receivers and memory systems including the same
EP3968326A1 (en) Transmitters for generating multi-level signals
US11972831B2 (en) Receiver for receiving multi-level signal and memory device including the same
EP4163915A1 (en) Receiver with pipeline structure for receiving multi-level signal and memory device including the same
US11569836B2 (en) Multi-level signal generator and memory device including the same
CN115208719A (zh) 发送器、包括发送器的数据通信装置和数据传输方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination