KR20220023567A - 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템 - Google Patents

선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템 Download PDF

Info

Publication number
KR20220023567A
KR20220023567A KR1020200105470A KR20200105470A KR20220023567A KR 20220023567 A KR20220023567 A KR 20220023567A KR 1020200105470 A KR1020200105470 A KR 1020200105470A KR 20200105470 A KR20200105470 A KR 20200105470A KR 20220023567 A KR20220023567 A KR 20220023567A
Authority
KR
South Korea
Prior art keywords
voltage level
signal
output data
data signal
driving
Prior art date
Application number
KR1020200105470A
Other languages
English (en)
Inventor
박준용
손영훈
조현윤
최영돈
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200105470A priority Critical patent/KR20220023567A/ko
Priority to EP21172784.7A priority patent/EP3958260A1/en
Priority to US17/321,678 priority patent/US20220059156A1/en
Priority to CN202110891702.3A priority patent/CN114078554A/zh
Publication of KR20220023567A publication Critical patent/KR20220023567A/ko
Priority to US18/449,066 priority patent/US20230395133A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/069—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by detecting edges or zero crossings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03356—Baseband transmission
    • H04L2025/03363—Multilevel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Nonlinear Science (AREA)
  • Databases & Information Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Dram (AREA)

Abstract

서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법에서, 2개 이상의 비트들을 포함하는 입력 데이터를 수신한다. 2개 이상의 비트들에 기초하여, 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경한다. 출력 데이터 신호의 제1 천이 시간은 변경되고 제1 전압 레벨에서 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되도록, 멀티 레벨 신호인 출력 데이터 신호를 생성한다.

Description

선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템{METHOD OF GENERATING MULTI-LEVEL SIGNAL USING SELECTIVE EQUALIZATION, METHOD OF TRANSMITTING DATA USING THE SAME, TRANSMITTER AND MEMORY SYSTEM PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호 생성 방법, 상기 멀티 레벨 신호 생성 방법을 이용한 데이터 전송 방법, 및 상기 멀티 레벨 신호 생성 방법 및 상기 데이터 전송 방법을 수행하는 송신기 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식을 이용하면서 선택적 이퀄라이징을 이용하여 신호 특성을 향상시킬 수 있는 멀티 레벨 신호 생성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 멀티 레벨 신호 생성 방법을 이용한 데이터 전송 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 멀티 레벨 신호 생성 방법을 수행하는 송신기 및 상기 데이터 전송 방법을 수행하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법에서, 2개 이상의 비트들을 포함하는 입력 데이터를 수신한다. 상기 2개 이상의 비트들에 기초하여, 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경한다. 상기 출력 데이터 신호의 상기 제1 천이 시간은 변경되고 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되도록, 상기 멀티 레벨 신호인 상기 출력 데이터 신호를 생성한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용한 데이터 전송 방법에서, 제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성한다. 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성한다. 서로 다른 제1 채널 및 제2 채널을 통해 상기 제1 출력 데이터 신호 및 상기 제2 출력 데이터 신호를 전송한다. 상기 제1 출력 데이터 신호를 생성하는데 있어서, 2개 이상의 비트들을 포함하는 상기 제1 입력 데이터를 수신한다. 상기 제1 입력 데이터에 포함되는 상기 2개 이상의 비트들에 기초하여, 상기 제1 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경한다. 상기 제1 출력 데이터 신호의 상기 제1 천이 시간은 변경되고 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되도록, 상기 제1 출력 데이터 신호를 생성한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 멀티플렉서, 에지 검출 로직 및 2개 이상의 구동 경로들을 포함한다. 상기 멀티플렉서는 2개 이상의 비트들을 포함하는 입력 데이터를 수신하고, 상기 입력 데이터를 상기 2개 이상의 비트들로 분리한다. 상기 에지 검출 로직은 상기 2개 이상의 비트들에 기초하여 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는 제1 에지(edge)를 검출하고, 상기 제1 에지가 검출된 경우에 2개 이상의 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시킨다. 상기 2개 이상의 구동 경로들은 상기 2개 이상의 비트들 및 상기 2개 이상의 프리엠퍼시스 제어 신호들에 기초하여 상기 멀티 레벨 신호인 상기 출력 데이터 신호를 생성한다. 상기 제1 에지가 검출된 경우에, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록 상기 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하여 상기 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지된다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템은, 메모리 컨트롤러, 메모리 장치 및 제1 및 제2 채널들을 포함한다. 상기 메모리 컨트롤러는 제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기 및 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기를 포함한다. 상기 메모리 장치는 상기 제1 출력 데이터 신호를 수신하는 제1 수신기 및 상기 제2 출력 데이터 신호를 수신하는 제2 수신기를 포함한다. 상기 제1 및 제2 채널들은 상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결한다. 상기 제1 송신기는, 멀티플렉서, 에지 검출 로직 및 2개 이상의 구동 경로들을 포함한다. 상기 멀티플렉서는 2개 이상의 비트들을 포함하는 상기 제1 입력 데이터를 수신하고, 상기 제1 입력 데이터를 상기 2개 이상의 비트들로 분리한다. 상기 에지 검출 로직은 상기 2개 이상의 비트들에 기초하여 상기 제1 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는 제1 에지(edge)를 검출하고, 상기 제1 에지가 검출된 경우에 2개 이상의 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시킨다. 상기 2개 이상의 구동 경로들은 상기 2개 이상의 비트들 및 상기 2개 이상의 프리엠퍼시스 제어 신호들에 기초하여 상기 제1 출력 데이터 신호를 생성한다. 상기 제1 에지가 검출된 경우에, 상기 제1 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 상기 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하여 상기 제1 출력 데이터 신호를 생성하고, 상기 제1 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지된다.
상기와 같은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법, 송신기 및 메모리 시스템에서는, 기존의 구동 경로를 그대로 사용하면서 출력 데이터 신호에서 특정 레벨 천이가 발생하는 경우에만 이퀄라이징 동작을 수행하는 선택적 또는 적응적 이퀄라이징 방식이 구현될 수 있다. 다시 말하면, 멀티 레벨 신호에서 발생 가능한 모든 레벨 천이들 중 일부에 대해서만 이퀄라이징 동작을 수행할 수 있다. 따라서, 모든 레벨 천이들에 대해서 이퀄라이징 동작을 수행하는 경우와 비교하였을 때, 전력 소모가 감소될 수 있고 신호 특성이 효과적으로 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 2는 도 1의 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계의 일 예를 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4a 및 4b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 7a, 7b 및 7c는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 9는 도 8의 송신기에 포함되는 에지 검출 로직의 일 예를 나타내는 블록도이다.
도 10a 및 10b는 도 9의 에지 검출 로직에 포함되는 에지 검출 회로의 예들을 나타내는 블록도들이다.
도 11a, 11b, 11c, 11d, 11e 및 12는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 13은 도 1의 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계의 일 예를 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 16 및 17은 본 발명의 실시예들에 따른 데이터 전송 방법을 나타내는 순서도들이다.
도 18a 및 18b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법은, 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하도록 수행되며, 상기 멀티 레벨 신호를 생성하는 송신기에 의해 수행된다. 상기 송신기는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 메모리 시스템에 포함될 수 있다. 상기 송신기 및 상기 메모리 시스템의 구조와, 상기 멀티 레벨 신호의 구성에 대해서는 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 2개 이상의 비트들을 포함하는 입력 데이터를 수신한다(단계 S100). 예를 들어, 상기 입력 데이터는 상기 멀티 레벨 신호를 생성하기 위한 멀티 비트 데이터일 수 있다.
상기 입력 데이터에 포함되는 상기 2개 이상의 비트들에 기초하여, 2개 이상의 구동 경로들(또는 데이터 경로들) 중 적어도 하나의 구동 강도(drive strength)를 변경한다(단계 S200). 예를 들어, 상기 2개 이상의 구동 경로들은 상기 송신기에 포함되며, 각각 상기 2개 이상의 비트들 중 하나에 기초하여 동작할 수 있다. 예를 들어, 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록(즉, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는 제1 기울기가 변경되도록) 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경할 수 있다. 상기 구동 강도를 변경하는 동작을 이퀄라이징(equalizing 또는 equalization) 동작이라 부를 수 있다. 단계 S200에 대해서는 도 2 및 13을 참조하여 후술하도록 한다.
상기 입력 데이터 및 단계 S200의 동작에 기초하여, 상기 멀티 레벨 신호인 상기 출력 데이터 신호를 생성한다(단계 S300). 예를 들어, 상기 출력 데이터 신호를 생성하는데 있어서, 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는 상기 제1 천이 시간은 변경되며(즉, 상기 제1 기울기는 변경되며), 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 변경되지 않고 유지될 수 있다(즉, 상기 제1 전압 레벨에서 상기 제3 전압 레벨로 천이하는 제2 기울기는 유지될 수 있다). 다시 말하면, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는 경우에는 상기 이퀄라이징 동작이 수행되고, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제3 전압 레벨로 천이하는 경우에는 상기 이퀄라이징 동작이 수행되지 않을 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 상기 출력 데이터 신호를 생성한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서는, 기존의 구동 경로를 그대로 사용하면서 상기 출력 데이터 신호에서 특정 레벨 천이가 발생하는 경우에만 상기 이퀄라이징 동작을 수행하는 선택적(selective) 또는 적응적(adaptive) 이퀄라이징 방식이 구현될 수 있다. 다시 말하면, 멀티 레벨 신호에서 발생 가능한 모든 레벨 천이들 중 일부에 대해서만 상기 이퀄라이징 동작을 수행할 수 있다. 따라서, 모든 레벨 천이들에 대해서 상기 이퀄라이징 동작을 수행하는 경우와 비교하였을 때, 전력 소모가 감소될 수 있고 신호 특성이 효과적으로 향상될 수 있다.
도 2는 도 1의 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계의 일 예를 나타내는 순서도이다.
도 1 및 2를 참조하면, 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하는데 있어서(단계 S200), 상기 입력 데이터를 상기 2개 이상의 비트들로 분리하고(단계 S210), 상기 2개 이상의 비트들에 기초하여 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는 제1 에지(edge)가 검출되는지 판단할 수 있다(단계 S220).
상기 제1 에지가 검출된 경우에(단계 S220: 예), 2개 이상의 프리엠퍼시스(pre-emphasis) 제어 신호들 중 적어도 하나를 활성화시키고(단계 S230), 상기 활성화된 프리엠퍼시스 제어 신호에 기초하여 상기 출력 데이터 신호의 상기 제1 천이 시간이 감소하도록(즉, 상기 제1 기울기가 증가하도록) 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 증가시킬 수 있다(단계 S240). 다시 말하면, 상기 제1 에지에 대한 상기 이퀄라이징 동작을 수행할 수 있다.
일 실시예에서, 도 8 등을 참조하여 후술하는 것처럼, 상기 2개 이상의 구동 경로들 각각은 2개 이상의 프리엠퍼시스 구동 회로들 중 하나를 포함하며, 상기 2개 이상의 프리엠퍼시스 구동 회로들 각각은 상기 2개 이상의 프리엠퍼시스 제어 신호들 중 하나에 기초하여 동작할 수 있다. 상기 프리엠퍼시스 제어 신호가 활성화됨에 따라 대응하는 프리엠퍼시스 구동 회로가 활성화되며, 상기 활성화된 프리엠퍼시스 구동 회로에 의해 상기 구동 강도가 증가될 수 있다. 예를 들어, 상기 활성화된 프리엠퍼시스 제어 신호의 개수 및 종류에 따라 상기 구동 강도의 증가 정도(즉, 상기 제1 천이 시간의 감소 정도 및/또는 상기 제1 기울기의 증가 정도)가 결정될 수 있다.
상기 제1 에지가 검출되지 않은 경우에(단계 S220: 아니오), 예를 들어 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제3 전압 레벨로 천이하는 제2 에지가 검출된 경우에, 상기 2개 이상의 프리엠퍼시스 제어 신호들 모두를 비활성화시키고, 상기 출력 데이터 신호의 상기 제2 천이 시간이 유지되도록(즉, 상기 제2 기울기가 유지되도록) 상기 2개 이상의 구동 경로들 모두의 상기 구동 강도를 유지할 수 있다(단계 S250). 다시 말하면, 상기 제2 에지에 대한 상기 이퀄라이징 동작을 수행하지 않을 수 있다.
일 실시예에서, 도 11a 등을 참조하여 후술하는 것처럼, 상술한 선택적 이퀄라이징 방식이 수행됨에 따라, 즉 상기 제1 에지에 대한 상기 이퀄라이징 동작이 수행되어 상기 제1 에지에 대한 상기 이퀄라이징 동작이 수행되지 않았을 때보다 상기 제1 천이 시간은 감소하고 상기 제1 기울기는 증가함에 따라(그리고 상기 제2 에지에 대한 상기 이퀄라이징 동작이 수행되지 않아 상기 제2 천이 시간 및 상기 제2 기울기는 유지됨에 따라), 상기 제1 천이 시간과 상기 제2 천이 시간은 서로 달라질 수 있다.
한편, 도 2에서는 하나의 상기 제1 에지에 대해서만 상기 선택적 이퀄라이징 방식이 수행되는 것으로 설명하였으나, 본 발명은 이에 한정되지 않으며, 도 12를 참조하여 후술하는 것처럼 2개 이상의 에지들에 대해서 상기 선택적 이퀄라이징 방식이 수행될 수도 있다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 생성/전송되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 4a 및 4b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4a 및 4b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 멀티 레벨 신호를 생성하고, 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 수행하며, 도 8 및 15를 참조하여 후술하는 본 발명의 실시예들에 따른 송신기일 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 멀티 레벨 신호를 수신할 수 있다. 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c)은 복수의 채널들(31a, 31b, 31c)을 통해 도 16 및 17을 참조하여 후술하는 본 발명의 실시예들에 따른 데이터 전송 방법을 수행할 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 4a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(21)로부터 메모리 장치(41)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 메모리 장치(41)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 메모리 장치(41)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터일 수 있다.
도 4b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 메모리 장치(41)로부터 메모리 컨트롤러(21)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터일 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 3의 40)와 신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(150)는 커맨드 및 어드레스를 상기 메모리 장치에 전송할 수 있고, 상기 메모리 장치에 데이터를 전송하거나 상기 메모리 장치로부터 독출된 데이터를 수신할 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 4a의 25a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 4a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ODT 회로(297) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 3의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 4a의 45a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 4a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
ODT 회로(297)는 데이터 입출력 패드(299) 및 데이터 입출력 버퍼(295)와 연결될 수 있다. ODT 회로(297)가 활성화되는 경우에 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.
한편, DRAM에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 임의의 다른 휘발성 메모리 장치일 수도 있고, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 비휘발성 메모리 장치일 수도 있다.
이하에서는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 다양한 예들 및 그에 따른 송신기의 다양한 구현 예들에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 7a, 7b 및 7c는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 7a는 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 7b는 도 7a의 아이 다이어그램을 단순하게 나타낸 도면이다. 도 7c는 본 발명의 실시예들에 따른 선택적 이퀄라이징 방식을 설명하기 위한 도면이다.
도 7a를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI, 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다.
예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11, VL21, VL31, VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내며, 측정된 신호의 전압 레벨들(VL11, VL21, VL31, VL41)을 구별하기 위한 전압 마진과 관련될 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련되며, 도 1 등을 참조하여 상술한 상기 제1 및 제2 천이 시간들에 대응할 수 있다. 상승 시간(RT) 또는 하강 시간(FT) 동안 트레이스(TRC)의 기울기는 타이밍 에러에 대한 신호의 감도(sensitivity)를 나타낼 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타내고, 데이터 클럭에 의해 정의된 이상적인 시간과 다른 시간에 상승 에지 또는 하강 에지가 일어날 때 발생하며, 신호 반사, 심볼 간 간섭, 크로스토크, 프로세스-전압-온도(PVT) 변동, 랜덤 지터, 부가 노이즈 또는 이들의 조합에 의해 유발될 수 있다.
도 7b를 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 및 제1, 제2 및 제3 아이들(EYE11, EYE21, EYE31)을 예시하고 있다. 굵은 선으로 도시된 부분이 아이들(EYE11, EYE21, EYE31)의 크기를 나타낸다.
제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 낮고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 낮으며, 제3 전압 레벨(VL31)은 제4 전압 레벨(VL41)보다 낮을 수 있다. 또한, 제1 아이(EYE11)는 제1 및 제2 전압 레벨들(VL11, VL21) 사이에 위치하고, 제2 아이(EYE21)는 제2 및 제3 전압 레벨들(VL21, VL31) 사이에 위치하며, 제3 아이(EYE31)는 제3 및 제4 전압 레벨들(VL31, VL41) 사이에 위치할 수 있다.
모든 에지들이 아이들(EYE11, EYE21, EYE31)의 특성에 영향을 주지 않으며, 일부 에지들만이 아이들(EYE11, EYE21, EYE31)의 특성에 영향을 줄 수 있다. 예를 들어, 제4 전압 레벨(VL41)에서 제1 전압 레벨(VL11)로의 하강 에지(즉, '11'->'00'), 제1 전압 레벨(VL11)에서 제2 전압 레벨(VL21)로의 상승 에지(즉, '00'->'01'), 제1 전압 레벨(VL11)에서 제4 전압 레벨(VL41)로의 상승 에지(즉, '00'->'11'), 및 제2 전압 레벨(VL21)에서 제1 전압 레벨(VL11)로의 하강 에지(즉, '01'->'00')가 제1 아이(EYE11)의 특성을 결정할 수 있다. 이와 유사하게, 제2 및 제4 전압 레벨들(VL21, VL41) 사이의 상승 및 하강 에지들(즉, '01'<->'11')과 제1 및 제3 전압 레벨들(VL11, VL31) 사이의 상승 및 하강 에지들(즉, '00'<->'10')이 제2 아이(EYE21)의 특성을 결정하며, 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 상승 및 하강 에지들(즉, '10'<->'11')과 제1 및 제4 전압 레벨들(VL11, VL41) 사이의 상승 및 하강 에지들(즉, '00'<->'11')이 제3 아이(EYE31)의 특성을 결정할 수 있다.
모든 에지들(즉, 모든 레벨 천이들)에 대해서 이퀄라이징 동작을 수행하는 경우에는, 아이 특성에 영향을 주지 않는 에지에 대해서도 이퀄라이징 동작을 수행하게 되며, 아이 특성에 맞지 않는 이퀄라이징 동작은 전력 소모를 유발할 뿐만 아니라 경우에 따라서는 아이 특성을 열화시킬 수도 있다. 본 발명의 실시예들에 따라 일부 에지들(즉, 일부 레벨 천이들)에 대해서만 이퀄라이징 동작을 수행하는 경우에, 전력 소모가 감소될 수 있고 신호 특성이 효과적으로 향상될 수 있다.
도 7c를 참조하면, 이퀄라이징 동작의 수행 개수에 따른 전력 소모 및 지터량의 변화를 그래프로 나타내고 있다. 수평 축은 이퀄라이징 동작의 개수(EQL) 또는 이퀄라이징 동작이 수행되는 레벨 천이의 개수(TRANSITION)를 나타내며, 수직 축은 전력 소모(POWER) 및 지터량(JITTER)을 나타낸다.
이퀄라이징 동작의 수행 횟수가 증가함에 따라, 전력 소모(PWR)는 증가하고, 지터(JT)는 감소하여 지터 특성이 좋아질 수 있다. 전력 소모 및 데이터 신호가 전송되는 채널의 특성을 고려하여 이퀄라이징 동작의 수행 대상 및 개수를 설정함으로써, 최적의 성능을 가지도록 선택적 이퀄라이징 방식을 구현할 수 있다.
도 8은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 8을 참조하면, 송신기(500)는 멀티플렉서(510), 에지 검출 로직(520) 및 2개 이상의 구동 경로들(540, 550)을 포함한다. 송신기(500)는 데이터 입출력 패드(580)를 더 포함할 수 있다.
멀티플렉서(510)는 2개 이상의 비트들(D0, D1)을 포함하는 입력 데이터(DAT1)를 수신하고, 입력 데이터(DAT1)를 2개 이상의 비트들(D0, D1)로 분리한다. 에지 검출 로직(520)은 2개 이상의 비트들(D0, D1)에 기초하여 출력 데이터 신호(DS1)가 제1 전압 레벨에서 제2 전압 레벨로 천이하는 제1 에지를 검출하고, 상기 제1 에지가 검출된 경우에 2개 이상의 프리엠퍼시스 제어 신호들(PECS1, PECS2) 중 적어도 하나를 활성화시킬 수 있다. 2개 이상의 구동 경로들(540, 550)은 2개 이상의 비트들(D0, D1) 및 2개 이상의 프리엠퍼시스 제어 신호들(PECS1, PECS2)에 기초하여 멀티 레벨 신호인 출력 데이터 신호(DS1)를 생성한다, 데이터 입출력 패드(580)는 출력 데이터 신호(DS1)를 출력할 수 있다.
상기 제1 에지가 검출된 경우에, 출력 데이터 신호(DS1)가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들(540, 550) 중 적어도 하나의 구동 강도를 변경하여 출력 데이터 신호(DS1)를 생성하고, 출력 데이터 신호(DS1)가 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지된다. 다시 말하면, 송신기(500)는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 수행할 수 있다.
에지 검출 로직(520)은 복수의 에지 검출 인에이블 신호들(EDEN)에 기초하여 출력 데이터 신호(DS1)에 포함되는 복수의 에지들 중 상기 제1 에지를 검출하도록 설정될 수 있다. 다시 말하면, 복수의 에지 검출 인에이블 신호들(EDEN)에 기초하여 상기 제1 및 제2 전압 레벨들이 결정될 수 있다. 일 실시예에서, 출력 데이터 신호(DS1)를 전송하는 채널의 특성에 기초하여 복수의 에지 검출 인에이블 신호들(EDEN)이 미리 설정되고 상기 제1 및 제2 전압 레벨들이 미리 결정될 수 있다. 다른 실시예에서, 출력 데이터 신호(DS1)를 전송하는 채널의 특성을 나타내고 외부로부터 수신되는 특성 데이터에 기초하여 복수의 에지 검출 인에이블 신호들(EDEN)이 실시간으로 설정되고 상기 제1 및 제2 전압 레벨들이 실시간으로 설정될 수 있다. 예를 들어, 도 18a 및 18b를 참조하여 후술하는 것처럼, 상기 특성 데이터는 수신 측의 아이 모니터 회로로부터 제공될 수 있다.
도 8의 예에서, 입력 데이터(DAT1)는 서로 다른 제1 비트(D0) 및 제2 비트(D1)를 포함하며, 멀티플렉서(510)는 4-위상 클럭 신호(CK_4P)에 기초하여 입력 데이터(DAT1)를 제1 비트(D0) 및 제2 비트(D1)로 분리할 수 있다. 2개 이상의 구동 경로들(540, 550)은 제1 비트(D0) 및 제1 프리엠퍼시스 제어 신호(PECS1)에 기초하여 동작하는 제1 구동 경로(540), 및 제2 비트(D1) 및 제2 프리엠퍼시스 제어 신호(PECS2)에 기초하여 동작하는 제2 구동 경로(550)를 포함할 수 있다. 출력 데이터 신호(DS1)는 도 7a 및 7b의 데이터 신호에 대응하며, 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있다.
일 실시예에서, 제1 비트(D0)는 입력 데이터(DAT1)의 LSB(least significant bit)이고, 제2 비트(D1)는 입력 데이터(DAT1)의 MSB(most significant bit)일 수 있다. 제1 구동 경로(540)는 LSB용 데이터 경로이고, 제2 구동 경로(550)는 MSB용 데이터 경로일 수 있다.
제1 구동 경로(540)는 제1 데이터 버퍼(541), 제1 구동 회로(543) 및 제1 프리엠퍼시스 구동 회로(545)를 포함할 수 있다. 제1 데이터 버퍼(541)는 제1 비트(D0)를 임시로 저장할 수 있다. 제1 구동 회로(543)는 제1 데이터 버퍼(541)의 출력에 기초하여 출력 데이터 신호(DS1)를 생성하기 위한 제1 구동 전류(I1)를 생성할 수 있다. 제1 프리엠퍼시스 구동 회로(545)는 제1 프리엠퍼시스 제어 신호(PECS1)에 기초하여 제1 구동 경로(540)의 제1 구동 강도를 증가시키는 제1 전류(IP1)를 생성할 수 있다.
제2 구동 경로(550)는 제2 데이터 버퍼(551), 제2 구동 회로(553), 제3 구동 회로(555) 및 제2 프리엠퍼시스 구동 회로(557)를 포함할 수 있다. 제2 데이터 버퍼(551)는 제2 비트(D1)를 임시로 저장할 수 있다. 제2 구동 회로(553)는 제2 데이터 버퍼(551)의 출력에 기초하여 출력 데이터 신호(DS1)를 생성하기 위한 제2 구동 전류(I2)를 생성할 수 있다. 제3 구동 회로(555)는 제2 데이터 버퍼(551)의 출력에 기초하여 출력 데이터 신호(DS1)를 생성하기 위한 제3 구동 전류(I3)를 생성할 수 있다. 제2 프리엠퍼시스 구동 회로(557)는 제2 프리엠퍼시스 제어 신호(PECS2)에 기초하여 제2 구동 경로(550)의 제2 구동 강도를 증가시키는 제2 전류(IP2)를 생성할 수 있다.
제2 및 제3 구동 회로들(553, 555)은 제2 데이터 버퍼(551)의 출력에 기초하여 동시에 활성화 또는 비활성화될 수 있다. MSB용 데이터 경로인 제2 구동 경로(550)는 LSB용 데이터 경로인 제1 구동 경로(540)에 비하여 큰 구동 능력을 가져야 하며, 따라서 동시에 활성화/비활성화되는 2개의 구동 회로들(553, 555)을 포함할 수 있다.
"프리엠퍼시스"란 이퀄라이징 동작의 일종으로서, 채널에서 발생하는 감쇠를 보상하기 위해 신호의 고주파 성분을 증폭시키는 것을 나타낼 수 있다. 일반적으로 프리엠퍼시스는 신호의 천이 후에 신호 진폭을 증가시키는 것을 의미하고, 신호의 고주파 성분을 증폭함으로써(예를 들어, 채널 손실로 인해 이들 성분의 열화를 보상하기 위해 고주파 성분의 에너지 함량을 증가시킴으로써) 달성되며, 이는 신호의 전체 진폭을 증가시킬 수 있다. 예를 들어, 신호의 고주파 성분은 원래의 신호에 반전 및 지연된 버전의 신호를 추가함으로써 신호의 천이 후에 증폭될 수 있다. 또한, 신호의 구동 강도란 신호의 전압 또는 전류를 나타내며, 예를 들어 프리엠퍼시스가 수행되는 경우에 신호의 구동 강도는 증가할 수 있다. 한편, 프리엠퍼시스를 예시로 본 발명의 실시예들에 따른 이퀄라이징 동작을 설명하였으나, 상기 이퀄라이징 동작은 이에 한정되지 않을 수 있다.
일 실시예에서, 도시하지는 않았으나, 데이터 버퍼들(541, 551)과 구동 회로들(543, 553, 555)의 사이 및/또는 에지 검출 로직(520)과 프리엠퍼시스 구동 회로들(545, 557)의 사이에는 적어도 하나의 프리 구동 회로(pre-driver circuit)가 배치될 수 있다. 상기 프리 구동 회로는 수신된 신호를 후단에 전달하기 전에 조절 또는 수정할 수 있으며, 예를 들어 수신된 신호를 변경하여 신호의 특성 또는 품질을 개선할 수 있다. 또한, 상기 프리 구동 회로는 추가적으로 선택기로서 동작할 수도 있다.
도 8에서는 구동 강도 증가를 위한 구성(530)이 제1 구동 경로(540)에 포함되는 1개의 프리엠퍼시스 구동 회로(545) 및 제2 구동 경로(550)에 포함되는 1개의 프리엠퍼시스 구동 회로(557)를 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 프리엠퍼시스 구동 회로들(545, 557)의 개수는 변경될 수 있다. 이와 유사하게, 구동 회로들(543, 553, 555)의 개수 또한 변경될 수 있고, 구동 회로들(543, 553, 555)의 개수와 프리엠퍼시스 구동 회로들(545, 557)의 개수는 같을 수도 있고 다를 수도 있다.
도 9는 도 8의 송신기에 포함되는 에지 검출 로직의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 에지 검출 로직(520)은 복수의 에지 검출 회로들(521, 522, 523, 524, 525, 526, 531, 532, 533, 534, 535, 536)을 포함할 수 있다.
에지 검출 회로들(521, 522, 523, 524, 525, 526)은 에지 검출 인에이블 신호들(EDEN_R1, EDEN_R2, EDEN_R3, EDEN_R4, EDEN_R5, EDEN_R6)에 기초하여 선택적으로 활성화되고, 활성화된 경우에 제1 및 제2 비트들(D0, D1)을 기초로 출력 데이터 신호(DS1)의 상승 에지를 검출하여 프리엠퍼시스 제어 신호들(PECS1, PECS2) 중 적어도 하나를 활성화시킬 수 있다. 예를 들어, 에지 검출 회로(521)는 에지 검출 인에이블 신호(EDEN_R1)를 기초로 활성화되어 출력 데이터 신호(DS1)가 가장 낮은 제1 전압 레벨(VL11)에서 가장 높은 제4 전압 레벨(VL41)로 천이하는 상승 에지(즉, '00'->'11')를 검출하며, 프리엠퍼시스 제어 신호들(PECS1, PECS2) 모두를 활성화시킬 수 있다.
에지 검출 회로들(531, 532, 533, 534, 535, 536)은 에지 검출 인에이블 신호들(EDEN_F1, EDEN_F2, EDEN_F3, EDEN_F4, EDEN_F5, EDEN_F6)에 기초하여 선택적으로 활성화되고, 활성화된 경우에 제1 및 제2 비트들(D0, D1)을 기초로 출력 데이터 신호(DS1)의 하강 에지를 검출하여 프리엠퍼시스 제어 신호들(PECS1, PECS2) 중 적어도 하나를 활성화시킬 수 있다. 예를 들어, 에지 검출 회로(531)는 에지 검출 인에이블 신호(EDEN_F1)를 기초로 활성화되어 출력 데이터 신호(DS1)가 제4 전압 레벨(VL41)에서 제1 전압 레벨(VL11)로 천이하는 하강 에지(즉, '11'->'00')를 검출하며, 프리엠퍼시스 제어 신호들(PECS1, PECS2) 모두를 활성화시킬 수 있다.
일 실시예에서, 가장 낮은 전압 레벨(즉, VL11) 및 가장 높은 전압 레벨(즉, VL41) 중 하나에서 다른 하나로 천이되는 경우에는 2개의 프리엠퍼시스 제어 신호들(PECS1, PECS2) 모두가 활성화되고, 그 밖의 경우에는 1개의 프리엠퍼시스 제어 신호(PECS1 또는 PECS2)만이 활성화될 수 있다.
도 10a 및 10b는 도 9의 에지 검출 로직에 포함되는 에지 검출 회로의 예들을 나타내는 블록도들이다.
도 10a를 참조하면, 에지 검출 로직(521)은 NOR 게이트(611), AND 게이트(613), 지연 회로(615) 및 멀티플렉서(617)를 포함할 수 있다.
NOR 게이트(611)는 제1 및 제2 비트들(D0, D1)에 대한 NOR 연산을 수행할 수 있다. AND 게이트(613)는 제1 및 제2 비트들(D0, D1)에 대한 AND 연산을 수행할 수 있다. 지연 회로(615)는 NOR 게이트(611)의 출력을 지연시킬 수 있다. 멀티플렉서(617)는 에지 검출 인에이블 신호(EDEN_R1)에 기초하여 지연 회로(615)의 출력 및 AND 게이트(613)의 출력 중 하나를 제1 및 제2 프리앰퍼시스 제어 신호들(PECS1, PECS2)로 출력할 수 있다. 예를 들어, 멀티플렉서(617)는 에지 검출 인에이블 신호(EDEN_R1)가 활성화된 경우에 지연 회로(615)의 출력을 출력하고, 에지 검출 인에이블 신호(EDEN_R1)가 비활성화된 경우에 AND 게이트(613)의 출력을 출력할 수 있다. 또한, 멀티플렉서(617)는 에지 검출 인에이블 신호(EDEN_R1)가 활성화된 경우 및 출력 데이터 신호(DS1)가 제1 전압 레벨(VL11)에서 제4 전압 레벨(VL41)로 천이하는 상승 에지가 검출된 경우에 제1 및 제2 프리앰퍼시스 제어 신호들(PECS1, PECS2)을 활성화시킬 수 있다.
도 10b를 참조하면, 에지 검출 로직(524)은 NOR 게이트(621), AND 게이트(623), 지연 회로(625) 및 멀티플렉서(627)를 포함할 수 있다. 이하 도 10a와 중복되는 설명은 생략한다.
NOR 게이트(621) 및 지연 회로(625)는 도 10a의 NOR 게이트(611) 및 지연 회로(615)와 각각 실질적으로 동일할 수 있다. AND 게이트(623)는 제1 비트(D0)의 반전 비트 및 제2 비트(D1)에 대한 AND 연산을 수행할 수 있다. 멀티플렉서(627)는 에지 검출 인에이블 신호(EDEN_R4)에 기초하여 지연 회로(625)의 출력 및 AND 게이트(623)의 출력 중 하나를 제2 프리앰퍼시스 제어 신호(PECS2)로 출력할 수 있다. 예를 들어, 멀티플렉서(627)는 에지 검출 인에이블 신호(EDEN_R4)가 활성화된 경우 및 출력 데이터 신호(DS1)가 제2 전압 레벨(VL21)에서 제4 전압 레벨(VL41)로 천이하는 상승 에지가 검출된 경우에 제2 프리앰퍼시스 제어 신호(PECS2)를 활성화시킬 수 있다. 이 경우, 제1 프리앰퍼시스 제어 신호(PECS1)는 항상 비활성화될 수 있다.
상세하게 도시하지는 않았으나, 나머지 에지 검출 회로들(522, 523, 525, 526, 531, 532, 533, 534, 535, 536) 또한 대응하는 에지를 검출하도록 구현되며, 도 10a 및 10b와 유사한 구조를 가질 수 있다.
도 11a, 11b, 11c, 11d, 11e 및 12는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 11a, 11b, 11c, 11d 및 11e는 도 7b의 A부분을 확대한 도면들이며, 좌측은 본 발명의 실시예들이 적용되지 않은 경우를 나타내고 우측은 본 발명의 실시예들에 따른 선택적 이퀄라이징 동작이 적용된 경우를 나타낸다.
도 11a를 참조하면, 좌측의 경우에는 모든 에지들이 동일한 천이 시간(TT1, TT2)을 가질 수 있다. 우측의 경우에는 에지 검출 회로(521)가 활성화되고, 제1 전압 레벨(VL11)에서 제4 전압 레벨(VL41)로 천이하는 상승 에지(즉, '00'->'11')의 기울기가 증가하고 천이 시간이 TT1에서 TT11로 감소할 수 있다. 이에 따라, 아이(EYE31)의 지터 특성이 JT_HO에서 JT_H1로 개선될 수 있다.
도 11b를 참조하면, 도 11a의 우측의 경우와 비교하여 도 11b의 우측의 경우에는, 에지 검출 회로(527)가 추가적으로 활성화되고, 제4 전압 레벨(VL41)에서 제1 전압 레벨(VL11)로의 하강 에지(즉, '11'->'00')의 기울기 및 천이 시간이 추가적으로 증가 및 감소할 수 있다. 이에 따라, 아이(EYE11)의 지터 특성이 JT_LO에서 JT_L2로 추가적으로 개선될 수 있다.
도 11c를 참조하면, 도 11b의 우측의 경우와 비교하여 도 11c의 우측의 경우에는, 에지 검출 회로들(522, 532)이 추가적으로 활성화되고, 제1 전압 레벨(VL11)에서 제3 전압 레벨(VL31)로의 상승 에지(즉, '00'->'10') 및 제4 전압 레벨(VL41)에서 제2 전압 레벨(VL21)로의 하강 에지(즉, '11'->'01')의 기울기 및 천이 시간이 추가적으로 증가 및 감소할 수 있다. 이에 따라, 아이(EYE21)의 지터 특성(JT3)이 JT_MO에서 JT_M3으로 추가적으로 개선될 수 있다.
도 11d를 참조하면, 도 11c의 우측의 경우와 비교하여 도 11d의 우측의 경우에는, 에지 검출 회로들(523, 524, 525, 533, 534, 535)이 추가적으로 활성화되고, 제1 전압 레벨(VL11)에서 제2 전압 레벨(VL21)로의 상승 에지(즉, '00'->'01'), 제2 전압 레벨(VL21)에서 제3 및 제4 전압 레벨들(VL31, VL41)로의 상승 에지들(즉, '01'->'10', '11'), 제4 전압 레벨(VL41)에서 제3 전압 레벨(VL31)로의 하강 에지(즉, '11'->'10') 및 제3 전압 레벨(VL31)에서 제1 및 제2 전압 레벨들(VL11, VL21)로의 하강 에지들(즉, '10'->'00', '01')의 기울기 및 천이 시간이 추가적으로 증가 및 감소할 수 있다. 이에 따라, 아이들(EYE11, EYE31)의 지터 특성이 JT_L4 및 JT_H4로 추가적으로 개선될 수 있다.
도 11e를 참조하면, 도 11e의 우측의 경우에는, 모든 에지 검출 회로들(521~526, 531~536)이 활성화되고, 모든 상승 및 하강 에지들의 기울기 및 천이 시간이 추가적으로 증가 및 감소할 수 있다. 이에 따라, 모든 아이들(EYE11, EYE21, EYE31)의 지터 특성이 JTO에서 JT5로 개선될 수 있다.
도 12를 참조하면, 도 11a, 11b, 11c, 11d 및 11e의 우측의 경우를 각각 CASE1, CASE2, CASE3, CASE4 및 CASE5로 도 7c의 그래프에 표시하고 있다. 상술한 것처럼, 전력 소모 및 채널의 특성을 고려하여 이퀄라이징 동작의 수행 대상 및 개수를 설정할 수 있다.
도 13은 도 1의 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계의 일 예를 나타내는 순서도이다. 이하 도 2와 중복되는 설명은 생략한다.
도 1 및 13을 참조하면, 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하는데 있어서(단계 S200), 단계 S210, S230, S240 및 S250은 도 2의 단계 S210, S230, S240 및 S250과 각각 실질적으로 동일할 수 있다.
상기 출력 데이터 신호에 대한 2개 이상의 타겟 에지들 중 하나가 검출된 경우에(단계 S225: 예), 2개 이상의 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시키고(단계 S230), 상기 출력 데이터 신호의 상기 검출된 타겟 에지에 대한 천이 시간이 감소하도록 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 증가시킬 수 있다(단계 S240).
도 2의 예는 1개의 에지에 대해서만 상기 이퀄라이징 동작을 수행하는 도 11a에 대응하고, 도 13의 예는 2개 이상의 에지들에 대해서 상기 이퀄라이징 동작을 수행하는 도 11b, 11c, 11d 및 11e에 대응할 수 있다.
도 14는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면이다. 이하 도 7b와 중복되는 설명은 생략한다.
도 14를 참조하면, 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82) 및 제1, 제2, 제3, 제4, 제5, 제6 및 제7 아이들(EYE12, EYE22, EYE32, EYE42, EYE52, EYE62, EYE72)을 예시하고 있다. 상술한 것처럼, 아이 특성에 영향을 주는 일부 에지들에 대해서만 이퀄라이징 동작을 선택적으로 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 15를 참조하면, 송신기(700)는 멀티플렉서(710), 에지 검출 로직(720) 및 2개 이상의 구동 경로들(740, 750, 760)을 포함하며, 데이터 입출력 패드(780)를 더 포함할 수 있다. 멀티플렉서(710), 에지 검출 로직(720), 구동 경로들(740, 750, 760) 및 데이터 입출력 패드(780)는 각각 도 8의 멀티플렉서(510), 에지 검출 로직(520), 구동 경로들(540, 550) 및 데이터 입출력 패드(580)에 대응할 수 있다.
도 15의 예에서, 입력 데이터(DAT2)는 서로 다른 제1 비트(D0), 제2 비트(D1) 및 제3 비트(D2)를 포함하며, 멀티플렉서(710)는 8-위상 클럭 신호(CK_8P)에 기초하여 입력 데이터(DAT2)를 제1, 제2 및 제3 비트들(D0, D1, D2)로 분리할 수 있다. 구동 경로들(740, 750, 760)은 제1 비트(D0) 및 제1 프리엠퍼시스 제어 신호(PECS1)에 기초하여 동작하는 제1 구동 경로(740), 제2 비트(D1) 및 제2 프리엠퍼시스 제어 신호(PECS2)에 기초하여 동작하는 제2 구동 경로(750), 및 제3 비트(D2) 및 제3 프리엠퍼시스 제어 신호(PECS3)에 기초하여 동작하는 제3 구동 경로(760)를 포함할 수 있다. 출력 데이터 신호(DS2)는 도 14의 데이터 신호에 대응하며, 서로 다른 제1 내지 제8 전압 레벨들(VL12~ VL82) 중 하나를 가질 수 있다.
일 실시예에서, 제1 비트(D0)는 입력 데이터(DAT2)의 LSB이고, 제2 비트(D1)는 입력 데이터(DAT2)의 CSB(central significant bit)이며, 제3 비트(D2)는 입력 데이터(DAT2)의 MSB일 수 있다.
제1 구동 경로(740)는 제1 데이터 버퍼(741), 제1 구동 회로(743) 및 제1 프리엠퍼시스 구동 회로(745)를 포함할 수 있다. 제2 구동 경로(750)는 제2 데이터 버퍼(751), 제2 및 제3 구동 회로들(753, 755), 및 제2 프리엠퍼시스 구동 회로(757)를 포함할 수 있다. 제3 구동 경로(760)는 제3 데이터 버퍼(761), 제4, 제5, 제6 및 제7 구동 회로들(763, 765, 767, 769), 및 제3 프리엠퍼시스 구동 회로(771)를 포함할 수 있다. 데이터 버퍼들(741, 751, 761)의 동작, 구동 회로들(743, 753, 755, 763, 765, 767, 769)의 구동 전류(I1, I2, I3, I4, I5, I6, I7) 생성 동작, 및 프리엠퍼시스 구동 회로들(745, 757, 771)의 전류(IP1, IP2, IP3) 생성 동작은 도 8을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
도 15에서는 구동 강도 증가를 위한 구성(730)이 구동 경로들(740, 750, 760)에 포함되는 프리엠퍼시스 구동 회로들(745, 757, 771)을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
도 16 및 17은 본 발명의 실시예들에 따른 데이터 전송 방법을 나타내는 순서도들이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 데이터 전송 방법에서, 제1 입력 데이터에 기초하여 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하고(단계 S1100), 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하며(단계 S1200), 제1 채널 및 제2 채널을 통해 상기 제1 출력 데이터 신호 및 상기 제2 출력 데이터 신호를 전송한다(단계 S1300).
도 17을 참조하면, 본 발명의 실시예들에 따른 데이터 전송 방법에서, 단계 S1100 및 S1200은 각각 도 16의 단계 S1100 및 S1200과 실질적으로 동일할 수 있다. 제N 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제N 출력 데이터 신호를 생성하며(단계 S1400), 제1 내지 제N 채널들을 통해 상기 제1 내지 제N 출력 데이터 신호들을 전송한다(단계 S1500).
단계 S1100, S1200 및 S1400은 각각 도 1 내지 15를 참조하여 상술한 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 기초하여 수행될 수 있다.
일 실시예에서, 도 16의 상기 제1 및 제2 채널들의 특성 및 도 17의 상기 제1 내지 제N 채널들의 특성은 동일할 수 있다. 예를 들어, 상기 출력 데이터 신호들은 모두 동일한 파형들(예를 들어, 도 11a 내지 11e의 파형들 중 하나)을 가질 수 있다.
다른 실시예에서, 도 16의 상기 제1 및 제2 채널들의 특성 및 도 17의 상기 제1 내지 제N 채널들의 특성은 서로 다를 수 있다. 예를 들어, 상기 출력 데이터 신호들은 채널 별 특성을 고려하여 서로 다른 파형들(예를 들어, 도 11a 내지 11e의 파형들 중 서로 다른 파형들)을 가질 수 있다.
일 실시예에서, 도 16 및 17의 데이터 전송 방법은 본 발명의 실시예들에 따른 메모리 시스템에 의해 수행될 수 있다. 예를 들어, 도 4a를 참조하여 상술한 것처럼 상기 출력 데이터 신호들은 메모리 컨트롤러(21)에 의해(즉, 송신기들(25a, 25b, 25c)에 의해) 생성될 수 있다. 다른 예에서, 도 4b를 참조하여 상술한 것처럼, 상기 출력 데이터 신호들은 메모리 장치(41)에 의해(즉, 송신기들(45a, 45b, 45c)에 의해) 생성될 수 있다.
도 18a 및 18b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다. 이하 도 4a 및 4b와 중복되는 설명은 생략한다.
도 18a를 참조하면, 메모리 시스템(12)은 메모리 컨트롤러(22), 메모리 장치(42) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 장치(42) 및 메모리 컨트롤러(22)가 아이 모니터 회로(51a) 및 인에이블 신호 생성 회로(53a)를 더 포함하는 것을 제외하면, 메모리 시스템(12)은 도 4a의 메모리 시스템(11)과 실질적으로 동일할 수 있다.
아이 모니터 회로(51a)는 채널들(31a, 31b, 31c)과 연결되고, 수신되는 출력 데이터 신호들(DS11, DS21, DS31)에 기초하여 채널들(31a, 31b, 31c)의 특성을 나타내는 특성 데이터(CDAT1)를 생성할 수 있다. 인에이블 신호 생성 회로(53a)는 특성 데이터(CDAT1)에 기초하여 에지 검출 인에이블 신호들(EDEN)을 생성할 수 있다. 채널들(31a, 31b, 31c)의 특성에 기초하여 어떠한 에지에 대해 이퀄라이징 동작을 수행할지를 실시간으로 결정할 수 있다.
도 18b를 참조하면, 메모리 시스템(13)은 메모리 컨트롤러(23), 메모리 장치(43) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(23) 및 메모리 장치(43)가 각각 특성 데이터(CDAT2)를 생성하는 아이 모니터 회로(51b) 및 인에이블 신호 생성 회로(53b)를 더 포함하는 것을 제외하면, 메모리 시스템(13)은 도 4b의 메모리 시스템(11)과 실질적으로 동일할 수 있다. 아이 모니터 회로(51b) 및 인에이블 신호 생성 회로(53b)는 각각 도 18a의 아이 모니터 회로(51a) 및 인에이블 신호 생성 회로(53a)와 실질적으로 동일할 수 있다.
실시예에 따라서, 아이 모니터 회로(51a, 51b) 및 인에이블 신호 생성 회로(53a, 53b)는 채널마다 구비될 수도 있고, 메모리 컨트롤러 및 메모리 장치의 외부에 배치될 수도 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 장치들(1334) 및 메모리 장치들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 시스템(1330)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법을 수행할 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 20을 참조하면, 통신 시스템(2000)은 제1 통신 장치(2100), 제2 통신 장치(2200) 및 채널(2300)을 포함한다.
제1 통신 장치(2100)는 제1 송신기(2110) 및 제1 수신기(2120)를 포함한다. 제2 통신 장치(2200)는 제2 송신기(2210) 및 제2 수신기(2220)를 포함한다. 제1 송신기(2110) 및 제1 수신기(2120)와 제2 송신기(2210) 및 제2 수신기(2220)는 채널(2300)을 통해 연결된다. 실시예에 따라서, 제1 및 제2 통신 장치들(2100, 2200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
송신기들(2110, 2210)은 본 발명의 실시예들에 따른 송신기이며, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법을 수행할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법으로서,
    2개 이상의 비트들을 포함하는 입력 데이터를 수신하는 단계;
    상기 2개 이상의 비트들에 기초하여, 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하는 단계; 및
    상기 출력 데이터 신호의 상기 제1 천이 시간은 변경되고 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되도록, 상기 멀티 레벨 신호인 상기 출력 데이터 신호를 생성하는 단계를 포함하는 멀티 레벨 신호 생성 방법.
  2. 제 1 항에 있어서, 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하는 단계는,
    상기 입력 데이터를 상기 2개 이상의 비트들로 분리하는 단계;
    상기 2개 이상의 비트들에 기초하여 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는 제1 에지(edge)가 검출되는지 판단하는 단계;
    상기 제1 에지가 검출된 경우에, 상기 제1 천이 시간이 감소하도록 상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 증가시키는 단계를 포함하는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  3. 제 2 항에 있어서,
    상기 2개 이상의 구동 경로들 각각은, 프리엠퍼시스(pre-emphasis) 제어 신호에 기초하여 동작하는 프리엠퍼시스 구동 회로를 포함하고,
    상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하는 단계는,
    상기 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  4. 제 2 항에 있어서,
    상기 제1 천이 시간이 감소함에 따라 상기 제1 천이 시간과 상기 제2 천이 시간은 서로 달라지는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  5. 제 1 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하고,
    상기 2개 이상의 구동 경로들은 상기 제1 비트에 기초하여 동작하는 제1 구동 경로 및 상기 제2 비트에 기초하여 동작하는 제2 구동 경로를 포함하며,
    상기 출력 데이터 신호는 서로 다른 상기 제1 전압 레벨, 상기 제2 전압 레벨, 상기 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  6. 제 5 항에 있어서,
    상기 제1 전압 레벨은 가장 낮은 전압 레벨이고, 상기 제2 전압 레벨은 가장 높은 전압 레벨이며,
    상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하기 위해, 상기 제1 구동 경로에 인가되는 제1 프리엠퍼시스 제어 신호를 활성화하여 상기 제1 구동 경로의 제1 구동 강도를 증가시키고, 상기 제2 구동 경로에 인가되는 제2 프리엠퍼시스 제어 신호를 활성화하여 상기 제2 구동 경로의 제2 구동 강도를 증가시키는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  7. 제 5 항에 있어서,
    상기 제1 및 제2 전압 레벨들은 가장 낮은 전압 레벨 및 가장 높은 전압 레벨이 아니며,
    상기 2개 이상의 구동 경로들 중 적어도 하나의 상기 구동 강도를 변경하기 위해, 상기 제1 구동 경로에 인가되는 제1 프리엠퍼시스 제어 신호를 활성화하여 상기 제1 구동 경로의 제1 구동 강도를 증가시키거나, 상기 제2 구동 경로에 인가되는 제2 프리엠퍼시스 제어 신호를 활성화하여 상기 제2 구동 경로의 제2 구동 강도를 증가시키는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  8. 제 5 항에 있어서,
    상기 제1 비트는 상기 입력 데이터의 LSB(least significant bit)이고, 상기 제2 비트는 상기 입력 데이터의 MSB(most significant bit)인 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  9. 제 1 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트, 제2 비트 및 제3 비트를 포함하고,
    상기 2개 이상의 구동 경로들은 상기 제1 비트에 기초하여 동작하는 제1 구동 경로, 상기 제2 비트에 기초하여 동작하는 제2 구동 경로 및 상기 제3 비트에 기초하여 동작하는 제3 구동 경로를 포함하며,
    상기 출력 데이터 신호는 서로 다른 상기 제1 전압 레벨, 상기 제2 전압 레벨, 상기 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨 중 하나를 가지는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  10. 제 1 항에 있어서,
    상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 및 제3 전압 레벨들과 다른 제4 전압 레벨로 천이하는데 소요되는 제3 천이 시간 또한 변경되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 전압 레벨들은 상기 출력 데이터 신호를 전송하는 채널의 특성에 기초하여 미리 결정되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 전압 레벨들은 상기 출력 데이터 신호를 전송하는 채널의 특성을 나타내고 외부로부터 수신되는 특성 데이터에 기초하여 실시간으로 결정되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  13. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용한 데이터 전송 방법으로서,
    제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 단계;
    제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 단계; 및
    서로 다른 제1 채널 및 제2 채널을 통해 상기 제1 출력 데이터 신호 및 상기 제2 출력 데이터 신호를 전송하는 단계를 포함하고,
    상기 제1 출력 데이터 신호를 생성하는 단계는,
    2개 이상의 비트들을 포함하는 상기 제1 입력 데이터를 수신하는 단계;
    상기 제1 입력 데이터에 포함되는 상기 2개 이상의 비트들에 기초하여, 상기 제1 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하는 단계; 및
    상기 제1 출력 데이터 신호의 상기 제1 천이 시간은 변경되고 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되도록, 상기 제1 출력 데이터 신호를 생성하는 단계를 포함하는 데이터 전송 방법.
  14. 제 13 항에 있어서, 상기 제2 출력 데이터 신호를 생성하는 단계는,
    2개 이상의 비트들을 포함하는 상기 제2 입력 데이터를 수신하는 단계;
    상기 제2 입력 데이터에 포함되는 상기 2개 이상의 비트들에 기초하여, 상기 제2 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제3 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계; 및
    상기 제2 출력 데이터 신호의 상기 제3 천이 시간은 변경되고 상기 제1 전압 레벨에서 상기 제3 전압 레벨로 천이하는데 소요되는 제4 천이 시간은 유지되도록, 상기 제2 출력 데이터 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  15. 제 13 항에 있어서, 상기 제2 출력 데이터 신호를 생성하는 단계는,
    2개 이상의 비트들을 포함하는 상기 제2 입력 데이터를 수신하는 단계;
    상기 제2 입력 데이터에 포함되는 상기 2개 이상의 비트들에 기초하여, 상기 제2 출력 데이터 신호가 상기 제1 전압 레벨과 다른 제4 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제3 천이 시간이 변경되도록, 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도를 변경하는 단계; 및
    상기 제2 출력 데이터 신호의 상기 제3 천이 시간은 변경되고 상기 제4 전압 레벨에서 상기 제3 전압 레벨로 천이하는데 소요되는 제4 천이 시간은 유지되도록, 상기 제2 출력 데이터 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  16. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기로서,
    2개 이상의 비트들을 포함하는 입력 데이터를 수신하고, 상기 입력 데이터를 상기 2개 이상의 비트들로 분리하는 멀티플렉서;
    상기 2개 이상의 비트들에 기초하여 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는 제1 에지(edge)를 검출하고, 상기 제1 에지가 검출된 경우에 2개 이상의 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시키는 에지 검출 로직; 및
    상기 2개 이상의 비트들 및 상기 2개 이상의 프리엠퍼시스 제어 신호들에 기초하여 상기 멀티 레벨 신호인 상기 출력 데이터 신호를 생성하는 2개 이상의 구동 경로들을 포함하고,
    상기 제1 에지가 검출된 경우에, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록 상기 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하여 상기 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되는 송신기.
  17. 제 16 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하고,
    상기 2개 이상의 구동 경로들은 상기 제1 비트 및 제1 프리엠퍼시스 제어 신호에 기초하여 동작하는 제1 구동 경로 및 상기 제2 비트 및 제2 프리엠퍼시스 제어 신호에 기초하여 동작하는 제2 구동 경로를 포함하며,
    상기 출력 데이터 신호는 서로 다른 상기 제1 전압 레벨, 상기 제2 전압 레벨, 상기 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 것을 특징으로 하는 송신기.
  18. 제 17 항에 있어서,
    상기 제1 전압 레벨은 가장 낮은 전압 레벨이고, 상기 제2 전압 레벨은 가장 높은 전압 레벨이며,
    상기 에지 검출 로직은 제1 에지 검출 인에이블 신호를 기초로 활성화되어 상기 제1 에지를 검출하는 제1 에지 검출 회로를 포함하는 것을 특징으로 하는 송신기.
  19. 제 18 항에 있어서, 상기 제1 에지 검출 회로는,
    상기 제1 및 제2 비트들에 대한 NOR 연산을 수행하는 NOR 게이트;
    상기 제1 및 제2 비트들에 대한 AND 연산을 수행하는 AND 게이트;
    상기 NOR 게이트의 출력을 지연시키는 제1 지연 회로; 및
    상기 제1 에지 검출 인에이블 신호에 기초하여 상기 지연 회로의 출력 및 상기 AND 게이트의 출력 중 하나를 상기 제1 및 제2 프리앰퍼시스 제어 신호들로 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 송신기.
  20. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템으로서,
    제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기 및 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기를 포함하는 메모리 컨트롤러;
    상기 제1 출력 데이터 신호를 수신하는 제1 수신기 및 상기 제2 출력 데이터 신호를 수신하는 제2 수신기를 포함하는 메모리 장치; 및
    상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결하는 제1 및 제2 채널들을 포함하고,
    상기 제1 송신기는,
    2개 이상의 비트들을 포함하는 상기 제1 입력 데이터를 수신하고, 상기 제1 입력 데이터를 상기 2개 이상의 비트들로 분리하는 멀티플렉서;
    상기 2개 이상의 비트들에 기초하여 상기 제1 출력 데이터 신호가 제1 전압 레벨에서 제2 전압 레벨로 천이하는 제1 에지(edge)를 검출하고, 상기 제1 에지가 검출된 경우에 2개 이상의 프리엠퍼시스 제어 신호들 중 적어도 하나를 활성화시키는 에지 검출 로직; 및
    상기 2개 이상의 비트들 및 상기 2개 이상의 프리엠퍼시스 제어 신호들에 기초하여 상기 제1 출력 데이터 신호를 생성하는 2개 이상의 구동 경로들을 포함하며,
    상기 제1 에지가 검출된 경우에, 상기 제1 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이하는데 소요되는 제1 천이 시간이 변경되도록, 상기 2개 이상의 구동 경로들 중 적어도 하나의 구동 강도(drive strength)를 변경하여 상기 제1 출력 데이터 신호를 생성하고, 상기 제1 출력 데이터 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨과 다른 제3 전압 레벨로 천이하는데 소요되는 제2 천이 시간은 유지되는 메모리 시스템.
KR1020200105470A 2020-08-21 2020-08-21 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템 KR20220023567A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200105470A KR20220023567A (ko) 2020-08-21 2020-08-21 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템
EP21172784.7A EP3958260A1 (en) 2020-08-21 2021-05-07 Method of generating a multi-level signal using selective equalization and method of transmitting data using the same
US17/321,678 US20220059156A1 (en) 2020-08-21 2021-05-17 Method of generating a multi-level signal using selective equalization, method of transmitting data using the same, and transmitter and memory system performing the same
CN202110891702.3A CN114078554A (zh) 2020-08-21 2021-08-04 生成多电平信号的方法和基于多电平信号发送数据的方法
US18/449,066 US20230395133A1 (en) 2020-08-21 2023-08-14 Method of generating a multi-level signal using selective equalization, method of transmitting data using the same, and transmitter and memory system performing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200105470A KR20220023567A (ko) 2020-08-21 2020-08-21 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20220023567A true KR20220023567A (ko) 2022-03-02

Family

ID=75870504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200105470A KR20220023567A (ko) 2020-08-21 2020-08-21 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템

Country Status (4)

Country Link
US (2) US20220059156A1 (ko)
EP (1) EP3958260A1 (ko)
KR (1) KR20220023567A (ko)
CN (1) CN114078554A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220086904A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 데이터 전송 방법 및 데이터 전송 장치
KR20220086948A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 기준 전압 트레이닝을 수행하는 수신기 및 이를 포함하는 메모리 시스템
US11394589B1 (en) * 2021-05-17 2022-07-19 Micron Technology, Inc. Techniques for communicating multi-level signals

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10289600B2 (en) * 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9049075B2 (en) * 2013-08-21 2015-06-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Adaptive modal PAM2/PAM4 in-phase (I) quadrature (Q) phase detector for a receiver
US10530617B2 (en) * 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10887137B2 (en) * 2019-03-15 2021-01-05 Rambus Inc. Edge enhancement for signal transmitter

Also Published As

Publication number Publication date
EP3958260A1 (en) 2022-02-23
CN114078554A (zh) 2022-02-22
US20230395133A1 (en) 2023-12-07
US20220059156A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
KR102449725B1 (ko) 판정 궤환 등화기
KR20220023567A (ko) 선택적 이퀄라이징을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템
US10785067B2 (en) Analog multiplexing scheme for decision feedback equalizers
KR20220099251A (ko) 멀티 레벨 신호 수신을 위한 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법
EP3958269A1 (en) Method of generating a multi-level signal using a selective level change, and transmitter performing the same
EP3965104A1 (en) Memory devices configured to generate pulse amplitude modulation-based dq signals, memory controllers, and memory systems including the memory devices and the memory controllers
US11587609B2 (en) Multi-level signal receivers and memory systems including the same
US10373659B2 (en) Voltage reference computations for memory decision feedback equalizers
US20190280907A1 (en) Memory decision feedback equalizer bias level generation
US11804992B2 (en) Asymetric decision feedback equalization
KR20220028694A (ko) 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
KR20220144481A (ko) 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치
KR20220034561A (ko) 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템
EP4170657A1 (en) Receiver for receiving multi-level signal
US11996162B2 (en) Synchronous input buffer enable for DFE operation
US11855812B2 (en) Hybrid loop unrolled decision feedback equalizer architecture
EP4163915A1 (en) Receiver with pipeline structure for receiving multi-level signal and memory device including the same

Legal Events

Date Code Title Description
A201 Request for examination