TWI417736B - 用於控制高速雙向通訊之系統 - Google Patents

Description

用於控制高速雙向通訊之系統

本發明係關於通訊鏈路(communication link)，且詳言之，係關於經由雙向鏈路(bidirectional link)控制主裝置(master device)和子裝置(slave device)之間之通訊。

許多系統使用習知的高速雙向訊號方案(signaling scheme)，其中控制經由通道發送的訊號之振幅和相位之工作可均等劃分於通訊鏈路之各端之間。於此種系統中，鏈路之控制可以是對稱的，使得於鏈路之各端之發送器和接收器可包含非常相似之功能。

此種系統的例子可以是記憶體系統，其中可以有複雜的主裝置(例如，記憶體控制器)和較簡單的子裝置(譬如記憶體裝置)。當傳輸至子裝置時雙向裝置傳輸將對應於寫入資料，而當從子裝置傳輸時雙向裝置傳輸將對應於讀取資料。

欲讓傳輸以高資料率產生，可在雙向資料匯流排之各端之接收器中實作時脈相位恢復功能(clock phase recover function)。對於具有明顯高頻損失或反射之通道，可將通道等化以防止資料眼閉合(data eye closure)受到符號間干擾(inter－symbol interference；ISI)之影響。此外，具有高資料傳輸率之鏈路可能有明顯可能性之位元錯誤發生。因此，典型地實作錯誤偵測機構。如上所述，這些功能可在鏈路之二端以習知之方式實作。然而，希望簡化子裝置同時維持控制行進於二個方向之資料波形之類比性質。

本說明書揭示用於控制主裝置和子裝置之間之高速雙向通訊之系統和方法之各種實施例。於一個實施例中，該系統包含例如記憶體裝置之子裝置，例如，該子裝置耦接於譬如記憶體控制器之主裝置。該主裝置可組構成控制該主裝置和該子裝置之間之資料傳輸。主裝置可組構成提供一個或多個時脈訊號(clock signal)至子裝置，且於初始化模式期間，該主裝置可修正該一個或多個時脈訊號之相位調準(phase alignment)。再者，主裝置可根據接收自該子裝置之資訊而接續地修正從該主裝置傳送來之資料之相位調準。

於一個特定的實作中，主裝置包含接收器相位調整電路，該接收器相位調整電路於由該主裝置所執行之各讀取操作期間可取決於接收自該子裝置之資料而適配地修正該主裝置之接收器取樣時脈之相位調準。

於另一個特定的實作中，於正常操作期間，該主裝置可取決於接收自該子裝置之計算之資料錯誤率而適配地修正由該主裝置經由複數個雙向資料路徑所傳送之資料之相位調準。例如，主裝置可傳送預定的圖樣(pattern)至子裝置並調整朝一個方向之傳送資料之相位調準，直到完成實質50%計算之轉變錯誤率(transition error rate)為止。此外，主裝置可接續地以實質相等於資料位元週期(data bit period)之一半之量，其可對應於各資料位元之中間，調整朝另一個方向之傳送資料之相位調準。

茲參照第1圖，顯示包含雙向資料傳輸之非對稱控制之系統之一個實施例的方塊圖。系統10包含經由複數個訊號路徑和連接器150耦接至子裝置110A至110n之主控制器100。如所示，訊號路徑包含雙向(bidr)資料路徑114、命令路徑116、和循環冗餘碼(cyclic redundancy code；CRC)資訊路徑112、和時脈118。應注意的是子裝置110n意味著說明可使用任何數目之子裝置。亦應注意的是包含具有數目和字母之參考指示之組件可僅用數字參考。例如，子裝置110A於適當時可稱之為子裝置110。

於例示的實施例中，主控制器100包括控制單元101，該控制單元101耦接到傳送單元102、接收單元104、和時脈單元106。於一個實作中，系統10可以是記憶體子系統之例子。如此情況，例如，主控制器100可以是記憶體控制器而子裝置110A至110n可以是譬如於記憶體裝置之動態隨機存取記憶體(DRAM)族中之記憶體裝置。如此情況，連接器150可以是“指狀(finger)”連接器，如可發現在包含了譬如子裝置110之複數個記憶體裝置之記憶體模組上。然而，應注意的是，一般而言，系統10可表示使用雙向資料路徑之任何類型之系統。

於一個實施例中，命令路徑116可經由單端訊號路徑輸送位址和控制資訊。雙向資料路徑114可經由雙向單端訊號路徑於二個方向輸送資料。雙向資料路徑114可包含許多的8位元(位元組寬)資料路徑。例如，全部資料路徑可以是64位元寬，但是全部資料路徑可以分成位元組大小(byte－sized)的部分。應注意的是全部資料路徑可包含任何數目之資料位元，並被分成不同的大小部分。CRC路徑112可經由單向的單端訊號路徑輸送CRC資訊從子裝置110至主控制器100。於一個實施例中，CRC路徑112可包含二個訊號路徑以輸送二個CRC位元，但可使用任何數目之訊號路徑和位元。此外，時脈路徑118可輸送時脈訊號0、1、2和3至個子裝置110。於一個實作中，時脈訊號0、1、2和3之每一個可輸送作為不同的訊號對。

於高資料率時子裝置110或主控制器100接收位元錯誤的或然率是顯著的。因此，可能需要用錯誤偵測碼來保護傳輸，該錯誤偵測碼將積極地偵測在受保護的區塊內的多個位元錯誤。於一個實施例中，CRC碼可用來保護此種多位元錯誤偵測。詳言之，如第2圖中所示，欲簡化於子裝置中之邏輯並報告錯誤於主控制器100，子裝置110根據其所正產生或其所正接收之資料之其中任一種情況而計算CRC。因此，欲將CRC資訊傳輸回主控制器100可使用一個或多個單向CRC訊號路徑112。如第2圖中所示，CRC產生單元119A根據其內部資料計算CRC，並將該CRC資料送回到主控制器100。當於鏈路上朝任一方向偵測到錯誤時，主控制器100可藉由重試該操作而更正錯誤。

於一個實施例中，可計算CRC資訊並與資料並行從子裝置110傳輸至主控制器100，而使得CRC到達主控制器100時可與其正在保護的資料塊同時取得。於一個實施例中，藉由於寫入至讀出(write－to－read)和讀出至寫入(read－to－write)轉變期間引入延遲於資料路徑中而可減緩與計算CRC相關聯之延遲。

如上所述，許多習知的系統藉由實作譬如時脈相位恢復、通道等化、錯誤偵測(例如，於雙方通訊裝置中)之控制功能而控制高速雙向通訊。然而，如下更詳細之說明，可以簡化子裝置110。就此而論，主控制器100可包含控制功能，其可動態地及適配地調整所傳送之寫入資料之訊號特性(例如，相位等)以使子裝置110能夠根據從子裝置110所接收之資訊正確地讀取資料。此外，主控制器100可調整其內部接收器特性以致能(enable)主控制器100以接收由子裝置110所發送之資料。再者，主控制器100可調整被提供至子裝置110的時脈訊號118之相位，以致能將被正確地取樣之位址和命令資訊。

更詳言之，對於匯流排中不同的訊號於傳輸路徑中於高資料率延遲之不確定性可能需要對該等訊號之接收器之取樣時脈的每位元相位調整。欲避免使用此子裝置110中之電路系統，主控制器100可調整其傳輸時脈和資料訊號之相位，以避免於此子裝置中之複雜相移電路。因此，控制單元101可根據從子裝置110接收之資料而計算相位資訊，該子裝置110可用來調整在主控制器100內不同的時脈緣(clock edge)之相位。例如，回應於如CRC資料和讀取資料之此種資訊，控制單元101可分別控制在傳送單元102、接收單元104、和時脈單元106內之相位追蹤和調整電路103、105、和107。

參照第2圖，顯示第1圖之子裝置之一個實施例之更詳細態樣的圖。應注意的是，子裝置110A可代表第1圖中之任何的子裝置。第3圖之子裝置110A包含耦接到接收位址和命令訊號116之核心邏輯255。子裝置110A亦包括耦接以接收雙向資料路徑114之其中一個訊號路徑和VRef訊號之資料輸入緩衝器209。緩衝器209之寫入資料輸出係耦接至正反器(flip－flop；FF)208之輸入。FF 208之輸出係耦接至CRC單元119A之輸入和至儲存器120A。來自儲存器120A之讀取資料輸出訊號係耦接至FF 206之輸入。FF 206之輸出係耦接至資料輸出緩衝器210，該緩衝器210係耦接至雙向資料路徑114之相同的訊號路徑。讀取資料輸出訊號亦耦接至CRC單元119A之輸入。

CRC單元119A之輸出係耦接至2輸入多工器(two input multiplexer)250之其中一個輸入。多工器250之輸出係耦接至FF 205之輸入。FF 205之輸出係耦接至輸出緩衝器211而該輸出緩衝器211耦接至CRC之一個訊號路徑和訊號路徑112。至多工器250的另一個輸入是讀取資料的資料位元組。CRC訊號路徑可與讀取資料多工處理。多工器輸入選擇係由子核心邏輯255提供。應注意的是，雖然顯示僅有一個訊號路徑以及因此一個位元之資料，但是取決於各子裝置操作的資料位元之數目，可有任何數目之資料訊號路徑。例如，於子裝置為DRAM裝置之實施例中，可有4個、8個、16個、等等之資料路徑訊號至各裝置。

於例示之實施例中，時脈118提供至輸入緩衝器219，作為於1.6GHz時之差動訊號(differential signal)，但考量到可以使用其他的頻率。緩衝器219之輸出為耦接到FF 218之輸入之單端時脈訊號。FF 218之輸出經由反相器217耦接回至FF 218之輸入，因此FF 218將1.6 GHz的時脈除以2。FF 218之800 MHz之輸出亦用以提供時脈給在子核心邏輯255內之電路。FF 218之清除輸入(clear input)耦接至子核心邏輯255並指定為“訓練重設(training reset)”。如所示，FF 205、FF 206、FF 208、和FF 218係各由1.6 GHz之時脈來提供時脈。再者，FF 205、FF 206、和FF 208顯示為雙緣(dual edge)正反器，表示他們組構成在輸入時脈訊號之前緣(leading edge)和後緣(trailing edge)鎖存(latch)‘D’輸入。因此，讀取資料、寫入資料、和CRC資訊可於3.2 GHz於其個別的資料路徑輸送。

於一個實施例中，當接收到寫入資料時，該寫入資料由FF 208鎖存並儲存於儲存器120A。於不同的實施例中，儲存器120A可表示可儲存資料之任何類型的儲存器。例如，於一個實作中，儲存器120A可包含配置成列和行之記憶體儲存陣列，該記憶體儲存陣列包含對應之感測放大器(譬如可在典型的DRAM裝置中看到)。可根據於位址命令訊號路徑116接收之位址和命令而存取儲存器陣列之特定的列和行。此外，儲存器120A可包含一個或多個獨立的可存取暫存器，亦可根據於位址命令訊號路徑116接收之位址和命令而存取該等暫存器。

如上所述，CRC資訊從子裝置110經由多工器250傳輸至主控制器100。如第2圖中所示，CRC訊號路徑112於部分的讀取資料週期期間可輸送資料位元組資料。詳言之，於一個實施例中，二個CRC訊號路徑可保護8個資料路徑。於從子裝置110至主控制器100之傳輸中，可不建立資料塊中資料之更正，一直到已接收了所有的資料塊和CRC為止。然而，此增加了對於資料塊的第一部分之潛伏期(latency)，該資料塊第一部分可以是對於系統中前進傳輸之重要字組(critical word)。

因此，於一個實施例中，可藉由包含附加的線內(in－line)錯誤碼而額外地保護重要字組。例如，可藉由於讀取資料塊之開始處重複重要字組(例如，位元組0)而實作附加的錯誤偵測資訊。藉由送出重要字組二次，主控制器100可確認二個副本之間之各位元是相同的，並實質地降低對於重要字組之錯誤率，因此允許重要字組於已接收用於該區塊之完整的CRC之前被視為有效。在另一種方法中，在讀取操作期間，子裝置110於讀取資料塊之首二個拍(beat)或位元時間期間可送出該重要字組。於一個實施例中，為允許用於重要第一資料字組之二個副本的空間，其中一個資料位元組(例如，資料位元組3)可於讀取資料塊之首四個拍期間輸出於CRC路徑。應注意的是，從CRC取得適當的錯誤覆蓋(error coverage)而最小化於匯流排效率的衝擊，資料可群集在經CRC計算過的資料塊中。

下列將結合第3圖而作更詳細之說明。於操作期間，主控制器100可動態地和適配地調整所傳送之寫入資料之訊號特性(例如，相位等)和其內部接收器特性，並調整提供至子裝置110之時脈訊號118之相位。尤其是，如上所述，接收單元104包含取樣時脈相位調整電路105，該取樣時脈相位調整電路105可包含二元相位偵測器(bang－bang phase detector)(未圖示)。就此而言，每當主控制器100正接收來自子裝置110之資料時，接收單元104可使用該二元相位偵測器來調整其自己的局部取樣時脈相位以較佳地接收由該子裝置110所傳送之資料。此外，主控制器100包含時脈相位調整邏輯107，該時脈相位調整邏輯107可用來調整各時脈訊號120之相位。例如，譬如於電源開啟重設期間之初始化處理期間，主控制器100可調整各時脈訊號118之相位以致能各子裝置以正確地取樣位址和命令訊號116。再者，主控制器100包含傳送資料相位調整邏輯103，該傳送資料相位調整邏輯103可用來調整傳輸至子裝置110A之寫入資料的相位。於初始化期間和以預定的時距的操作期間，主控制器100可調整傳送之資料相位以致能子裝置110以較佳地接收該寫入資料。

第3圖為說明第1圖和第2圖中所示實施例之操作的流程圖。如上所述，主控制器100可組構成適配地修正其時脈、傳送、和接收特性，而使得該主控制器100可以傳送由該子裝置正確地接收之資料，並且該主控制器100可正確地接收由該子裝置所發送之資料。

第4圖為描繪第1圖中之系統之一個實作的圖。如所示，系統10為包含耦接於雙列直插式記憶體模組(dual in－line memory module；DIMM)410之記憶體控制器100之記憶體子系統。因此，記憶體控制器100為第1圖中所示主控制器100的代表，以及DIMM 410包含多個DRAM裝置110A，該DRAM裝置110A為第1圖中子裝置110之代表。

於例示實施例中，第1圖之時脈訊號120描繪為MCLK 0至MCLK 3。此外，如上所說明，MCLK 1係耦接至首五個DRAM裝置110，而MCLK 0係耦接至次四個DRAM裝置110。同樣情況，MCLK 2和MCLK 3係耦接至次五個和四個DRAM裝置。於例示實施例中，位址/命令116訊號路徑係平行耦接至DRAM裝置110，但是從DIMM之一端至另一端。因此位址/命令訊號之此特殊通路(routing)導致DRAM裝置與DRAM裝置之間的訊號偏斜(skew)，尤其是他們進一步的間隔的情況下。由下列之更詳細說明，提供至一群DRAM裝置110之各時脈可以不受彼此時脈的支配而做相位調整。

共同地參照第1至第4圖，並從第3圖之方塊300開始，於重設或開啟電源狀況後(方塊300)，主控制器100可獨立地調準各時脈訊號，而使得各子裝置可正確地鎖存位址和命令資訊(方塊305)。詳言之，於一個實施例中，各時脈訊號(例如，時脈0、時脈1、時脈2等)可被安排至一個或多個個別的子裝置110的路徑，而使得耦接至共同時脈之子裝置可以有相似的時脈偏斜。此外，如第4圖中所示，位址/命令訊號路徑116被平行安排至所有的子裝置的路徑，並從DIMM 410之一端至另一端。就此而言，於具有一個時脈(例如，MCLK 1)之一個子裝置(例如110A)之位址/命令訊號時序可明顯與具有不同時脈(例如，MCLK 2)之另一個子裝置(例如110n)之位址/命令訊號時序明顯不同。然而，位址/命令訊號偏斜對於耦接至共同時脈之子裝置可足夠的接近，而使得可調整共同時脈之相位以允許共同時脈所耦接至之所有的子裝置正確地獲得位址/命令訊號。

因此，於一個實施例中，為了調準時脈118，各子裝置110可具有儲存於儲存器120A內之預定的值。此值可藉由送出特定的位址或命令至子裝置(例如110A)而被存取，該子裝置可導致所儲存之值從子裝置110發送至主控制器100。若子裝置110A之時脈除法器電路(例如，FF 218)正在正確地取樣輸入時脈(方塊310)，則主控制器100可讀回儲存在儲存器120A內的正確值。然而，欲獲得良好的初始邊限(margin)，時脈相位調整電路107可掃描(sweep)時脈相位經過二個週期。於一個實施例中，控制單元101可提供數位訊號至相位調整電路107以調整時脈相位(方塊310)。於調整時脈相位期間，可持續地檢核讀取資料而控制單元101可判定時脈相位調整的哪個範圍產生最正確的結果，以及子裝置110A是否鎖定於主裝置時脈(方塊315)。有可能一個或多個子裝置除法器(FF 218)在錯誤波緣處獲得1.6GHz的時脈。於此種情況，子邏輯255可提供訓練重設訊號至FF 218(方塊320)。一旦各子裝置110被鎖定於其個別的主裝置時脈(方塊315)，則操作進行至(方塊325)，於此主控制器100之接收單元104可被訓練以正確地接收從子裝置110來的讀取資料。

應注意的是於一個實作中，於相位調準訓練期間，資料可被寫入和儲存至子裝置110。然而，於一些實施例中，可能不希望提供特別的暫存器僅用於訓練期間。這對於DRAM裝置而言特別真實。就此而言，DRAM裝置之感測放大器於訓練期間可用為暫用儲存(scratch pad storage)。詳言之，當從給定的記憶體單元讀取位元值時，儲存於單元中之電荷可傳送至感測放大器並接著被讀取。然而，可能不需要將該資料寫回至個別的儲存單元中。

相位調整電路105可調整取樣時脈相位以正確地接收該讀取資料和CRC資料。於一個實施例中，控制單元101可包含電路以判定是否接收單元104最佳地鎖住該讀取資料。若接收單元104未最佳地鎖住該讀取資料(方塊330)，則控制單元101可提供控制訊號至相位調整電路105。詳言之，於一個實施例中，二個取樣可由CRC資料和使用於相位偵測和調整電路105內之二元相位偵測器之讀取資料製成。一個取樣可製成於資料之中央，而一個取樣可製成於資料之邊緣。從這些取樣之結果，控制單元101可判定取樣是否取得太早、太晚或在中間位置。根據判斷的結果，控制單元101可調整接收相位調整電路105之相位(方塊335)。若接收單元104被鎖至讀取資料(方塊330)，則操作進行至方塊340，於方塊340可訓練傳送單元102寫入子裝置能讀取之資料。應注意的是於正常操作期間每當接收讀取資料時，可連續地訓練接收單元104。

當主控制器100判定接收單元104被鎖定於該讀取資料和CRC資料(方塊330)時，則主控制器100嘗試訓練傳送單元102發送該子裝置110能正確地接收之資料。詳言之，主控制器100發送寫入資料訓練圖樣至子裝置110(方塊340)。於一個實作中，訓練圖樣可包含許多0至1和1至0之轉變。控制單元101可判定是否子裝置被鎖定於寫入資料。若控制單元101判定子裝置未鎖定於寫入資料(方塊345)，則控制單元101可調整寫入資料之相位。於一個實施例中，可將寫入資料相位調整得夠遠，以導致該寫入資料以轉變位元(例如，0至1轉變)將近50%的錯誤率被子裝置110不正確地鎖存和儲存，如於讀取資料所看到者(方塊350)。50%的轉變錯誤率可表示寫入資料在接近波緣處正被取樣。然後寫入資料相位可調整回0.5個資料位元時間。如此作法將導致FF 208取樣資料大概接近各資料位元之中央。對於用於各子裝置110之各資料訊號路徑可施行此處理。若主控制器100判定子裝置110被鎖定於該資料，則系統10可開始正常操作(方塊355)。

進行至方塊360，在系統10之正常操作期間，由於晶粒之此種溫度差異，因此各種時脈和資料相位可能漂移。如上面所提及的，只要有發生讀取和資料正被傳輸於資料路徑，則可藉由主控制器100連續地檢核讀取資料相位調準。然而，於匯流排流量(bus traffic)中大的間隙(gap)可允許相位漂移而不被偵測。就此而言，控制單元101可藉由測量訓練順序之間的經過時間而於預定的時距訓練寫入資料相位(方塊365)。若寫入資料相位的訓練之間之經過時間超過限制值(方塊370)，則控制單元101藉由寫入具有許多轉變之該寫入資料訓練圖樣(方塊375)並調整寫入資料相位(方塊385)同時如上述於方塊340至350尋找將近50%的轉變錯誤率，而如上述來訓練寫入資料相位。若控制單元101判定子裝置110被鎖定於寫入資料(方塊380)，則系統10繼續正常操作。

參照第5圖，顯示第4圖所示之記憶體模組之一個實施例之例示腳位之圖。於第4圖中所示之實施例中，記憶體模組為DIMM。典型地，DIMM包含具有通常滑入插座(socket)之指狀連接器之電路板。指狀連接器具有金屬墊，該金屬墊與插座中之裝有彈簧的接點配對。各種訊號被安排從指狀連接器至DRAM裝置的路徑。欲獲得具有所希望之訊號品質之時脈訊號，該時脈訊號係位於指狀連接器之端部，如腳位圖中所示。

雖然已相當詳細地說明了諸實施例，但是對於熟悉此項技術者而言一旦完全明瞭上述揭露之說明後，則對於許多的變化和修改將變得很明顯。下列之申請專利範圍係意欲包含所有的此等變化和修改。

10．．．系統

100．．．主控制器(記憶體控制器)

101．．．控制單元

102．．．傳送單元

103、105、107．．．相位追蹤和調整電路

103．．．相位調整邏輯

104．．．接收單元

106．．．時脈單元

110、110A至110n．．．子裝置

112．．．循環冗餘碼(CRC)資訊路徑

114．．．雙向(bidr)資料路徑

116．．．命令路徑

118．．．時脈(時脈路徑)

119A、119B．．．CRC產生單元

120．．．時脈訊號

120A、120B．．．儲存器

150．．．連接器

205、206、208、218．．．正反器(FF)

209．．．資料輸入緩衝器

210．．．資料輸出緩衝器

211．．．輸出緩衝器

217．．．反相器

219．．．輸入緩衝器

250．．．輸入多工器

255．．．核心邏輯

300、305、310、315、320、325、330、335、340、345、350、355、360、365、370、375、380、385．．．方塊

410．．．雙列直插式記憶體模組(DIMM)

MCLK 0至MCLK 3．．．時脈訊號

第1圖為包含雙向資料傳輸之非對稱控制之系統之一個實施例的方塊圖。

第2圖為顯示第1圖之子裝置之一個實施例的更詳細態樣之圖示。

第3圖為說明第1圖和第2圖中所示之實施例之操作的流程圖。

第4圖為第1圖之系統之特定實施例的方塊圖。

第5圖為顯示第4圖中所示記憶體模組之例示腳位輸出圖(pin out diagram)之圖。

雖然本發明容許作各種之修飾和替代形式，但在此係由圖式中之範例顯示及詳細說明本發明之特定實施例。然而，應瞭解到此處特定實施例之圖式及詳細說明並不欲用來限制本發明為所揭示之特定形式，反之，本發明將涵蓋所有落於如所附申請專利範圍內所界定之本發明之精神和範圍內之修飾、等效和替代內容。應注意的是，單字“可以[may]”係以非強制的意義[亦即，具有潛在性(potential to)]，能夠(being able to)，而非以強制的意義[亦即必須(must)]而使用於整個本申請案。

10．．．系統

100．．．主控制器(記憶體控制器)

101．．．控制單元

102．．．傳送單元

103、105、107．．．相位追蹤和調整電路

103．．．相位調整邏輯

104．．．接收單元

106．．．時脈單元

110A至110n．．．子裝置

112．．．循環冗餘碼(CRC)資訊路徑

114．．．雙向(bidr)資料路徑

116．．．命令路徑

118．．．時脈(時脈路徑)

119A、119B．．．CRC產生單元

120A、120B．．．儲存器

150．．．連接器

Claims (19)

1. 一種用於通訊鏈路之系統，包括：子裝置；以及主裝置，該主裝置耦接於該子裝置，並組構成控制該主裝置和該子裝置之間之資料傳輸，其中，該主裝置係組構成提供一個或多個時脈訊號至該子裝置；其中，於初始化模式期間，該主裝置復組構成修正該一個或多個時脈訊號之相位調準，並且根據接收自該子裝置之資訊而接續地修正從該主裝置傳輸來之資料之相位調準；其中，於正常操作期間，該主裝置復組構成取決於接收自該子裝置之計算之資料錯誤率而適配地修正由該主裝置經由複數個雙向資料路徑傳送之該資料之相位調準。
2. 如申請專利範圍第1項之系統，其中，接收自該子裝置之該資訊包含經由一個或多個單向循環冗餘碼(CRC)資料路徑發送的CRC資訊，其中，該CRC資訊對應於由該主裝置經由複數個雙向資料路徑所發送之資料。
3. 如申請專利範圍第2項之系統，其中，該主裝置包含接收器相位調整電路，該接收器相位調整電路組構成取決於該CRC資訊而適配地修正該主裝置之接收器取樣時脈之相位調準。
4. 如申請專利範圍第1項之系統，其中，該主裝置包含接收器相位調整電路，該接收器相位調整電路組構成在該 主裝置執行之各讀取操作期間取決於接收自該子裝置之資料而適配地修正該主裝置之接收器取樣時脈之相位調準。
5. 如申請專利範圍第4項之系統，其中，該子裝置係組構成存取來自該子裝置內之儲存器之該資料。
6. 如申請專利範圍第5項之系統，其中，存取該儲存器包括存取該儲存器之一個或多個感測放大器。
7. 如申請專利範圍第1項之系統，其中，該主裝置係組構成傳送預定的圖樣至該子裝置並調整朝一個方向之該傳送資料之相位調準，直至達到實質50%計算之轉變錯誤率為止，並接續地以實質相等於資料位元週期之一半之量調整朝另一方向之該傳送資料之相位調準。
8. 如申請專利範圍第1項之系統，其中，該主裝置係組構成在位址/命令訊號路徑上傳送預定的命令，並且回應於該預定的命令而取決於接收自該子裝置之資料來調整該一個或多個時脈訊號之相位調準。
9. 一種用於通訊鏈路之方法，包括：主裝置控制該主裝置與子裝置之間之資料傳輸；該主裝置提供一個或多個時脈訊號至該子裝置；於初始化模式期間，該主裝置修正該一個或多個時脈訊號之相位調準，並且根據接收自該子裝置之資訊而接續地修正從該主裝置傳送來之資料之相位調準；以及於正常操作期間，該主裝置取決於接收自該子裝置之計算之資料錯誤率而適配地修正由該主裝置經由複 數個雙向資料路徑傳送之該資料之相位調準。
10. 如申請專利範圍第9項之方法，其中，接收自該子裝置之該資訊包含經由一個或多個單向循環冗餘碼(CRC)資料路徑發送的CRC資訊，其中該CRC資訊對應於由該主裝置經由複數個雙向資料路徑所發送之資料。
11. 如申請專利範圍第10項之方法，復包括該主裝置取決於該CRC資訊而適配地修正該主裝置之接收器取樣時脈之相位調準。
12. 如申請專利範圍第9項之方法，復包括該主裝置在該主裝置執行之各讀取操作期間取決於接收自該子裝置之資料而適配地修正該主裝置之接收器取樣時脈之相位調準。
13. 如申請專利範圍第12項之方法，復包括該子裝置存取來自該子裝置內之儲存器之該資料。
14. 如申請專利範圍第13項之方法，其中，存取該儲存器包括存取該儲存器之一個或多個感測放大器。
15. 如申請專利範圍第9項之方法，復包括該主裝置傳送預定的圖樣至該子裝置並調整朝一個方向之該傳送資料之相位調準，直至達到實質50%計算之轉變錯誤率為止，並接續地以實質相等於資料位元週期之一半之量調整朝另一方向之該傳送資料之相位調準。
16. 如申請專利範圍第9項之方法，復包括該主裝置在位址/命令訊號路徑上傳送預定的命令，並且回應於該預定的命令而取決於接收自該子裝置之資料來調整該一個 或多個時脈訊號之相位調準。
17. 一種記憶體子系統，包括：記憶體裝置；以及記憶體控制器，該記憶體控制器耦接於該記憶體裝置，並組構成控制該記憶體控制器和該記憶體裝置之間之資料傳輸，其中，該記憶體控制器係組構成提供一個或多個時脈訊號至該記憶體裝置；其中，於初始化模式期間，該記憶體控制器復組構成修正該一個或多個時脈訊號之相位調準，並且根據接收自該記憶體裝置之資訊而接續地修正從該記憶體控制器傳送至該記憶體裝置之資料之相位調準；其中，於正常操作期間，該記憶體控制器復組構成取決於接收自該記憶體裝置之計算之資料錯誤率而適配地修正由該記憶體控制器經由複數個雙向資料路徑傳送之該資料之相位調準。
18. 如申請專利範圍第17項之記憶體子系統，其中，該記憶體控制器包含接收器相位調整電路，該接收器相位調整電路組構成在該記憶體控制器執行之各讀取操作期間取決於接收自該記憶體裝置之資料而適配地修正該記憶體控制器之接收器取樣時脈之相位調準。
19. 如申請專利範圍第17項之記憶體子系統，其中，該記憶體控制器係組構成傳送預定的圖樣至該記憶體裝置並調整朝一個方向之該傳送資料之相位調準，直至達到實質50%計算之轉變錯誤率為止，並接續地以實質相等 於資料位元週期之一半之量調整朝另一方向之該傳送資料之相位調準。